CN102439666A - 使用来自其他元件的电流编程非易失性存储元件 - Google Patents

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Abstract

一种非易失性存储设备，包括一组Y线；公共X线；多个数据存储元件，该多个数据存储元件中的每个连接到公共X线；伪存储元件，伪存储元件与公共X线和特定的Y线连接；以及控制电路，该控制电路与公共X线和所述一组Y线通信。多个数据存储元件能够处于第一状态或者第二状态。伪存储元件处于导电状态。控制电路向公共X线和所述一组Y线提供控制信号，从而通过使电流从特定的Y线穿过伪存储元件进入到第一数据存储元件，来将多个数据存储元件中的第一数据存储元件从第一状态变为第二状态。控制电路向公共X线和所述一组Y线提供控制信号，从而通过使电流从多个数据存储元件中的、之前被变为第二状态的数据存储元件及其相关联的不同Y线进入到多个数据存储元件中的另外的数据存储元件，来顺序地将另外的数据存储元件从第一状态变为第二状态。

Description

使用来自其他元件的电流编程非易失性存储元件
技术领域
本发明涉及数据存储技术。
背景技术
多种材料显示出可逆电阻切换性能。这些材料包括硫族化合物、碳聚合物、石墨碳、碳纳米管、钙钛矿以及某些金属氧化物和氮化物。具体地，有仅包括一种金属并且展示出可靠的电阻切换性能的金属氧化物和氮化物。这种组包括例如NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOx、CrO2、VO、BN以及AlN，如由Pagnia和Sotnick在″Bistable Switching inElectroformed Metal-Insulator-Metal Device，″Phys.Stat.Sol.(A)108，11-65(1988)中所描述的。这些材料中的一种材料的层可以以初始状态例如相对低电阻状态形成。在施加了足够的电压时，材料切换到稳定的高电阻状态。这种电阻切换是可逆的，以使得后来施加合适的电流或电压可以使得电阻切换材料返回到稳定的低电阻状态。这种转换可以重复多次。对于一些材料，初始状态是高电阻状态而不是低电阻状态。
将这些可逆电阻切换材料用在非易失性存储器阵列中受到关注。例如，一个电阻状态可以对应于数据“0”，而另一个电阻状态对应于数据“1”。这些材料中的一些可以具有多于两个的稳定电阻状态。
由可逆电阻切换元件形成的非易失性存储器是已知的。例如，2005年5月9日提交的题为“REWRITEABLE MEMORY CELLCOMPRISING A DIODE AND A RESISTANCE-SWITCHINGMATERIAL”的第2006/0250836号美国专利申请公开描述了一种可重写非易失性存储器单元，该非易失性存储器单元包括与诸如金属氧化物或者金属氮化物的可逆电阻切换材料串联耦接的二极管，该第2006/0250836号美国专利申请公开的全部内容通过引用合并到本文中。
然而，对采用了可逆电阻切换材料的存储器设备进行操作是困难的。
发明内容
描述了一种使用可逆电阻切换元件的存储系统。公开了针对可逆电阻切换元件控制电阻的读、置位以及复位的各种电路和方法。
一个实施例包括对如下存储器系统进行编程的方法，所述存储器系统包括连接到公共X线和不同的Y线的伪存储元件和多个数据存储元件。数据存储元件可以处于第一状态或者第二状态。伪存储元件处于导电状态。伪存储元件与特定的Y线和公共X线连接。所述方法包括：通过使电流从特定的Y线穿过伪存储元件进入到第一数据存储元件，来将第一数据存储元件从第一状态编程为第二状态。第一数据存储元件与第一Y线和公共X线连接。所述方法还包括：在将第一存储元件从第一状态编程为第二状态之后，通过使电流从第一Y线穿过第一数据存储元件进入到第二数据存储元件中，来将第二数据存储元件从第一状态编程为第二状态。第二数据存储元件与第二Y线和公共X线连接。
一个实施例包括对如下存储器系统进行编程的方法，所述存储器系统包括连接到公共X线和不同的Y线的伪存储元件和多个可逆电阻切换存储元件。多个可逆电阻切换存储元件能够处于低电阻状态或高电阻状态。伪存储元件永久地处于导电状态。伪存储元件与特定的Y线和公共X线连接。所述方法包括：通过使电流从特定的Y线穿过伪存储元件进入到第一可逆电阻切换存储元件，来将第一可逆电阻切换存储元件从高电阻状态编程为低电阻状态。第一可逆电阻切换存储元件与第一Y线和公共X线连接。所述方法还包括：通过使电流从之前被变为低电阻状态的可逆电阻切换存储元件及其相关联的不同的Y线进入到另外的可逆电阻切换存储元件，来顺序地将另外的可逆电阻切换存储元件从高电阻状态变为低电阻状态。另外的可逆电阻切换存储元件与公共X线和不同的Y线连接。
非易失性存储设备的一个实施例包括一组Y线、公共X线、每个都连接到公共X线和所述一组Y线中的不同的Y线的多个数据存储元件、连接到公共X线和特定的Y线的伪存储元件，以及与公共X线和所述一组Y线通信的控制电路。所述多个数据存储元件能够处于第一状态或者第二状态。伪存储元件处于导电状态。控制电路向公共X线和所述一组Y线提供控制信号，从而通过使电流从特定的Y线穿过伪存储元件进入到第一数据存储元件，来将多个数据存储元件中的第一数据存储元件从第一状态变为第二状态。控制电路向公共X线和所述一组Y线提供控制信号，从而通过使电流从多个数据存储元件中的、之前被变为第二状态的数据存储元件及其相关联的不同Y线进入到多个数据存储元件中的另外的数据存储元件，来顺序地将另外的数据存储元件从第一状态变为第二状态。
非易失性存储设备的一个实施例包括：一组Y线；公共X线；沿着X线延伸的公共半导体区域；在所述一组Y线中的第一Y线和公共半导体区域之间的第一切换材料和第一类型的第一半导体区域；在所述一组Y线中的第二Y线和公共半导体区域之间的第二切换材料和第一类型的第二半导体区域；在所述一组Y线中的特定Y线和公共半导体区域之间的伪存储元件；以及与公共X线和所述一组Y线通信的控制电路。沿着X线延伸的公共半导体区域是第二类型的。特定的Y线与第一Y线和第二Y线不同。控制电路通过对公共X线和所述一组Y线进行偏置以使得电流从特定的Y线穿过伪存储元件流入到第一切换材料，来将第一切换材料从第一状态变为第二状态。控制电路通过对公共X线和所述一组Y线进行偏置以使得电流从第一Y线通过第一切换材料流入到第二切换材料中，来将第二切换材料从第一状态变为第二状态。
附图说明
图1是具有可逆电阻切换元件的存储器单元的一个实施例的简化透视图；
图2是由多个图1中的存储器单元形成的三维存储器阵列的一部分的简化侧视图；
图3是可以形成在一个或者更多个集成电路上的存储器系统的一个实施例的框图；
图4是三维存储器阵列的一部分的透视图；
图5是三维存储器阵列的一部分的透视图；
图6是描绘了可逆电阻切换元件的I-V特性的图。
图6A是在读操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图7是描述用于执行对存储器单元的一个示例的电阻的置位(SET)的过程的一个实施例的流程图；
图8是在置位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图9是在置位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图10是描述用于对存储器单元的一个示例执行复位操作的过程的一个实施例的流程图；
图11是在复位(RESET)操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图12是在复位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图13是存储器阵列的一个实施例的一部分的示意图；
图14是描述用于执行形成(Forming)操作的过程的一个实施例的流程图；
图15是在形成操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图16是描述用于为存储器阵列执行置位操作的过程的一个实施例的流程图；
图17是描述用于为存储器单元执行置位操作的过程的一个实施例的流程图；
图18-21是在置位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图22是描述用于为存储器单元执行复位操作的过程的一个实施例的流程图；
图23是在复位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图24是存储器阵列的一个实施例的一部分的示意图；
图25是存储器阵列的一个实施例的一部分的示意图；
图26是存储器阵列的一个实施例的一部分的示意图；
图27是描述用于操作存储器阵列的过程的一个实施例的流程图；
图28是描述用于操作存储器阵列的过程的一个实施例的流程图；
图29是描述用于执行形成操作的过程的一个实施例的流程图；
图30是在形成操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图31是对用于执行置位操作的过程的一个实施例进行描述的流程图；
图32A是在置位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图32B是在置位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；
图33是对用于执行复位操作的过程的一个实施例进行描述的流程图；
图34A是在复位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图；以及
图34B是在复位操作的一个实施例期间存储器阵列的一个实施例的一部分的示意图。
具体实施方式
提供了一种存储器系统，该存储器系统包括具有一个或者更多个可逆电阻率切换元件的存储器单元。公开了用于控制可逆电阻切换元件的电阻的置位和复位的各种电路和方法。
存储器单元和系统
图1是存储器单元14的一个实施例的简化透视图，其包括与转向元件串联地耦接的、在第一导体10和第二导体12之间的一个可逆电阻切换元件。转向元件可以采取展现出非线性传导电流特性的任何合适的器件的形式，诸如二极管。
可逆电阻切换元件包括可逆电阻率切换材料，所述可逆电阻率切换材料具有可以在两个或者更多个状态之间可逆地切换的电阻率。例如，可逆电阻率切换材料可以在制造时处于初始的高电阻率状态，该状态在施加以第一电压和/或电流时可切换到低电阻率状态。施加以第二电压和/或电流会使可逆电阻率切换材料返回到高电阻率状态。可替换地，可逆电阻切换元件在制造时可以处于初始的低电阻状态，该状态在施加适当的电压和/或电流时可逆地切换到高电阻状态。当在存储器单元中使用时，一个电阻状态可以表示二进制的“0”，而另一个电阻状态可以表示二进制的“1”。然而，还可以使用多于两个的数据/电阻状态。例如在通过引用合并于此的第2006/0250836号美国专利申请公开中，描述了大量的可逆电阻率切换材料以及采用可逆电阻切换材料的存储器单元的操作。
在一个实施例中，将电阻从高电阻率状态切换到低电阻率状态的过程被称为置位操作。而将电阻从低电阻率状态切换到高电阻率状态的过程称为复位操作。在一个实施例中，高电阻率状态与二进制数据“0”相关联，而低电阻率状态与二进制数据“1”相关联。在其他实施例中，置位和复位和/或数据编码可逆转。
在一些实施例中，可逆电阻切换材料可以由金属氧化物形成。可以使用各种不同的金属氧化物。在一个示例中，使用了氧化镍。
在至少一个实施例中，通过使用选择性沉积工艺可以将氧化镍层用在可逆电阻切换材料中，而无需对氧化镍层进行蚀刻。例如，可以通过采用诸如电镀、化学沉积等的沉积工艺以选择性地将含镍层仅沉积在形成于基板上方的导电表面上，来形成可逆电阻切换元件。以这种方式，(在沉积含镍层之前)仅基板上的导电表面被图案化和/或蚀刻，而不是含镍层。
在至少一个实施例中，可逆电阻切换材料包括至少一部分氧化镍层，所述至少一部分氧化镍层通过选择性地沉积镍且然后对镍层进行氧化而形成。例如，可以使用化学沉积、电镀或者类似的选择性过程将Ni、NixPy或者任何类似形式的镍选择性地沉积并然后氧化(例如使用快速热氧化或者其他氧化工艺)以形成氧化镍。在其他实施例中，可以选择性地沉积氧化镍本身。例如，含NiO层、含NiOx层或者含NiOxPy层可以使用选择性的沉积工艺来被选择性地沉积在转向元件上，然后(如果需要)进行退火和/或氧化。
根据本发明，其他的材料可以被选择性地沉积并然后如果需要的话进行退火和/或氧化，以形成用在存储器单元中的可逆电阻率切换材料。例如，Nb、Ta、V、Al、Ti、Co、钴镍合金等的层可以通过诸如电镀被选择性地沉积以及氧化以形成可逆电阻率切换材料。
可以在2007年6月29日提交的题为“Memory Cell That Employs ASelectively Deposited Reversible Resistance Switching Element andMethods of Forming The Same”的第11/772,084号美国专利申请中找到关于使用可逆电阻切换材料制造存储器单元的更多的信息，所述第11/772,084号美国专利申请公开为第2009/0001343号美国专利申请，其全部内容通过引用合并到本文中。
通常，导体10和导体12相互正交并且形成用于访问存储器单元阵列的阵列端线。处于一层上的阵列端线(也叫做阵列线)可以被称为X线。处于垂直地相邻的层上的阵列端线可以被称为Y线。存储器单元可以形成在每个X线和每个Y线的投影相交处并且连接在相应的交叉的线X和线Y之间。术语“X线”和“Y线”是任意标记，还可以使用其他的术语。在一个实施例中，X线用作字线，而Y线用作位线。在另一个实施例中，X线用作位线，而Y线用作字线。在其他实施例中，不同地使用X线和Y线。在一个示例中，图1的导体10是Y线，而导体12是X线。
导体10和导体12包括任何适合的导电材料，诸如钨、任何适当的金属、重掺杂半导体材料、导电硅化物、导电硅锗、导电锗化物等。在图1的实施例中，导体10和导体12是轨形的并且在不同的方向(例如在基本垂直的方向)上延伸。还可以使用其他的导体形状和/或配置。在一些实施例中，可以将阻挡层、粘附层、抗反射涂层等(未示出)与导体10和导体12一起使用，以改进器件的性能和/或辅助器件制造。
图2是可以用在一个实施例中的示例性单片式三维存储器阵列的一部分的侧剖视图。然而，根据各种实施例，可以使用其他的存储器结构，包括在半导体基板上、上方或内部制造的二维存储器结构。处于垂直地相邻的层中的存储器单元之间共用X线和Y线二者，其结构如图2所示。这种配置通常被称为全镜像结构。多个基本平行且共面的导体形成第一存储器水平L0处的第一组Y线162。在水平L0处的存储器单元152形成在这些Y线和相邻的X线164之间。在图2的布置中，X线164共用于存储器层L0和存储器层L1之间并由此还连接到存储器水平L1处的存储器单元170。第三组导体为水平L1处的这些单元形成Y线174。这些Y线174又共用于存储器水平L1和存储器水平L2之间。存储器单元178连接到Y线174和X线176以形成第三存储器水平L2。存储器单元182连接到X线176和Y线180以形成第四存储器水平L3。存储器单元186连接到Y线180和X线184以形成第五存储器水平L4。对转向元件的(例如二极管的)极性的布置和分别对X线和Y线的布置可以因实施例不同而异。此外，可以使用多于五个的存储器水平或者少于五个的存储器水平。
如果在图2的实施例中将p-i-n二极管用作存储器单元的转向元件，那么相对于第一水平的存储器单元152的p-i-n二极管来说可以颠倒地形成存储器单元170的二极管。例如，如果单元152包括n型底部重掺杂区域和p型顶部重掺杂区域，那么在第二水平的单元170中，底部重掺杂区域可以是p型的而顶部重掺杂区域是n型的。
在可替换的实施例中，中间水平介质可以形成在相邻的存储器水平之间而没有导体被共用在存储器水平之间。三维单片式存储存储器的这种类型的结构通常称为非镜像结构。在一些实施例中，可以将共用导体的相邻存储器水平和不共用导体的相邻存储器水平堆叠在同一单片式三维存储器阵列中。在其他的实施例中，一些导体被共用而其他的导体则不被共用。例如，可以在某些配置中仅共用X线或者仅共用Y线。这种类型的配置通常被称为半镜像。不需要将存储器水平都形成为具有同一类型的存储器单元。如果需要，可以将使用电阻变化材料的存储器水平与使用其他类型的存储器单元等的存储器水平等相交替。
在题为“Transistor Layout Configuration for Tight Pitched MemoryArray Lines”的第7,054,219号美国专利所描述的一个实施例中，字线是使用设置在阵列的不同字线层上的字线段而形成的。段可以用垂直连接来连接以形成单独的字线。一组分别设置在分离的层上并且基本上垂直地排列(尽管在一些层上有小的横向偏移)的字线可以统称为行。优选地，一行之内的字线共用行地址的至少一部分。类似地，一组分别设置在分离的层上并且基本上垂直地排列(同样尽管在一些层上有小的横向偏移)的位线可以统称为列。优选地，列之内的位线共用列地址的至少一部分。
单片式三维存储器阵列是其中多个存储器水平形成在单一基板(诸如晶圆)的上方、没有中间基板的阵列。形成一个存储器水平的层直接地沉积或者生长在现有一个或者多个水平的层上。与之对照，如Leedy的题为“Three Dimensional Structure Memory”的第5,915,167号美国专利那样，通过在分离的基板上形成存储器水平并将存储器水平在彼此上方地粘着起来而构成堆叠的存储器。基板在结合之前可以被薄化或者从存储器水平移除，但是因为存储器水平最初是形成在分离的基板的上方的，因此这样的存储器不是真正的单片式三维存储器阵列。
图1和图2示出了柱形的存储器单元和轨形的导体。然而，这里所描述的技术并不限于存储器单元的任何一个具体的结构或形状。还可以使用其他的结构以形成包括可逆电阻率切换材料的存储器单元。例如，下述专利提供了可以适于使用可逆电阻率切换材料的存储器单元的结构的示例：第6,952,043号美国专利、第6,951,780号美国专利、第6,034,882号美国专利、第6,420,215号美国专利、第6,525,953号美国专利以及第7,081,377号美国专利。
图3是描绘出可以实施这里所描述的技术的存储器系统300的一个示例的框图。存储器系统300包括存储器阵列302，该存储器阵列302可以是如上所述的存储器元件的二维阵列或三维阵列。在一个实施例中，存储器阵列302是实施在一个或更多个集成电路上的单片式三维存储器阵列。存储器阵列302的阵列端线包括组织成行的各层的字线以及组织成列的各层的位线。然而，还可以实施其他的朝向。
存储器系统300包括行控制电路320，该行控制电路320的输出308连接到存储器阵列302的各个字线。行控制电路320接收来自系统控制逻辑电路330的一组M个行地址信号以及一个或更多个各种控制信号，并且行控制电路320通常可以包括诸如行解码器322、阵列端驱动器324以及块选择电路326的电路用于读操作和编程(例如置位和重置)操作二者。存储器系统300还包括列控制电路310，该列控制电路310的输入/输出306连接到存储器阵列302的各个位线。列控制电路306接收来自系统控制逻辑330的一个或更多个各种控制信号以及一组N个列地址信号，并且列控制电路306通常可以包括诸如列解码器312、阵列端接收器或驱动器314、块选择电路316以及读/写电路和I/O多路复用器的电路。系统控制逻辑330从主机系统(例如计算机、个人数字助理、电话、相机等)接收数据和指令并向主机提供输出数据。在其他实施例中，系统控制逻辑330从分离的控制器电路接收数据和指令并且向该控制器电路提供输出数据，而控制器电路则与主机进行通信。系统控制逻辑330可以包括一个或者更多个状态机、寄存器以及其他的控制逻辑用于对存储器系统300的操作进行控制。
在一个实施例中，图3中所描绘的所有部件都布置在单一的集成电路上。例如，系统控制逻辑330、列控控制电路310和行控制电路320形成在基板的表面上，而存储器阵列302是形成在基板的上方(且因此在系统控制逻辑330、列控制电路310和行控制电路320的上方)的单片式三维存储器阵列。在一些情况下，控制电路的一部分可以与存储器阵列中的一些形成在相同的层上。在一些实施例中，存储器是用一个或更多个半导体制成的。
结合有存储器阵列的集成电路通常将阵列细分成多个子阵列或块。块可以进一步被组合在一起形成包括例如16、32或不同数目的块的分区(bay)。如经常所使用的，子阵列是一组连续的、具有连续字线和位线的存储器单元，该连续的字线和位线通常不被解码器、驱动器、感测放大器和输入电路/输出电路阻断。这样做是出于各种原因中的任何原因。例如，在大阵列中，由字线和位线的电阻和电容引起的、沿着字线和位线的信号延迟(即RC延迟)会是非常显著的。通过将较大的阵列细分为一组较小的子阵列以使得每个字线的和/或每个位线的长度减小，可以减小该RC延迟。作为另一个示例，与访问一组存储器单元相关联的功率会为给定的存储周期期间可以同时访问的存储器单元的数量指定上限。因此，大存储器阵列通常会被细分成较小的子阵列，以减少同时访问的存储器单元的数量。虽然如此，为了易于描述，还可以将阵列和子阵列同义地使用，以表示具有连续字线和位线的一组连续的存储器单元，该连续的字线和位线通常不被解码器、驱动器、感测放大器和输入/输出电路阻断。集成电路可以包括一个存储器阵列或多于一个的存储器阵列。
结构
图4是三维单片式存储器阵列的一部分的侧剖视图，示出了两个相邻的存储器单元。出于本文的目的，相邻意味着靠近、邻近或者连续地放置。例如，在两个相邻的存储器单元之间可以有中间材料层。在图4的实施例中，两个相邻的存储器单元连接到不同的Y线然而相同的X线。要注意的是，图4仅示出了三维单片式存储器阵列的一个水平。
图4中描绘的第一层是电极402。在一个实施例中，电极402包括氮化钛(TiN)。在电极402的上方是导体404。在一个实施例中，导体404包括钨(W)。在其他实施例中，可以使用其他的金属。在一个示例中，导体404与图1的导体12相对应并且可以被标示为X线。在导体404的上方是电极406。在一个实施例中，电极406包括TiN。在电极406的上方是n+层408。在n+层408的上方是n-层410。在一个实施例中，n+层408和n-层410是硅。在其他的实施例中，可以使用其他的半导体。电极402、导体404、电极406和硅层408以及硅层410以在描绘图4的页上从左向右而行的轨的形状形成。该轨连接到多个存储器单元。
图4示出了两个相邻的存储器单元。对于第一存储器单元，在n-层410的上方是p+层420。在一个实施例中，p+层420是硅；然而，在其他实施例中还可以使用其他的半导体。在p+层420的上方是二硅化钛(TiSi2)层422。在TiSi2层422的上方是电极424。在一个实施例中，电极424包括TiN。在该实施例中，p+层420、TiSi2层422和电极424成形为柱状。在电极424的上方是可逆电阻切换材料426。可以使用上述的任何可逆电阻切换材料。在可逆电阻切换材料426的上方是电极428。在一个实施例中，电极428包括TiN。在TiN 428的上方是导体430。在一个实施例中，导体430由钨(W)制成。在本实施例中，可逆电阻切换材料426、电极428和导体430被形成为轨。沿着图4中所描绘的朝向，层426-430的轨进出该页而层402-410的轨从左向右延伸。
在图4中所描绘的第二存储器单元包括在n-层410上方的p+层440。在p+层440的上方是TiSi2层442。在TiSi2层442的上方是电极444。在一个实施例中，电极444包括TiN。层440-444如上所述成形为柱状。
可逆电阻切换材料446在电极444的上方。在可逆电阻切换材料446的上方是电极448(例如TiN)。在电极448的上方是导体450，导体450在一个实施例中由钨制成。在一个示例中，导体404是X线而导体430和导体450是Y线。例如，导体404对应于图1的导体12，而导体430对应于图1的导体10。
如上所述，图4仅示出了三维单片式存储器阵列的一层。该存储器阵列会包括若干个层，每层都具有图4的结构。此外，每个Y线将在第一方向(Y方向)上连接至多个可逆电阻切换材料。X线将沿第二方向(例如X方向)连接至多个可逆电阻切换材料。出于本文的目的，即使存在一个或者更多个其他材料的中间层，也认为导体连接到可逆电阻切换材料。
在一个实施例中，图4的柱状层被双重蚀刻，使得其与下方的器件轨和上方的轨自对准。钨导体线404可以使用金属镶嵌(damascene)工艺形成，或者钨导体线可以是经蚀刻的线。电极402和电极406将与钨层404一起形成。器件轨(包括n+硅层408和n-硅层410)将是第二蚀刻过程(在对层402-406蚀刻之后)。在针对器件轨(层408-410)进行第二蚀刻时，还沿着同一方向蚀刻层420-424和层440-444，以使得这些层最初形成在几何形状上与层408和层410相类似的轨。在形成导体430、电极428以及可逆电阻切换材料426时，使用第二掩膜并进行第三蚀刻过程。第三蚀刻过程对n-硅层410的一小部分以及层430、层428、层426、层424、层422、层420进行蚀刻。该第三蚀刻层形成包括层426-430的轨，并沿着与第二蚀刻垂直的方向蚀刻层420-424由此将层420-424形成为柱状。因此，第二蚀刻包括层408-424，且第三蚀刻包括层420-430(具有小部分的层410)。这样，层420-424被双重蚀刻。通过将双重蚀刻延伸到p+层420(以及p+层440)以下，可以在相邻的柱状物之间抑制穿通(punchthrough)。
图5针对这里所描述的技术描绘了用于实施合适的存储器单元的结构的另一个实施例。图5中的结构与图4中的结构非常相似。图4中的结构和图6中的结构之间的一个差别在于：在图4的结构中，可逆电阻切换材料426(以及可逆电阻切换材料446)是包括导体430的轨的一部分。在图5的实施例中，可逆电阻切换材料427是包括层420-424的柱状物的一部分。相似地，可逆电阻切换材料447是包括层440-444的柱状物的一部分。上述结构的其他变化以及其他结构可以与这里所描述的技术一起使用。
注意，在图4和图5中的实施例中，p材料和n材料可逆转，以使得p材料在轨上，且n材料在柱状物中。由此，器件可以具有NPN结构而不是具有PNP结构(p+420、n-410、p+440)。由此，相似地，基于是使用PNP结构还是使用NPN结构，这里所标识的电流可以是电子电流或空穴电流。
读取
如上所述，可逆电阻切换元件可以在两个或者更多个状态之间可逆地切换。例如，可逆电阻率切换材料在制造时可以是初始的高电阻率状态，该状态在施加第一电压和/或电流时可切换到低电阻率状态。施加第二电压和/或电流会使可逆电阻率切换材料返回到高电阻率状态。图6是金属氧化物可逆电阻切换元件的一个示例性实施例的电压与电流的关系曲线。线460表示可逆电阻切换元件在处于高阻状态(ROFF)下的I-V特性。线462表示可逆电阻切换元件在低阻状态(RON)下的I-V特性。Vset是将可逆电阻切换元件置位成低电阻状态所需的电压。Vreset是将可逆电阻切换元件复位成高阻状态所需的电压。
当处于高电阻率状态时(参见线460)，如果施加了电压VSET和足够的电流，那么可逆电阻切换元件会被置位成低电阻率状态。当施加Vset时，电压会保持稍恒定而电流会朝向Iset_limit增加。在某个点处，可逆电阻切换元件会被置位而器件行为将基于线462。要注意的是，当第一次对可逆电阻切换元件进行置位时，需要Vf(形成电压)以置位器件。这之后，可以使用VSET。该形成电压Vf可以大于VSET。
当处于低电阻率状态时(参见线462)，如果施加了电压VRESET和足够的电流(Ireset)，那么可逆电阻切换元件会被复位成高电阻率状态。
在一个实施例中，Vset大约是5伏，Vreset大约是3伏，Iset_limit大约是5μA而Ireset电流可以是大约30μA。
为了确定可逆电阻切换元件是处于哪种状态，施加电压并测量由此产生的电流。所测量到的较高的电流(参见线462)表明可逆电阻切换元件处于低电阻率状态。而所测量到的较低的电流(参见线460)表明可逆电阻切换元件处于高电阻率状态。
图6A描绘了用于读取存储器单元的状态的电路的一个实施例。图6A示出了存储器阵列的一部分，包括存储器单元470、472、474和476。描绘了多个Y线中的两个Y线以及多个X线中的两个X线。用于Y线中的一个的读电路被描绘成经由晶体管478连接到Y线，所述晶体管478被由列解码器312所提供的栅极电压控制从而选择或不选择相对应的Y线。晶体管478将Y线连接到数据总线。(作为系统控制逻辑330的一部分的)写电路484连接到数据总线。晶体管482连接到数据总线并且作为由(是系统控制逻辑330的一部分的)钳位控制电路480控制的钳位器件来工作。晶体管482还连接到比较器486和参考电流源Iref。比较器486的输出连接到(到系统控制逻辑330、控制器和/或主机的)数据输出端以及数据锁存器488。写电路484也连接到数据锁存器488。
当试图读可逆电阻切换元件的状态时，首先将所有X线偏置成Vread(例如，约2伏)而将所有的Y线偏置成接地。然后将选中的X线拉至地。出于示例的目的，此处假定选择存储器单元470用于读取。一个或更多个所选的Y线通过数据总线(通过导通晶体管478)和钳位器件(晶体管482，其接收～2伏+Vt)被拉至Vread。钳位器件的栅极高于Vread，但是钳位器件的栅极被控制以将Y线保持在Vread附近。所选的存储器单元通过晶体管482从Vsense节点吸取电流。Vsense节点还接收在高电阻率状态电流和低电阻率状态电流之间的参考电流Iref。Vsense节点与在单元电流和参考电流Iref之间的电流差相对应地移动。比较器486通过将Vsense电压与Vref-读取电压进行比较来生成数据输出信号。如果存储器单元电流比Iref大，那么存储器单元处于低电阻率状态，而Vsense处的电压会低于Vref。如果存储器单元电流比Iref小，那么存储器单元处于高电阻率状态，并且Vsense处的电压会高于Vref。来自比较器486的数据输出信号被锁存在数据锁存器488中并被汇报给系统控制逻辑330、控制器和/或主机。
正向偏置置位和反向偏置复位
图7是描述了执行置位操作的一个实施例的流程图，其包括将可逆电阻切换元件的状态变为低电阻状态。图7的处理是由行控制电路320、列控制电路310和系统控制逻辑330来执行的。图7中的处理描述了一个特定的存储器单元如何使得其可逆电阻切换材料被置位。在一些实施例中，可以执行图7中的处理以使得多个存储器单元被同时置位。在一个实施例中，主机可以向系统控制逻辑330发送数据。系统控制逻辑330然后会选择一组存储器单元以对该数据进行存储。如上所述，在一个实施例中，每个存储器单元是在一个X线和一个Y线的相交处。因此，在系统控制逻辑330选择了存储器阵列302中要存储数据的地址之后，行控制电路330和列控制电路310会选择与所选的存储器单元相连接的特定X线和特定Y线。由行控制电路320所选择的X线是选中的X线，而其他X线是未选中的X线。由列控制电路310所选择的Y线是选中的Y线，而其他Y线是未选中的Y线。在步骤502中，将未选中的X线偏置到电压Vpp-Vt。Vpp是6伏或者接近6伏。在一个实施例中，Vpp是集成电路上可用的最高电压。在一些实施方式中，集成电路将接收会被提供给一个或者更多个电荷泵和电压控制器的功率信号。这些电荷泵和电压控制会生成一组电压，其中最大的电压会是Vpp。在其他的实施例中，Vpp不是最高的电压。在一个示例中，Vpp还是将可逆电阻切换元件置位成低电阻状态所需的电压加上在置位电流处的二极管压降。Vt是与一个二极管压降等同的偏移电压。在一个实施例中，偏移电压大约是0.6伏。还可以使用其他的偏移电压。在步骤504中，将未选中的Y线偏置到偏移电压(大约0.6伏)，在步骤506中，将选中的X线偏置到接地。在步骤508中，将选中的Y线偏置到电压Vpp。
图8是三维单片式存储器阵列的一个水平的一部分的示意图。该示意图示出了四个存储器单元520、522、524和526。用于每个存储器单元的符号包括针对电阻器(表示可逆电阻切换元件)和二极管(表示转向器件)的符号。应注意二极管对应于图4中的p+层420和n-层410之间的p/n结。图8示出了在图7的方法中所描述的各种偏置。注意，虽然图7以特定的顺序示出了四个步骤，但是图4中所描绘的步骤可以按其它顺序执行，包括同时执行所述步骤中的一些步骤。
图9是两个相邻的存储器单元的示意图，其中存储器单元中的一个存储器单元根据图7中的处理被置位。图7示出了选中的X线(X线)578、选中的Y线580以及未选中的Y线582。在一个实施例中，图8中的X线578对应于图4中的钨导体404，图9中的Y线580对应于图4中的钨导体430，而图9中的Y线582对应于图4中的钨导体450。选中的存储器单元包括可逆电阻切换元件586(对应于图4中的层426)和二极管588。在一个实施例中，二极管588表示图4中的层420和层410之间的pn结。未选中的存储器单元包括可逆电阻切换元件590(对应于图4中的层446)和对应于图4中的p+层440和n-层410之间的pn结的二极管592。在图7的置位操作期间，电流从Y线580穿过可逆电阻切换元件586和二极管588流到X线578，以使得二极管588被正向偏置。置位电流由列控制电路310控制。
进入到器件轨中的部分蚀刻提高了相邻的柱状物层之间的穿通电压。也可以使用在柱状物的蚀刻后对器件轨的可选注入来增加穿通电压。更多的关于编程的细节一般可以见于美国专利6,822,903，该专利的全部内容通过引用并入本文。在一个实施例中，在第一目标存储器单元被置位之前，其必须被“形成”。包括金属氧化物的可逆电阻切换元件通常需要该形成处理。该形成处理与置位操作类似，但是是用更高的电压和更长的时间。在一个实施例中，可以在下述制造期间执行该形成处理，在该制造过程中，按照比使用者环境中更严格的规范来控制温度和电压。
图10是描述了用于对存储器单元执行复位操作的处理的一个实施例的流程图。在一些实施例中，对多个存储器单元同时执行图10中的处理，以使得多个单元被同时复位。在其他的实施例中，一次仅复位一个存储器单元。图10中的处理由列控制电路310、行控制电路320以及系统控制逻辑330执行。
在图10的步骤600中，将大约为Vpp-Vt的电压施加到未选中的X线。在步骤602中，将未选中的Y线(而不是发射极Y线)偏置到4伏至5伏之间，与选中的X线相同，以使得不引起额外的电流流到选中的X线。在步骤604中，将选中的X线偏置到4伏和5伏之间的电压。在步骤606中，将发射极Y线偏置到Vpp。发射极Y线是与选中的Y线紧邻的、在编程操作期间会是电流的源的Y线。以下提供了发射极Y线的更多的细节。在一些实施例中，优选的是连接到发射极Y线和同一选中的X线的存储器单元处于导电状态。在步骤608中，将选中的Y线偏置到接地。应注意，未选中的X线还可以处于Vpp和Vpp-Vt之间的电压电平或者处于5.5伏至6伏的范围内，以使得不会从发射极Y线汲取电流。
图11是三维单片式存储器阵列的一部分的示意图，其示出了图10中的处理所描述的对各个线的偏置。应注意，虽然图10的处理示出了五个步骤顺序地执行，但是还可以以其他的顺序来执行步骤，包括步骤中的一些被同时执行。图11的示意图示出了未选中的Y线和选中的Y线、发射极Y线、未选中的X线以及选中的X线。图11中的示意图还示出了六个存储器单元。第一存储器单元由二极管630和可逆电阻切换元件632描绘。第二存储器单元由二极管634和可逆电阻切换元件636描绘。第三存储器单元由二极管638和可逆电阻切换元件640描绘。第四存储器单元由二极管642和可逆电阻切换元件644描绘。第五存储器单元由二极管646和可逆电阻切换元件648描绘。第六存储器单元由二极管650和可逆电阻切换元件652描绘。在本示例中选中的存储器单元是具有二极管634和可逆电阻切换元件636的存储器单元，这是因为该存储器单元连接到选中的X线和选中的Y线。
通过如上在图10和图11中所述地将电压偏置施加到X线和Y线，二极管634的pn结(例如p+层420和n-层410之间的pn结)被反向偏置。由此，回头看图5并且假设钨层430是选中的Y线而钨层450是发射极Y线，那么p+层420、n-层410以及p+层440起双极性晶体管的作用。施加到发射极Y线(W层450)的大约为6伏的电压使得电流从发射极Y线穿过可逆电阻切换元件640(例如图4中的层446)，穿过p+层440，进入到n-层410，进入到p+层420，穿过可逆电阻切换材料426(图11中的可逆电阻切换元件636)，并进入到所选中的Y线。该电流流动在图12中通过箭头682被描绘出。由此，相邻的Y线作为用于存储器单元680的发射极线，所述存储器单元680包括可逆电阻切换元件636。因为p+层420、n-层410以及p+层440起双极性晶体管的作用，所以为了示出在复位操作期间的电流流动，图12中的示意图描绘了双极性晶体管686而不是两个二极管。
反向偏置置位和正向偏置复位
在上述关于图6-11的讨论中，p+层420和n-层410之间的pn结被正向偏置以用于置位操作，而被反向偏置以用于复位操作。在图13所描绘的另一个实施例中，p+层420和n-层410之间的pn结可以被反向偏置以用于置位操作，而可以被正向偏置以用于复位操作。例如，图13是示出了选中的Y线、发射极Y线和选中的X线的示意图。描绘了两个存储器单元。第一存储器单元连接到选中的Y线并且包括可逆电阻切换元件802。第二存储器单元连接到发射极Y线并且包括可逆电阻切换元件804。在对可逆电阻切换元件802的置位操作期间，如箭头810所描绘的，电流从发射极Y线穿过可逆电阻切换元件804和可逆电阻切换元件802流到选中的Y线。回头看图4并且假设选中的Y线是钨层430而发射极Y线是钨层450，那么电流会从钨层450流至可逆电阻切换材料446，至p+层440，至n-层410，至p+层420，至可逆电阻切换材料426，至钨层430。以这种电流流动，p+层420、n-层410以及p+层440起双极性晶体管的作用，如图13中由晶体管808所描绘的。
当执行复位操作时，电流如图13中的箭头812所描绘地流动。即在复位操作期间，电流从选中的Y线流到选中的X线。回头看图4，电流会从钨层430流至可逆电阻切换材料426，到p+层420，到n-层410，到n+层408，到钨层404。在以上的讨论中，省略了TiN层以缩短讨论，但是电流也会流过这些层。
为了允许如关于图13所描述的置位操作，优选的是：在试图针对选中的存储器单元(可逆电阻切换元件802)执行置位操作之前，连接到发射极Y线的可逆电阻切换元件804处于导电的状态，诸如是低电阻状态。如上所述，会有许多存储器单元连接到公共X线(例如选中的X线)。由此，在本实施例中，优选的是：公共X线上的至少一个存储器单元一直处于导电状态。处于导电状态的存储器单元可以起发射极线的作用以便复位另一个存储器单元。然后，新置位的存储器单元可以起发射极的作用用于针对下一个存储器单元的置位操作，以此类推。以这种方式，可以以“拉链(zipper)”的方式执行一系列的置位操作。即，针对给定的一组连接到公共X线的相邻存储器单元，可以以连续的顺序从一侧开始对存储器单元进行复位，由此提供了拉链的类似物。该实施例设想的是每个X线会具有一个(或者多于一个)的静态地处于导电状态的存储器单元。在一个实施方式中，导电状态是低电阻状态。在另一个实施方式中，导电状态不同于低电阻状态。在一些实施例中，导电状态具有近似地等于低电阻状态的电阻的电阻。在一些实施例中，导电状态具有低于低电阻状态的电阻的电阻，以使得该导电状态比低电阻状态更导电。可以通过不同于以上描述的置位操作的脉冲来产生这样的导电状态。在导电状态中，短语“静态地”意味着在存储器阵列的整个使用寿命期间或者在对存储器阵列的使用寿命的感兴趣的具体时期期间存储器单元都会处于导电状态。在一个实施例中，静态地(与能够在感兴趣的时期期间能够动态地变化相对照)处于导电状态的存储器单元永久地处于导电状态。
图14是描绘用于形成特定的、永久地处于导电状态的存储器单元的处理的一个实施例的流程图。形成处理使该存储器单元的可逆电阻切换元件永久地处于导电状态。该处理可以在第一次操作时、在用户操作期间或者在制造阶段由存储器系统执行。在图14的步骤830中，将未选中的X线偏移到5.5伏。在步骤832中，将未选中的Y线偏移到0.7伏。在步骤834中，将选中的X线偏移到地。要永久地处于导电状态的存储器单元连接到选中的X线和选中的Y线。在步骤836中，将高电压(例如幅值大约为9伏的)脉冲施加到连接到要被永久地处于导电状态的存储器单元的Y线。在形成操作的一个示例中，元件804会是金属氧化物层。在步骤836中，电压以足够长的时间施加到金属氧化物元件804，以便以氧化物反熔丝方式将金属氧化物元件804击穿(breakdown)成为永久的导电状态。在一个实施例中，永久地处于导电状态(或者静态地处于导电状态)的存储器单元称为伪存储器单元，这是因为其不存储用户数据，而连接到该伪存储器单元的Y线称为伪Y线。可以以与所描绘的不同的顺序来执行图14中的步骤。在一些实施例中，可以同时执行步骤中的一个或更多个。
图15是对存储器阵列的一部分和以上在图14中所描述的各种电压进行图示地描绘的部分示意图。即，图15示出了选中的X线、Y线1、Y线2、Y线3、Y线4以及伪Y线。图15还示出了存储器单元880、882、884、886和888。存储器单元880连接到Y线1和选中的X线。存储器单元882连接到Y线2和选中的X线。存储器单元884连接到Y线3和选中的X线。存储器单元886连接到Y线4和选中的X线。存储器单元888连接到伪Y线和选中的X线。图15示出了被偏置到接地的选中的X线和接收9伏脉冲的伪Y线。其他的Y线接收0.7伏。箭头890表示了由于所描绘的电压偏置而从伪Y线到选中的X线的电流流动。由于由箭头804所描绘的这个电流，伪存储器单元888静态地(或永久地)处于导电状态。
图16是描述使用伪存储器单元对存储器单元进行置位的拉链处理的一个实施例的流程图。在步骤900中，使用伪存储器单元作为发射极线对第一存储器单元进行置位。在步骤902中，使用第一存储器单元作为发射极线对第二存储器单元进行置位。在步骤904中，使用第二存储器单元作为发射极线对第三存储器单元进行置位。在步骤906中，使用第三存储器单元作为发射极线对第四存储器单元进行置位。以此类推。例如，回头看图15，在形成永久地处于低电阻状态的存储器单元888之后，将针对存储器单元886执行置位操作，接下来是针对存储器单元884的置位操作，接下来是针对存储器单元882的置位操作，接下来是针对存储器单元880的置位操作，以此类推。
图17是描述执行对连接到公共X线的存储器单元中的任何一个存储器单元进行置位操作的处理的流程图。例如，图17中的处理可以作为步骤900-906中的任何一个步骤的示例实施方式来执行。图17中的处理由列控制电路310、行控制电路320和系统控制逻辑330执行。
在图17中的步骤940中，将未选中的X线偏置到5伏。在步骤942中，未选中的Y线(除了发射极Y线之外)接收4.7伏的电压。在步骤944中，将选中的X线偏置到4伏。在步骤946中，将发射极Y线偏置到5.5伏。如果正设置存储器单元886，则发射极Y线是伪Y线。如果正设置存储器单元880，则发射极Y线是Y线2。在步骤948中，将选中的Y线偏置到接地。图18是示出了作为在步骤900中执行图17的处理的结果的存储器单元880-888的示意图。即图18示出了在针对第一存储器单元886执行置位操作时的存储器单元和所施加的各种电压电平。如从图中可见，伪Y线正在被用作为发射极Y线。箭头950示出了电流从伪Y线经由存储器单元888和存储器单元886至Y线1的流动。回头看图4，电流从钨层450流至可逆电阻切换材料446，至p+层440，至n-层410，至p+层420，至可逆电阻切换材料426，至钨层430。以这种方式，p+层440、n-层410以及p+层420起双极性晶体管的作用。
图19是描绘出存储器单元880-888的示意图。图19示出了作为在图16的步骤902期间执行了图17中的处理的结果的、各种Y线和选中的X线的偏置。如从图中可见，箭头952描绘了电流从Y线1经由存储器单元886和存储器单元884到Y线2的流动。在该操作中，存储器单元886和Y线1用作用于存储器单元884的发射极线。对于在图4中所描述的层，电流以以上对于图18所描述的方式流动。
图20是描绘存储器单元880-888以及作为在图16中的步骤904期间执行图17的处理的结果施加到各个Y线和选中的X线的电压的示意图。如可以从图20中看出，Y线2和存储器单元884用作用于针对存储器单元882执行置位操作的发射极线。电流由箭头956描绘成从Y线2经由存储器单元884和882流至Y线3。
图21是存储器单元880-888以及各个Y线和选中的X线的示意图。图21示出了作为在图16的步骤906期间执行图17的结果的、被施加到Y线和选中的X线的电压。如从图中可看到，Y线3和存储器单元883用作针对存储器单元880执行置位操作的发射极线。箭头958表示在置位操作期间从Y线3经由存储器单元882和880流至Y线4的电流流动。对于图4中所描述的层，电流以以上对于图18所描述的方式进行流动。
图22是描述了对根据图17中的处理被置位的存储器单元880-888(以及三维单片式存储器阵列中的其他存储器单元)中的任何存储器单元执行的复位操作的一个实施例的流程图。在该处理中，复位操作将选中的单元结配置成为正向偏置，而没有双极性晶体管动作。在步骤1000中，将未选中的X线偏置到Vpp-偏移。在一个实施例中，如上所述Vt是偏移。在步骤1002中，未选中的Y线接收地电位。在步骤1004中，将选中的X线偏置到接地。在步骤1006中，将伪Y线偏置到接地。在一个实施例中，每个X线都会具有一个伪存储器单元，并且所有的伪存储器单元都连接到同一伪Y线。在其他的实施例中，每个X线可以包括多个伪存储器单元，从而存在多个伪Y线。在其他的实施例中，伪存储器单元可以连接到不同的伪Y线。在步骤1008中，将选中的Y线偏置到Vpp。
图23是在针对存储器单元884的复位操作期间的存储器单元880-888的示意图。伪Y线和未选中的Y线接收地电位，而Y线3接收Vpp。(对存储器单元880-888共同的)选中的X线也接收地电位。电流如箭头1010所示从Y线3流动到选中的X线。该电流会使得存储器单元884被复位到高电阻状态。
在上述图13-23的实施例中，拉链方法被用来对存储器单元进行置位。在可替换的实施例中，可以对于图6-11的实施例使用拉链方法以对存储器单元进行复位。在这样的实施例中，仍然需要有静态地处于导电状态的一个伪存储器单元。
多集电极存储器单元
一个实施例使用多个可逆电阻切换元件以产生多位存储器单元。即，在以上的讨论中，每个存储器单元都包括一个可以处于两个状态中的一种状态的电阻切换元件。因此，每个存储器单元存储数据的一个位。在其他的实施例中，一个可逆电阻切换元件可以处于四种或者八种电阻状态中的任何一种状态。在该情况下，可逆电阻切换元件可以存储两位或三位(或更多位)数据。在另一个实施例中，可以使用多于一个的可逆电阻切换元件来实现多位的存储器单元。在一个示例中，存储器单元包括各自可以处于高电阻状态或者低电阻状态(或者多于两个状态)的多个可逆电阻切换元件。
图24是示出了使用多个可逆电阻切换元件的多位存储器单元的一个示例的示意图。具有多个可逆电阻切换元件的存储器单元的另一个名称是多集电极存储器单元，这是因为可以存储用户数据的可逆电阻切换元件中的每一个在针对该可逆电阻切换元件的置位操作期间都可以用作(针对这里所描述的双极性晶体管动作的)集电极。图24中的多位存储器单元示出了三个电阻元件1100、1102以及1104。在一个实施例中，元件1100和1104是可逆电阻切换元件，而元件1102静态地处于导电状态，诸如上述的导电状态。元件1102称为静态电阻元件，这是因为在对存储器器件的正常用户操作期间元件1102的电阻不是可切换的。静态电阻元件1102可以是总是处于导电状态的材料或者是静态地处于导电状态的可逆电阻切换材料。用于静态地处于导体状态的静态电阻元件的Y线称为发射极线，这是因为当p、n和p材料起晶体管的作用时上述Y线用作为发射极，如以上所讨论的。
图24示出了连接在第一Y线和公共X线之间的可逆电阻切换元件1100以及连接在第二Y线和公共X线之间的可逆电阻切换元件1104。当可逆电阻切换元件1100或1104都被复位成高电阻状态时，电流会从各自的Y线流到公共X线。例如，箭头1110示出了在针对存储器元件1100执行复位操作时正在从第一Y线传到公共X线的电流。当任何一个存储器元件被置位时，电流会在存储器单元的两个Y线之间流动。在一个示例中，当第一可逆电阻切换元件被置位后，电流会从与静态电阻元件连接的Y线流到与被置位的可逆电阻切换元件连接的Y线。当第二可逆电阻切换元件被置位后，电流会从与静态电阻元件连接的Y线流到与被置位的第二可逆电阻切换元件连接的Y线。在另一个实施例中，当第二可逆电阻切换元件被置位后，电流会从与已经被置位的第一可逆电阻切换元件连接的Y线流到与被置位的第二可逆电阻切换元件连接的Y线。图24示出了表示从发射极Y线(用于静态电阻元件1102的Y线)到第一Y线的电流的箭头1108。
两个可逆电阻切换元件中的每一个可以处于高电阻状态或处于低电阻状态。因此，存储器单元总体上可以处于四种不同的数据状态，如以下的表所表示的：
Figure BPA00001457283200221
图25是示出了三维单片式存储器阵列的一个水平的一部分的示意图。图25中的示意图示出了元件1130、1132、1134、1136、1138、1140、1142、1144、1146、1148、1150、1152、1154和1156。图25示出了两个X线(X1和X2)的部分和七个Y线(Y1、Y2、Y3、Y4、Y5、E1和E2)的部分。设想的是沿着X线有比图25中所描绘的可逆电阻切换元件更多的可逆电阻切换元件。沿着X线的各个元件组合在一起形成多位存储器单元。例如，图25示出了四个存储器单元1160、1162、1164和1166。存储器单元1160包括可逆电阻切换元件1130、可逆电阻切换元件1134和静态电阻元件1132。存储器单元1162包括可逆电阻切换元件1136、可逆电阻切换元件1140以及静态电阻元件1138。存储器单元1164包括可逆电阻切换元件1144、可逆电阻切换元件1148以及静态电阻元件1146。存储器单元1166包括可逆电阻切换元件1150、可逆电阻切换元件1154以及静态电阻元件1152。
图24和图25中的存储器单元包括两个可以存储用户数据的可逆电阻切换元件以及一个静态电阻元件。在其他的实施例中，可以使用多于两个的可逆电阻切换元件。例如，图26中的存储器单元包括四个可逆电阻切换元件，这四个可逆电阻切换元件包括：连接在Y线A和公共X线之间的可逆电阻切换元件1200、连接在Y线B和公共X线之间的可逆电阻切换元件1202、连接在Y线C和公共X线之间的可逆电阻切换元件1206、连接在Y线D和公共X线之间的可逆电阻切换元件1208、以及连接在发射极Y线和公共X线之间的静态电阻元件1204。其他的实施例可以包括三个用于存储用户数据的可逆电阻切换元件或者多于四个的用于存储用户数据的可逆电阻切换元件。
图27是描述了用于如以上关于图24-26所讨论的对具有多位存储器单元的存储器阵列进行操作的处理的一个实施例的流程图。在图27的步骤1250中，将形成每个存储器单元的发射极。如以上所讨论的，在一个实施例中，每个存储器单元中的电阻元件中的一个电阻元件会被专用为处于导电状态的静态电阻元件。在步骤1250中，专用于处于导电状态的存储器单元会被形成为永久地或者半永久地处于这种导电状态。在步骤1252中，基于被存储器系统的用户所存储的数据，随机地(分离地或者同时)置位和复位其他的可逆电阻切换元件。在步骤1250和步骤1252之间有虚线，以表示在步骤1250和步骤1252之间会出现随机的和不可预测的量的时间。
图28是描述了下述处理的流程图，所述处理用于执行对具有多位存储器单元的三维存储器阵列进行操作的另一个实施例。在步骤1256中，形成用于每个存储器单元的发射极。在步骤1258中，系统(参见图3)会从主机(或其他器件)接收数据。在步骤1256和步骤1258之间有虚线，以表示在步骤1256和步骤1258之间会出现随机的和不可预测的量的时间。从主机所接收到的数据被系统控制逻辑330(或者另一个元件)接收。在步骤1260中，系统控制逻辑330会将数据的多个位分配到一组多位存储器单元中的各存储器单元。在步骤1262中，所有的待编程的存储器单元将使每个可逆电阻切换元件复位为高电阻状态。在一个实施例中，可以逐块地、逐分区地、逐个X线地、逐页地或者以其他的编程单位对存储器单元进行编程。在步骤1262的结尾，编程的单位包括其全部的可逆电阻切换元件都被复位到高电阻状态的存储器单元。在此点处，各个存储器单元会被编程为在以上表格中描述的四种状态中的任何状态。在步骤1264中，将要被编程的存储器单元的子集的第一位被置位为低电阻状态。可以在同一时刻对多于一个的存储器单元进行编程。因为一些存储器单元会存储不同的数据，所以并不是所有的存储器单元都会使其第一位被置位。例如，如果每个存储器单元都具有第一位和第二位，那么存储器单元中的一些会使其第一位被置位为低电阻状态，而其他的存储器单元会保持其第一位处于高电阻状态，以使得位中的一些可以存储1而位中的一些可以存储数据0。在步骤1266中，存储器单元的子集的第二位被置位成低电阻状态。多个存储器单元可以使其位同时被置位或者连续地被置位。同样，存储器单元中的一些会保持其第二可逆电阻切换元件处于高电阻状态，而其他的存储器单元会使其第二可逆电阻切换元件被置位为低电阻状态，以使得不同的存储器单元会存储数据1或数据0。在步骤1268中，确定是否还有更多的数据要编程。如果没有，则处理完成。如果有，则处理循环回步骤1264并对更多的存储器单元进行编程。在一些实施例中，仅少量的存储器单元可以被同时编程。因此，必须针对可以被同时编程的每组存储器单元重复地进行步骤1264和步骤1266的循环。
图29是描述用于形成静态电阻元件的一个实施例的流程图。图29的处理可以用于实施图27中的步骤1250或者图28中的步骤1256。在步骤1270中，将未选中的X线偏置到5.5伏。在步骤1272中，将未选中的Y线偏置到1伏。在步骤1274中，将选中的X线接地。同样，选中的X线和选中的Y线是与要用作为发射极的可逆电阻切换元件(有时被称为伪元件)连接的这些线。在步骤1276中，将发射极Y线偏置到6伏。作为图29中的处理的结果，一个或者更多个静态电阻元件被形成为处于导电状态。
图30是描绘图29中的处理的执行的示意图。图30示出了三个电阻元件1100、1102和1104，如上所描述的。电阻元件1102正在形成为静态电阻元件(也称为发射极或者伪电阻元件)。基于图29中的处理所施加的电压，电流从发射极Y线通向公共X线，如由箭头1290所示的。
图31是描述了下述处理的一个实施例的流程图，所述处理用于执行置位操作以对多位存储器单元的多个可逆电阻切换元件中的一个进行如上所描述的设置。在置位操作中，上述pn结被反向偏置，以使得相邻的pn结起双极性晶体管的作用，如上所述。也就是说，参见图4，p+层420、n-层410和p+层440起双极性晶体管的作用。
在图31中的步骤1300中，将未选中的X线偏置到5.0伏。在步骤1302中，未选中的Y线接收4.7伏。在步骤1304中，将选中的X线偏置到4伏。在步骤1306中，将发射极线偏置到5.5伏。在一些实施例中，会同时对多个存储器单元进行编程，以使得多个发射极线会在步骤1306中被偏置。在步骤1308中，将选中的Y线设置到地。如果存储器单元的两个可逆电阻切换元件都要被置位，那么会将图31中的处理执行两次。图32A示出了当对存储器单元的第一可逆电阻切换元件进行编程时的存储器单元的示意图。图32A示出了处于以上关于图31所描述的偏置的Y线和选中的X线。由于这些电压，根据上述双极性晶体管的动作，电流(由箭头1340所标识)从发射极Y线经由静态电阻元件1102和可逆电阻切换元件1100流至Y线1。
图32B是示出了正被编程以对第二可逆电阻切换元件1104进行置位的多位存储器单元的示意图。有两个电位实施例。在第一实施例中，电流从Y线1(经由可逆电阻切换元件1100和1104)流至Y线2，如箭头1342a所示的。在另一个实施例中，电流从发射极Y线(经由静态电阻元件1102和可逆电阻切换元件1104)流至Y线2。在两个情况下，发生上述的双极性晶体管动作，而正被置位的可逆电阻切换元件的pn结被反向偏置。
图33是描述了下述处理的一个实施例的流程图，所述处理用于对上述的多位存储器单元执行复位操作。在步骤1400中，将所有未选中的X线偏置到Vpp-偏移。在一个示例中，偏移是上述的Vt。在步骤1402中，将未选中的Y线设置到地。在步骤1404中，将选中的X线设置到地。在步骤1406中，将发射极Y线设置到地。在一些实施例中，在有多于一个的存储器单元同时被编程的情况下，可以将多个发射极Y线设置到地。在步骤1408中，将选中的Y线设置到Vpp。
图34A和图34B是描绘图33中的处理的执行的示意图。对于要具有多个集电极的多位存储器单元来说，每个集电极将分离地被复位。例如，图34示出了正被复位的第一可逆电阻切换元件。图34B示出了多位存储器单元的正被复位的第二可逆电阻切换元件。两个示意图都示出了正被施加到Y线和选中的X线的各个电压。图34A示出了由箭头1450所标识的、从用于第一可逆电阻切换元件1100的选中的Y线传至选中的X线的电流。图34B示出了由箭头1452所表示的、从用于可逆电阻切换元件1104的选中的Y线传至选中的X线的电流。该电流被用于对可逆电阻切换元件进行复位。
为了说明和描述的目的已经展示了前述的对本发明的详细描述。但是并不意在穷举或将本发明限制于所公开的具体形式。根据上述教示，许多修改和变化是可能的。选择了所描述的实施例以最好地对本发明的原理及其实际应用做最好的解释，从而由此使得本领域其他的技术人员能够在各种实施例中并且以适合于设想的具体应用的各种修改来最佳地利用本发明。本发明的范围意在由所附的权利要求来限定。

Claims (15)

1.一种非易失性存储设备，包括：
一组Y线；
公共X线；
多个数据存储元件，所述多个数据存储元件中的每个连接到所述公共X线和所述一组Y线中的不同的Y线，所述多个数据存储元件能够处于第一状态或者第二状态；
伪存储元件，所述伪存储元件与所述公共X线和特定的Y线连接，所述伪存储元件处于导电状态；以及
与所述公共X线和所述一组Y线通信的控制电路，所述控制电路向所述公共X线和所述一组Y线提供控制信号，从而通过使电流从所述特定的Y线穿过所述伪存储元件进入到所述多个数据存储元件中的第一数据存储元件，来将所述第一数据存储元件从所述第一状态变为所述第二状态；所述控制电路向所述公共X线和所述一组Y线提供控制信号，从而通过使电流从所述多个数据存储元件中的、之前被变为所述第二状态的数据存储元件及其相关联的不同Y线进入到所述多个数据存储元件中的另外的数据存储元件，来顺序地将所述另外的数据存储元件从所述第一状态变为所述第二状态。
2.根据权利要求1所述的非易失性存储设备，其中，
多个数据存储元件和所述伪存储元件共用公共半导体区域，所述公共半导体区域沿着所述公共X线延伸并且与所述公共X线通信；
所述第一数据存储元件包括与所述公共半导体区域的第一部分相邻的第一半导体区域；
所述伪存储元件包括与所述公共半导体区域的第二部分相邻的第二半导体区域；
所述第一半导体区域是第一类型的半导体区域；
所述第二半导体区域是第一类型的半导体区域；
所述公共半导体区域是第二类型的半导体区域；以及
使电流从所述特定的Y线穿过所述伪存储元件进入到所述第一数据存储元件包括对所述公共X线进行偏置以使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域起晶体管的作用。
3.根据权利要求2所述的非易失性存储设备，其中，
对所述公共X线进行偏置以使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域起晶体管的作用调节通过所述第一数据存储元件的电流。
4.根据权利要求1、2或3所述的非易失性存储设备，其中，
所述控制电路通过在所述公共X线和连接到所述第一数据存储元件的Y线之间引起电流来将所述第一数据存储元件从所述第二状态变为所述第一状态。
5.根据权利要求1、2、3或4所述的非易失性存储设备，其中，
所述伪存储元件永久地处于导电状态；以及
所述导电状态比所述第二状态更导电。
6.根据权利要求1至5中任一项所述的非易失性存储设备，其中，
所述多个数据存储元件是可逆电阻切换存储元件；
所述第一状态是高电阻状态；以及
所述第二状态是低电阻状态。
7.根据权利要求1至6中任一项所述的非易失性存储设备，其中，
所述多个数据存储元件是单片式三维存储器阵列中的非易失性存储元件。
8.一种对存储器系统进行编程的方法，所述存储器系统包括连接到公共X线和不同的Y线的伪存储元件和多个数据存储元件，所述数据存储元件能够处于第一状态或者第二状态，所述伪存储元件处于导电状态，所述伪存储元件与特定的Y线和所述公共X线连接，所述方法包括：
通过使电流从所述特定的Y线穿过所述伪存储元件进入到所述第一数据存储元件，来将第一数据存储元件从所述第一状态编程为所述第二状态，所述第一数据存储元件与第一Y线和所述公共X线连接；以及
在将所述第一存储元件从所述第一状态编程为所述第二状态之后，通过使电流从所述第一Y线穿过所述第一数据存储元件进入到第二数据存储元件中，来将所述第二数据存储元件从所述第一状态编程为所述第二状态，所述第二数据存储元件与第二Y线和所述公共X线连接。
9.根据权利要求1所述的方法，其中，
所述第一数据存储元件、所述第二数据存储元件以及所述伪存储元件共用公共半导体区域，所述公共半导体区域沿着所述公共X线延伸并且与所述公共X线通信；
所述第一数据存储元件包括与所述公共半导体区域的第一部分相邻的第一半导体区域；
所述第二数据存储元件包括与所述公共半导体区域的第二部分相邻的第二半导体区域；
所述第一半导体区域是第一类型的半导体区域；
所述第二半导体区域是第一类型的半导体区域；
所述公共半导体区域是第二类型的半导体区域；以及
使电流从所述第一Y线穿过所述第一数据存储元件进入到所述第二数据存储元件中包括对所述公共X线进行偏置以使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域起晶体管的作用。
10.根据权利要求9所述的方法，其中，
在将所述第二数据存储元件从所述第一状态编程为所述第二状态时，对所述公共X线进行偏置以使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域起晶体管的作用调节穿过所述第二数据存储元件的电流。
11.根据权利要求9或10所述的方法，还包括：
通过在所述第一Y线和所述公共X线之间传递电流来将所述第一数据存储元件从所述第二状态编程为所述第一状态。
12.根据权利要求9、10或11所述的方法，还包括：
使得所述伪存储元件永久地处于导电状态；以及
所述导电状态比所述第二状态更导电。
13.根据权利要求9至12中任一项所述的方法，其中，将所述第二数据存储元件从所述第一状态编程为所述第二状态包括：
向所述第二Y线施加低电压；
向没有与所述第一数据存储元件和所述第二数据存储元件连接的Y线施加中间电压；以及
向所述第一Y线施加较高的电压。
14.根据权利要求9至13中任一项所述的方法，还包括：
在将所述第二存储元件从所述第一状态编程为所述第二状态之后，通过使电流从所述第二Y线穿过所述第二数据存储元件进入到第三数据存储元件中，来将所述第三数据存储元件从所述第一状态编程为所述第二状态，所述第三数据存储元件与第三Y线和所述公共X线连接；以及
在将所述第三数据存储元件从所述第一状态编程为所述第二状态之后，通过使电流从所述第三Y线穿过所述第三数据存储元件进入到第四数据存储元件中，来将所述第四数据存储元件从所述第一状态编程为所述第二状态，所述第四数据存储元件与第四Y线和所述公共X线连接。
15.根据权利要求9至14中任一项所述的方法，其中，
所述第一数据存储元件和所述第二数据存储元件是可逆电阻切换存储元件；
所述第一状态是高电阻状态；以及
所述第二状态是低电阻状态。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139391B2 (en) 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
WO2010118181A2 (en) * 2009-04-08 2010-10-14 Yadav Technology Inc. Shared transistor in a spin-torque transfer magnetic random access memory (sttmram) cell
US8611145B2 (en) * 2010-04-07 2013-12-17 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) device with shared transistor and minimal written data disturbance
JP2011204288A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
JP5508944B2 (ja) 2010-06-08 2014-06-04 株式会社東芝 半導体記憶装置
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
GB2552014B (en) * 2016-07-07 2020-05-13 Advanced Risc Mach Ltd Reconfigurable artificial neural networks comprising programmable non-volatile memory elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1306852A2 (en) * 2001-10-24 2003-05-02 STMicroelectronics S.r.l. A memory device
CN101127242A (zh) * 2006-08-17 2008-02-20 富士通株式会社 半导体存储器和系统
US20090027953A1 (en) * 2007-07-24 2009-01-29 Hee Bok Kang Phase change memory device

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
DE19942447C2 (de) * 1999-09-06 2003-06-05 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu deren Betrieb
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6777773B2 (en) * 2000-08-14 2004-08-17 Matrix Semiconductor, Inc. Memory cell with antifuse layer formed at diode junction
US6563164B2 (en) * 2000-09-29 2003-05-13 Ovonyx, Inc. Compositionally modified resistive electrode
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US7042749B2 (en) * 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US6970375B2 (en) * 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
TW578149B (en) * 2002-09-09 2004-03-01 Ind Tech Res Inst High density magnetic random access memory
JP4346373B2 (ja) * 2002-10-31 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
US7800932B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
WO2004061851A2 (en) * 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US6690597B1 (en) * 2003-04-24 2004-02-10 Hewlett-Packard Development Company, L.P. Multi-bit PROM memory cell
JP4350459B2 (ja) * 2003-08-26 2009-10-21 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4540352B2 (ja) * 2003-09-12 2010-09-08 ルネサスエレクトロニクス株式会社 記憶装置
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7224013B2 (en) * 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7323349B2 (en) * 2005-05-02 2008-01-29 Sharp Laboratories Of America, Inc. Self-aligned cross point resistor memory array
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
WO2006137111A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7187577B1 (en) * 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
JP4398945B2 (ja) * 2006-02-23 2010-01-13 シャープ株式会社 不揮発性半導体記憶装置及びデータ書き換え方法
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US7436695B2 (en) * 2006-11-21 2008-10-14 Infineon Technologies Ag Resistive memory including bipolar transistor access devices
WO2008126166A1 (ja) * 2007-03-09 2008-10-23 Fujitsu Limited 不揮発性半導体記憶装置及びその読み出し方法
JP4288376B2 (ja) * 2007-04-24 2009-07-01 スパンション エルエルシー 不揮発性記憶装置およびその制御方法
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
TW200907963A (en) * 2007-08-02 2009-02-16 Ind Tech Res Inst Magnetic random access memory and operation method
JP2008252112A (ja) * 2008-05-15 2008-10-16 Renesas Technology Corp 不揮発性半導体記憶装置および不揮発性メモリセル
US8154005B2 (en) * 2008-06-13 2012-04-10 Sandisk 3D Llc Non-volatile memory arrays comprising rail stacks with a shared diode component portion for diodes of electrically isolated pillars
JP2012507150A (ja) * 2008-10-23 2012-03-22 サンディスク スリーディー，エルエルシー 低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法
US8120068B2 (en) * 2008-12-24 2012-02-21 Sandisk 3D Llc Three-dimensional memory structures having shared pillar memory cells
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US8139391B2 (en) * 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
WO2010118181A2 (en) * 2009-04-08 2010-10-14 Yadav Technology Inc. Shared transistor in a spin-torque transfer magnetic random access memory (sttmram) cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1306852A2 (en) * 2001-10-24 2003-05-02 STMicroelectronics S.r.l. A memory device
CN101127242A (zh) * 2006-08-17 2008-02-20 富士通株式会社 半导体存储器和系统
US20090027953A1 (en) * 2007-07-24 2009-01-29 Hee Bok Kang Phase change memory device

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