JP5352004B2 - 他の素子からの電流を使用する不揮発性記憶素子のプログラミング - Google Patents
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Description
図1は、第1の導体10と第2の導体12との間にあり、ステアリング素子と直列に結合された1個の可逆抵抗スイッチング素子を含むメモリセル14の一実施形態についての簡略化された斜視図である。ステアリング素子は、ダイオードのような非線形導電電流特性を示す適当なデバイスの形態をとることができる。
図4は、3次元モノリシック・メモリアレイの一部分の側面断面図であり、2つの隣接するメモリセルを示す。本文書の目的のため、隣接は、接近、近接又は連続して位置することを意味する。例えば、2つの隣接するメモリセルの間に介在材料層が存在してもよい。図4の実施形態では、2つの隣接するメモリセルは、異なるY線に接続されている一方で、同じX線に接続されている。図4は、3次元モノリシック・メモリアレイのうちの1レベルだけを示すことに留意されたい。
上述したように、可逆抵抗スイッチング素子は、2つ以上の状態の間で可逆的に切り替えられる。例えば、可逆抵抗スイッチング材料は、製造後に、初期高抵抗状態にあり、この初期高抵抗状態は、第1の電圧及び/又は電流の印加後に低抵抗状態に切り替えられることができる。第2の電圧及び/又は電流の印加は、可逆抵抗スイッチング材料を高抵抗状態へ戻すことがある。図6は、金属酸化物可逆抵抗スイッチング素子の一例の実施形態における電圧対電流のグラフである。線460は、高抵抗状態(ROFF)にあるときの可逆抵抗スイッチング素子のI−V特性を表す。線462は、低抵抗状態(RON)にあるときの可逆抵抗スイッチング素子のI−V特性を表す。Vsetは、可逆抵抗スイッチング素子を低抵抗状態にセットするのに必要な電圧である。Vresetは、可変抵抗スイッチング素子を高抵抗状態にリセットするのに必要な電圧である。
図7は、可逆抵抗スイッチング素子の状態を低抵抗状態に変化させるセット動作を実行する一実施形態を説明するフローチャートである。図7のプロセスは、行制御回路320と、列制御回路310と、システム制御ロジック330とによって実行される。図7のプロセスは、1個の特有のメモリセルがこのメモリセルの可逆抵抗スイッチング材料をセットさせる方法を説明する。一部の実施形態では、図7のプロセスは、複数のメモリセルが並行してセットされるように実行することができる。一部の実施形態では、ホストが、データをシステム制御ロジック330へ送信する。システム制御ロジック330は、次に、このデータを記憶するためメモリセルの組を選ぶ。上述されているように、一実施形態では、各メモリセルは、1本のX線と1本のY線との交点に位置する。従って、システム制御ロジック330がデータを記憶するためにメモリアレイ302の中でアドレスを選んだ後に、行制御回路330及び列制御回路310が、選ばれたメモリセルにつながるX線とY線とを選択する。行制御回路320によって選択されたこのX線が選択X線であり、他のX線は非選択X線である。列制御回路310によって選択されたY線が選択Y線であり、他のY線は非選択Y線である。ステップ502において、非選択X線は、電圧Vpp−Vtにバイアスされる。Vppは、6ボルト付近である。一実施形態では、Vppは、集積回路で利用できる最高電圧である。一部の実施では、集積回路は、1台以上のチャージポンプ及び電圧コントローラに供給される電力信号を受ける。これらのチャージポンプ及び電圧コントロールは、最高値がVppである電圧の組を発生させる。他の実施形態では、Vppは、最高電圧ではないことがある。一実施例では、Vppは、可逆抵抗スイッチング素子を低抵抗状態にセットするため必要な電圧に、セット電流におけるダイオード降下を加えた電圧である。Vtは、1回のダイオード降下に等しいオフセット電圧である。一実施形態では、オフセット電圧は、約0.6ボルトである。他のオフセット電圧もまた使用することができる。ステップ504では、非選択Y線がオフセット電圧(約0.6ボルト)にバイアスされる。ステップ506では、選択X線が接地にバイアスされる。ステップ508では、選択Y線が電圧Vppにバイアスされる。
図6〜11に関する上記説明では、p+層420とn−層410との間のpn接合は、セット動作のために順バイアスされ、リセット動作のために逆バイアスされた。図13によって描かれた別の実施形態では、p+層420とn−層410との間のpn接合は、セット動作のために逆バイアスされ、リセット動作のため順バイアスされ得る。例えば、図13は、選択Y線と、エミッタY線と、選択X線とを示す概略図である。2個のメモリセルが描かれている。第1のメモリセルは、選択Y線に接続され、可逆抵抗スイッチング素子802を有する。第2のメモリセルは、エミッタY線に接続され、可逆抵抗スイッチング素子804を有する。可逆抵抗スイッチング素子802のセット動作中に、矢印810によって描かれるように、電流が、エミッタY線から、可逆抵抗スイッチング素子804及び可逆抵抗スイッチング素子802を通って、選択Y線へ流れる。図4を再び参照し、選択Y線がタングステン層430であり、エミッタY線がタングステン層450であることを仮定すると、電流は、タングステン層450から、可逆抵抗スイッチング材料446と、p+層440と、n−層410と、p+層420と、可逆抵抗スイッチング材料426と、タングステン層430に流れる。このような電流フローを用いると、p+層420と、n−層410と、p+層440が、図13のトランジスタ808によって示されるバイポーラトランジスタとして動作する。
一実施形態は、マルチビット・メモリセルを作り出すために複数の可逆抵抗スイッチング素子を使用する。すなわち、上記説明において、各メモリセルは、2つの状態のうちの一方の状態をとることができる1個の抵抗スイッチング素子を含んでいた。従って、各メモリセルは、1ビットのデータを記憶する。他の実施形態では、1個の可逆抵抗スイッチング素子は、4個又は8個の抵抗状態のうちのいずれか1つになることができる。この場合、可逆抵抗スイッチング素子は、2ビット若しくは3ビット(又は4ビット以上)のデータを記憶することができる。別の実施形態では、マルチビット・メモリセルは、2個以上の可逆抵抗スイッチング素子を使用して実現できる。一実施例では、メモリセルは、それぞれが高抵抗状態又は低抵抗状態(或いは3つ以上の状態)をとることができる複数の可逆抵抗スイッチング素子を有する。
Claims (15)
- Y線の組と、
共通X線と、
それぞれが共通X線及びY線の組のうちの異なるY線に接続されており、第1状態又は第2状態になることができる複数のデータ記憶素子と、
共通X線及び特定のY線に接続されており、導電状態にあるダミー記憶素子と、
共通X線及びY線の組と通信する制御回路、
を有しており、
制御回路は、ダミー記憶素子を介して特定のY線から前記複数のデータ記憶素子のうちの第1データ記憶素子に電流を流すことによって、第1データ記憶素子を第1状態から第2状態に変化させるために、制御信号を共通X線及びY線の組に供給し、
制御回路は、前記複数のデータ記憶素子のうちの第2状態に予め変化させられているデータ記憶素子とこれらに関連付けられた異なるY線から、前記複数のデータ記憶素子のうちの付加的なデータ記憶素子に電流を流すことによって、付加的なデータ記憶素子を第1状態から第2状態に順次に変化させるために、制御信号を共通X線及びY線の組に供給する、
不揮発性記憶装置。 - 前記複数のデータ記憶素子とダミー記憶素子が、共通X線に沿って延びており、共通X線と通信する共通半導体領域を共有しており、
第1データ記憶素子が、共通半導体領域の第1部分に隣接する第1半導体領域を有しており、
ダミー記憶素子が、共通半導体領域の第2部分に隣接する第2半導体領域を有しており、
第1半導体領域が、第1型の半導体領域であり、
第2半導体領域が、第1型の半導体領域であり、
共通半導体領域が、第2型の半導体領域であり、
ダミー記憶素子を介して特定のY線から第1データ記憶素子に電流を流すことが、共通半導体領域と第1半導体領域と第2半導体領域をトランジスタのように動作させるために共通X線をバイアスすることを含む、
請求項1に記載の不揮発性記憶装置。 - 共通半導体領域と第1半導体領域と第2半導体領域をトランジスタのように動作させるために共通X線をバイアスする場合において、第1データ記憶素子に流れる電流を調整する請求項2に記載の不揮発性記憶装置。
- 制御回路が、第1データ記憶素子に接続されているY線と共通X線との間に電流を流すことによって第1データ記憶素子を第2状態から第1状態に変化させる請求項1、2又は3に記載の不揮発性記憶装置。
- ダミー記憶素子が、永久的に導電状態にあり、
導電状態は、第2状態よりも導電性が高い、
請求項1、2、3又は4に記載の不揮発性記憶装置。 - 前記複数のデータ記憶素子が、可逆抵抗スイッチング記憶素子であり、
第1状態が、高抵抗状態であり、
第2状態が、低抵抗状態である、
請求項1〜5のいずれか一項に記載の不揮発性記憶装置。 - 前記複数のデータ記憶素子が、モノリシック3次元メモリアレイの中の不揮発性記憶素子である請求項1〜6のいずれか一項に記載の不揮発性記憶装置。
- 共通X線及び異なるY線に接続された複数のデータ記憶素子及びダミー記憶素子を有しており、データ記憶素子が第1状態又は第2状態になることができ、ダミー記憶素子が導電状態にあり、ダミー記憶素子が特定のY線と共通X線に接続されているメモリシステムをプログラミングする方法であって、
ダミー記憶素子を介して特定のY線から、第1Y線及び共通X線に接続されている第1データ記憶素子に電流を流すことによって、第1データ記憶素子を第1状態から第2状態にプログラミングするステップと、
第1記憶素子を第1状態から第2状態にプログラミングした後に、第1データ記憶素子を介して第1Y線から、第2Y線及び共通X線に接続されている第2データ記憶素子に電流を流すことによって、第2データ記憶素子を第1状態から第2状態にプログラミングするステップ、
を有する方法。 - 第1データ記憶素子、第2データ記憶素子、及び、ダミー記憶素子が、共通X線に沿って延びており、共通X線と通信する共通半導体領域を共有しており、
第1データ記憶素子が、共通半導体領域の第1部分に隣接する第1半導体領域を有しており、
第2データ記憶素子が、共通半導体領域の第2部分に隣接する第2半導体領域を有しており、
第1半導体領域が、第1型の半導体領域であり、
第2半導体領域が、第1型の半導体領域であり、
共通半導体領域が、第2型の半導体領域であり、
第1データ記憶素子を介して第1Y線から第2データ記憶素子に電流を流すステップが、共通半導体領域と第1半導体領域と第2半導体領域をトランジスタのように動作させるために共通X線をバイアスするステップを有している、
請求項8に記載の方法。 - 共通半導体領域と第1半導体領域と第2半導体領域をトランジスタのように動作させるために共通X線をバイアスするステップにおいて、第2データ記憶素子を第1状態から第2状態にプログラミングしている間に第2データ記憶素子に流れる電流を調整する請求項9に記載の方法。
- 第1Y線と共通X線の間に電流を流すことによって、第1データ記憶素子を第2状態から第1状態にプログラミングするステップをさらに有している請求項9又は10に記載の方法。
- ダミー記憶素子を永久的に導電状態にするステップをさらに有しており、
導電状態が、第2状態よりも導電性が高い、
請求項9、10又は11に記載の方法。 - 第2データ記憶素子を第1状態から第2状態にプログラミングするステップが、
低電圧を第2Y線に印加するステップと、
中間電圧を第1データ記憶素子及び第2データ記憶素子に接続されていないY線に印加するステップと、
高電圧を第1Y線に印加するステップ、
を有している請求項9〜12のいずれか一項に記載の方法。 - 第2データ記憶素子を第1状態から第2状態にプログラミングした後に、第2データ記憶素子を介して、第2Y線から、第3Y線及び共通X線に接続されている第3データ記憶素子に電流を流すことによって、第3データ記憶素子を第1状態から第2状態にプログラミングするステップと、
第3データ記憶素子を第1状態から第2状態にプログラミングした後に、第3データ記憶素子を介して、第3Y線から、第4Y線及び共通X線に接続されている第4データ記憶素子に電流を流すことによって、第4データ記憶素子を第1状態から第2状態にプログラミングするステップ、
をさらに有している請求項9〜13のいずれか一項に記載の方法。 - 第1データ記憶素子と第2データ記憶素子が、可逆抵抗スイッチング記憶素子であり、
第1状態が、高抵抗状態であり、
第2状態が、低抵抗状態である、
請求項9〜14のいずれか一項に記載の方法。
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