CN102460585B - 对具有二极管的交叉点非易失性存储器单元的写入方法 - Google Patents

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Abstract

一种存储器系统，包括：X线、第一Y线、第二Y线、沿X线延伸的第一类型的半导体区域、在第一Y线和第一类型的半导体区域之间的第一转换材料和第二类型的第一半导体区域、在第二Y线和第一类型的半导体区域之间的第二转换材料和第二类型的第二半导体材料以及控制电路。控制电路与X线、第一Y线以及第二Y线进行通信。控制电路通过使第一电流从第二Y线经过第一转换材料、第二转换材料、第一类型的半导体区域、第二类型的第一半导体区域和第二类型的第二半导体区域流到第一Y线，来将第一转换材料的编程状态转变成第一状态。

Description

对具有二极管的交叉点非易失性存储器单元的写入方法
技术领域
本发明涉及数据存储技术。
背景技术
各种材料显示出可逆电阻转换性能。这些材料包括硫族化物、碳聚合物、石墨碳、碳纳米管、钙钛矿以及某些金属氧化物和氮化物。具体地，存在仅包含一种金属并呈现出可靠的电阻转换性能的金属氧化物和氮化物。这样的组包括例如NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOx、CrO2、VO、BN以及AlN，如Pagnia和Sotnick在“Bistable Switching inElectroformed Metal-Insulator-Metal Device”，Phys.Stat.Sol.(A)108，11-65(1988)中所述。这些材料中的一种材料的层可以以初始状态(例如为相对低电阻状态)形成。在施加足够的电压时，材料转换至稳定的高电阻状态。这样的电阻转换是可逆的，使得随后施加适当的电流或电压可以使电阻转换材料回到稳定的低电阻状态。这样的转换可以重复多次。对于一些材料，初始状态为高电阻状态而非低电阻状态。
将这些可逆电阻转换材料用于非易失性存储器阵列受到关注。例如，一个电阻状态可以对应于数据“0”，而另一电阻状态对应于数据“1”。这样的材料中的一些材料可以具有多于两个的稳定电阻状态。
已知由可逆电阻转换元件形成的非易失性存储器。例如，于2005年5月9日提交的名称为“REWRITEABLE MEMORY CELLCOMPRISING A DIODE AND A RESISTANCE-SWITCHINGMATERIAL”的美国专利申请公布2006/0250836描述了一种可重写非易失性存储器单元，该可重写非易失性存储器单元包括与诸如金属氧化物或金属氮化物的可逆电阻转换材料串联耦接的二极管。因此通过引用将该申请的整体内容合并于此。
然而，难以对采用可逆电阻转换材料的存储器设备进行操作。
发明内容
描述一种使用可逆电阻转换元件的存储器系统。公开用于控制该可逆电阻转换元件的电阻的读取、置位和复位的不同电路和方法。
一个实施例包括对集成电路存储器系统的第一存储元件进行编程的方法。该存储器系统包括第一存储元件和第二存储元件。第一存储元件连接在第一Y线和X线之间。第二存储元件连接在第二Y线和X线之间。该方法包括使第一Y线和第二Y线之间流过第一电流，以引起第一存储元件将状态改变为第一状态。
非易失性存储设备的一个实施例包括：X线；第一Y线；第二Y线；沿X线延伸的第一类型的半导体区域；在第一Y线和第一类型的半导体区域之间的第二类型的第一半导体区域和第一转换材料；在第二Y线和第一类型的半导体区域之间的第二类型的第二半导体区域和第二转换材料；以及与X线、第一Y线和第二Y线进行通信的控制电路。第二类型的第一半导体区域与第一类型的半导体区域相邻。第二类型的第二半导体区域与第一类型的半导体区域相邻。控制电路通过使第一电流从第二Y线经过第一转换材料和第二转换材料流到第一Y线来将第一转换材料的编程状态改变为第一状态。
非易失性存储设备的一个实施例包括：多个X线轨；多个Y线轨；形成为轨状并与X线轨相邻的第一类型的半导体区域；在Y线轨和X线轨之间的柱；以及与X线轨和Y线轨进行通信的控制电路。该柱包括电阻转换材料和第二类型的半导体区域。第二类型的半导体区域被定位成与形成为轨状的第一类型的半导体区域相邻。柱包括第一柱和第二柱。第一柱被定位在第一Y线轨和第一X线轨之间。第二柱被定位在第二Y线轨和第一X线轨之间。第一柱和第二柱均与第一类型的公共半导体区域相邻。控制电路通过使第一电流从第二Y线轨经过第一类型的公共半导体区域、第一柱和第二柱流到第一Y线轨来改变第一柱的编程状态。
一个实施例包括对存储器系统的第一存储元件进行编程的方法。该存储器系统包括第一存储元件和第二存储元件。第一存储元件连接在第一Y线和X线之间。第二存储元件连接在第二Y线和X线之间。第一存储元件和第二存储元件共用沿X线延伸的公共半导体区域。第一存储元件包括与公共半导体区域的第一部分相邻的第一半导体区域。第二存储元件包括与公共半导体区域的第二部分相邻的第二半导体区域。该方法包括：对X线加偏压，以允许在第二半导体区域和第一半导体区域之间的电流流过公共半导体区域；将第一Y线加偏压到低电压电平并将第二Y线加偏压到较高的电压电平，以产生从第二Y线经过第二半导体区域、公共半导体区域和第一半导体区域流到第一Y线的电流，从而将第一存储元件的状态改变为第一状态。
一个实施例包括对存储器系统的第一存储元件进行编程的方法。该存储器系统包括第一存储元件和第二存储元件。第一存储元件连接到控制线中的选中的第一类型的控制线以及控制线中的选中的第二类型的控制线。第二存储元件连接到控制线中的选中的第一类型的控制线以及控制线中的不同的第二类型的控制线。第一存储元件和第二存储元件共用公共半导体区域。该方法包括：将控制线中的未选中的第一类型的控制线加偏压到第一电压电平，将控制线中的选中的第一类型的控制线加偏压到第二电压电平，将控制线中的未选中的第二类型的控制线加偏压到第三电压电平，将控制线中的选中的第二类型的控制线加偏压到第四电压电平，以及将控制线中的不同的第二类型的控制线加偏压到第五电压电平。第二电压电平低于第一电压电平。第三电压电平低于第一电压电平。第四电压电平低于第二电压电平。第五电压电平高于第四电压电平。来自该不同的控制线的电流将第一存储元件的状态改变为第一状态。
附图说明
图1是具有可逆电阻转换元件的存储器单元的一个实施例的简化立体视图。
图2是由多个图1中的存储器单元形成的三维存储器阵列的一部分的简化侧视图。
图3是可以形成在一个或更多集成电路之上的存储器系统的一个实施例的框图。
图4是三维存储器阵列的一部分的立体视图。
图5是三维存储器阵列的一部分的立体视图。
图6是描绘可逆电阻转换元件的I-V特性的曲线图。
图6A是在一个读取操作实施例期间一个存储器阵列实施例的一部分的示意图。
图7是流程图，其描述了用于执行一个存储器单元实施例的电阻的“置位(SET)”的处理的一个实施例。
图8是在一个“置位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图9是在一个“置位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图10是流程图，其描述了用于执行一个存储器单元实施例的“复位(RESET)”操作的处理的一个实施例。
图11是在一个“复位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图12是在一个“复位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图13是一个存储器阵列实施例的一部分的示意图。
图14是流程图，其描述了用于执行“形成(Forming)”操作的处理的一个实施例。
图15是在一个“形成”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图16是流程图，其描述了用于执行存储器阵列的“置位”操作的处理的一个实施例。
图17是流程图，其描述了用于执行存储器单元的“置位”操作的处理的一个实施例；
图18至图21是在一个“置位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图22是流程图，其描述了用于执行存储器单元的“复位”操作的处理的一个实施例。
图23是在一个“复位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图24是存储器阵列的一个实施例的一部分的示意图。
图25是存储器阵列的一个实施例的一部分的示意图。
图26是存储器阵列的一个实施例的一部分的示意图。
图27是流程图，其描述了用于操作存储器阵列的处理的一个实施例。
图28是流程图，其描述了用于操作存储器阵列的处理的一个实施例。
图29是流程图，其描述了用于执行“形成”操作的处理的一个实施例。
图30是在一个“形成”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图31是流程图，其描述了用于执行“置位”操作的处理的一个实施例。
图32A是在一个“置位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图32B是在一个“置位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图33是流程图，其描述了用于执行“复位”操作的处理的一个实施例。
图34A是在一个“复位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
图34B是在一个“复位”操作实施例期间一个存储器阵列实施例的一部分的示意图。
具体实施方式
提供一种存储器系统，该存储器系统包括具有一个或更多可逆电阻率转换元件的存储器单元。公开用于控制该可逆电阻转换元件的电阻的“置位”和“复位”的多种电路和方法。
存储器单元和系统
图1是存储器单元14的一个实施例的简化立体视图，该存储器单元14包括与转向元件串联耦接的、位于第一导体10和第二导体12之间的一个可逆电阻转换元件。该转向元件可以采用呈现非线性传导电流特性的任何合适的器件的形式，比如二极管。
该可逆电阻转换元件包括可逆电阻率转换材料，该可逆电阻率材料具有可以在两个或两个以上的状态之间可逆地转换的电阻率。例如，可逆电阻率转换材料可以在制造时处于初始的高电阻率状态，该状态在施加以第一电压和/或电流时可转换到低电阻率状态。施加以第二电压和/或电流可以使可逆电阻率转换材料返回到高电阻率状态。或者，可逆电阻转换元件可以在制造时处于初始的低电阻状态，该状态可在施加以适当的电压/电流时可逆地转换到高电阻状态。当用于存储器单元中时，一个电阻状态可以表示二进制的“0”，而另一电阻状态可以表示二进制的“1”。然而，可以使用两个以上的数据/电阻状态。例如，在美国专利申请公布2006/0250836中描述了多种可逆电阻率转换材料以及利用可逆电阻转换材料的存储器单元的操作，其内容通过引用合并于此。
在一个实施例中，将电阻从高电阻率状态转换到低电阻率状态的处理被称为“置位(SET)”操作。将电阻从低电阻率状态转换到高电阻率状态的处理被称为“复位(RESET)”操作。在一个实施例中，高电阻率状态与二进制数据“0”关联，而低电阻率状态与二进制数据“1”关联。在其它实施例中，“置位”、“复位”和/或数据编码可以反转。
在一些实施例中，可逆电阻转换材料可以由金属氧化物制成。可以使用多种不同的金属氧化物。在一个示例中，使用了氧化镍。
在至少一个实施例中，通过使用选择性沉积工艺，可以将氧化镍层用在可逆电阻切换材料中而无需对氧化镍层进行蚀刻。例如，可以通过采用诸如电镀、化学沉积等沉积工艺以选择性地将含镍层仅沉积在形成于衬底之上的导电表面上，来形成可逆电阻切换元件。以此方式，仅(在沉积含镍层之前)对衬底上的导电表面进行图案化和/或蚀刻，而不对含镍层进行图案化或/蚀刻。
在至少一个实施例中，可逆电阻转换材料包括至少一部分氧化镍层，所述至少一部分氧化镍层通过选择性地沉积镍然后对镍层进行氧化来形成。例如，可以使用化学沉积、电镀或者类似的选择性过程将Ni、NixPy或者其它类似形式的镍选择性地沉积，然后将其氧化(例如使用快速热氧化或者其它氧化工艺)以形成氧化镍。在其它实施例中，可以选择性地沉积氧化镍本身。例如，可以使用选择性沉积工艺将含NiO层、含NiOx层或者含NiOxPy层选择性地沉积在转向元件上，然后(在必要时)对其进行退火和/或氧化。
根据本发明，可以选择性地沉积其它材料，然后在必要时可以对其进行退火和/或氧化，以形成用于存储器单元的可逆电阻率转换材料。例如，可以通过比如电镀来选择性地沉积Nb、Ta、V、AL、Ti、Co、镍钴合金等的层，并将其氧化，以形成可逆电阻率转换材料。
更多关于使用可逆电阻转换材料来制造存储器单元的信息可以在2007年6月29日提交的、以美国专利申请2009/0001343公布的、名为“Memory Cell That Employs A Selectively Deposited ReversibleResistance Switching Element and Methods of Forming The Same”的美国专利申请11/772084中找到，其整体内容通过引用合并于此。
通常，导体10和导体12彼此正交并形成用于访问存储器单元阵列的阵列端线。处于一个层上的阵列端线(也叫做阵列线)可以被称为X线。处于垂直地相邻的层上的阵列端线可以被称为Y线。在每个X线和每个Y线的投影交叉处可以形成存储器单元，所述存储器单元连接在相应的交叉的X线和Y线之间。术语“X线”和“Y线”可以是任意标记，并且也可以使用其它术语。在一个实施例中，X线用作字线，Y线用作位线。在另一实施例中，X线用作位线，Y线用作字线。在其它实施例中，可以不同地使用X线和Y线。在一个示例中，图1中的导体10为Y线，导体12为X线。
导体10和导体12包括任何适合的导电材料，比如钨、任何适当的金属、重掺杂半导体材料、导电硅化物、导电锗硅、导电锗化物等。在图1的实施例中，导体10和导体12为轨状，并且在不同方向上(例如在基本垂直的方向上)延伸。可以使用其它导体形状和/或配置。在一些实施例中，与导体10和导体12一起可以使用阻挡层、粘附层、抗反射覆层等(未示出)，以提高器件性能和/或辅助器件制造。
图2是可用于一个实施例中的示例性单片式三维存储器阵列的一部分的侧剖视图。然而，根据不同的实施例可以使用其它存储器结构，包括在半导体衬底上、在其上方或其内部制造的二维存储器结构。处于垂直地相邻的层中的存储器单元之间共用X线和Y线这两者，其结构如图2所示。这种配置常常称之为全镜像结构。多个基本上平行且共平面的导体形成在第一存储器层L0的第一组Y线162。在这些Y线和相邻的X线164之间形成在层L0的存储器单元152。在图2的设置中，存储器层L0和L1之间共用X线164，因此该X线164还连接到在存储器层L1的存储器单元170。第三组导体形成用于在层L1的这些单元的Y线174。存储器层L1和存储器层L2之间又共用这些Y线174。存储器单元178连接到Y线174和X线176，以形成第三存储器层L2。存储器单元182连接到X线176和Y线180，以形成第四存储器层L3。存储器单元186连接到Y线180和X线184，以形成第五存储器层L4。转向元件(例如二极管)的极性的设置以及X线和Y线的相应设置可以随实施例而不同。此外，可以使用多于5个或少于5个的存储器层。
如果在图2的实施例中使用p-i-n二极管作为存储器单元的转向元件，那么可以相对于第一层的存储器单元152的p-i-n二极管反转地形成存储器单元170的二极管。例如，如果单元152包括n型的底部重掺杂区域以及p型的顶部重掺杂区域，那么在第二层的单元170中，底部重掺杂区域可以为p型，而顶部重掺杂区域为n型。
在替换实施例中，可以在相邻的存储器层之间形成层间电介质，并且在存储器层之间不共用导体。三维单片式存储存储器的这种类型的结构常常被称为非镜像结构。在一些实施例中，可以在相同的单片式三维存储器阵列中叠置共用导体的相邻存储器层以及不共用导体的相邻存储器层。在其它实施例中，共用一些导体而不共用其余导体。例如，一些构造中仅能共用X线或仅能共用Y线。这种类型的构造常常被称为半镜像。不需要将存储器层全部形成为具有类型相同的存储器单元。如果需要，可以用使用其它类型的存储器单元的存储器层等来替代使用电阻转换材料的存储器层。
在如名为“Transistor layout Configuration for Tight pitched MemoryArray Lines”的美国专利号7054219中所述的一个实施例中，使用布置在阵列的不同字线层上的字线段来形成字线。通过垂直连接来连接这些段以形成单独的字线。每个字线均位于单独的层并且基本垂直地对准(尽管在一些层上存在小的横向偏移)的这样的一组字线可以统称为一行。一行以内的字线优选地共用行地址的至少一部分。类似地，每个位线均位于单独的层并且基本垂直地对准(同样地，尽管在一些层上存在小的横向偏移)的这样的一组位线可以统称为一列。一列以内的位线优选地共用列地址的至少一部分。
单片式三维存储器阵列是一种其中多个存储器层被形成在比如晶片的单个衬底之上、且没有中间衬底的存储器阵列。形成一个存储器层的层直接地沉积或生长在已有的单个或多个层的层之上。与此相反，已通过在多个分离的衬底上形成存储器层并将这些存储器层一层一层地向上粘附来构造叠置式存储器，如授予Leedy的美国专利号5915167“ThreeDimensional Structure Memory”中所述。可以在接合之前薄化这些衬底或从存储器层中移除这些衬底，然而，由于这些存储器层初始形成在多个分离的衬底上，因此这样的存储器并非真正的单片式三维存储器阵列。
图1和图2示出柱状的存储器单元以及轨状的导体。然而，在此所描述的技术并不限于任何一种特定的存储器单元结构或形状。也可以使用其它结构来形成包括可逆电阻率转换材料的存储器单元。例如，下列专利提供了可适用于使用可逆电阻率转换材料的存储器单元结构的示例：美国专利6952043、美国专利6951780、美国专利6034882、美国专利6420215、美国专利6525953和美国专利7081377。
图3是一个框图，其描绘了可实现在此所述的技术的存储器系统300的一个示例。存储器系统300包括存储器阵列302，所述存储器阵列302可以是如上所述的存储器单元的二维或三维阵列。在一个实施例中，存储器阵列302是实施在一个或多个集成电路上的单片式三维存储器阵列。存储器阵列302的阵列端线包括组织成行的各层的字线以及组织成列的各层的位线。然而，也可以实施其它的朝向。
存储器系统300包括行控制电路320，行控制电路320的输出308连接到存储器阵列302的各个字线。行控制电路320接收来自系统控制逻辑电路330的一组M个行地址信号以及一个或多个不同的控制信号，并且行控制电路320通常可以包括比如用于读取和编程(例如，“置位”和“复位”)操作的以下电路：行解码器322、阵列端驱动器324以及块选择电路326。存储器系统300还包括列控制电路310，列控制电路310的输入/输出306连接到存储器阵列302的各个位线。列控制电路306从系统控制逻辑330接收一组N个列地址信号以及一个或多个不同的控制信号，并且列控制电路306通常可以包括比如以下电路：列解码器312、阵列端接收器或驱动器314、块选择电路316以及读/写电路和输入/输出(I/O)多路复用器。系统控制逻辑330从主机系统(例如计算机、个人数字助理(PDA)、电话、相机等)接收数据和指令，并提供输出数据给主机。在其它实施例中，系统控制逻辑330从分离的控制器电路接收数据和指令，并提供输出数据给控制电路，而控制电路则与主机进行通信。系统控制逻辑330可包括一个或多个状态机、寄存器以及其它控制逻辑用于对存储器系统300的操作进行控制。
在一个实施例中，图3中描绘的所有部件均设置在单个集成电路上。例如，系统控制逻辑330、列控制电路310以及行控制电路320被形成在衬底的表面上，而存储器阵列302则是形成在衬底上方(从而在系统控制逻辑330、列控制电路310以及行控制电路320上方)的单片式三维存储器阵列。在一些情况下，控制电路的一部分可以与存储器阵列中的一些形成在相同的层上。在一些实施例中，存储器是使用一个或多个半导体制成的。
结合有存储器阵列的集成电路通常将阵列细分成多个子阵列或块。块可以进一步组合在一起形成包括例如16个、32个或其它数目的块的分区(bay)。如经常所使用的，子阵列是具有连续字线和位线的一组连续的存储器单元，该连续的字线和位线通常不被解码器、驱动器、感测放大器和输入/输出电路阻断。这样做是出于多种原因中的任意原因。例如，在大阵列中，由字线和位线的电阻和电容引起的沿着字线和位线的信号延迟(即RC延迟)可能会非常明显。可以通过将较大的阵列细分成较小的子阵列组以减小每个字线和/或每个位线的长度，来减少这些RC延迟。作为另一示例，与访问一组存储器单元相关联的功率可限定在给定的存储器周期内可以同时访问的存储器单元的数量的上限。因此，大存储器阵列常常被细分成较小的子阵列，以减少同时访问的存储器单元的数量。虽然如此，但为了易于描述，还可以同义地使用阵列和子阵列来指称具有连续字线和位线的一组连续的存储器单元，该连续的字线和位线通常不被解码器、驱动器、感测放大器和输入/输出电路阻断。集成电路可以包括一个或多个存储器阵列。
结构
图4是三维单片式存储器阵列的一部分的侧剖视图，其中示出了两个相邻的存储器单元。就本文而言，相邻指的是在附近、接近或连续地放置。例如，在两个相邻的存储器单元之间可以存在中间材料层。在图4中的实施例中，两个相邻的存储器单元连接到不同的Y线和相同的X线。要注意的是，图4只示出了该三维单片式存储器阵列的一个层。
图4中示出的第一层是电极402。在一个实施例中，电极402包括氮化钛(TiN)。电极402的上方是导体404。在一个实施例中，导体404包括钨(W)。在其它实施例中，可以使用其它金属。在一个示例中，导体404对应于图1的导体12并且可被标记为X线。导体404的上方是电极406。在一个实施例中，电极406包括TiN。电极406的上方是n+层408。n+层408的上方是n-层410。在一个实施例中，n+层408和n-层410是硅。在其它实施例中，可以使用其它半导体。电极402、导体404、电极406以及硅层408和410被形成为在示出图4的页面上从左至右地延伸的轨的形状。该轨连接到多个存储器单元。
图4示出了两个相邻的存储器单元。对于第一存储器单元，在n-层410的上方是p+层420。在一个实施例中，p+层420是硅，然而在其它实施例中还可以使用其它半导体。p+层420的上方是二硅化钛(TiSi2)层422。TiSi2层422的上方是电极424。在一个实施例中，电极424包括TiN。在该实施例中，p+层420、TiSi2层422和电极424形成为柱状。电极424的上方是可逆电阻转换材料426。可以使用之前所述的任何可逆电阻转换材料。可逆电阻转换材料426的上方是电极428。在一个实施例中，电极428包括TiN。TiN 428的上方是导体430。在一个实施例中，导体430由钨(W)制成。在本实施例中，可逆电阻转换材料426、电极428以及导体430被形成为轨。在图4中所示的朝向中，轨层426至430垂直于页面延伸，而轨层402至410从左到右地延伸。
图4中示出的第二存储器单元包括在n-层410的上方的p+层440。p+层440的上方是TiSi2层442。TiSi2层442的上方是电极444。在一个实施例中，电极444包括TiN。层440至444同上述一样地形成为柱状。
可逆电阻转换材料446在电极444的上方。可逆电阻转换材料446的上方是电极448(例如TiN)。电极448的上方是导体450，在一个实施例中导体450由钨制成。在一个示例中，导体404是X线，而导体430和450是Y线。例如，导体404对应于图1的导体12，而导体430对应于图1的导体10。
如上所述，图4只示出了三维单片式存储器阵列的一个层。该存储器阵列可包括多个层，每个层均具有图4的结构。此外，每个Y线将在第一方向(Y方向)上连接至多个可逆电阻转换材料。X线将沿第二方向(例如X方向)连接至多个可逆电阻转换材料。就本文而言，即使存在一个或多个其它材料的中间层，也认为导体连接至可逆电阻转换材料。
在一个实施例中，图4中的柱层被双重蚀刻，以使得它与下方的器件轨和上方的轨自对准。钨导线404可以使用金属镶嵌(damascene)工艺形成，或者钨导线404可以是经蚀刻的线。电极402和406与钨层404一起形成。器件轨(包括n+硅层408和n-硅层410)将是第二蚀刻处理(在对层402至406蚀刻之后)。在对器件轨(层408至410)进行第二蚀刻时，还沿相同方向蚀刻层420至424和层440至444，使得这些层初始形成几何形状与层408和410相似的轨。在形成导体430、电极428和可逆电阻转换材料426时，使用第二掩膜并执行第三蚀刻处理。第三蚀刻处理对n-硅层410的一小部分以及层430、428、426、424、422、420进行蚀刻。该第三蚀刻层形成包括426至430层的轨，并在与第二蚀刻正交的方向上蚀刻层420至424以将层420至424形成为柱。因此，第二蚀刻包括层408至424，而第三蚀刻包括层420至430(包括层410的一小部分)。因此，层420至424被双重蚀刻。通过将双重蚀刻延伸到p+层420(以及p+层440)以下，可以在相邻的柱之间抑制穿通(punch through)。
图5描绘了用于实现适合于文中所述技术的存储器单元的另一结构实施例。图5的结构与图4的结构非常类似。图4和图6间的一个差异在于：在图4的结构中，可逆电阻转换材料426(和可逆电阻转换材料446)是包括导体430的轨的一部分。在图5中的实施例中，可逆电阻转换材料427是包括层420至424的柱的一部分。类似地，可逆电阻转换材料447是包括层440至444的柱的一部分。上述结构的其它变型以及其它结构可以与在此所述的技术一起使用。
要注意的是，在图4和图5的实施例中，p材料和n材料可反转，使得p材料在轨上，而n材料在柱中。因此，器件可以具有NPN结构而不是具有PNP结构(p+420、n-410、p+440)。因此，相似地，根据使用的是PNP结构还是NPN结构，这里所标识的电流可以是电子电流或空穴电流。
读取
如上所述，可逆电阻转换元件可以在两个或两个以上的状态之间可逆地转换。例如，可逆电阻率转换材料可以在制造时处于初始的高电阻率状态，该状态在施加第一电压和/或电流时可转换至低电阻率状态。施加第二电压和/或电流可以使可逆电阻率转换材料返回至高电阻率状态。图6是金属氧化物可逆电阻转换元件的一个示例性实施例的电流与电压的关系曲线图。线460表示可逆电阻转换元件在高电阻状态(ROFF)时的I-V特性。线462表示可逆电阻转换元件在低电阻状态(RON)时的I-V特性。Vset是将可逆电阻转换元件“置位”至低电阻状态所需的电压。Vreset是将可逆电阻转换元件“复位”至高电阻状态所需的电压。
当在高电阻率状态时(参见线460)，如果施加电压VSET和足够的电流，则可逆电阻转换元件将被“置位”至低电阻率状态。当施加Vset时，电压将保持某种程度上的恒定，而电流将向Iset_limit增大。在某一点，可逆电阻转换元件将被“置位”，而器件行为将基于线462。要注意的是，当第一次对可逆电阻转换元件进行“置位”时，需要电压Vf(形成电压)来“置位”器件。在此之后可以使用VSET。该形成电压Vf可以大于VSET。
当在低电阻率状态时(参见线462)，如果施加电压VRESET和足够的电流(Ireset)，则可逆电阻转换元件将被“复位”至高电阻率状态。
在一个实施例中，Vset约为5伏，Vreset约为3伏，Iset_limit约为5μA，Ireset电流可以约为30μA。
为了确定可逆电阻转换元件处于哪种状态，施加电压并测量由此产生的电流。测量到较高的电流(参见线462)表示可逆电阻转换元件处于低电阻率状态。测量到较低的电流(参线460)表示可逆电阻转换元件处于高电阻率状态。
图6A示出了用于读取存储器单元的状态的电路的一个实施例。图6A示出了存储阵列的一部分，包括存储器单元470、472、474和476。示出了多个Y线中的两个Y线和多个X线中的两个X线。用于其中一个Y线的读电路被示出为经由晶体管478连接到Y线，晶体管478被列编码器312所提供的栅极电压控制，以便选择或不选择相应的Y线。晶体管478将Y线连接至数据总线。写电路484(其是系统控制逻辑330的一部分)连接到数据总线。晶体管482连接数据总线并用作由钳位控制电路480(其是系统控制逻辑330的一部分)控制的钳位器件。晶体管482还连接至比较器486和参考电流源Iref。比较器486的输出连接至数据输出端(以连接至系统控制逻辑330、控制器和/或主机)以及连接至数据锁存器488。写电路484也连接至数据锁存器488。
当试图读取可逆电阻转换元件的状态时，首先将所有的X线以Vread(例如，约2伏)加偏压而将所有的Y线加偏压为接地。然后将选中的X线拉至接地。例如，此处假设存储器单元470被选中用于读取。一个或多个选中的Y线通过数据总线(通过使晶体管478导通)和钳位器件(晶体管482，其接收～2伏+Vt)被拉至Vread。钳位器件的栅极高于Vread，但钳位器件的栅极被控制以将Y线保持在Vread附近。选中的存储器单元通过晶体管482从Vsense节点汲取电流。Vsense节点还接收介于高电阻率状态电流和低电阻率状态电流之间的参考电流Iref。Vsense节点与在单元电流和参考电流Iref之间的电流差对应地移动。比较器486通过比较Vsense电压与Vref-read电压生成数据输出信号。如果存储器单元电流大于Iref，则存储器单元处于低电阻率状态，而Vsense处的电压将低于Vref。如果存储器单元电流小于Iref，则存储器单元处于高电阻率状态，而Vsense处的电压将高于Vref。来自比较器486的数据输出信号被锁存在数据锁存器488中并被报告给系统控制逻辑330、控制器和/或主机。
加正向偏压“置位”和加反向偏压“复位”
图7是示出了执行“置位”操作的一个实施例的流程图，其包括将可逆电阻转换元件的状态转变至低电阻状态。图7的处理通过行控制电路320、列控制电路310和系统控制逻辑330来执行。图7的处理描述了一个特定的存储器单元如何使其可逆电阻转换材料被“置位”。在一些实施例中，图7的处理可被执行得使得同时“置位”多个存储器单元。在一个实施例中，主机可以向系统控制逻辑330发送数据。然后系统控制逻辑330将选择一组存储器单元来存储该数据。如上所述，在一个实施例中，每个存储器单元位于一个X线和一个Y线的交叉处。因此，在系统控制逻辑330选择了存储器阵列302中存储数据的地址之后，行控制电路330和列控制电路310将对连接至所选择的存储器单元的特定X线和特定Y线进行选择。行控制电路320所选择的X线是选中的X线，而其它X线是未选中的X线。列控制电路310所选择的Y线是选中的Y线，而其它Y线是未选中的Y线。在步骤502，将未选中的X线以电压Vpp-Vt加偏压。Vpp为6伏或接近6伏。在一个实施例中，Vpp是可用于集成电路的最高电压。在一些实施方式中，集成电路将接收被提供给一个或多个电荷泵以及电压控制器的功率信号。这些电荷泵和电压控制将产生一组电压，其中最高的电压为Vpp。在其它实施例中，Vpp将不是最高电压。在一个示例中，Vpp还是将可逆电阻转换元件“置位”到低电阻状态所需的电压加上在“置位”电流下的二极管压降。Vt是等效于一个二极管压降的偏移电压。在一个实施例中，偏移电压约为0.6伏特。还可以使用其它偏移电压。在步骤504，将未选中的Y线以偏移电压(约0.6伏特)加偏压。在步骤506，将选中的X线加偏压为接地。在步骤508，将选中的Y线以电压Vpp加偏压。
图8是三维单片式存储器阵列的一个层的一部分的示意图。示意图示出了四个存储器单元520、522、524和526。用于每个存储器单元的符号包括电阻器(表示可逆电阻转换元件)的符号和二极管(表示转向器件)的符号。需要注意的是，二极管对应于在图4的p+层420和n-层410之间的p/n结。图8示出了图7的方法中所描述的不同的加偏压。要注意的是，尽管图7示出了按特定顺序的四个步骤，但图4中描绘的步骤可以按其它顺序来执行，这包括同时执行其中一些步骤。
图9是两个相邻的存储器单元的示意图，其中正在根据图7的处理对一个存储器单元进行“置位”。图7示出了选中的X线(X线)578、选中的Y线580和未选中的Y线582。在一个实施例中，图8的X线578对应于图4中的钨导体404，图9的Y线580对应于图4中的钨导体430，图9的Y线582对应于图4中的钨导体450。选中的存储器单元包括可逆电阻转换元件586(对应于图4中的层426)和二极管588。在一个实施例中，二极管588表示在图4中的层420和层410之间的pn结。未选中的存储器单元包括可逆电阻转换元件590(对应于图4中的层446)和二极管592(对应于图4中的p+层440和n-层410之间的pn结)。在图7中的“置位”操作期间，电流从Y线580经过可逆电阻转换元件586和二极管588流至X线578，从而将二极管588加正向偏压。该“置位”电流由列控制电路310控制。
进入到器件轨中的部分蚀刻增大了相邻柱层之间的穿通电压。也可以使用在柱的蚀刻之后对器件轨的可选注入来增大穿通电压。更多关于编程的细节一般可见于美国专利6822903，该专利的全部内容通过引用合并于此。在一个实施例中，在第一目标存储器单元被“置位”之前，其必须先被“形成”。包括金属氧化物的可逆电阻转换元件通常需要该形成处理。该形成处理与“置位”操作类似，但具有更高的电压和更长的时间。在一个实施例中，可以在按照比使用者环境中更严格的规范来控制温度和电压的制造期间执行该形成处理。
图10是描述用于对存储器单元执行“复位”操作的处理的一个实施例的流程图。在一些实施例中，对多个存储器单元同时执行图10中的处理，使得同时“复位”多个单元。在其它实施例中，一次只“复位”一个存储器单元。图10中的处理由列控制电路310、行控制电路320和系统控制逻辑330执行。
在图10的步骤600，对未选中的X线施加大约为Vpp-Vt的电压。在步骤602，未选中的Y线(不包括发射极Y线)被以4至5伏特之间加偏压(与选中的X线相同)，以使得不引起额外的电流流向选中的X线。在步骤604，选中的X线被以4到5伏特之间加偏压。在步骤606，发射极Y线被以Vpp加偏压。发射极Y线是选中的Y线的下一Y线，其将在编程操作期间作为电流源。发射极Y线的更多细节在下文提供。在一些实施例中，可能优选的是连接至发射极Y线和同一选中的X线的存储器单元处于导电状态。在步骤608，将选中的Y线加偏压成接地。要注意的是，未选中的X线的电压电平还可以介于Vpp与Vpp-Vt之间，或者在5.5至6伏特的范围内，以免于从发射极Y线汲取电流。
图11是三维单片式存储器阵列的一部分的示意图，其示出了如图10的处理所描述的对不同线的加偏压。要注意的是，尽管图10的处理示出了依次执行的五个步骤，但是这些步骤可以按其它顺序来执行，包括同时执行其中的一些步骤。图11的示意图示出了未选中的Y线和选中的Y线、发射极Y线、未选中的X线和选中的X线。图11的示意图还示出了6个存储器单元。第一存储器单元由二极管630和可逆电阻转换元件632描绘。第二存储器单元由二极管634和可逆电阻转换元件636描绘。第三存储器单元由二极管638和可逆电阻转换元件640描绘。第四存储器单元由二极管642和可逆电阻转换元件644描绘。第五存储器单元由二极管646和可逆电阻转换元件648描绘。第六存储器单元由二极管的650和可逆电阻转换元件652描绘。在这个示例中，选中的存储器单元是具有二极管634和可逆电阻转换元件636的存储器单元，这是因为该存储器单元连接到选中的X线和选中的Y线。
通过如上在图10和图11中所述地施加给X线和Y线的偏压，二极管634的pn结(例如，在p+层420和n-层410之间的pn结)被加反向偏压。因此，回头参照图5，并假设钨层430是选中的Y线而钨层450是发射极Y线；p+层420、n-层410和p+层440起双极性晶体管的作用。施加给发射极Y线(W层450)的约6伏特的电压使得电流如下流动：该电流从发射极Y线，流过可逆电阻转换元件640(例如图4的层446)，流过p+层440，流入n-层410，流入p+层420，流过可逆电阻转换材料426(图11的可逆电阻转换元件636)，并流入选中的Y线。该电流在图12中由箭头682描绘。因此，相邻的Y线用作存储器单元680的发射极线，存储器单元680包括可逆电阻转换元件636。由于p+层420、n-层410和p+层440起双极性晶体管的作用，因此图12的示意图描绘了双极性晶体管686而非两个二极管，以便于表示“复位”操作期间的电流。
加反向偏压“置位”和加正向偏压“复位”
在上文关于图6至图11的论述中，在p+层420和n-层410层之间的pn结针对“置位”操作被加正向偏压，而针对“复位”操作被加反向偏压。在另一个实施例中，如图13所示，在p+层420和n-层410之间的pn结可以是针对“置位”操作被加反向偏压，而针对“复位”操作被加正向偏压。例如，图13是示出了选中的Y线、发射极Y线和选中的X线的示意图。其描绘了两个存储器单元。第一存储器单元连接至选中的Y线，且第一存储器单元包括可逆电阻转换元件802。第二存储元件连接至发射极Y线，且第二存储元件包括可逆电阻转换元件804。在可逆电阻转换元件802的“置位”操作期间，如箭头810所示，电流从发射极Y线经过可逆电阻转换元件804和可逆电阻转换元件802流至选中的Y线。回头参照图4并假设选中的Y线是钨层430，发射极Y线是钨层450，则电流会从钨层450流至可逆电阻转换材料446、至p+层440、至n-层410、至p+层420、至可逆电阻转换元件426、至钨层430。通过这样的电流，p+层420、n-层410和p+层440起如图13中晶体管808所示的双极性晶体管的作用。
当执行“复位”操作时，电流如图13的箭头812所示的那样流动。也就是说，在“复位”操作期间，电流从选中的Y线流至选中的X线。回头参照图4，电流将从钨层430流至可逆电阻转换材料426、至p+层420、至n-层410、至n+层408、至钨层404。尽管在以上描述中为了简化描述而省略了TiN层，但电流同样流经这些层。
为了允许如参照图13所述的“置位”操作，优选地，在试图对选中的存储器单元(可逆电阻转换元件802)执行“置位”操作之前，连接到发射极Y线的可逆电阻转换元件804要处于导电状态，比如低电阻状态。如上所述，将存在许多连接至公共X线(例如选中的X线)的存储器单元。因此，在该实施例中，优选地，在公共X线上的至少一个存储器单元始终处于导电状态。处于导电状态的存储器单元可用作发射极线，以便于“复位”另一存储器单元。然后，新“置位”的存储器单元可以用作对下一个存储器单元的“置位”操作的发射极，并以此类推。以这种方式，可以以“拉链(zipper)”方式执行一系列的“置位”操作。也就是说，对于给定的一组连接到公共X线的相邻存储器单元，可以从一侧起以连续的顺序“复位”存储器单元，从而提供拉链的模拟。该实施例设想每个X线将具有一个(或多个)静态地处于导电状态的存储器单元。在一个实施中，该导电状态是低电阻状态。在另一实施方式中，该导电状态不同于低电阻状态。在一些实施例中，该导电状态的电阻近似等于低电阻状态的电阻。在其它实施例中，该导电状态的电阻低于低电阻状态的电阻，使得该导电状态的导电性比低电阻状态更好。可以通过不同于以上描述的“置位”操作的脉冲来产生这样的导电状态。短语“静态地处于导电状态”指的是：在存储器阵列的整个工作寿命期间或者在存储器阵列的工作寿命中感兴趣的特定时间段期间，存储器单元都将维持在导电状态。在一个实施例中，静态地(与能够在感兴趣的时间段期间动态地变化相对照)处于导电状态的存储器单元永久地处于导电状态。
图14是描述用于形成要永久地处于导电状态的特定存储器单元的处理的一个实施例的流程图。该形成处理将该存储器单元的可逆电阻转换元件置于永久导电状态。可以在第一次操作时、在用户操作期间或者在制造阶段由存储器系统执行该处理。在图14的步骤830，未选中的X线被以5.5伏特加偏压。在步骤832，未选中的Y线被以0.7伏特加偏压。在步骤834，选中的X线被加偏压成接地。要被永久置于导电状态的存储器单元连接到选中的X线和选中的Y线。在步骤836，将高电压(例如幅值约为9伏特)脉冲施加给连接到要被永久置于导电状态的存储器单元的Y线。在该形成操作的一个示例中，元件804将是金属氧化物层。在步骤836将该电压施加给金属氧化物元件804足够长的时间，以便以氧化物反熔丝方式将金属氧化物元件804击穿(breakdown)成为永久的导电状态。在一个实施例中，永久处于导电状态(或静态地处于导电状态)的存储器单元被称为伪存储器单元，因为其不存储用户数据，而连接到该伪存储器单元的Y线则被称为伪Y线。图14的步骤可以按不同于所示顺序的顺序来执行。在一些实施例中，同时执行其中的一个或多个步骤。
图15是图示地描绘存储阵列的一部分以及在上述图14中所描述的各种电压的局部示意图。也就是说，图15示出了一个选中的X线、Y线1、Y线2、Y线3、Y线4以及伪Y线。图15还示出了存储器单元880、882、884、886和888。存储器单元880连接到Y线1和选中的X线。存储器单元882连接到Y线2和选中的X线。存储器单元884连接到Y线3和选中的X线。存储器单元886连接到Y线4和选中的X线。存储器单元888连接到伪Y线和选中的X线。图15示出了加偏压成接地的选中的X线以及接收9伏特脉冲的伪Y线。其它Y线接收0.7伏特的电压。箭头890指示作为所描绘的偏压的结果的从伪Y线流至选中的X线的电流。由于箭头804所描绘的该电流，伪存储器单元888被静态(或永久)地置于导电状态。
图16是描述使用伪存储器单元来“置位”存储器单元的拉链处理的一个实施例的流程图。在步骤900，使用伪存储器单元作为发射极线来对第一存储器单元进行“置位”。在步骤902，使用第一存储器单元作为发射极线来对第二存储器单元进行“置位”。在步骤904，使用第二存储器单元作为发射极线来对第三存储器单元进行“置位”。在步骤906，使用第三存储器单元作为发射极线来对第四存储器单元进行“置位”。以此类推。例如，回头参照图15，在形成要永久处于低电阻状态的存储器单元888之后，将对存储器单元886执行“置位”操作，接着对存储器单元884执行“置位”操作，接着对存储器单元882执行“置位”操作，接着对存储器单元880执行“置位”操作，以此类推。
图17是描述用于对连接到公共X线的存储器单元中的任何一个执行“置位”操作的处理的流程图。例如，图17的处理可以作为步骤900至906中的任何一个步骤的示例性实施来执行。图17的处理由列控制电路310、行控制电路320和系统控制逻辑330执行。
在图17的步骤940中，未选中的X线被以5伏特加偏压。在步骤942，未选中的Y线(不包括发射极Y线)接收4.7伏特。在步骤944，选中的X线被以4伏特加偏压。在步骤946，发射极Y线被以5.5伏特加偏压。如果正在对存储器单元886进行置位，那么发射极Y线是伪Y线。如果正在对存储器单元880进行置位，那么发射极Y线是Y线2。在步骤948，选中的Y线被加偏压成接地。图18是示出作为在步骤900期间执行图17的处理的结果的存储器单元880至888的示意图。也就是说，图18示出在对第一存储器单元886执行“置位”操作时的存储器单元以及所施加的各种电压电平。可以看出，伪Y线被用作发射极Y线。箭头950示出电流从伪Y线经由存储器单元888和886流至Y线1的流动。回头参照图4，电流从钨层450流至可逆电阻转换材料446、至p+层440、至n-层410、至p+层420、至可逆电阻转换材料426、至钨层430。以此方式，p+层440、n-层410和p+层420起双极性晶体管的作用。
图19是描绘存储器单元880至888的示意图。图19示出作为在图16的步骤902期间执行图17的处理的结果的对不同Y线和选中的X线的加偏压。可以看出，箭头952描绘了电流从Y线1经由存储器单元886和884流至Y线2的流动。在该操作中，存储器单元886和Y线1用作存储器单元884的发射极线。对于图4中描述的层，该电流以上述关于图18描述的方式流动。
图20是描绘作为在图16的步骤904期间执行图17的处理的结果的存储器单元880至888和施加给不同Y线和选中的X线的电压的示意图。从图20可以看出，Y线2和存储器单元884用作对存储器单元882执行“置位”操作的发射极线。电流如箭头956所示地从Y线2经由存储器单元884和882流至Y线3。
图21是存储器单元的880至888以及不同Y线和选中的X线的示意图。图21示出作为在图16的步骤906期间执行图17的处理的结果的施加给Y线和选中的X线的电压。可以看出，Y线3和存储器单元882用作对存储器单元880执行“置位”操作的发射极线。箭头958表示在“置位”操作期间从Y线3经由存储器单元882和880流至Y线4的电流。对于图4中描述的层，电流以上述关于图18描述的方式流动。
图22是描述对已根据图17的处理经过“置位”的存储器单元880至888(以及三维单片式存储器阵列中的其它的存储器单元)中的任一个存储器单元执行“复位”操作的一个实施例的流程图。在该处理中，“复位”操作将选中的单元结配置成加正向偏压，而无需双极性晶体管作用。在步骤1000，将未选中的X线以Vpp-offset加偏压。在一个实施例中，Vt是offset(偏移)，如上文所述。在步骤1002，未选中的Y线接收地电位。在步骤1004中，将选中的X线加偏压成接地。在步骤1006，将伪Y线加偏压成接地。在一个实施例中，每个X线均具有一个伪存储器单元，且所有的伪存储器单元均连接到相同的伪Y线。在其它的实施例中，每个X线可以包括多个伪存储器单元，从而存在多个伪Y线。在其它实施例中，伪存储器单元可以连接到不同的伪Y线。在步骤1008中，将选中的Y线Vpp以加偏压。
图23是在存储器单元884的“复位”操作期间存储器单元880至888的示意图。伪Y线和未选中的Y线接收地电位，而Y线3接收Vpp。选中的X线(存储器单元880至888共用)也接收地电位。电流如箭头1010所示地从Y线3流至选中的X线表。该电流会引起存储器单元884“复位”到高电阻状态。
在图13-23的上述实施例中，使用拉链方法来“置位”存储器单元。在替换实施例中，可对于图6至图11的实施例使用拉链方法来“复位”存储器单元。在这样的实施例中，仍然需要一个静态地处于导电状态的伪存储器单元。
多集电极存储器单元
一个实施例使用多个可逆电阻转换元件来建立多位存储器单元。也就是说，在上面的论述中，每个存储器单元包括一个能够处于两个状态之一的电阻转换元件。因此，每个存储器单元存储1位(bit)数据。在其它实施例中，可以将一个可逆电阻转换元件置于4个或8个电阻状态中的任何一个电阻状态。在这种情况下，可逆电阻转换元件可以存储2位或3位(或更多位)数据。在另一实施例中，可以使用多于一个的可逆电阻转换元件来实现多位存储器单元。在一个示例中，存储器单元包括多个可以处于高电阻状态或低电阻状态(或者多于两个状态)的可逆电阻转换元件。
图24是示出使用多个可逆电阻转换元件的多位存储器单元的一个示例的示意图。具有多个可逆电阻转换元件的存储器单元也被称为多集电极存储器单元，这是因为每一个可以存储用户数据的可逆电阻转换元件均可以在该可逆电阻转换元件的“置位”操作期间用作集电极(针对这里所描述的双极性晶体管作用而言)。图24的多位存储器单元示出三个电阻元件1100、1102和1104。在一个实施例中，元件1100和1104是可逆电阻转换元件，而元件1102静态地处于导电状态(比如上文所述的导电状态)。因为元件1102的电阻在用户对存储器器件的正常操作期间是不可转换的，所以元件1102被称为静态电阻元件。静态电阻元件1102可以是总是处于导电状态的材料或者是被静态地置于导电状态的可逆电阻转换材料。静态地处于导电状态的静态电阻元件的Y线被称为发射极线，这是因为当p、n和p材料如这里所述的那样起晶体管的作用时，该Y线用作发射极。
图24示出了连接在第一Y线和公共X线之间的可逆电阻转换元件1100以及连接在第二Y线和公共X线之间的可逆电阻转换元件1104。当可逆电阻转换元件1100或1104被“复位”至高电阻状态时，电流将从相应Y线流到公共X线。例如，箭头1110示出了当对存储器元件1100执行“复位”操作时从第一Y线流向公共X线的电流。当任一存储器元件被“置位”时，电流将在该存储器单元的两个Y线之间流动。在一个示例中，当第一可逆电阻转换元件被“置位”时，电流将从连接到静态电阻元件的Y线向连接到正在被“置位”的可逆电阻转换元件的Y线流动。当第二可逆电阻转换元件被“置位”时，电流将从连接到静态电阻元件的Y线向连接到正被“置位”的第二可逆电阻转换元件的Y线流动。在另一实施例中，当第二可逆电阻转换元件被“置位”时，电流将从连接到已被“置位”的第一可逆电阻转换元件的Y线向连接到正被“置位”的第二可逆电阻转换元件的Y线流动。图24示出了表示从发射极Y线(静态电阻元件1102的Y线)到第一Y线的电流的箭头1108。
两个可逆电阻转换元件中的每一个都可以处于高电阻状态或低电阻状态；因此，总体上存储器单元可以处于四种不同的数据状态，如下表所示：
  可逆电阻转换元件1100   可逆电阻转换元件1104
  数据状态A   H   H
  数据状态B   H   L
  数据状态C   L   H
  数据状态D   L   L
图25是示出了三维单片式存储器阵列的一个层的一部分的示意图。图25的示意图示出元件1130、1132、1134、1136、1138、1140、1142、1144、1146、1148、1150、1152、1154和1156。图25示出2个X线(X1和X2)的部分以及7个Y线(Y1、Y2、Y3、Y4、Y5、E1和E2)的部分。可以设想沿X线存在比图25所示的要多得多的可逆电阻转换元件。沿X线的各种元件被组合在一起形成多位存储器单元。例如，图25示出4个存储器单元1160、1162、1164和1166。存储器单元1160包括可逆电阻转换元件1130、可逆电阻转换元件1134和静态电阻元件1132。存储器单元1162包括可逆电阻转换元件1136、可逆电阻转换元件1140和静态电阻元件1138。存储器单元1164包括可逆电阻转换元件1144、可逆电阻转换元件1148和静态电阻元件1146。存储器单元1166包括可逆电阻转换元件1150、可逆电阻转换元件1154和静态电阻元件1152。
图24和图25中的存储器单元包括一个静态电阻元件和两个可以存储用户数据的可逆电阻转换元件。在其它实施例中，可以使用多于两个的可逆电阻转换元件。例如，图26的存储器单元包括四个可逆电阻转换元件，它们包括：连接在Y线A和公共X线之间的可逆电阻转换元件1200；连接在Y线B和公共X线之间的可逆电阻转换元件1202；连接在Y线C和公共X线之间的可逆电阻转换元件1206；以及连接在Y线D和公共X线之间的可逆电阻转换元件1208。其它实施例可以包括三个用于存储用户数据的可逆电阻转换元件或者可以包括多于四个的用于存储用户数据的可逆电阻转换元件。
图27是描述用于对具有如上文参照图24-26所述的多位存储器单元的存储器阵列进行操作的处理的一个实施例的流程图。在图27的步骤1250将形成每个存储器单元的发射极。如上所述，在一个实施例中，每个存储器单元中的一个电阻元件将被专门用作处于导电状态的静态电阻元件。在步骤1250，该专门用作处于导电状态的存储器单元将被形成为永久地或半永久地处于这种导电状态。在步骤1252，将基于由存储器系统的用户所存储的数据随机地对其它可逆电阻转换元件进行“置位”或“复位”(单独进行或同时进行)。在步骤1250和1252之间有虚线，以表示在步骤1250和1252之间可以出现随机的和不可预测的时间量。
图28是描述用于对具有多位存储器单元的三维存储器阵列进行操作的另一实施例的处理的流程图。在步骤1256，形成每个存储器单元的发射极。在步骤1258，系统(参见图3)将接收来自主机(或其它装置)的数据。在步骤1256和1258之间有虚线，以表示在步骤1256和1258之间可以出现随机的和不可预测的时间量。从主机接收到的数据由系统控制逻辑330(或其它元件)接收。在步骤1260，系统控制逻辑330将多位数据分配给一组多位存储器单元中的每一个存储器单元。在步骤1262，所有待编程的存储器单元的每一个可逆电阻转换元件均将“复位”到高电阻状态。在一个实施例中，可以逐块地、逐分区地、逐X线地、逐页地或者以其它编程单位来对存储器单元进行编程。在步骤1262结束时，编程单位包括其全部的可逆电阻转换元件均“复位”到高电阻状态的存储器单元。在这时，各个存储器单元将被编程为如上述表中所述的四个状态中的任一状态。在步骤1264，将待编程的存储器单元的一个子集的第一位“置位”到低电阻状态。可以对多于一个的存储器单元同时编程。因为一些存储器单元将存储不同的数据，所以并非所有的存储器单元的第一位都被“置位”。例如，如果每个存储器单元具有第一位和第二位，一些存储器单元的第一位会被“置位”为低电阻状态，而其它存储器单元的第一位会保持在高电阻状态，使得一些位可以存储1而一些位可以存储数据0。在步骤1266，存储器单元的子集的第二位被“置位”为低电阻状态。可以同时对多个存储器单元的位进行置位，或者可以连续地对多个存储器单元的位进行置位。同样，一些存储器单元将其第二可逆电阻转换元件保持在高电阻状态，而其它存储器单元将其第二可逆电阻转换元件“置位”为低电阻状态，使得不同的存储器单元将存储数据1或数据0。在步骤1268，判断是否还有更多待编程的数据。如果没有，则完成该处理。如果有，则该处理将循环回步骤1264对更多的存储器单元进行编程。在一些实施例中，仅少量的存储器单元可以被同时编程。因此，必须对可以被同时编程的每一组存储器单元重复步骤1264和1266的循环。
图29是描述用于形成静态电阻元件的一个实施例的流程图。图29的处理可以被用于实施图27的步骤1250或图28的步骤1256。在步骤1270，将未选中的X线以5.5伏特加偏压。在步骤1272，将未选中的Y线以1伏特加偏压。在步骤1274，将选中的X线接地。同样，选中的X线和选中的Y线是那些连接到将用作发射极的可逆电阻转换元件(有时被称为伪元件)的线。在步骤1276，将发射极Y线以6伏特加偏压。作为图29的处理的结果，形成一个或更多静态电阻元件处于导电状态。
图30是描绘图29的处理的执行的示意图。图30示出如上所述的3个电阻元件1100、1102和1104。电阻元件1102被形成为静态电阻元件(也被称为发射极或伪电阻元件)。基于通过图29的处理而施加的电压，电流从发射极Y线流到公共X线，如箭头1290所示。
图31是描述如上所述地执行“置位”操作以对多位存储器单元的多个可逆电阻转换元件中的一个可逆电阻转换元件进行置位的处理的一个实施例的流程图。在“置位”操作期间，上述pn结被加反向偏压，使得相邻的pn结用作如上所述的双极性晶体管。也就是说，参照图4，p+层420、n-层410和p+层440用作双极性晶体管。
在图31的步骤1300，将未选中的X线以5.0伏特加偏压。在步骤1302，未选中的Y线接收4.7伏特。在步骤1304，将选中的X线以4伏特加偏压。在步骤1306，将发射极线以5.5伏特加偏压。在一些实施例中，多个存储器单元将被同时编程，使得在步骤1306对多个发射极线加偏压。在步骤1308，将选中的Y线设置为接地。如果存储器单元的两个可逆电阻转换元件均要被“置位”，则图31的处理将被执行两次。图32A示出当存储器单元的第一可逆电阻转换元件被编程时的存储器单元的示意图。图32A示出在上述关于图31描述的加偏压下的Y线和选中的X线。由于这些电压，电流按照上述双极性晶体管的作用从发射极Y线经由静态电阻元件1102和可逆电阻转换元件1100流到Y线1(由箭头1340标记)。
图32B是示出正被编程为对第二可逆电阻转换元件1104进行“置位”的多位存储器单元的示意图。存在两种可能的实施例。在第一实施例中，电流从Y线1(经由可逆电阻转换元件1100和1104)流到Y线2，如箭头1342a所标记。在另一实施例中，电流从发射极Y线(经由静态电阻元件1102和可逆电阻转换元件1104)流到Y线2。在这两种情况下均产生上述双极性晶体管作用，从而正被“置位”的可逆电阻转换元件的pn结被加反向偏压。
图33是描述用于对上述多位存储器单元执行“复位”操作的处理的一个实施例的流程图。在步骤1400，将所有未选中的X线以Vpp-offset加偏压。在一个示例中，offset是上文描述的Vt。在步骤1402，将未选中的Y线路设置成接地。在步骤1404中，将选中的的X线设置成接地。在步骤1406中，将发射极Y线设置成接地。在存在同时对多于一个的存储器单元进行编程的一些实施例中，可以将多个发射极Y线设置成接地。在步骤1408，将选中的Y线设置在Vpp。
图34A和34B是描绘图33的处理的执行的示意图。对于具有多个集电极的多位元存储器单元而言，每个集电极将被单独地“复位”。例如，图34示出了正被“复位”的第一可逆电阻转换元件。图34B示出了正被“复位”的多位存储器单元的第二可逆电阻转换元件。这两个示意图均示出施加给Y线和选中的X线的各种电压。图34A示出由箭头1450标记的电流，该电流从第一可逆电阻转换元件1100的选中的Y线流到选中的X线。图34B示出了由箭头1452标记的电流，该电流从可逆电阻转换元件1104的选中的Y线流到选中的X线。这种电流被用来对可逆电阻转换元件进行“复位”。
以上对本发明的详细描述出于示例和说明的目的。而绝不意在穷举或将本发明限制在所公开的明确形式。基于上述教义，可以进行许多修改和变化。所描述的实施例被选择为便于最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够通过各种实施例以及为适合于设想的特定用途而对其进行的各种修改来最佳地利用本发明。本发明的范围意在由所附的权利要求来限定。

Claims (15)

1.一种对集成电路存储器系统的第一存储元件进行编程的方法，所述集成电路存储器系统包括所述第一存储元件和第二存储元件，所述第一存储元件连接在X线和第一Y线之间，所述第二存储元件连接在所述X线和第二Y线之间，所述第一存储元件包括第一可逆电阻率转换材料，所述第二存储元件包括第二可逆电阻率转换材料，其中所述第一存储元件和所述第二存储元件共用沿着所述X线延伸的公共半导体区域，所述方法包括：
使所述第一Y线和所述第二Y线之间流过第一电流，以引起所述第一存储元件将状态改变成第一状态，包括：使所述第一电流流过所述公共半导体区域。
2.根据权利要求1所述的方法，其中：
所述使所述第一Y线和所述第二Y线之间流过第一电流包括：使所述第一电流从所述第二Y线经过所述第一存储元件和所述第二存储元件流至所述第一Y线。
3.根据权利要求1或2所述的方法，还包括：
使所述第一Y线和所述X线之间流过第二电流，以引起所述第一存储元件将状态从所述第一状态改变成第二状态。
4.根据权利要求3所述的方法，还包括：
使所述第一Y线和所述X线之间流过第三电流；以及
基于所述第三电流感测所述第一存储元件的电阻。
5.根据权利要求3所述的方法，其中：
所述第一状态是高电阻状态；以及
所述第二状态是低电阻状态。
6.根据权利要求1至2之一所述的方法，其中：
所述第一存储元件和所述第二存储元件共用沿着所述X线延伸并与所述X线进行通信的公共半导体区域；
所述第一存储元件包括第一半导体区域，所述第一半导体区域与所述公共半导体区域的第一部分相邻；
所述第二存储元件包括第二半导体区域，所述第二半导体区域与所述公共半导体区域的第二部分相邻；以及
所述使所述第一Y线和所述第二Y线之间流过第一电流包括：使所述第一电流流过所述公共半导体区域、所述第一半导体区域和所述第二半导体区域。
7.根据权利要求6所述的方法，其中：
所述第一半导体区域是第一类型的半导体区域；
所述第二半导体区域是所述第一类型的半导体区域；
所述公共半导体区域是第二类型的半导体区域；以及
所述使所述第一Y线和所述第二Y线之间流过第一电流包括：对所述X线加偏压，由此使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域用作晶体管。
8.根据权利要求6所述的方法，其中：
所述第一半导体区域是第一类型的半导体区域；
所述第二半导体区域是所述第一类型的半导体区域；
所述公共半导体区域是第二类型的半导体区域；以及
所述使所述第一Y线和所述第二Y线之间流过第一电流包括：对所述X线加偏压，由此使得所述公共半导体区域、所述第一半导体区域和所述第二半导体区域用作晶体管，并且由此调节从所述第二Y线到所述第一Y线的电流，从而将所述第一存储元件从高电阻状态改变成低电阻状态。
9.根据权利要求1至2之一所述的方法，其中：
所述使所述第一Y线和所述第二Y线之间流过第一电流包括：使所述第一电流流过所述第一可逆电阻转换材料和所述第二可逆电阻转换材料，以将所述第一可逆电阻转换材料的状态改变成所述第一状态；以及
所述使所述第一Y线和所述第二Y线之间流过第一电流以引起所述第一存储元件将状态改变成所述第一状态不会引起所述第二存储元件改变状态。
10.一种非易失性存储设备，包括：
X线；
第一Y线；
第二Y线；
沿着所述X线延伸的第一类型的半导体区域；
位于所述第一Y线和所述第一类型的半导体区域之间的第一转换材料和第二类型的第一半导体区域，所述第二类型的第一半导体区域与所述第一类型的半导体区域相邻；
位于所述第二Y线和所述第一类型的半导体区域之间的第二转换材料和第二类型的第二半导体区域，所述第二类型的第二半导体区域与所述第一类型的半导体区域相邻；以及
控制电路，所述控制电路与所述X线、所述第一Y线和所述第二Y线进行通信，所述控制电路通过使第一电流从所述第二Y线经过所述第一转换材料和所述第二转换材料流至所述第一Y线，来将所述第一转换材料的编程状态改变成第一状态。
11.根据权利要求10所述的非易失性存储设备，其中：
所述控制电路通过使所述第一电流从所述第二Y线经过所述第一转换材料、所述第二转换材料和所述第一类型的半导体区域流至所述第一Y线，来改变所述第一转换材料的编程状态；以及
所述第一转换材料和所述第二转换材料是可逆电阻转换材料。
12.根据权利要求10或11所述的非易失性存储设备，其中：
所述第一转换材料和所述第二类型的第一半导体区域形成所述第一Y线和所述X线之间的柱；
所述第二转换材料和所述第二类型的第二半导体区域形成所述第二Y线和所述X线之间的柱；
所述第一类型的半导体区域和所述X线形成一个方向上的轨；以及
所述第一Y线和所述第二Y线是不同于所述一个方向的方向上的轨。
13.根据权利要求10或11所述的非易失性存储设备，其中：
所述控制电路通过使第二电流从所述第一Y线经过所述第一转换材料和所述第一类型的半导体区域流至所述X线，来将所述第一转换材料的编程状态改变成第二状态。
14.根据权利要求10至11之一所述的非易失性存储设备，其中：
当将所述第一转换材料的编程状态改变成所述第一状态时，所述控制电路对所述X线加偏压，由此使得所述第一类型的半导体区域、所述第二类型的第一半导体区域和所述第二类型的第二半导体区域用作晶体管。
15.根据权利要求10至11之一所述的非易失性存储设备，其中：
所述第一类型的半导体区域、所述第一转换材料、所述第二类型的第一半导体区域、所述第二转换材料和所述第二类型的第二半导体区域是三维单片式存储器阵列的一部分；
所述X线是字线；以及
所述第一Y线和所述第二Y线是垂直于所述X线的位线。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139391B2 (en) 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
US7978498B2 (en) * 2009-04-03 2011-07-12 Sandisk 3D, Llc Programming non-volatile storage element using current from other element
US8270199B2 (en) 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) * 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8929120B2 (en) 2012-08-29 2015-01-06 Micron Technology, Inc. Diode segmentation in memory
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9246100B2 (en) 2013-07-24 2016-01-26 Micron Technology, Inc. Memory cell array structures and methods of forming the same
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
US10654589B2 (en) * 2017-03-27 2020-05-19 Honeywell International Inc. Avionic display systems and methods for generating vertical situation displays including instability prediction and avoidance symbology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574138B2 (en) * 1999-09-06 2003-06-03 Infineon Technologies Ag Memory cell configuration and method for operating the configuration
TW200842875A (en) * 2006-12-06 2008-11-01 Sharp Kk Nonvolatile semiconductor storage device

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU562641B2 (en) 1983-01-18 1987-06-18 Energy Conversion Devices Inc. Electronic matrix array
US4677742A (en) 1983-01-18 1987-07-07 Energy Conversion Devices, Inc. Electronic matrix arrays and method for making the same
JP3227177B2 (ja) * 1991-07-18 2001-11-12 シチズン時計株式会社 半導体不揮発性メモリおよびその書き込み方法
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5714412A (en) 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US6631085B2 (en) 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6515888B2 (en) 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
US6777773B2 (en) 2000-08-14 2004-08-17 Matrix Semiconductor, Inc. Memory cell with antifuse layer formed at diode junction
US6563164B2 (en) 2000-09-29 2003-05-13 Ovonyx, Inc. Compositionally modified resistive electrode
US6627530B2 (en) 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6567296B1 (en) 2001-10-24 2003-05-20 Stmicroelectronics S.R.L. Memory device
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP4660095B2 (ja) * 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
US7623370B2 (en) 2002-04-04 2009-11-24 Kabushiki Kaisha Toshiba Resistance change memory device
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6642603B1 (en) 2002-06-27 2003-11-04 Matrix Semiconductor, Inc. Same conductivity type highly-doped regions for antifuse memory cell
JP3821066B2 (ja) 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US6970375B2 (en) 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6822903B2 (en) 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US6690597B1 (en) * 2003-04-24 2004-02-10 Hewlett-Packard Development Company, L.P. Multi-bit PROM memory cell
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture
TWI355661B (en) 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7463506B2 (en) * 2003-12-26 2008-12-09 Panasonic Corporation Memory device, memory circuit and semiconductor integrated circuit having variable resistance
US7002843B2 (en) 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7410838B2 (en) 2004-04-29 2008-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication methods for memory cells
EP1743340B1 (en) * 2004-05-03 2010-06-23 Unity Semiconductor Corporation Non-volatile programmable memory
US7224013B2 (en) 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7323349B2 (en) 2005-05-02 2008-01-29 Sharp Laboratories Of America, Inc. Self-aligned cross point resistor memory array
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US8531863B2 (en) * 2005-05-20 2013-09-10 Adesto Technologies Corporation Method for operating an integrated circuit having a resistivity changing memory cell
WO2006137111A1 (ja) 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JPWO2007023569A1 (ja) * 2005-08-26 2009-03-26 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7272035B1 (en) 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7187577B1 (en) 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
US7554832B2 (en) 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
JP5062176B2 (ja) * 2006-09-22 2012-10-31 富士通株式会社 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法
JP4745395B2 (ja) * 2006-11-17 2011-08-10 パナソニック株式会社 抵抗変化型記憶装置
US7436695B2 (en) * 2006-11-21 2008-10-14 Infineon Technologies Ag Resistive memory including bipolar transistor access devices
KR100881292B1 (ko) 2007-01-23 2009-02-04 삼성전자주식회사 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법
TW200847399A (en) 2007-05-21 2008-12-01 Ind Tech Res Inst Phase change memory device and method of fabricating the same
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
KR100887061B1 (ko) 2007-07-24 2009-03-04 주식회사 하이닉스반도체 상 변화 메모리 장치
TW200907963A (en) 2007-08-02 2009-02-16 Ind Tech Res Inst Magnetic random access memory and operation method
US20090283739A1 (en) 2008-05-19 2009-11-19 Masahiro Kiyotoshi Nonvolatile storage device and method for manufacturing same
KR20090126530A (ko) 2008-06-04 2009-12-09 삼성전자주식회사 저항성 메모리 소자
US8154005B2 (en) 2008-06-13 2012-04-10 Sandisk 3D Llc Non-volatile memory arrays comprising rail stacks with a shared diode component portion for diodes of electrically isolated pillars
US7715219B2 (en) * 2008-06-30 2010-05-11 Allegro Microsystems, Inc. Non-volatile programmable memory cell and memory array
CN102265400A (zh) 2008-10-23 2011-11-30 桑迪士克3D有限责任公司 展示减少的分层的基于碳的存储器元件和形成其的方法
US8120068B2 (en) 2008-12-24 2012-02-21 Sandisk 3D Llc Three-dimensional memory structures having shared pillar memory cells
US7978498B2 (en) * 2009-04-03 2011-07-12 Sandisk 3D, Llc Programming non-volatile storage element using current from other element
US8270199B2 (en) 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US8139391B2 (en) 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
US8238145B2 (en) 2009-04-08 2012-08-07 Avalanche Technology, Inc. Shared transistor in a spin-torque transfer magnetic random access memory (STTMRAM) cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574138B2 (en) * 1999-09-06 2003-06-03 Infineon Technologies Ag Memory cell configuration and method for operating the configuration
TW200842875A (en) * 2006-12-06 2008-11-01 Sharp Kk Nonvolatile semiconductor storage device

Also Published As

Publication number Publication date
TW201104685A (en) 2011-02-01
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KR20120027210A (ko) 2012-03-21
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US20100254175A1 (en) 2010-10-07
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US8270199B2 (en) 2012-09-18
JP5558553B2 (ja) 2014-07-23
JP2012523061A (ja) 2012-09-27
EP2415053A1 (en) 2012-02-08
US8605486B2 (en) 2013-12-10

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