JP2012523061A - ダイオードを有するクロスポイント不揮発性メモリセルの書き込み方法 - Google Patents

Abstract

メモリシステムは、Ｘ線と、第１Ｙ線と、第２Ｙ線と、Ｘ線に沿って延びる第１型の半導体領域と、第１Ｙ線と第１型の半導体領域との間にある第１スイッチング材料及び第２型の第１半導体領域と、第２Ｙ線と第１型の半導体領域との間にある第２スイッチング材料及び第２型の第２半導体領域と、制御回路とを含む。制御回路は、Ｘ線、第１Ｙ線、及び、第２Ｙ線と通信する。制御回路は、第１スイッチング材料と、第２スイッチング材料と、第１型の半導体領域と、第２型の第１半導体領域と、第２型の第２半導体領域とを介して第２Ｙ線から第１Ｙ線へ第１電流を流すことにより、第１スイッチング材料のプログラミング状態を第１状態に変化させる。

Description

本発明は、データ記憶の技術に関する。

種々の材料が可逆的な抵抗スイッチング特性を示す。これらの材料には、カルコゲニド、カーボンポリマー、グラファイトカーボン、カーボンナノチューブ、ペロブスカイト、及び、ある種の金属酸化物や窒化物が含まれる。具体的には、１種類のみの金属を含有し、信頼性のある抵抗スイッチング挙動を示す金属酸化物及び窒化物が存在する。このグループは、例えば、ＮｉＯ、Ｎｂ_２Ｏ_５、ＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＭｇＯ_ｘ、ＣｒＯ_２、ＶＯ、ＢＮ、及び、ＡｌＮを含んでおり、このことは、Ｐａｇｎｉａ ａｎｄ Ｓｏｔｎｉｃｋ，「Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｅｖｉｃｅ」，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（Ａ）１０８，１１−６５（１９８８）に記載されている。これらの材料のうちの１つにより構成される層は、初期状態、例えば、比較的低い抵抗状態で形成されることがある。十分な電圧の印加後に、材料は、安定した高抵抗状態に切り替わる。この抵抗スイッチングは可逆的であり、その後の適切な電流又は電圧の印加によって抵抗スイッチング材料を安定した低抵抗状態に戻すことができる。この変換は、何度も繰り返すことができる。一部の材料に関して、初期状態は、低抵抗ではなく、高抵抗である。

これらの可逆抵抗スイッチング材料は、不揮発性メモリアレイでの使用に関心がもたれている。一方の抵抗状態が例えばデータ「０」に対応し、他の一方の抵抗状態がデータ「１」に対応することがある。これらの材料のうちの一部は、３つ以上の安定した抵抗状態を有することがある。

可逆抵抗スイッチング素子から形成された不揮発性メモリが知られている。例えば、２００５年５月９日付けで出願され、発明の名称が「ＲＥＷＲＩＴＥＡＢＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＣＯＭＰＲＩＳＩＮＧ Ａ ＤＩＯＤＥ ＡＮＤ Ａ ＲＥＳＩＳＴＡＮＣＥ−ＳＷＩＴＣＨＩＮＧ ＭＡＴＥＲＩＡＬ」であり、参照によってその全体が本明細書に組み込まれる米国特許出願公開第２００６／０２５０８３６号には、金属酸化物又は金属窒化物のような可逆抵抗スイッチング材料と直列に結合されたダイオードを有する書き換え可能不揮発性メモリセルが記載されている。

しかし、可逆抵抗スイッチング材料を採用するメモリデバイスを動作させることは、困難である。

可逆抵抗スイッチング素子を使用する記憶システムについて説明する。可逆抵抗スイッチング素子の抵抗の読み出し、セット、及び、リセットを制御する様々な回路及び方法が開示される。

一実施形態は、集積回路メモリシステムの第１記憶素子をプログラミングする方法を含む。メモリシステムは、第１記憶素子と第２記憶素子を有する。第１記憶素子は、第１Ｙ線とＸ線の間に接続されている。第２記憶素子は、第２Ｙ線とＸ線の間に接続されている。この方法は、第１Ｙ線と第２Ｙ線の間に第１電流を流すことによって、第１記憶素子を第１状態へ状態変化させるステップを有する。

不揮発性記憶装置の一実施形態は、Ｘ線と、第１Ｙ線と、第２Ｙ線と、Ｘ線に沿って延びる第１型の半導体領域と、第１Ｙ線と第１型の半導体領域の間にある第１スイッチング材料及び第２型の第１半導体領域と、第２Ｙ線と第１型の半導体領域の間の第２スイッチング材料及び第２型の第２半導体領域と、Ｘ線、第１Ｙ線、及び、第２Ｙ線と通信する制御回路を有する。第２型の第１半導体領域は、第１型の半導体領域に隣接している。第２型の第２半導体領域は、第１型の半導体領域に隣接している。制御回路は、第１スイッチング材料及び第２スイッチング材料を介して第２Ｙ線から第１Ｙ線へ第１電流を流すことによって、第１スイッチング材料のプログラミング状態を第１状態に変化させる。

不揮発性記憶装置の一実施形態は、複数のＸ線レールと、複数のＹ線レールと、レール状に形成され、Ｘ線レールに隣接する第１型の半導体領域と、Ｙ線レールとＸ線レールの間にある複数のピラーと、Ｘ線レール及びＹ線レールと通信する制御回路を有する。ピラーは、抵抗スイッチング材料と、第２型の半導体領域を有する。第２型の半導体領域は、レール状に形成された第１型の半導体領域に隣接している。複数のピラーは、第１ピラーと第２ピラーとを有する。第１ピラーは、第１Ｙ線レールと第１Ｘ線レールとの間に配置されている。第２ピラーは、第２Ｙ線レールと第１Ｘ線レールとの間に配置されている。第１ピラーと第２ピラーは、第１型の共通半導体領域に隣接している。制御回路は、第１型の共通半導体領域、第１ピラー、及び、第２ピラーを介して、第２Ｙ線レールから第１Ｙ線レールに第１電流を流すことによって、第１ピラーのプログラミング状態を変化させる。

一実施形態は、メモリシステムの第１記憶素子をプログラミングする方法を含む。メモリシステムは、第１記憶素子と第２記憶素子を有する。第１記憶素子は、第１Ｙ線とＸ線の間に接続されている。第２記憶素子は、第２Ｙ線とＸ線の間に接続されている。第１記憶素子と第２記憶素子とは、Ｘ線に沿って延びる共通半導体領域を共有する。第１記憶素子は、共通半導体領域の第１部分に隣接する第１半導体領域を有する。第２記憶素子は、共通半導体領域の第２部分に隣接する第２半導体領域を有する。この方法は、Ｘ線にバイアスをかけることによって共通半導体領域を介して第２半導体領域と第１半導体領域の間に電流を流すステップと、第１Ｙラインを低電圧レベルにバイアスするステップと、第２Ｙ線をより高い電圧レベルにバイアスすることによって、第２半導体領域、共通半導体領域、及び、第１半導体領域を介して第２Ｙ線から第１Ｙ線へ電流を流し、第１記憶素子を第１状態に状態変化させるステップを有する。

一実施形態は、メモリシステムの第１記憶素子をプログラミングする方法を含む。メモリシステムは、第１記憶素子と第２記憶素子を有する。第１記憶素子は、制御線のうちの第１型の選択制御線と、制御線のうちの第２型の選択制御線とに接続されている。第２記憶素子は、制御線のうちの第１型の選択制御線と、制御線のうちの第２型の異なる制御線とに接続されている。第１記憶素子と第２記憶素子は、共通半導体領域を共有する。この方法は、制御線のうちの第１型の非選択制御線を第１電圧レベルにバイアスするステップと、制御線のうちの第１型の選択制御線を第２電圧レベルにバイアスするステップと、制御線のうちの第２型の非選択制御線を第３電圧レベルにバイアスするステップと、制御線のうちの第２型の選択制御線を第４電圧レベルにバイアスするステップと、制御線のうちの第２型の異なる制御線を第５電圧レベルにバイアスするステップを有する。第２電圧レベルは、第１電圧レベルより低い。第３電圧レベルは、第１電圧レベルより低い。第４電圧レベルは、第２電圧レベルより低い。第５電圧レベルは、第４電圧レベルより高い。異なる制御線からの電流は、第１記憶素子の状態を第１状態に変化させる。

可逆抵抗スイッチング素子を有するメモリセルの一実施形態の簡略斜視図である。 図１の複数のメモリセルにより形成された３次元メモリアレイの一部の簡略側面図である。 １つ以上の集積回路上に形成することができるメモリシステムの一実施形態のブロック図である。 ３次元メモリアレイの一部の斜視図である。 ３次元メモリアレイの一部の斜視図である。 可逆抵抗スイッチング素子のＩ−Ｖ特性を示すグラフである。 一実施形態の読み出し動作の間のメモリアレイの一実施形態の一部の概略図である。 メモリセルの一実施例の抵抗のセットを実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施例のメモリセルに対するリセット動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のリセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のリセット動作の間のメモリアレイの一実施形態の一部の概略図である。 メモリアレイの一実施形態の一部の概略図である。 フォーミング動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のフォーミング動作の間のメモリアレイの一実施形態の一部の概略図である。 メモリアレイに対するのセット動作を実行するプロセスの一実施形態を説明するフローチャートである。 メモリセルに対するセット動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 メモリセルに対するリセット動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のリセット動作の間のメモリアレイの一実施形態の一部の概略図である。 メモリアレイの一実施形態の一部の概略図である。 メモリアレイの一実施形態の一部の概略図である。 メモリアレイの一実施形態の一部の概略図である。 メモリアレイを動作させるプロセスの一実施形態を説明するフローチャートである。 メモリアレイを動作させるプロセスの一実施形態を説明するフローチャートである。 フォーミング動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のフォーミング動作の間のメモリアレイの一実施形態の一部の概略図である。 セット動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のセット動作の間のメモリアレイの一実施形態の一部の概略図である。 リセット動作を実行するプロセスの一実施形態を説明するフローチャートである。 一実施形態のリセット動作の間のメモリアレイの一実施形態の一部の概略図である。 一実施形態のリセット動作の間のメモリアレイの一実施形態の一部の概略図である。

１または複数の可逆抵抗スイッチング素子を有するメモリセルを含むメモリシステムが提供される。可逆抵抗スイッチング素子の抵抗のセット及びリセットを制御する種々の回路及び方法が開示される。

（メモリセル及びシステム）
図１は、第１の導体１０と第２の導体１２との間にあり、ステアリング素子と直列に結合された１個の可逆抵抗スイッチング素子を含むメモリセル１４の一実施形態についての簡略化された斜視図である。ステアリング素子は、ダイオードのような非線形導電電流特性を示す適当なデバイスの形態をとることができる。

可逆抵抗スイッチング素子は、２つ以上の状態の間で可逆的に切り替え可能な抵抗性を有している可逆抵抗スイッチング材料を含む。例えば、可逆抵抗スイッチング材料は製造後に初期高抵抗状態にあり、この初期高抵抗状態は第１の電圧及び／又は電流の印加後に低抵抗状態に切り替わることができる。第２の電圧及び／又は電流の印加によって、可逆抵抗スイッチング材料が高抵抗状態に戻ることができる。反対に、可逆抵抗スイッチング素子は製造後に初期低抵抗状態にあり、この初期低抵抗状態は適切な電圧及び／又は電流の印加後に高抵抗状態に可逆的に切り替わってもよい。メモリセルで使用されたときには、一方の抵抗状態が２進数「０」を表現し、他の一方の抵抗状態が２進数「１」を表現することがある。しかし、３つ以上のデータ／抵抗状態が使用されてもよい。多数の可逆抵抗スイッチング材料と、可逆抵抗スイッチング材料を用いるメモリセルの動作が、例えば、参照によって本明細書中に組み込まれる米国特許出願公開第２００６／０２５０８３６号に記載されている。

一実施形態では、高抵抗状態から低抵抗状態へ抵抗を切り替えるプロセスは、セット動作と呼ばれる。低抵抗状態から高抵抗状態へ抵抗を切り替えるプロセスは、リセット動作と呼ばれる。一実施形態では、高抵抗状態が２進数データ「０」に関連付けられ、低抵抗状態が２進数データ「１」に関連付けられる。他の実施形態では、セット化及びリセット化、及び／又は、データ符号化を、逆転させることができる。

一部の実施形態では、可逆抵抗スイッチング材料は、金属酸化物から形成されることがある。種々の異なる金属酸化物を使用できる。一実施例では、ニッケル酸化物が使用される。

少なくとも一つの実施形態では、選択的堆積プロセスの使用によって、ニッケル酸化物層が、エッチングされることなく可逆抵抗スイッチング材料において使用されることがある。例えば、可逆抵抗スイッチング素子は、電気メッキ、無電解堆積などのような堆積プロセスを用いて、ニッケル含有層を基板の上に形成された導電面上だけに選択的に堆積させて形成されることがある。このように、基板の上の導電面だけが（ニッケル含有層の堆積より前に）パターニング及び／又はエッチングされ、ニッケル含有層はパターニング及び／又はエッチングされない。

少なくとも一つの実施形態では、可逆抵抗スイッチング材料は、ニッケルを選択的に堆積し、次に、ニッケル層を酸化することにより形成されたニッケル酸化物層の少なくとも一部分を有する。例えば、Ｎｉ、Ｎｉ_ｘＰ_ｙ、又は、別の類似した形のニッケルが無電解堆積、電気メッキ、又は、類似した選択的プロセスを使用して選択的に堆積させられ、次に、（例えば、急速熱酸化又は別の酸化プロセスを使用して）酸化することによってニッケル酸化物が形成される。他の実施形態では、ニッケル酸化物自体が選択的に堆積させられる。例えば、ＮｉＯ₋、ＮｉＯ_ｘ−、又は、ＮｉＯ_ｘＰ_ｙ−含有層が、選択的堆積プロセスを使用してステアリング素子の上方に選択的に堆積させられ、次に、（必要に応じて）アニール及び／又は酸化される。

本発明によれば、他の材料が選択的に堆積させられ、次に、必要に応じてアニール及び／又は酸化されることで、メモリセルで用いられる可逆抵抗スイッチング材料が形成される場合がある。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルトニッケル合金などの層が、例えば、電気メッキによって選択的に堆積させられ、そして酸化されることで、可逆抵抗スイッチング材料が形成されることがある。

可逆抵抗スイッチング材料を使用したメモリセルの製造に関するより多くの情報は、発明の名称が「Ｍｅｍｏｒｙ Ｃｅｌｌ Ｔｈａｔ Ｅｍｐｌｏｙｓ Ａ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｅｐｏｓｉｔｅｄ Ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｓｗｉｔｃｈｉｎｇ Ｅｌｅｍｅｎｔ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｔｈｅ Ｓａｍｅ」であり、２００７年６月２９日付けで出願され、米国特許出願公開第２００９／０００１３４３号として公開され、参照によって本明細書中にその全体が組み込まれる米国特許出願第１１／７７２，０８４号に記載されている。

導体１０及び１２は、典型的に互いに直交し、メモリセルのアレイにアクセスするためのアレイ端子線を形成する。１つの層でのアレイ端子線（アレイ線とも呼ばれる）は、Ｘ線と称されることがある。垂直方向に隣接した層でのアレイ端子線は、Ｙ線と称されることがある。メモリセルは、投影された各Ｘ線と各Ｙ線との交点に形成され、それぞれの交差するＸ線とＹ線との間に接続され得る。用語「Ｘ線」及び「Ｙ線」は、任意の呼び名であり、他の用語を使用してもよい。一実施形態では、Ｘ線がワード線としての機能を果たし、Ｙ線がビット線としての機能を果たす。別の実施形態では、Ｘ線がビット線としての機能を果たし、Ｙ線がワード線としての機能を果たす。他の実施形態では、Ｘ線及びＹ線は、異なる形態で使用される。一実施例では、図１の導体１０がＹ線であり、導体１２がＸ線である。

導体１０及び１２は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性ケイ素化物、導電性ケイ素化−ゲルマニウム化物、導電性ゲルマニウム化物等の適当な導電材料を含む。図１の実施形態では、導体１０及び１２は、レール状であり、異なった方向（例えば、実質的に垂直方向）に延びる。他の導体の形状及び／又は構成が使用されてもよい。一部の実施形態では、デバイス性能を改善し、及び／又は、デバイス製造を補助するために、バリア層、接着層、反射防止コーティングなど（図示せず）が導体１０及び１２と共に使用されることがある。

図２は、一実施形態で使用可能な、典型的なモノリシック３次元メモリアレイの一部の側面断面図である。しかし、半導体基板の上、上方、又は、内部に製造された２次元メモリ構造を有する他のメモリ構造を、種々の実施形態に使用してもよい。Ｘ線層及びＹ線層の両方は、図２に構造が示された垂直方向に隣接する層の中のメモリセル間で共有される。この構成は、しばしば完全ミラー型構造と呼ばれる。実質的に平行であり、同一平面上にある複数の導体は、第１のメモリレベルＬ０にＹ線１６２の第１の組を形成する。レベルＬ０のメモリセル１５２は、これらのＹ線と、隣接するＸ線１６４との間に形成される。図２の配置では、Ｘ線１６４は、メモリ層Ｌ０とＬ１との間で共有され、よって、メモリレベルＬ１のメモリセル１７０にさらにつながる。導体の第３の組が、レベルＬ１でこれらのセルのためのＹ線１７４を形成する。これらのＹ線１７４は、次に、メモリレベルＬ１とメモリレベルＬ２との間で共有される。メモリセル１７８は、Ｙ線１７４及びＸ線１７６に接続されており、第３のメモリレベルＬ２を形成する。メモリセル１８２は、Ｘ線１７６及びＹ線１８０に接続されており、第４のメモリレベルＬ３を形成する。メモリセル１８６は、Ｙ線１８０及びＸ線１８４に接続されており、第５のメモリレベルＬ４を形成する。このステアリング素子（例えば、ダイオード）の極性の配置と、Ｘ線及びＹ線のそれぞれの配置とは、実施形態によって変化することがある。さらに、５個より多い、または、少ないメモリレベルが使用されてもよい。

ｐｉｎダイオードが図２の実施形態におけるメモリセルのステアリング素子として使用される場合には、メモリセル１７０のダイオードは、メモリセル１５２の第１のレベルのｐｉｎダイオードに対して上下逆に形成され得る。例えば、セル１５２がｎ型のボトム高濃度ドープ領域とｐ型のトップ高濃度ドープ領域とを有する場合には、セル１７０の第２のレベルにおいて、ボトム高濃度ドープ領域がｐ型であり、トップ高濃度ドープ領域がｎ型であってもよい。

代替的な実施形態では、レベル間誘電体を隣接するメモリレベルの間に形成することができ、メモリレベルの間で導体は共有されない。３次元モノリシック記憶メモリのためのこの種の構造体は、しばしば非ミラー型構造体と呼ばれる。一部の実施形態では、導体を共有する隣接するメモリレベルと、導体を共有しない隣接するメモリレベルとが、同じモノリシック３次元メモリアレイの中で積層されていてもよい。他の実施形態では、一部の導体が共有されるが、他の導体は、共有されない。例えば、Ｘ線だけ、又は、Ｙ線だけを一部の構成において共有することができる。この種の構成は、しばしばハーフミラー型と呼ばれる。メモリレベルは、必ずしもすべてが同じ型のメモリセルをもつように形成されなくてもよい。必要に応じて、抵抗変化材料を使用するメモリレベルは、他の型のメモリセルを使用するメモリレベルと交互に配置されてもよい。

発明の名称が「Ｔｒａｎｓｉｓｔｏｒ Ｌａｙｏｕｔ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ｆｏｒ Ｔｉｇｈｔ Ｐｉｔｃｈｅｄ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｌｉｎｅｓ」である米国特許第７，０５４，２１９号に記載された一実施形態では、ワード線は、アレイの異なるワード線層に配置されたワード線セグメントを用いて形成されている。これらのセグメントは、個別のワード線を形成するため垂直接続によって接続することができる。１本ずつが別個の層に存在し、実質的に垂直に位置合わせされた（それにもかかわらず、一部の層に小さい横オフセットがある）ワード線のグループは、集合的に行と呼ばれることがある。行の内部のワード線は、好ましくは、行アドレスの少なくとも一部分を共有する。同様に、１本ずつが別個の層に存在し、実質的に垂直に位置合わせされた（それにもかかわらず、この場合も一部の層に小さい横オフセットがある）ビット線のグループは、集合的に列と呼ばれることがある。列の内部のビット線は、好ましくは、列アドレスの少なくとも一部分を共有する。

モノリシック３次元メモリアレイは、複数のメモリレベルが、間に基板を介在させることなく、ウェハのような単一の基板上に形成されているメモリアレイである。１つのメモリレベルを形成する層は、既存の単一または複数レベルの層上に直接的に堆積又は成長させられる。これに対して、積層メモリは、別個の基板上にメモリレベルを形成し、メモリレベルを互いに重ねて接着することにより構築されており、これは、発明の名称が「Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔｒｕｃｔｕｒｅ Ｍｅｍｏｒｙ」であるＬｅｅｄｙによる米国特許第５，９１５，１６７号に示されている。基板は、接合前に薄板化されるか、又は、メモリレベルから取り除かれるが、メモリレベルは初期的には別個の基板の上に形成されるので、このようなメモリは真のモノリシック３次元メモリアレイではない。

図１及び２は、ピラー形状をしたメモリセルと、レール形状をした導体とを示す。しかし、本明細書に記載された技術は、メモリセルのためのいずれか１つの具体的な構造体又は形状に限定されない。可逆抵抗スイッチング材料を含むメモリセルを形成するために、他の構造を使用してもよい。例えば、以下の特許；米国特許第６，９５２，０４３号、米国特許第６，９５１，７８０号、米国特許第６，０３４，８８２号、米国特許第６，４２０，２１５号、米国特許第６，５２５，９５３号、及び、米国特許第７，０８１，３７７号は、可逆抵抗スイッチング材料を使用可能なメモリセルの構造体の実施例を提供する。

図３は、本明細書に記載された技術を実施するメモリシステム３００の一実施例を描くブロック図である。メモリシステム３００は、上述されているようにメモリセルの２次元又は３次元アレイであるメモリアレイ３０２を有する。一実施形態では、メモリアレイ３０２は、１つ以上の集積回路に形成されたモノリシック３次元メモリアレイである。メモリアレイ３０２のアレイ端子線は、行として編成されたワード線の種々の層と、列として編成されたビット線の種々の層とを有する。しかし、他のオリエンテーションを実施することもできる。

メモリシステム３００は、メモリアレイ３０２のそれぞれのワード線に接続されている出力３０８を有する行制御回路３２０を有する。行制御回路３２０は、システム制御ロジック回路３３０からＭ個の行アドレス信号と１個以上の種々の制御信号とのグループを受信し、典型的には、読み出し及びプログラミング（例えば、セット及びリセット）の両方の動作のための行デコーダ３２２と、アレイ端子ドライバ３２４と、ブロック選択回路３２６とのような回路を含む。メモリシステム３００は、メモリアレイ３０２のそれぞれのビット線に接続されている入力／出力３０６を有する列制御回路３１０をさらに有する。列制御回路３０６は、システム制御ロジック３３０からＮ個の列アドレス信号と１個以上の種々の制御信号とのグループを受信し、典型的には、列デコーダ３１２と、アレイ端子レシーバ又はドライバ３１４と、ブロック選択回路３１６のような回路と、読み出し／書き込み回路及びＩ／Ｏマルチプレクサと共に含むことがある。システム制御ロジック３３０は、ホストシステム（例えば、コンピュータ、ＰＤＡ、電話機、カメラなど）からデータ及びコマンドを受信し、出力データをホストに提供する。他の実施形態では、システム制御ロジック３３０は、別個のコントローラ回路からデータ及びコマンドを受信し、出力データをホストと通信しているこのコントローラ回路に提供する。システム制御ロジック３３０は、メモリシステム３００の動作を制御する１個以上の状態機械とレジスタと他の制御ロジックとを含むことがある。

一実施形態では、図３に描かれたコンポーネントのすべては、単一の集積回路に配置される。例えば、システム制御ロジック３３０と、列制御回路３１０と、行制御回路３２０は、基板の表面に形成され、メモリアレイ３０２は、基板の上に（従って、システム制御ロジック３３０、列制御回路３１０、及び、行制御回路３２０の上に）形成されたモノリシック３次元メモリアレイである。一部の事例では、制御回路の一部分は、いくつかのメモリアレイと同じ層に形成することができる。一部の実施形態では、メモリは、１つ以上の半導体を使用して製造される。

メモリアレイを有する集積回路は、通常は、アレイを所定数のサブアレイ、すなわち、ブロックに細分する。ブロックは、例えば、１６個、３２個、又は、異なった個数のブロックを有するベイにさらにグループ分けすることができる。頻繁に使用されるように、サブアレイは、一般的に、デコーダ、ドライバ、センスアンプ、及び、入力／出力回路によって切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループである。これは、種々の理由のうちのいずれかのため行われる。例えば、ワード線及びビット線の抵抗及び容量から発生し、このようなワード線及びビット線を伝播する信号遅延（すなわち、ＲＣ遅延）は、大型アレイの中で非常に顕著なることがある。これらのＲＣ遅延は、各ワード線及び／又は各ビット線の長さが短縮されるように、大型アレイを小型サブアレイのグループに細分することにより低減されることがある。別の実施例として、メモリセルのグループへのアクセスと関連付けられた電力は、所定のメモリサイクルの間に同時にアクセスされるメモリセルの個数の上限を決定づけることがある。その結果、大型メモリアレイは、多くの場合、同時にアクセスされるメモリセルの個数を減少させるために小型サブアレイに細分される。それにもかかわらず、説明の簡潔さのため、アレイは、デコーダ、ドライバ、センスアンプ、及び、入力／出力回路によって一般に切断されない連続的なワード線及びビット線を有するメモリセルの連続的なグループを参照するために、サブアレイと同義的に使用されることもある。集積回路は、１つ以上のメモリアレイを含むことがある。

（構造）
図４は、３次元モノリシック・メモリアレイの一部分の側面断面図であり、２つの隣接するメモリセルを示す。本文書の目的のため、隣接は、接近、近接又は連続して位置することを意味する。例えば、２つの隣接するメモリセルの間に介在材料層が存在してもよい。図４の実施形態では、２つの隣接するメモリセルは、異なるＹ線に接続されている一方で、同じＸ線に接続されている。図４は、３次元モノリシック・メモリアレイのうちの１レベルだけを示すことに留意されたい。

図４に描かれた第１の層は、電極４０２である。一実施形態では、電極４０２は、チタン窒化物（ＴｉＮ）を含む。電極４０２の上に導体４０４がある。一実施形態では、導体４０４は、タングステン（Ｗ）を含む。他の実施形態では、他の金属が使用されることがある。一実施例では、導体４０４は、図１の導体１２に対応し、Ｘ線と呼ばれる。導体４０４の上に電極４０６がある。一実施形態では、電極４０６は、ＴｉＮを含む。電極４０６の上にｎ＋層４０８がある。ｎ＋層４０８の上にｎ−層４１０がある。一実施形態では、ｎ＋層４０８とｎ−層４１０とは、シリコンである。他の実施形態では、他の半導体を使用することができる。電極４０２と、導体４０４と、電極４０６と、シリコン層４０８及び４１０は、図４を描く紙面上で左から右へ延びるレールの形状に形成されている。このレールは、多数のメモリセルに接続している。

図４は、２つの隣接するメモリセルを示す。第１のメモリセルのため、ｎ−層４１０の上にｐ＋層４２０がある。一実施形態では、ｐ＋層４２０は、シリコンであるが、他の実施形態では、他の半導体を使用してもよい。ｐ＋層４２０の上に、二ケイ化チタン（ＴｉＳｉ_２）層４２２がある。ＴｉＳｉ_２層４２２の上に、電極４２４がある。一実施形態では、電極４２４は、ＴｉＮを含む。本実施形態では、ｐ＋層４２０と、ＴｉＳｉ_２層４２２と、電極４２４は、ピラー形状である。電極４２４の上に可逆抵抗スイッチング材料４２６がある。上記した可逆抵抗スイッチング材料のうちのいずれをも使用することができる。可逆抵抗スイッチング材料４２６の上に電極４２８がある。一実施形態では、電極４２８は、ＴｉＮを含む。ＴｉＮ４２８の上に導体４３０がある。一実施形態では、導体４３０は、タングステン（Ｗ）製である。本実施形態では、可逆抵抗スイッチング材料４２６と、電極４２８と、導体４３０とは、レールとして形成される。図４に描かれたオリエンテーションにおいて、層４２６〜４３０のレールは紙面を出入りする向きに伸び、層４０２〜４１０のレールは左右に延びる。

図４に描かれた第２のメモリセルは、ｎ−層４１０の上のｐ＋層４４０を有する。ｐ＋層４４０の上にＴｉＳｉ_２層４４２がある。ＴｉＳｉ_２層４４２の上に電極４４４がある。一実施形態では、電極４４４は、ＴｉＮを含む。層４４０〜４４４は、上述されたようにピラー形状である。

可逆抵抗スイッチング材料４４６が、電極４４４の上にある。可逆抵抗スイッチング材料４４６の上に、電極４４８（例えば、ＴｉＮ）がある。電極４４８の上に、一実施形態ではタングステン製である導体４５０がある。一実施例では、導体４０４は、Ｘ線であり、導体４３０及び４５０は、Ｙ線である。例えば、導体４０４は、図１の導体１２に対応し、導体４３０は、図１の導体１０に対応する。

上述されたように、図４は、３次元モノリシック・メモリアレイのうちの１層だけを示す。このメモリアレイは複数層を有し、各層が図４の構造からなる。さらに、各Ｙ線は、第１の方向（Ｙ方向）において複数の可逆抵抗スイッチング材料につながる。Ｘ線は、第２の方向（例えば、Ｘ方向）に沿って複数の可逆抵抗スイッチング材料につながる。本明細書の目的のため、導体は、他の材料の１層以上の介在層があるとしても、可逆抵抗スイッチング材料に接続されている、と考えられる。

一実施形態では、図４のピラー層は、下にあるデバイスレール及び上にあるレールと自己整合されるように２重にエッチングされる。タングステン導体線４０４は、ダマシンプロセスを使用して形成することが可能であり、又は、エッチングされた線でもよい。電極４０２及び４０６は、タングステン層４０４と共に形成される。デバイスレール（ｎ＋シリコン層４０８とｎ−シリコン層４１０とを含む）は、（層４０２〜４０６をエッチングした後の）第２のエッチングプロセスになる。デバイスレール（層４０８〜４１０）に対して第２のエッチングを実行するときに、層４２０〜４２４及び４４０〜４４４は、これらの層が層４０８及び４１０に幾何学的に類似したレールを初期的に形成するように、同じ方向に同様にエッチングされる。導体４３０と電極４２８と可逆抵抗スイッチング材料４２６とを形成するとき、第２のマスクが使用され、第３のエッチングプロセスが実行される。第３のエッチングプロセスは、層４３０、４２８、４２６、４２４、４２２、４２０と、ｎ−シリコン層４１０の小さい部分とをエッチングする。この第３のエッチング層は、層４２６〜４３０を含むレールを形成し、第２のエッチングと直交する方向に層４２０〜４２４をエッチングし、それによって、層４２０〜４２４をピラーに形成する。このように、第２のエッチングは層４０８〜４２４を含み、第３のエッチングは（層４１０の小さい部分と共に）層４２０〜４３０を含む。従って、層４２０から４２４は、２重にエッチングされる。ｐ＋層４２０（及びｐ＋層４４０）の下側に２重エッチングを広げることにより、隣接するピラーの間でパンチスルーを抑制することができる。

図５は、本明細書に記載された技術に適したメモリセルを実施する構造の別の実施形態を示す。図５の構造は、図４の構造に酷似している。図４の構造と図６の構造との間の一つの相違は、図４の構造では、可逆抵抗スイッチング材料４２６（及び可逆抵抗スイッチング材料４４６）が導体４３０を含むレールの一部であることである。図５の実施形態では、可逆抵抗スイッチング材料４２７は、層４２０〜４２４を含むピラーの一部である。同様に、可逆抵抗スイッチング材料４４７は、層４４０から４４４を含むピラーの一部である。上記構造の他の変形と、他の構造とが、本明細書に記載された技術と共に使用することができる。

図４及び５の実施形態では、ｐ型材料及びｎ型材料は、ｐ型材料がレール上にあり、ｎ型材料がピラーの中にあるように、逆にすることができることに留意されたい。したがって、デバイスは、ＰＮＰ構造（ｐ＋４２０、ｎ−４１０、ｐ＋４４０）の代わりに、ＮＰＮ構造を有することが可能である。よって、同様に、ＰＮＰ構造とＮＰＮ構造のどちらが使用されるかに基づいて、本明細書において特定される電流は、電子電流でも正孔電流でもよい。

（読み出し）
上述したように、可逆抵抗スイッチング素子は、２つ以上の状態の間で可逆的に切り替えられる。例えば、可逆抵抗スイッチング材料は、製造後に、初期高抵抗状態にあり、この初期高抵抗状態は、第１の電圧及び／又は電流の印加後に低抵抗状態に切り替えられることができる。第２の電圧及び／又は電流の印加は、可逆抵抗スイッチング材料を高抵抗状態へ戻すことがある。図６は、金属酸化物可逆抵抗スイッチング素子の一例の実施形態における電圧対電流のグラフである。線４６０は、高抵抗状態（Ｒ_ＯＦＦ）にあるときの可逆抵抗スイッチング素子のＩ−Ｖ特性を表す。線４６２は、低抵抗状態（Ｒ_ＯＮ）にあるときの可逆抵抗スイッチング素子のＩ−Ｖ特性を表す。Ｖｓｅｔは、可逆抵抗スイッチング素子を低抵抗状態にセットするのに必要な電圧である。Ｖｒｅｓｅｔは、可変抵抗スイッチング素子を高抵抗状態にリセットするのに必要な電圧である。

高抵抗状態（線４６０を参照のこと）にある間は、電圧Ｖｓｅｔと十分な電流とが印加されると、可逆抵抗スイッチング素子は低抵抗状態にセットされる。Ｖｓｅｔが印加されると、電圧はある程度一定に保たれ、電流はＩｓｅｔ＿ｌｉｍｉｔへ向かって増加する。ある時点で、可逆抵抗スイッチング素子はセットされ、デバイスの挙動は線４６２に基づくことになる。最初に可逆抵抗スイッチング素子がセットされるときには、デバイスをセットするのにＶｆ（フォーミング電圧）が必要とされることに留意されたい。その後、Ｖｓｅｔを使用することができる。フォーミング電圧Ｖｆは、Ｖｓｅｔより大きい場合がある。

低抵抗状態（線４６２を参照のこと）にある間に、電圧Ｖｒｅｓｅｔと十分な電流（Ｉｒｅｓｅｔ）とが印加されると、可逆抵抗スイッチング素子は高抵抗状態にリセットされる。

一実施形態では、Ｖｓｅｔは、約５ボルトであり、Ｖｒｅｓｅｔは、約３ボルトであり、Ｉｓｅｔ＿ｌｉｍｉｔは、約５μＡであり、Ｉｒｅｓｅｔ電流は、約３０μＡである。

可逆抵抗スイッチング素子がどの状態にあるかを判定するために、電圧が印加され、結果として生じる電流が測定される。高い測定電流（線４６２を参照のこと）は、可逆抵抗スイッチング素子が低抵抗状態にあることを示す。低い測定電流（線４６０を参照のこと）は、可逆抵抗スイッチング素子が高抵抗状態にあることを示す。

図６Ａは、メモリセルの状態を読み出すため使用される回路の一実施形態を示す。図６Ａは、メモリセル４７０、４７２、４７４及び４７６を含むメモリアレイの一部を示す。多数のＹ線のうちの２本と多数のＸ線のうちの２本とが描かれている。１本のＹ線のための読み出し回路は、対応するＹ線を選択する又は選択しないために列デコーダ３１２によって供給されるゲート電圧によって制御されるトランジスタ４７８を介してＹ線に接続されるように示されている。トランジスタ４７８は、Ｙ線をデータバスに接続する。書き込み回路４８４（これは、システム制御ロジック３３０の一部である）は、データバスに接続されている。トランジスタ４８２は、データバスにつながり、クランプ制御回路４８０（これは、システム制御ロジック３３０の一部である）によって制御されるクランプデバイスとして動作する。トランジスタ４８２は、コンパレータ４８６及び基準電流源Ｉｒｅｆにも接続されている。コンパレータ４８６の出力は、（システム制御ロジック３３０、コントローラ、及び／又は、ホストへの）データ出力端子と、データラッチ４８８とに接続されている。書き込み回路４８４も、データラッチ４８８に接続されている。

可逆抵抗スイッチング素子の状態の読み出しを試みるときに、すべてのＸ線は、最初に、Ｖｒｅａｄ（例えば、約２ボルト）にバイアスされ、すべてのＹ線は接地される。次に、選択Ｘ線が接地まで引かれる。例示の目的のため、この説明では、メモリセル４７０が読み出しのため選択されていると仮定する。１本以上の選択Ｙ線は、（トランジスタ４７８をオンにすることにより）データバスとクランプデバイス（約２ボルト＋Ｖｔを受けるトランジスタ４８２）とを介してＶｒｅａｄまで引かれる。クランプデバイスのゲートは、Ｖｒｅａｄより高いが、Ｙ線をＶｒｅａｄ付近に維持するため制御される。電流は、Ｖｓｅｎｓｅノードからトランジスタ４８２を介して選択されたメモリセルによって引かれる。Ｖｓｅｎｓｅノードは、高抵抗状態電流と低抵抗状態電流との間にある基準電流Ｉｒｅｆをさらに受ける。Ｖｓｅｎｓｅノードは、セル電流と基準電流Ｉｒｅｆとの間の電流差に応じて動く。コンパレータ４８６は、Ｖｓｅｎｓｅ電圧をＶｒｅｆ読み出し電圧と比較することによりデータ出力信号を発生させる。メモリセル電流がＩｒｅｆより大きい場合、メモリセルは、低抵抗状態にあり、Ｖｓｅｎｓｅでの電圧は、Ｖｒｅｆより低くなる。メモリセル電流がＩｒｅｆより小さい場合、メモリセルは、高抵抗状態にあり、Ｖｓｅｎｓｅでの電圧は、Ｖｒｅｆより大きくなる。コンパレータ４８６からのデータ出力信号は、データラッチ４８８にラッチされ、システム制御ロジック３３０、コントローラ、及び／又は、ホストに通知される。

（順バイアスセット及び逆バイアスリセット）
図７は、可逆抵抗スイッチング素子の状態を低抵抗状態に変化させるセット動作を実行する一実施形態を説明するフローチャートである。図７のプロセスは、行制御回路３２０と、列制御回路３１０と、システム制御ロジック３３０とによって実行される。図７のプロセスは、１個の特有のメモリセルがこのメモリセルの可逆抵抗スイッチング材料をセットさせる方法を説明する。一部の実施形態では、図７のプロセスは、複数のメモリセルが並行してセットされるように実行することができる。一部の実施形態では、ホストが、データをシステム制御ロジック３３０へ送信する。システム制御ロジック３３０は、次に、このデータを記憶するためメモリセルの組を選ぶ。上述されているように、一実施形態では、各メモリセルは、１本のＸ線と１本のＹ線との交点に位置する。従って、システム制御ロジック３３０がデータを記憶するためにメモリアレイ３０２の中でアドレスを選んだ後に、行制御回路３３０及び列制御回路３１０が、選ばれたメモリセルにつながるＸ線とＹ線とを選択する。行制御回路３２０によって選択されたこのＸ線が選択Ｘ線であり、他のＸ線は非選択Ｘ線である。列制御回路３１０によって選択されたＹ線が選択Ｙ線であり、他のＹ線は非選択Ｙ線である。ステップ５０２において、非選択Ｘ線は、電圧Ｖｐｐ−Ｖｔにバイアスされる。Ｖｐｐは、６ボルト付近である。一実施形態では、Ｖｐｐは、集積回路で利用できる最高電圧である。一部の実施では、集積回路は、１台以上のチャージポンプ及び電圧コントローラに供給される電力信号を受ける。これらのチャージポンプ及び電圧コントロールは、最高値がＶｐｐである電圧の組を発生させる。他の実施形態では、Ｖｐｐは、最高電圧ではないことがある。一実施例では、Ｖｐｐは、可逆抵抗スイッチング素子を低抵抗状態にセットするため必要な電圧に、セット電流におけるダイオード降下を加えた電圧である。Ｖｔは、１回のダイオード降下に等しいオフセット電圧である。一実施形態では、オフセット電圧は、約０．６ボルトである。他のオフセット電圧もまた使用することができる。ステップ５０４では、非選択Ｙ線がオフセット電圧（約０．６ボルト）にバイアスされる。ステップ５０６では、選択Ｘ線が接地にバイアスされる。ステップ５０８では、選択Ｙ線が電圧Ｖｐｐにバイアスされる。

図８は、３次元モノリシック・メモリアレイの１つのレベルの一部分の概略図である。この概略図は、４個のメモリセル５２０、５２２、５２４及び５２６を示す。各メモリセルに使用された記号は、（可逆抵抗スイッチング素子を表す）抵抗器のシンボルと、（ステアリングデバイスを表す）ダイオードとを含む。ダイオードは、図４のｐ＋層４２０とｎ−層４１０との間のｐ／ｎ接合に対応することに留意されたい。図８は、図７の方法に記載された様々なバイアスを示す。図７は、特定の順番に４ステップを示すが、図４に描かれたステップは、他の順番で実行することができ、一部のステップが並行して実行されてもよいことに留意されたい。

図９は、一方のメモリセルが図７のプロセスによってセットされる２個の隣接するメモリセルの概略図である。図７は、選択Ｘ線（Ｘ線）５７８と、選択Ｙ線５８０と、非選択Ｙ線５８２とを示す。一実施形態では、図８のＸ線５７８は図４のタングステン導体４０４に対応し、図９のＹ線５８０は図４のタングステン導体４３０に対応し、図９のＹ線５８２は図４のタングステン導体４５０に対応する。選択されたメモリセルは、（図４の層４２６に対応する）可逆抵抗スイッチング素子５８６とダイオード５８８とを有する。一実施形態では、ダイオード５８８は、図４の層４２０と４１０との間のｐｎ接合を表す。選択されていないメモリセルは、（図４の層４４６に対応する）可逆抵抗スイッチング素子５９０と、図４のｐ＋層４４０とｎ−層４１０との間のｐｎ接合に対応するダイオード５９２とを有する。図７のセット動作の間に、電流は、ダイオード５８８がバイアスされるように、Ｙ線５８０から可逆抵抗スイッチング素子５８６とダイオード５８８とを介してＸ線５７８へ流れる。セット電流は、列制御回路３１０によって制御される。

デバイスレールへの部分エッチングは、隣接するピラー層の間の突き抜け電圧を増加させる。ピラーのエッチング後のデバイスレールへの任意的な埋め込みを、突き抜け電圧を増加させるために使用することができる。プログラミング一般に関するさらなる詳細は、参照によってその全体が組み込まれる米国特許第６，８２２，９０３号に見ることができる。一実施形態では、第１のターゲット・メモリセルがセットされる前に、第１のターゲット・メモリセルは、「フォーミング」されなければならない。フォーミングプロセスは、典型的には、金属酸化物を含む可逆抵抗スイッチング素子のため必要とされる。フォーミングプロセスは、セット動作に類似しているが、より高い電圧とより長い時間とを伴う。一実施形態では、フォーミングプロセスは、温度及び電圧がユーザ環境より厳しい条件下において製造中に実行することができる。

図１０は、メモリセルにリセット動作を実行するプロセスの一実施形態を説明するフローチャートである。一部の実施形態では、図１０のプロセスは、複数のメモリセルが同時にリセットされるように、複数のセルで並行して実行される。他の実施形態では、一度に１個のメモリセルだけがリセットされる。図１０のプロセスは、列制御回路３１０と、行制御回路３２０と、システム制御ロジック３３０とによって実行される。

図１０のステップ６００において、電圧約Ｖｐｐ−Ｖｔが非選択Ｘ線に印加される。ステップ６０２では、余分な電流を選択Ｘ線に流さないために、（エミッタＹ線以外の）非選択Ｙ線が選択Ｘ線と同じように４〜５ボルトにバイアスされる。ステップ６０４では、選択Ｘ線が４〜５ボルトの電圧にバイアスされる。ステップ６０６では、エミッタＹ線がＶｐｐにバイアスされる。エミッタＹ線は、プログラミング動作中に電流源になる選択Ｙ線の隣のＹ線である。エミッタＹ線についてのさらなる詳細は後述される。一部の実施形態では、エミッタＹ線及び同じ選択Ｘ線に接続されているメモリセルが導電状態にあることが好ましいことがある。ステップ６０８では、選択Ｙ線が接地にバイアスされる。非選択Ｘ線は、エミッタＹ線から電流を引き出さないように、ＶｐｐとＶｐｐ−Ｖｔとの間の電圧レベルにあってもよく、又は、５．５から６ボルトの範囲にあってもよいことに留意されたい。

図１１は、図１０のプロセスによって記載されたように種々のラインのバイアスを示す３次元モノリシック・メモリアレイの一部の概略図である。図１０のプロセスは、５つのステップが順番に実行されることを示すが、これらのステップは他の順番で実行されてもよく、一部のステップが並行して実行されてもよいことに留意されたい。図１１の概略図は、非選択Ｙ線及び選択Ｙ線と、エミッタＹ線と、非選択Ｘ線及び選択Ｘ線とを示す。図１１の概略図は、６個のメモリセルを示す。第１のメモリセルは、ダイオード６３０と、可逆抵抗スイッチング素子６３２とによって描かれている。第２のメモリセルは、ダイオード６３４と、可逆抵抗スイッチング素子６３６とによって描かれている。第３のメモリセルは、ダイオード６３８と、可逆抵抗スイッチング素子６４０とによって描かれている。第４のメモリセルは、ダイオード６４２と、可逆抵抗スイッチング素子６４４とによって描かれている。第５のメモリセルは、ダイオード６４６と、可逆抵抗スイッチング素子６４８とによって描かれている。第６のメモリセルは、ダイオード６５０と、可逆抵抗スイッチング素子６５２とによって描かれている。この例において選択されたメモリセルは、選択Ｘ線と選択Ｙ線とに接続されているダイオード６３４と可逆抵抗スイッチング素子６３６とを含むメモリセルである。

図１０及び１１において上述されているようにＸ線及びＹ線に電圧バイアスを印加することにより、ダイオード６３４のｐｎ接合（例えば、ｐ＋層４２０とｎ−層４１０との間のｐｎ接合）は逆バイアスされる。よって、図５を再び参照し、タングステン層４３０が選択Ｙ線であり、タングステン層４５０がエミッタＹ線であると仮定すると、ｐ＋層４２０と、ｎ−層４１０と、ｐ＋層４４０とがバイポーラトランジスタのように動作する。約６ボルトであるエミッタＹ線（Ｗ層４５０）に印加された電圧は、エミッタＹ線から、可逆抵抗スイッチング素子６４０（例えば、図４の層４４６）を通り、ｐ＋層４４０を通って、ｎ−層４１０、ｐ＋層４２０へ電流を流し、可逆抵抗スイッチング材料４２６（図１１の可逆抵抗スイッチング素子６３６）を通って、選択Ｙ線に電流を流す。この電流フローは、図１２に矢印６８２によって描かれている。このように、隣接するＹ線は、可逆抵抗スイッチング素子６３６を含むメモリセル６８０のためのエミッタ線として機能する。ｐ＋層４２０と、ｎ−層４１０と、ｐ＋層４４０とは、バイポーラトランジスタのように動作しているので、図１２の概略図は、リセット動作中の電流フローを示すために、２個のダイオードではなく、バイポーラトランジスタを示している。

（逆バイアスセット及び順バイアスリセット）
図６〜１１に関する上記説明では、ｐ＋層４２０とｎ−層４１０との間のｐｎ接合は、セット動作のために順バイアスされ、リセット動作のために逆バイアスされた。図１３によって描かれた別の実施形態では、ｐ＋層４２０とｎ−層４１０との間のｐｎ接合は、セット動作のために逆バイアスされ、リセット動作のため順バイアスされ得る。例えば、図１３は、選択Ｙ線と、エミッタＹ線と、選択Ｘ線とを示す概略図である。２個のメモリセルが描かれている。第１のメモリセルは、選択Ｙ線に接続され、可逆抵抗スイッチング素子８０２を有する。第２のメモリセルは、エミッタＹ線に接続され、可逆抵抗スイッチング素子８０４を有する。可逆抵抗スイッチング素子８０２のセット動作中に、矢印８１０によって描かれるように、電流が、エミッタＹ線から、可逆抵抗スイッチング素子８０４及び可逆抵抗スイッチング素子８０２を通って、選択Ｙ線へ流れる。図４を再び参照し、選択Ｙ線がタングステン層４３０であり、エミッタＹ線がタングステン層４５０であることを仮定すると、電流は、タングステン層４５０から、可逆抵抗スイッチング材料４４６と、ｐ＋層４４０と、ｎ−層４１０と、ｐ＋層４２０と、可逆抵抗スイッチング材料４２６と、タングステン層４３０に流れる。このような電流フローを用いると、ｐ＋層４２０と、ｎ−層４１０と、ｐ＋層４４０が、図１３のトランジスタ８０８によって示されるバイポーラトランジスタとして動作する。

リセット動作を実行するときには、電流は、図１３の矢印８１２によって描かれるように流れる。すなわち、リセット動作中に、電流は、選択Ｙ線から選択Ｘ線へ流れる。図４を再び参照すると、電流は、タングステン層４３０から、可逆抵抗スイッチング材料４２６と、ｐ＋層４２０と、ｎ−層４１０と、ｎ＋層４０８と、タングステン層４０４とに流れる。上記説明では、説明を短縮するためにＴｉＮ層を省いたが、電流は、これらの層も流れる。

図１３に関して記載されたようなセット動作を可能にするため、エミッタＹ線に接続された可逆抵抗スイッチング素子８０４は、選択されたメモリセル（可逆抵抗スイッチング素子８０２）のためのセット動作を実行しようとする前に、低抵抗状態のような導電状態にあることが好ましい。上述されているように、共通Ｘ線（例えば、選択Ｘ線）に接続された多数のメモリセルが存在する。したがって、本実施形態では、共通Ｘ線上の少なくとも１個のメモリセルは、常に導電状態であることが好ましい。導電状態にあるメモリセルは、別のメモリセルをリセットするためエミッタ線として機能する。その後、新たにセットされたメモリセルは、次のメモリセル等のセット動作のためのエミッタとして機能することができる。このようにして、一連のセット動作が「ジッパー」形式で行える。すなわち、共通Ｘ線に接続された所定の隣接するメモリセルの組において、メモリセルは、一方の側で始まる連続的な順番でリセットすることができ、それによって、ジッパーに類似する。本実施形態は、各Ｘ線が静的に導電状態にある１個（又は２個以上）のメモリセルを有することを検討する。一実施では、導電状態は、低抵抗状態である。別の実施では、導電状態は、低抵抗状態とは異なる。一部の実施形態では、導電状態は、低抵抗状態の抵抗にほぼ等しい抵抗をもつ。他の実施形態では、導電状態は、導電状態が低抵抗状態より導電性であるように、低抵抗状態の抵抗より低い抵抗をもつ。このような導電状態は、上述のセット動作とは異なるパルスによって生成される場合がある。静的に導電状態であるという表現は、メモリセルが、メモリアレイの動作寿命の間中、又は、メモリアレイの動作寿命のうちの対象となる特定の期間中に、導電状態に留まることを意味する。一実施形態では、（対象となる期間中に動的に変化することができるのではなく）静的に導電状態にあるメモリセルは、永久に導電状態にある。

図１４は、永久に導電状態であるべき特有のメモリセルをフォーミングするプロセスの一実施形態を説明するフローチャートである。フォーミングプロセスは、このメモリセルの可逆抵抗スイッチング素子を永久に導電状態に置く。このプロセスは、ユーザ操作中、又は、製造段階の間に、第１の動作において、メモリシステムによって実行することができる。図１４のステップ８３０において、非選択Ｘ線は、５．５ボルトにバイアスされる。ステップ８３２では、非選択Ｙ線は０．７ボルトにバイアスされる。ステップ８３４では、選択Ｘ線は接地にバイアスされる。永久に導電状態に置かれるべきメモリセルは、選択Ｘ線と選択Ｙ線に接続されている。ステップ８３６では、高電圧（例えば、絶対値で約９ボルト）パルスが永久に導電状態に置かれるべきメモリセルに接続されたＹ線に印加される。フォーミング動作の一実施例では、素子８０４は、金属酸化物層である。ステップ８３６では、酸化物アンチヒューズの手法で金属酸化物素子８０４を永久導電状態までブレイクダウンさせるために、十分に長時間に亘って電圧が金属酸化物素子８０４に印加される。一実施形態では、永久に導電状態にある（又は、静的に導電状態にある）メモリセルは、ユーザデータを記憶しないので、ダミー・メモリセルと呼ばれ、このダミー・メモリセルに接続されているＹ線は、ダミーＹ線と呼ばれる。図１４のステップは、描かれた順番と異なる順番で実行することができる。一部の実施形態では、１つ以上のステップが並行して実行される。

図１５は、メモリアレイの一部と上記図１４に記載された種々の電圧とを図形的に描いた部分概略図である。すなわち、図１５は、選択Ｘ線と、Ｙ線１と、Ｙ線２と、Ｙ線３と、Ｙ線４と、ダミーＹ線とを示す。図１５は、メモリセル８８０、８８２、８８４、８８６及び８８８を示す。メモリセル８８０は、Ｙ線１と選択Ｘ線とに接続されている。メモリセル８８２は、Ｙ線２と選択Ｘ線とに接続されている。メモリセル８８４は、Ｙ線３と選択Ｘ線とに接続されている。メモリセル８８６は、Ｙ線４と選択Ｘ線とに接続されている。メモリセル８８８は、ダミーＹ線と選択Ｘ線とに接続されている。図１５は、接地にバイアスされた選択Ｘ線と、９ボルトパルスを受けるダミーＹ線とを示す。他のＹ線は、０．７ボルトを受ける。矢印８９０は、描かれた電圧バイアスの結果として、ダミーＹ線から選択Ｘ線への電流フローを示す。矢印８０４によって示されたこの電流の結果として、ダミー・メモリセル８８８は、静的に（又は、永久に）導電状態に置かれる。

図１６は、ダミー・メモリセルを使用してメモリセルをセットするジッパープロセスの一実施形態を説明するフローチャートである。ステップ９００では、エミッタ線としてダミー・メモリセルを使用して、第１のメモリセルがセットされる。ステップ９０２では、エミッタ線として第１のメモリセルを使用して、第２のメモリセルがセットされる。ステップ９０４では、エミッタ線として第２のメモリセルを使用して、第３のメモリセルがセットされる。ステップ９０６では、エミッタ線として第３のメモリセルを使用して、第４のメモリセルがセットされる。そして、その後も同様に続く。例えば、図１５を再び参照すると、永久に低抵抗状態にあるようにメモリセル８８８をフォーミングした後、セット動作がメモリセル８８６のため実行され、その後に、メモリセル８８４のためのセット動作が続き、その後に、メモリセル８８２のためのセット動作が続き、その後に、メモリセル８８０のためのセット動作が続き、その後も同様に行われる。

図１７は、共通Ｘ線に接続されたメモリセルのうちのいずれか１つにセット動作を実行するプロセスを説明するフローチャートである。例えば、図１７のプロセスは、ステップ９００〜９０６のうちのいずれか１つの例示的な実施として実行することができる。図１７のプロセスは、列制御回路３１０と、行制御回路３２０と、システム制御ロジック３３０によって実行される。

図１７のステップ９４０では、非選択Ｘ線が、５ボルトにバイアスされる。ステップ９４２では、非選択Ｙ線（エミッタＹ線以外）が、４．７ボルトを受ける。ステップ９４４では、選択Ｘ線が、４ボルトにバイアスされる。ステップ９４６では、エミッタＹ線は、５．５ボルトにバイアスされる。メモリセル８８６がセットされている場合においては、エミッタＹ線はダミーＹ線である。メモリセル８８０がセットされている場合においては、エミッタＹ線はＹ線２である。ステップ９４８では、選択Ｙ線が接地にバイアスされる。図１８は、ステップ９００の間に図１７のプロセスを実行した結果としてのメモリセル８８０〜８８８を示す概略図である。すなわち、図１８は、メモリセルと、第１のメモリセル８８６のためのセット動作を実行するときに印加される種々の電圧レベルとを示す。図から分かるように、ダミーＹ線がエミッタＹ線として使用されている。矢印９５０は、メモリセル８８８及びメモリセル８８６を介したダミーＹ線からＹ線１への電流のフローを示す。図４を再び参照すると、電流は、タングステン層４５０から、可逆抵抗スイッチング材料４４６と、ｐ＋層４４０と、ｎ−層４１０と、ｐ＋層４２０と、可逆抵抗スイッチング材料４２６と、タングステン層４３０とに流れる。このようにして、ｐ＋層４４０と、ｎ−層４１０と、ｐ＋層４２０が、バイポーラトランジスタのように動作する。

図１９は、メモリセル８８０〜８８８を描く概略図である。図１９は、図１６のステップ９０２の間に図１７のプロセスを実行する結果として種々のＹ線と選択Ｘ線とのバイアスを示す。図から分かるように、矢印９５２は、メモリセル８８６及びメモリセル８８４を介したＹ線１からＹ線２への電流のフローを描く。この動作中、メモリセル８８６及びＹ線１は、メモリセル８８４のためのエミッタ線としての機能を果たす。図４に記載された層に関して、電流は、図１８に関して上述されたように流れる。

図２０は、メモリセル８８０〜８８８と、図１６のステップ９０４の間に図１７のプロセスを実行する結果として種々のＹ線と選択Ｘ線とに印加された電圧を描く概略図である。図２０から分かるように、Ｙ線２及びメモリセル８８４は、メモリセル８８２のためのセット動作を実行するエミッタ線としての機能を果たす。電流は、Ｙ線２からＹ線３へメモリセル８８４及び８８２を介して流れるものとして矢印９５６によって描かれる。

図２１は、メモリセル８８０〜８８８と、種々のＹ線及び選択Ｘ線との概略図である。図２１は、図１６のステップ９０６の間に図１７のプロセスを実行する結果としてＹ線及び選択Ｘ線に印加された電圧を示す。図から分かるように、Ｙ線３及びメモリセル８８２は、メモリセル８８０のためのセット動作を実行するエミッタ線としての機能を果たす。矢印９５８は、Ｙ線３からＹ線４へメモリセル８８２及び８８０を介して流れるセット動作の間の電流フローを表す。図４に記載された層に関して、電流は、図１８に関して上述されたように流れる。

図２２は、図１７のプロセスに従ってセットされたメモリセル８８０〜８８８（及び、３次元モノリシック・メモリアレイの中の他のメモリセル）のうちのいずれかで実行されるリセット動作の一実施形態を説明するフローチャートである。本プロセスでは、リセット動作は、バイポーラトランジスタ動作なしで、選択されたセルのジャンクションへの順バイアスを構成する。ステップ１０００では、非選択Ｘ線は、Ｖｐｐ−オフセットにバイアスされる。一実施形態では、上述されているように、Ｖｔがオフセットである。ステップ１００２では、非選択Ｙ線は、接地電位を受ける。ステップ１００４では、選択Ｘ線が接地にバイアスされる。ステップ１００６では、ダミーＹ線が接地にバイアスされる。一実施形態では、各Ｘ線が１個のダミー・メモリセルをもち、ダミー・メモリセルのすべてが同じダミーＹ線に接続されている。他の実施形態では、各Ｘ線が複数のダミー・メモリセルを有し、多数のダミーＹ線が存在する。他の実施形態では、ダミー・メモリセルは、異なったダミーＹ線に接続され得る。ステップ１００８では、選択Ｙ線は、Ｖｐｐにバイアスされる。

図２３は、メモリセル８８４のためのリセット動作の間におけるメモリセル８８０〜８８８の概略図である。ダミーＹ線及び非選択Ｙ線は接地電位を受け、Ｙ線３はＶｐｐを受ける。（メモリセル８８０〜８８８に共通した）選択Ｘ線も接地される。電流は、矢印１０１０によって表されるように、Ｙ線３から選択Ｘ線へ流れる。この電流は、メモリセル８８４を高抵抗状態へリセットさせる。

図１３〜２３の上記実施形態では、ジッパー方法がメモリセルをセットするため使用された。代替的な実施形態では、ジッパー方法は、メモリセルをリセットするために図６〜１１の実施形態に関して使用することができる。このような実施形態では、静的に導電状態にある１個のダミー・メモリセルが依然として必要である。

（マルチコレクタ・メモリセル）
一実施形態は、マルチビット・メモリセルを作り出すために複数の可逆抵抗スイッチング素子を使用する。すなわち、上記説明において、各メモリセルは、２つの状態のうちの一方の状態をとることができる１個の抵抗スイッチング素子を含んでいた。従って、各メモリセルは、１ビットのデータを記憶する。他の実施形態では、１個の可逆抵抗スイッチング素子は、４個又は８個の抵抗状態のうちのいずれか１つになることができる。この場合、可逆抵抗スイッチング素子は、２ビット若しくは３ビット（又は４ビット以上）のデータを記憶することができる。別の実施形態では、マルチビット・メモリセルは、２個以上の可逆抵抗スイッチング素子を使用して実現できる。一実施例では、メモリセルは、それぞれが高抵抗状態又は低抵抗状態（或いは３つ以上の状態）をとることができる複数の可逆抵抗スイッチング素子を有する。

図２４は、複数の可逆抵抗スイッチング素子を使用するマルチビット・メモリセルの一実施例を示す概略図である。ユーザデータを記憶する可逆抵抗スイッチング素子のそれぞれが、可逆抵抗スイッチング素子のためのセット動作の間に（本明細書に記載されたバイポーラトランジスタ動作のための）コレクタとして機能するので、複数の可逆抵抗スイッチング素子を備えるメモリセルの別名は、マルチコレクタ・メモリセルである。図２４のマルチビット・メモリセルは、３個の抵抗素子１１００、１１０２及び１１０４を示す。一実施形態では、素子１１００及び１１０４は可逆抵抗スイッチング素子であり、素子１１０２は上述の導電状態のように静的に導電状態にある。素子１１０２は、メモリデバイスの通常のユーザ操作の間に切り替えることができない抵抗をもつので固定抵抗素子と呼ばれる。固定抵抗素子１１０２は、常に導電状態にある材料でもよく、又は、静的に導電状態に置かれている可逆抵抗スイッチング材料でもよい。静的に導電状態にあるこの固定抵抗素子のためのＹ線は、本明細書に記載されているようにｐ型、ｎ型及びｐ型材料がトランジスタのように動作するときエミッタとして機能するので、エミッタ線と呼ばれる。

図２４は、第１のＹ線と共通Ｘ線との間に接続された可逆抵抗スイッチング素子１１００と、第２のＹ線と共通Ｘ線との間に接続された可逆抵抗スイッチング素子１１０４とを示す。可逆抵抗スイッチング素子１１００又は１１０４のいずれかが高抵抗状態にリセットされるとき、電流は、それぞれのＹ線から共通Ｘ線へ流れる。例えば、矢印１１１０は、メモリ素子１１００のためのリセット動作を実行するときに第１のＹ線から共通Ｘ線へ流れる電流を示す。いずれかのメモリ素子がセットされるときに、電流は、メモリセルの２本のＹ線の間を流れることになる。一実施例では、第１の可逆抵抗スイッチング素子がセットされるとき、電流は、固定抵抗素子に接続されたＹ線からセット中の可逆抵抗スイッチング素子に接続されたＹ線へ流れる。第２の可逆抵抗スイッチング素子がセットされるときには、電流は、固定抵抗素子に接続されたＹ線からセット中の第２の可逆抵抗スイッチング素子に接続されたＹ線へ流れる。別の実施形態では、第２の可逆抵抗スイッチング素子がセットされるときには、電流は、既にセットされた第１の可逆抵抗スイッチング素子に接続されたＹ線からセット中の第２の可逆抵抗スイッチング素子に接続されたＹ線へ流れることになる。図２４は、エミッタＹ線（固定抵抗素子１１０２へのＹ線）から第１のＹ線への電流を表す矢印１１０８を示す。

２つの可逆抵抗スイッチング素子のうちのそれぞれは、高抵抗状態又は低抵抗状態のいずれかをとることができるので、メモリセルは、全体として、以下の表に表されているように４個の異なるデータ状態をとることができる。

図２５は、３次元モノリシック・メモリアレイの１つのレベルの一部を示す概略図である。図２５の概略図は、素子１１３０、１１３２、１１３４、１１３６、１１３８、１１４０、１１４２、１１４４、１１４６、１１４８、１１５０、１１５２、１１５４及び１１５６を示す。図２５は、２本のＸ線（Ｘ１及びＸ２）の一部と、７本のＹ線（Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｅ１及びＥ２）の一部とを示す。Ｘ線に沿って、図２５に描かれた可逆抵抗スイッチング素子よりもさらに多くの可逆抵抗スイッチング素子が存在すると考えられる。Ｘ線に沿った種々の素子は、マルチビット・メモリセルを形成するためにグループ化されている。例えば、図２５は、４個のメモリセル１１６０、１１６２、１１６４及び１１６６を示す。メモリセル１１６０は、可逆抵抗スイッチング素子１１３０と、可逆抵抗スイッチング素子１１３４と、固定抵抗素子１１３２とを含む。メモリセル１１６２は、可逆抵抗スイッチング素子１１３６と、可逆抵抗スイッチング素子１１４０と、固定抵抗素子１１３８とを含む。メモリセル１１６４は、可逆抵抗スイッチング素子１１４４と、可逆抵抗スイッチング素子１１４８と、固定抵抗素子１１４６とを含む。メモリセル１１６６は、可逆抵抗スイッチング素子１１５０と、可逆抵抗スイッチング素子１１５４と、固定抵抗素子１１５２とを含む。

図２４及び２５におけるメモリセルは、ユーザデータを記憶することができる２個の可逆抵抗スイッチング素子と、１個の固定抵抗素子とを含む。他の実施形態では、３個以上の可逆抵抗スイッチング素子を使用することができる。例えば、図２６のメモリセルは、Ｙ線Ａと共通Ｘ線との間に接続された可逆抵抗スイッチング素子１２００と、Ｙ線Ｂと共通Ｘ線との間に接続された可逆抵抗スイッチング素子１２０２と、Ｙ線Ｃと共通Ｘ線との間に接続された可逆抵抗スイッチング素子１２０６と、Ｙ線Ｄと共通Ｘ線との間に接続された可逆抵抗スイッチング素子１２０８とを含む４個の可逆抵抗スイッチング素子と、エミッタＹ線と共通Ｘ線との間に接続された固定抵抗素子１２０４とを有する。他の実施形態は、ユーザデータを記憶する３個の可逆抵抗スイッチング素子、又は、ユーザデータを記憶する５個以上の可逆抵抗スイッチング素子を含むことができる。

図２７は、図２４から２６に関連して上述されたようなマルチビット・メモリセルを有するメモリアレイを動作させるプロセスの一実施形態を説明するフローチャートである。図２７のステップ１２５０では、各メモリセルのエミッタが形成される。上述されているように、一実施形態では、各メモリセルの中の抵抗素子のうちの１個が導電状態にある固定抵抗素子として専用化される。ステップ１２５０では、導電状態をとるように専用化されたメモリセルが永久的又は半永久的にこの導電状態をとるように形成される。ステップ１２５２では、他の可逆抵抗スイッチング素子がメモリシステムのユーザによって記憶させられるデータに基づいて、（別個に又は並行して）ランダムにセット及びリセットされる。ランダムかつ予測できない時間がステップ１２５０と１２５２との間に生じ得ることを示すために、ステップ１２５０と１２５２との間に点線が描かれている。

図２８は、マルチビット・メモリセルを有する３次元メモリアレイを動作させる別の実施形態を実行するプロセスを説明するフローチャートである。ステップ１２５６では、各メモリセルのエミッタが形成される。ステップ１２５８では、システム（図３を参照のこと）は、ホスト（又は他のデバイス）からデータを受信する。ランダムかつ予測できない時間がステップ１２５６と１２５８との間に生じることを示すために、ステップ１２５６と１２５８との間に点線が描かれている。ホストから受信されたデータは、システム制御ロジック３３０（又は別の素子）によって受信される。ステップ１２６０では、システム制御ロジック３３０は、複数ビットのデータをマルチビット・メモリセルの組の中の各メモリセルに割り当てる。ステップ１２６２では、プログラミングされるべきすべてのメモリセルにおいて、各可逆抵抗スイッチング素子が高抵抗状態にリセットされる。一実施形態では、メモリセルは、ブロック単位、ベイ単位、Ｘ線単位、ページ単位、又は、他のプログラミング単位でプログラムされ得る。ステップ１２６２の最後に、プログラミング単位は、可逆抵抗スイッチング素子のすべてが高抵抗状態にリセットされたメモリセルを含む。ここで、種々のメモリセルは、上記表の中の４つの状態のうちのいずれかにプログラミングされることになる。ステップ１２６４では、プログラミングされるべきメモリセルの一部の第１のビットは、低抵抗状態にセットされる。２個以上のメモリセルが、同時にプログラミングされ得る。いくつかのメモリセルは、異なるデータを記憶することになるので、必ずしもすべてのメモリセルの第１のビットがセットされることにはならない。例えば、各メモリセルが第１のビット及び第２のビットを有する場合には、メモリセルの一部の第１のビットが低抵抗状態にセットされ、他のメモリセルの第１のビットが高抵抗状態に維持されることになるので、いくつかのビットが１を記憶し、いくつかのビットがデータ０を記憶することができる。ステップ１２６６では、メモリセルの一部の第２のビットが低抵抗状態にセットされる。複数のメモリセルは、これらのビットが並行してセットされるか、又は、これらは連続的に行うことができる。この場合も、いくつかのメモリセルの第２の可逆抵抗スイッチング素子が高抵抗状態に維持され、他のメモリセルの第２の可逆抵抗スイッチング素子が低抵抗状態にセットされることになるので、各メモリセルがデータ１又はデータ０を記憶することになる。ステップ１２６８では、プログラミングされるべきこれ以上のデータが存在するかどうかが判定される。存在しない場合、このプロセスは完了する。存在する場合、プロセスは、一巡してステップ１２６４に戻り、より多くのメモリセルがプログラミングされる。一部の実施形態では、僅かな個数のメモリセルだけを並行してプログラミングすることができる。従って、ステップ１２６４及び１２６６のループは、並行してプログラミングすることができるメモリセルのグループ毎に繰り返されなければならない。

図２９は、固定抵抗素子を形成する一実施形態を説明するフローチャートである。図２９のプロセスは、図２７のステップ１２５０又は図２８のステップ１２５６を実施するために使用され得る。ステップ１２７０では、非選択Ｘ線が５．５ボルトにバイアスされる。ステップ１２７２では、非選択Ｙ線が１ボルトにバイアスされる。ステップ１２７４では、選択Ｘ線が接地される。この場合も、選択Ｘ線と選択Ｙ線とは、（ダミーとして知られていることもある）エミッタとして機能する可逆抵抗スイッチング素子につながる線である。ステップ１２７６では、エミッタＹ線が６ボルトにバイアスされる。図２９のプロセスの結果、１個以上の固定抵抗素子が導電状態をとるように形成される。

図３０は、図２９のプロセスの動作を描く概略図である。図３０は、上述されたような３個の抵抗素子１１００、１１０２及び１１０４を示す。抵抗素子１１０２は、固定抵抗素子（エミッタ又はダミーとも呼ばれる）になるように形成される。図２９のプロセスによって印加された電圧により、電流が、矢印１２９０によって示されるように、エミッタＹ線から共通Ｘ線へ伝えられる。

図３１は、上述されたようなマルチビット・メモリセルの複数の可逆抵抗スイッチング素子のうちの１つをセットするためのセット動作を実行するプロセスの一実施形態を説明するフローチャートである。セット動作中に、上述のｐｎ接合が、隣のｐｎ接合が上述されたようにバイポーラトランジスタのように動作するように、逆バイアスされる。すなわち、図４を参照すると、ｐ＋層４２０と、ｎ−層４１０と、ｐ＋層４４０とが、バイポーラトランジスタとして動作する。

図３１のステップ１３００では、非選択Ｘ線が５．０ボルトにバイアスされる。ステップ１３０２では、非選択Ｙ線が４．７ボルトを受ける。ステップ１３０４では、選択Ｘ線が４ボルトにバイアスされる。ステップ１３０６では、エミッタ線が５．５ボルトにバイアスされる。一部の実施形態では、複数のメモリセルが同時にプログラミングされ、そのために、複数のエミッタ線がステップ１３０６でバイアスされる。ステップ１３０８では、選択Ｙ線が接地される。メモリセルの両方の可逆抵抗スイッチング素子がセットされるべきものである場合には、図３１のプロセスは、２回実行されることになる。図３２Ａは、メモリセルの第１の可逆抵抗スイッチング素子がプログラミングされるときのメモリセルの概略図を示す。図３２Ａは、図３１に関して上述されたバイアス時におけるＹ線と選択Ｘ線とを示す。これらの電圧の結果として、（矢印１３４０によって示される）電流が、上述されたバイポーラトランジスタ動作により、エミッタＹ線から固定抵抗素子１１０２と可逆抵抗スイッチング素子１１００とを介してＹ線１へ流れる。

図３２Ｂは、第２の可逆抵抗スイッチング素子１１０４をセットするためにプログラミングされているマルチビット・メモリセルを示す概略図である。２つの潜在的な実施形態が存在する。第１の実施形態では、電流は、矢印１３４２ａによって特定されるように、（可逆抵抗スイッチング素子１１００及び１１０４を介して）Ｙ線１からＹ線２へ流れる。別の実施形態では、電流は、（固定抵抗素子１１０２及び可逆抵抗スイッチング素子１１０４を介して）エミッタＹ線からＹ線２へ流れる。いずれの場合でも、上述されたようなバイポーラトランジスタ動作が行われ、セット中の可逆抵抗スイッチング素子のｐｎ接合が逆バイアスされる。

図３３は、上述のマルチビット・メモリセルにおいてリセット動作を実行するプロセスの一実施形態を説明するフローチャートである。ステップ１４００では、すべての非選択Ｘ線がＶｐｐ−オフセットにバイアスされる。一実施例では、オフセットは、上述されたＶｔである。ステップ１４０２では、非選択Ｙ線は、接地にセットされる。ステップ１４０４では、選択Ｘ線が接地される。ステップ１４０６では、エミッタＹ線が接地される。２個以上のメモリセルが同時にプログラミングされる一部の実施形態では、複数のエミッタＹ線を接地することができる。ステップ１４０８では、選択Ｙ線がＶｐｐにセットされる。

図３４Ａ及び３４Ｂは、図３３のプロセスの動作を描く概略図である。マルチビット・メモリセルが複数のコレクタを有するため、各コレクタは別個にリセットされる。例えば、図３４は、リセット中の第１の可逆抵抗スイッチング素子を示す。図３４Ｂは、リセット中のマルチビット・メモリセルの第２の可逆抵抗スイッチング素子を示す。両方の概略図は、Ｙ線及び選択Ｘ線に印加されている種々の電圧を示す。図３４Ａは、矢印１４５０によって特定され、第１の可逆抵抗スイッチング素子１１００の選択Ｙ線から選択Ｘ線に流れる電流を示す。図３４Ｂは、矢印１４５２によって表わされ、可逆抵抗スイッチング素子１１０４の選択Ｙ線から選択Ｘ線へ流れる電流を示す。この電流は、可逆抵抗スイッチング素子をリセットするために使用される。

本発明の以上の詳細な説明は、例示及び説明の目的で提示されている。網羅的であること、又は、本発明を開示された形式そのままに限定することは意図されていない。多数の変更及び変形が上記教示に鑑みて可能である。記載された実施形態は、本発明の原理及び本発明の実際的な用途を最も良く説明し、それによって、当業者が種々の実施形態で、そして、考慮された特定の使用に適している種々の変更と共に本発明を最も良く利用することを可能にするために選ばれた。本発明の範囲は、添付の特許請求の範囲によって定義されることが意図されている。

Claims (16)

1. 第１Ｙ線とＸ線との間に接続されている第１記憶素子と、第２Ｙ線とＸ線との間に接続されている第２記憶素子とを有する集積回路メモリシステムの第１記憶素子をプログラミングする方法であって、
   第１Ｙ線と第２Ｙ線との間に第１電流を流すことによって、第１記憶素子を第１状態に状態変化させるステップを有する方法。
2. 第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、第１記憶素子と第２記憶素子を介して第２Ｙ線から第１Ｙ線に第１電流を流すステップを有する請求項１に記載の方法。
3. 第１Ｙ線とＸ線との間に第２電流を流すことによって、第１記憶素子を第１状態から第２状態に状態変化させるステップをさらに有する請求項１又は２に記載の方法。
4. 第１Ｙ線とＸ線との間に第３電流を流すステップと、
   第３電流に基づいて第１記憶素子の抵抗を検出するステップ、
   をさらに有する請求項３に記載の方法。
5. 第１状態が高抵抗状態であり、
   第２状態が低抵抗状態である、
   請求項３又は４に記載の方法。
6. 第１記憶素子と第２記憶素子が、Ｘ線に沿って延びる共通半導体領域を共有しており、
   第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、共通半導体領域を介して第１電流を流すステップを有する、
   請求項１〜５のいずれか一項に記載の方法。
7. 第１記憶素子と第２記憶素子が、Ｘ線に沿って延びると共にＸ線と通信する共通半導体領域を共有しており、
   第１記憶素子が、共通半導体領域の第１部分に隣接する第１半導体領域を有しており、
   第２記憶素子が、共通半導体領域の第２部分に隣接する第２半導体領域を有しており、
   第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、共通半導体領域、第１半導体領域、及び、第２半導体領域を介して第１電流を流すステップを有する、
   請求項１〜６のいずれか一項に記載の方法。
8. 第１半導体領域が、第１型の半導体領域であり、
   第２半導体領域が、第１型の半導体領域であり、
   共通半導体領域が、第２型の半導体領域であり、
   第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、Ｘ線をバイアスすることによって、共通半導体領域、第１半導体領域、及び、第２半導体領域をトランジスタのように動作させるステップを有する、
   請求項７に記載の方法。
9. 第１半導体領域が、第１型の半導体領域であり、
   第２半導体領域が、第１型の半導体領域であり、
   共通半導体領域が、第２型の半導体領域であり、
   第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、第１記憶素子を高抵抗状態から低抵抗状態へ変化させるために、Ｘ線をバイアスすることによって、共通半導体領域、第１半導体領域、及び、第２半導体領域をトランジスタのように動作させ、第２Ｙ線から第１Ｙ線への電流を調節するステップを含む、
   請求項７に記載の方法。
10. 第１記憶素子が、第１可逆抵抗スイッチング材料を有しており、
    第２記憶素子が、第２可逆抵抗スイッチング材料を有しており、
    第１Ｙ線と第２Ｙ線との間に第１電流を流すステップが、第１可逆抵抗スイッチング材料の状態を第１状態に変化させるために、第１可逆抵抗スイッチング材料と第２可逆抵抗スイッチング材料を介して第１電流を流すステップを有しており、
    第１Ｙ線と第２Ｙ線との間に第１電流を流して第１可逆抵抗スイッチング材料の状態を第１状態に変化させるステップが、第２記憶素子の状態を変化させない、
    請求項１〜９のいずれか一項に記載の方法。
11. Ｘ線と、
    第１Ｙ線と、
    第２Ｙ線と、
    Ｘ線に沿って延びる第１型の半導体領域と、
    第１Ｙ線と第１型の半導体領域との間にあり、第２型の第１半導体領域が第１型の半導体領域に隣接している第１スイッチング材料及び第２型の第１半導体領域と、
    第２Ｙ線と第１型の半導体領域との間にあり、第２型の第２半導体領域が第１型の半導体領域に隣接している第２スイッチング材料及び第２型の第２半導体領域と、
    Ｘ線、第１Ｙ線、及び、第２Ｙ線と通信し、第１スイッチング材料と第２スイッチング材料を介して第２Ｙ線から第１Ｙ線に第１電流を流すことによって、第１スイッチング材料のプログラミング状態を第１状態に変化させる制御回路、
    を有している不揮発性記憶装置。
12. 制御回路が、第１スイッチング材料、第２スイッチング材料、及び、第１型の半導体領域を介して第２Ｙ線から第１Ｙ線へ第１の電流を流すことによって、第１スイッチング材料のプログラミング状態を変化させ、
    第１スイッチング材料と第２スイッチング材料が、可逆抵抗スイッチング材料である、
    請求項１１に記載の不揮発性記憶装置。
13. 第１スイッチング材料と第２型の第１半導体領域が、第１Ｙ線とＸ線の間にピラーを形成し、
    第２スイッチング材料と第２型の第２半導体領域が、第２Ｙ線とＸ線の間にピラーを形成し、
    第１型の半導体領域とＸ線が、一方向にレールを形成し、
    第１Ｙ線と第２Ｙ線が、前記一方向とは異なる方向におけるレールである、
    請求項１１又は１２に記載の不揮発性記憶装置。
14. 制御回路が、第１スイッチング材料と第１型の半導体領域を介して第１Ｙ線からＸ線に第２電流を流すことによって、第１スイッチング材料のプログラミング状態を第２状態に変化させる、
    請求項１１、１２又は１３に記載の不揮発性記憶装置。
15. 第１スイッチング材料のプログラミング状態を第１状態に変化させるときに、制御回路が、Ｘ線をバイアスすることによって、第１型の半導体領域、第２型の第１半導体領域、及び、第２型の第２半導体領域をトランジスタのように動作させる、
    請求項１１〜１４のいずれか一項に記載の不揮発性記憶装置。
16. 第１型の半導体領域、第１スイッチング材料、第２型の第１半導体領域、第２スイッチング材料、及び、第２型の第２半導体領域が、３次元モノリシック・メモリアレイの一部であり、
    Ｘ線がワード線であり、
    第１Ｙ線と第２Ｙ線とがＸ線に垂直なビット線である、
    請求項１１〜１５のいずれか一項に記載の不揮発性記憶装置。

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