JP2008234813A - バイポーラトランジスタアクセスデバイスを有する抵抗メモリ - Google Patents

バイポーラトランジスタアクセスデバイスを有する抵抗メモリ Download PDF

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Abstract

【課題】物理的寸法を微細化するとともに、３値以上の多値を記憶できるようにすることによって、相変化材料からなる抵抗メモリを高密度化する。
【解決手段】メモリは、第１のバイポーラトランジスタと、第１のビット線と、上記第１のバイポーラトランジスタのコレクタと上記第１のビット線との間に結合されている第１の抵抗メモリ素子とを備えている。上記メモリは、第２のビット線と、上記第１のバイポーラトランジスタのエミッタと上記第２のビット線との間に結合されている第２の抵抗メモリ素子と、上記第１のバイポーラトランジスタのベースに結合されているワード線とを備えている。
【選択図】図１

Description

発明の詳細な説明
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。一般的に、メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。
抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。相変化材料は、少なくとも２つの異なる状態を示す。相変化材料の状態は、アモルファス状態および結晶状態と称される。アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。アモルファス状態は、一般的に、結晶状態よりも高い抵抗率を示す。また、一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、複数の結晶状態を示す。これらの結晶状態は、抵抗値がそれぞれ異なり、複数のデータビットを記憶するために用いることができる。以下の説明では、アモルファス状態は、一般的に抵抗率がより高い状態を指し、結晶状態は、一般的に抵抗率がより低い状態を示す。
相変化材料における相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、相変化材料自身への電流供給、あるいは相変化材料に隣接する抵抗ヒータへの電流供給によって変化させることができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
より密度の高い相変化メモリを達成するために、相変化メモリセルは、マルチビットのデータを記憶することができる。相変化メモリセル内におけるマルチビット記憶は、相変化材料が中間的な抵抗値または状態を有するようにプログラムすることによって達成することができ、マルチビットまたはマルチレベル相変化メモリセルに３つ以上の状態を書き込むことができる。３つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき１．５ビットのデータを記憶することができる。４つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき２ビットのデータを記憶することができ、以下、同様に記憶することができる。相変化メモリセルを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。
相変化メモリの密度は、メモリの物理的寸法を微細化することによって高めることもできる。相変化メモリ密度を高めることによって、メモリ内に記憶させることのできるデータ量が増加し、同時にメモリのコストを削減することができる。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一実施形態は、メモリを提供する。このメモリは、第１のバイポーラトランジスタと、第１のビット線と、上記第１のバイポーラトランジスタのコレクタと上記第１のビット線との間に結合されている第１の抵抗メモリ素子とを備えている。上記メモリは、第２のビット線と、上記第１のバイポーラトランジスタのエミッタと上記第２のビット線との間に結合されている第２の抵抗メモリ素子と、上記第１のバイポーラトランジスタのベースに結合されているワード線とを備えている。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１は、メモリデバイスの一実施形態を示すブロック図である。
図２Ａは、読み出し動作のためにメモリアレイの第１のビット線に印加される電圧信号の一実施形態を示すグラフである。
図２Ｂは、読み出し動作のためにメモリアレイの第２のビット線に印加される電圧信号の一実施形態を示すグラフである。
図２Ｃは、読み出し動作のためにメモリアレイの第３のビット線に印加される電圧信号の一実施形態を示すグラフである。
図３Ａは、読み出し動作に基づく、２つの相変化素子からの読み出し信号の一実施形態を示すグラフである。
図３Ｂは、読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。
図３Ｃは、読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。
図３Ｄは、読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。
図４は、相変化メモリアレイの一実施形態を示す概略図である。
図５Ａは、図４に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。
図５Ｂは、図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図５Ｃは、図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図５Ｄは、図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図６は、相変化メモリアレイの別の実施形態を示す概略図である。
図７Ａは、図６に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。
図７Ｂは、図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図７Ｃは、図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図７Ｄは、図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
図８は、相変化メモリアレイの別の実施形態を示す概略図である。
図９は、図８に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。
図１０は、相変化メモリアレイの別の実施形態を示す概略図である。
図１１Ａは、図１０に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。
図１１Ｂは、図１０に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、制御装置１０２、書き込み回路１０６、メモリアレイ１１０、および読み出し回路１１６を備えている。メモリアレイ１１０は、メモリアレイ部１１２を有している。メモリアレイ部１１２は、第１のビット線（ＢＬ１）１２０ａ、第２のビット線（ＢＬ２）１２０ｂ、ワード線（ＷＬ）１２２、バイポーラトランジスタ１２４、第１の相変化素子（Ｒ１）１２６、および第２の相変化素子（Ｒ２）１２８を有している。第１の相変化素子１２６および第２の相変化素子１２８は、それらの内部にある相変化材料がアモルファス状態にあるのか結晶状態にあるのかに基づいてデータを記憶する。メモリアレイ１１０の残りの部分（図示せず）は、メモリアレイ部１１２と同様である。
一実施形態では、相変化材料をアモルファス状態または結晶状態のいずれか１つにプログラムすることによって、第１の相変化素子１２６および第２の相変化素子１２８を２つの状態のいずれか１つにプログラムすることができる。別の実施形態では、第１の相変化素子１２６および第２の相変化素子１２８はそれぞれ、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、３つまたは３つ以上の状態のいずれか１つにプログラムすることができる。第１の相変化素子１２６または第２の相変化素子１２８を中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいては相変化素子の抵抗値が、適切な書き込み方式によって制御される。
第１の相変化素子１２６および第２の相変化素子１２８は、読み出しおよび書き込みアクセスのために、バイポーラトランジスタ１２４によってアクセスされる。第１の相変化素子１２６は、第２の相変化素子１２８の抵抗状態に影響を及ぼすことなく、単独でプログラムおよび読み出しされる。第２の相変化素子１２８も同様に、第１の相変化素子１２６の抵抗状態に影響を及ぼすことなく、単独でプログラムおよび読み出しされる。
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
制御装置１０２は、信号経路１０４を介して書き込み回路１０６に電気的に結合されており、かつ信号経路１１８を介して読み出し回路１１６に電気的に結合されている。書き込み回路１０６は、信号経路１０８を介してメモリアレイ１１０に電気的に結合されている。メモリアレイ１１０は、信号経路１１４を介して読み出し回路１１６に電気的に結合されている。第１のビット線１２０ａは、第１の相変化素子１２６の一辺に電気的に結合されている。第１の相変化素子１２６の他辺は、バイポーラトランジスタ１２４のエミッタに電気的に結合されている。バイポーラトランジスタ１２４のベースは、ワード線１２２に電気的に結合されている。バイポーラトランジスタ１２４のコレクタは、第２の相変化素子１２８の一辺に電気的に結合されている。相変化素子１２８の他辺は、第２のビット線１２０ｂに電気的に結合されている。別の実施形態では、第１の相変化素子１２６はバイポーラトランジスタ１２４のコレクタに電気的に結合されており、第２の相変化素子１２８はバイポーラトランジスタ１２４のエミッタに電気的に結合されている。バイポーラトランジスタ１２４は、図示されている実施形態ではｐｎｐトランジスタであるが、別の実施形態ではｎｐｎトランジスタである。
一実施形態では、第１の相変化素子１２６および第２の相変化素子１２８はそれぞれ、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと温度変化の影響下において変化する、相変化材料を含んでいる。従って、第１の相変化素子１２６および第２の相変化素子１２８のそれぞれにおいて、アモルファス状態の相変化材料と共存している結晶状態の相変化材料の量が、メモリアレイ１１０内にデータを記憶させるための２つまたは２つ以上の状態を規定する。
アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗率を示す。従って、第１の相変化素子１２６および第２の相変化素子１２８の２つまたは２つ以上の状態は、その電気抵抗において異なっている。一実施形態では、上記２つまたは２つ以上の状態は２つの状態であり、これら２つの状態が「０」および「１」のビット値に割り当てられる２進システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は３つの状態であり、これら３つの状態が「０」、「１」および「２」のビット値に割り当てられる３進システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は４つの状態であり、これら４つの状態が「００」、「０１」、「１０」および「１１」などのマルチビット値に割り当てられる。別の実施形態では、第１の相変化素子１２６および第２の相変化素子１２８が、任意の適切な数の状態を有するようにすることができる。
本発明による第１の相変化素子１２６および第２の相変化素子１２８の相変化材料は、様々な材料から構成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、上記相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物から形成されている。別の実施形態では、上記相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。別の実施形態では、上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つまたは１つ以上含有した、任意の適切な材料から形成されている。
制御装置１０２は、マイクロプロセッサ、マイクロコントローラ、あるいは、メモリ回路１００の動作を制御するその他の適切な論理回路を備えている。制御装置１０２は、書き込み回路１０６および読み出し回路１１６を介したメモリアレイ１１０への制御およびデータ信号の印加を含む、メモリ回路１００の読み出しおよび書き込み動作を制御する。
書き込み回路１０６は、信号経路１０８を介して、ワード線１２２、ビット線１２０ａ、およびビット線１２０ｂに電圧パルスおよび／または電流パルスを供給し、第１の相変化素子１２６および第２の相変化素子１２８をプログラムする。第１の相変化素子１２６をプログラムするために、書き込み回路１０６は、第１のビット線１２０ａとワード線１２２との間にバイアス電圧を生成し、これによって、第１の相変化素子１２６をプログラムすることのできる書き込み電流を第１の相変化素子１２６に生成する。同時に、書き込み回路１０６は、第２の相変化素子１２８をプログラムすることのできる電流が第２の相変化素子１２８に生成されないようにするために、第２のビット線１２０ｂとワード線１２２との間にバイアス電圧を保持しない。第２の相変化素子１２８をプログラムするために、書き込み回路１０６は、第２のビット線１２０ｂとワード線１２２との間にバイアス電圧を生成し、これによって、第２の相変化素子１２８をプログラムすることのできる書き込み電流を第２の相変化素子１２８に生成する。同時に、書き込み回路１０６は、第１の相変化素子１２６をプログラムすることのできる電流が第１の相変化素子１２６に生成されないようにするために、第１のビット線１２０ａとワード線１２２との間にバイアス電圧を保持しない。
書き込み動作中に第１の相変化素子１２６または第２の相変化素子１２８に生成された書き込み電流によって、標的相変化素子内の相変化材料が加熱される。上記電流パルスの振幅および幅は、相変化素子がセットされるのか、あるいはリセットされるのかに応じて制御される。一般的には、相変化素子の「セット」動作によって、標的相変化素子の相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態または部分的結晶状態および部分的アモルファス状態に達するまで十分な時間加熱される。一般的に、相変化素子の「リセット」動作によって、標的相変化素子の相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態または部分的アモルファス状態および部分的結晶状態が達成される。
読み出し回路１１６は、信号経路１１４を介して、第１の相変化素子１２６および第２の相変化素子１２８の２つまたは２つ以上の各状態を読み出す。第１の相変化素子１２６および第２の相変化素子１２８のいずれか１つの抵抗状態を読み出すために、読み出し回路１１６は、ワード線１２２、ビット線１２０ａ、およびビット線１２０ｂ上に電圧パルスを供給し、そしてビット線１２０ａおよび１２０ｂ上の電流を読み出す。第１の相変化素子１２６の抵抗状態を読み出すために、読み出し回路１１６は、第１のビット線１２０ａとワード線１２２との間にバイアス電圧を生成し、第１の相変化素子１２６の抵抗状態を示す電流を第１の相変化素子１２６に生成する。同時に、読み出し回路１１６は、第２の相変化素子１２８の抵抗状態を乱す電流が第２の相変化素子１２８に生成されないようにするために、第２のビット線１２０ｂとワード線１２２との間にバイアス電圧を保持しない。第２の相変化素子１２８の抵抗状態を読み出すために、読み出し回路１１６は、第２のビット線１２０ｂとワード線１２２との間にバイアス電圧を生成し、第２の相変化素子１２８の抵抗状態を示す電流を第２の相変化素子１２８に生成する。同時に、読み出し回路１１６は、第１の相変化素子１２６の抵抗状態を乱す電流が第１の相変化素子１２６に生成されないようにするために、第１のビット線１２０ａとワード線１２２との間にバイアス電圧を保持しない。
図２Ａは、読み出し動作を行うためにメモリアレイ１１０の第１のビット線１２０ａに印加される、電圧信号１５４の一実施形態を示すグラフ１４８ａである。図２Ｂは、読み出し動作を行うためにメモリアレイ１１０の第２のビット線１２０ｂに印加される、電圧信号１５６の一実施形態を示すグラフ１４８ｂである。図２Ｃは、読み出し動作を行うために第２のビット線１２０ｂに隣接するメモリアレイ１１０の第３のビット線（図１には示さず）に印加される、電圧信号１５８の一実施形態を示すグラフ１４８ｃである。各グラフ１４８ａ〜１４８ｃは、ｘ軸１５０において時間を秒で示し、ｙ軸１５２において電圧（Ｖ）を示している。第１の相変化素子１２６の抵抗状態は、０ｎｓ〜１０ｎｓにおいて検知される。第２の相変化素子１２８の抵抗状態は、１０ｎｓ〜２０ｎｓにおいて検知される。バイポーラトランジスタ１２４に適切にバイアスをかけることによって、第１の相変化素子１２６および第２の相変化素子１２８のいずれか一方の抵抗状態を、第１の相変化素子１２６および第２の相変化素子１２８の他方に影響を及ぼすことなく検知することができる。
図２Ａは、読み出し動作中に第１のビット線１２０ａに印加される電圧信号１５４を示している。電圧信号１５４は、０ｎｓにおいて０Ｖから１．８Ｖに遷移し、参照番号１７６で示されているように約０ｎｓ〜８ｎｓにおいて１．８Ｖのまま維持され、約８ｎｓにおいて０Ｖに戻り、参照番号１７８で示されているように０Ｖのまま維持される。
図２Ｂは、上記読み出し動作中に第２のビット線１２０ｂに印加される電圧信号１５６を示している。電圧信号１５６は、参照番号１７０で示されているように約０ｎｓ〜１０ｎｓにおいて０Ｖに維持され、約１０ｎｓにおいて１．８Ｖに遷移し、そして参照番号１７２で示されているように１．８Ｖのまま維持される。電圧信号１５６は、約１８ｎｓにおいて０Ｖに戻り、参照番号１７４で示されているように０Ｖのまま維持される。一実施形態では、ワード線１２２および第２のビット線１２０ｂは、読み出しおよび書き込み動作中に、異なる値のバイアスが印加される。その第２のビット線１２０ｂおよび／またはワード線１２２に印加される電圧は、全サイクルを通じて一定とはならずに、時間またはその他の測定された抵抗値に応じて変化する。
図２Ｃは、第２のビット線１２０ｂに隣接する第３のビット線に印加される電圧信号１５８を示している。電圧信号１５８は、参照番号１６０で示されているように約０ｎｓ〜２．５ｎｓにおいて１．８Ｖに維持され、約２．５ｎｓにおいて１．８Ｖから０Ｖへ遷移し、参照番号１６２で示されているように０Ｖのまま維持される。電圧信号１５８は、約６．５ｎｓにおいて１．８Ｖに戻り、参照番号１６４で示されているように１．８Ｖのまま維持される。電圧信号１５８は、約１２．５ｎｓにおいて０Ｖに戻り、参照番号１６６で示されているように０Ｖのまま維持され、そして約１６．５ｎｓにおいて１．８Ｖに戻り、参照番号１６８で示されているように１．８Ｖのまま維持される。
図３Ａは、読み出し動作に応じた、第１の相変化素子１２６および第２の相変化素子１２８からの読み出し信号の一実施形態を示すグラフ１９８ａである。図３Ｂは、読み出し動作に応じた、第１の相変化素子１２６および第２の相変化素子１２８からの読み出し信号の別の実施形態を示すグラフ１９８ｂである。図３Ｃは、読み出し動作に応じた、第１の相変化素子１２６および第２の相変化素子１２８からの読み出し信号の別の実施形態を示すグラフ１９８ｃである。図３Ｄは、読み出し動作に応じた、第１の相変化素子１２６および第２の相変化素子１２８からの読み出し信号の別の実施形態を示すグラフ１９８ｄである。
各グラフ１９８ａ〜１９８ｄは、ｘ軸１５０において時間を秒で示し、ｙ軸２００において電流をアンペア（Ａ）で示している。各グラフ１９８ａ〜１９８ｄでは、参照番号２０２で示されているように、０ｎｓ〜１０ｎｓにおいて第１の相変化素子１２６の抵抗状態が検知される。各グラフ１９８ａ〜１９８ｄでは、参照番号２０４で示されているように、１０ｎｓ〜２０ｎｓにおいて第２の相変化素子１２８の抵抗状態が検知される。各グラフ１９８ａ〜１９８ｄは、第１のビット線１２０ａ上において電流信号２０８を含み、第２のビット線１２０ｂ上において電流信号２０６を含んでいる。電流信号２０８および電流信号２０６は、図２Ａ〜図２Ｃに照らして説明および図示したように、ビット線に印加される電圧信号１５４，１５６，１５８に応じて供給される。
図３Ａは、参照番号２０２で示されている第１の相変化素子１２６の低抵抗または「０」状態の検知に応じて供給される電流信号２０８と、参照番号２０４で示されている第２の相変化素子１２８の低抵抗または「０」状態の検知に応じて供給される電流信号２０６とを示している。参照番号１７６で示されている電圧信号１５４、参照番号１７０で示されている電圧信号１５６、および参照番号１６２で示されている電圧信号１５８に応じて、第１の相変化素子１２６に流れる電流は、参照番号２１２で示されているように約−１００μＡであり、第２の相変化素子１２８に流れる電流は、参照番号２１０で示されているように０μＡである。読み出し回路１１６は、参照番号２１２で示されている電流信号２０８を検知する。読み出し回路１１６は、上記電流信号に基づいて、第１の相変化素子１２６が「０」状態にプログラムされたことを判別する。
参照番号１７８で示されている電圧信号１５４、参照番号１７２で示されている電圧信号１５６、および参照番号１６６で示されている電圧信号１５８に応じて、第２の相変化素子１２８に流れる電流は、参照番号２１６で示されているように約−１００μＡであり、第１の相変化素子１２６に流れる電流は、参照番号２１４で示されているように約６０μＡである。読み出し回路１１６は、参照番号２１６で示されている電流信号２０６を検知する。読み出し回路１１６は、この電流信号に基づいて、第２の相変化素子１２０が「０」状態にプログラムされたことを判別する。参照番号２１４で示されている、第１の相変化素子１２６に流れる電流は、第１の相変化素子１２６の抵抗状態を変化させるほど大きな電流ではなく、無視される。
図３Ｂは、参照番号２０２で示されている第１の相変化素子１２６の低抵抗または「０」状態の検知に応じた電流信号２０８と、参照番号２０４で示されている第２の相変化素子１２８の高抵抗または「１」状態の検知に応じた電流信号２０６とを示している。参照番号１７６で示されている電圧信号１５４、参照番号１７０で示されている電圧信号１５６、および参照番号１６２で示されている電圧信号１５８に応じて、第１の相変化素子１２６に流れる電流は、参照番号２２２で示されているように約−１００μＡであり、第２の相変化素子１２８に流れる電流は、参照番号２２０で示されているように０μＡである。読み出し回路１１６は、参照番号２２２で示されている電流信号２０８を検知する。読み出し回路１１６は、上記電流信号に基づいて、第１の相変化素子１２６が「０」状態にプログラムされたことを判別する。
参照番号１７８で示されている電圧信号１５４、参照番号１７２で示されている電圧信号１５６、および参照番号１６６で示されている電圧信号１５８に応じて、第２の相変化素子１２８に流れる電流は、参照番号２２６で示されているように約−１μＡであり、第１の相変化素子１２６に流れる電流は、参照番号２２４で示されているように約１μＡである。読み出し回路１１６は、参照番号２２６で示されている電流信号２０６を検知する。読み出し回路１１６は、この電流信号に基づいて、第２の相変化素子１２８が「１」状態にプログラムされたことを判別する。参照番号２２４で示されている、第１の相変化素子１２６に流れる電流は、第１の相変化素子１２６の抵抗状態を変化させるほど大きな電流ではなく、無視される。
図３Ｃは、参照番号２０２で示されている第１の相変化素子１２６の高抵抗または「１」状態の検知に応じた電流信号２０８と、参照番号２０４で示されている第２の相変化素子１２８の低抵抗または「０」状態の検知に応じた電流信号２０６とを示している。参照番号１７６で示されている電圧信号１５４、参照番号１７０で示されている電圧信号１５６、および参照番号１６２で示されている電圧信号１５８に応じて、第１の相変化素子１２６に流れる電流は、参照番号２３２で示されているように約−１μＡであり、第２の相変化素子１２８に流れる電流は、参照番号２３０で示されているように０μＡである。読み出し回路１１６は、参照番号２３２で示されている電流信号２０８を検知する。読み出し回路１１６は、上記電流信号に基づいて、第１の相変化素子１２６が「１」状態にプログラムされたことを判別する。
参照番号１７８で示されている電圧信号１５４、参照番号１７２で示されている電圧信号１５６、および参照番号１６６で示されている電圧信号１５８に応じて、第２の相変化素子１２８に流れる電流は、参照番号２３６で示されているように約−１００μＡであり、第１の相変化素子１２６に流れる電流は、参照番号２３４で示されているように約１μＡである。読み出し回路１１６は、参照番号２３６で示されている電流信号２０６を検知する。読み出し回路１１６は、この電流信号に基づいて、第２の相変化素子１２８が「０」状態にプログラムされたことを判別する。参照番号２３４で示されている、第１の相変化素子１２６に流れる電流は、第１の相変化素子１２６の抵抗状態を変化させるほど大きい電流ではなく、無視される。
図３Ｄは、参照番号２０２で示されている第１の相変化素子１２６の高抵抗または「１」状態の検知に応じた電流信号２０８と、参照番号２０４で示されている第２の相変化素子１２８の高抵抗または「１」状態の検知に応じた電流信号２０６とを示している。参照番号１７６で示されている電圧信号１５４、参照番号１７０で示されている電圧信号１５６、および参照番号１６２で示されている電圧信号１５８に応じて、第１の相変化素子１２６に流れる電流は、参照番号２４２で示されているように約−１μＡであり、第２の相変化素子１２８に流れる電流は、参照番号２４０で示されているように０μＡである。読み出し回路１１６は、参照番号２４２で示されている電流信号２０８を検知する。読み出し回路１１６は、上記電流信号に基づいて、第１の相変化素子１２６が「１」状態にプログラムされたことを判別する。
参照番号１７８で示されている電圧信号１５４、参照番号１７２で示されている電圧信号１５６、および参照番号１６６で示されている電圧信号１５８に応じて、第２の相変化素子１２８に流れる電流は、参照番号２４６で示されているように約−１μＡであり、第１の相変化素子１２６に流れる電流は、参照番号２４４で示されているように約１μＡである。読み出し回路１１６は、参照番号２４６で示されている電流信号２０６を感知する。読み出し回路１１６は、上記電流信号に基づいて、第２の相変化素子１２８が「１」状態にプログラムされたことを判別する。参照番号２４４で示されている、第１の相変化素子１２６に流れる電流は、第１の相変化素子１２６の抵抗状態を変化させるほど大きい電流ではなく、無視される。
グラフ１９８ａ〜１９８ｄに示されているように、相変化素子の低抵抗状態および相変化素子の高抵抗状態に応じて検知される電流差は、約９μＡである。さらに、第１の相変化素子１２６および第２の相変化素子１２８のいずれか一方から、各抵抗状態を読み出すために検知される電流は、第１の相変化素子１２６および第２の相変化素子１２８の他方の抵抗状態とは無関係である。別の実施形態では、図２Ａ〜図２Ｃに示されているような、ビット線に印加される特定の電圧、および、図３Ａ〜図３Ｄに示されているような、印加される電圧に応じて検知される特定の電流は、用いられる特定のメモリアレイ構成要素および周辺回路に基づいて異なる。検知される特定の電流値はまた、選択されるメモリ素子のプログラム状態に依存している。本発明の実施形態は、シングルビットメモリ素子とマルチビットメモリ素子との両方に適用される。
図４は、相変化メモリアレイ１１０ａの一実施形態を示す概略図である。一実施形態では、メモリアレイ１１０は、相変化メモリアレイ１１０ａと同様である。メモリアレイ１１０ａは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ〜１２２ｂ、バイポーラトランジスタ１２４ａ〜１２４ｆ、第１の相変化素子１２６ａ〜１２６ｆ、および第２の相変化素子１２８ａ〜１２８ｆを有している。各ビット線１２０は、複数の第１の相変化素子１２６および複数の第２の相変化素子１２８に電気的に結合されている。各バイポーラトランジスタ１２４は、第１の相変化素子１２６、第２の相変化素子１２８、およびワード線１２２に電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ａの一辺に電気的に結合されている。第１の相変化素子１２６ａの他辺は、バイポーラトランジスタ１２４ａのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ａのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ａのコレクタは、第２の相変化素子１２８ａの一辺に電気的に結合されている。第２の相変化素子１２８ａの他辺は、ビット線１２０ｂに電気的に結合されている。
ビット線１２０ｂは、第１の相変化素子１２６ｂの一辺に電気的に結合されている。第１の相変化素子１２６ｂの他辺は、バイポーラトランジスタ１２４ｂのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｂのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ｂのコレクタは、第２の相変化素子１２８ｂの一辺に電気的に結合されている。第２の相変化素子１２８ｂの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｃは、第１の相変化素子１２６ｃの一辺に電気的に結合されている。第１の相変化素子１２６ｃの他辺は、バイポーラトランジスタ１２４ｃのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｃのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ｃのコレクタは、第２の相変化素子１２８ｃの一辺に電気的に結合されている。第２の相変化素子１２８ｃの他辺は、ビット線１２０ｄに電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ｄの一辺に電気的に結合されている。第１の相変化素子１２６ｄの他辺は、バイポーラトランジスタ１２４ｄのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｄのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｄのコレクタは、第２の相変化素子１２８ｄの一辺に電気的に結合されている。第２の相変化素子１２８ｄの他辺は、ビット線１２０ｂに電気的に結合されている。
ビット線１２０ｂは、第１の相変化素子１２６ｅの一辺に電気的に結合されている。第１の相変化素子１２６ｅの他辺は、バイポーラトランジスタ１２４ｅのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｅのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｅのコレクタは、第２の相変化素子１２８ｅの一辺に電気的に結合されている。第２の相変化素子１２８ｅの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｃは、第１の相変化素子１２６ｆの一辺に電気的に結合されている。第１の相変化素子１２６ｆの他辺は、バイポーラトランジスタ１２４ｆのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｆのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｆのコレクタは、第２の相変化素子１２８ｆの一辺に電気的に結合されている。第２の相変化素子１２８ｆの他辺は、ビット線１２０ｄに電気的に結合されている。
別の実施形態では、各第１の相変化素子１２６は、バイポーラトランジスタ１２４のコレクタに電気的に結合されており、各第２の相変化素子１２８は、バイポーラトランジスタ１２４のエミッタに電気的に結合されている。バイポーラトランジスタ１２４は、図示されている実施形態ではｎｐｎトランジスタであるが、別の実施形態ではｐｎｐトランジスタである。
本実施形態では、各バイポーラトランジスタ１２４は、図１のメモリアレイ部１１２に照らして説明および図示した、１つの第１の相変化素子１２６および１つの第２の相変化素子１２８にアクセスするために用いられる。相変化メモリアレイ１１０ａは、メモリアレイ１１０と同様に動作する。
図５Ａは、図４に照らして説明および図示した相変化メモリアレイ１１０ａの一実施形態２００ａを示す簡略断面図である。実施形態２００ａは、ビット線１２０ａ〜１２０ｅ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｅ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｅ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁（分離）領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタであり、隣接するバイポーラトランジスタ１２４と共通のベース領域２０８を共有している。
ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａおよび第２の相変化素子１２８を有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第１の相変化素子１２６ｂおよび第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ａを介して、ベース領域２０８ａに電気的に結合されている。コレクタ／エミッタ領域２０６ａ，２０６ｂおよびベース領域２０８ａは、バイポーラトランジスタ１２４ａを形成している。
ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第１の相変化素子１２６ｃおよび第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。コレクタ／エミッタ領域２０６ｂ，２０６ｃおよびベース領域２０８ａは、バイポーラトランジスタ１２４ｂを形成している。
ビット線１２０ｄは、コンタクトおよび相変化素子２０２ｄに電気的に結合されている。コンタクトおよび相変化素子２０２ｄは、第２の相変化素子１２８ｃおよび第１の相変化素子１２６を有している。コンタクトおよび相変化素子２０２ｄは、コレクタ／エミッタ領域２０６ｄに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ｂを介して、ベース領域２０８ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ｃ，２０６ｄおよびベース領域２０８ｂは、バイポーラトランジスタ１２４ｃを形成している。
ビット線１２０ｅは、コンタクトおよび相変化素子２０２ｅに電気的に結合されている。コンタクトおよび相変化素子２０２ｅは、第１の相変化素子１２６および第２の相変化素子１２８を有している。コンタクトおよび相変化素子２０２ｅは、コレクタ／エミッタ領域２０６ｅに電気的に結合されている。コレクタ／エミッタ領域２０６ｄ，２０６ｅ、およびベース領域２０８ｂは、バイポーラトランジスタ１２４ｄを形成している。
ビット線１２０ａ〜１２０ｅは、ワード線１２２ａ上に形成されている。コレクタ／エミッタ領域２０６ｂは、ベース領域２０８ａの真上に形成されており、且つベース領域２０８ａに囲まれている。コレクタ／エミッタ領域２０６ｄは、ベース領域２０８ｂの真上に形成されており、且つベース領域２０８ｂに囲まれている。コレクタ／エミッタ領域２０６ａは、ベース領域２０８ａに隣接して形成されている。コレクタ／エミッタ領域２０６ｃは、ベース領域２０８ａおよびベース領域２０８ｂに隣接し、かつベース領域２０８ａとベース領域２０８ｂとの間に形成されている。コレクタ／エミッタ領域２０６ｅは、ベース領域２０８ｂに隣接して形成されている。本実施形態では、シリコン・オン・インシュレータ（silicon on insulator; SOI）形成技術が用いられている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ，２０６ｃ，２０６ｅ同士を互いに絶縁し、かつコレクタ／エミッタ領域２０６ａ，２０６ｃ，２０６ｅを基板２１２から分離している。絶縁領域２１０はまた、ベース領域２０８ａおよび２０８ｂ同士を互いに分離し、かつベース領域２０８ａおよび２０８ｂを基板２１２から分離している。
図５Ｂは、図４に照らして説明および図示した相変化メモリアレイ１１０ａの別の実施形態２００ｂの簡略断面図を示している。実施形態２００ｂは、ビット線１２０ａ〜１２０ｃ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｃ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｃ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタである。
ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａおよび第２の相変化素子１２８を有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ａを介してベース領域２０８ａに電気的に結合されている。ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第１の相変化素子１２６ｂおよび第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ａ，２０６ｂおよびベース領域２０８ａは、バイポーラトランジスタ１２４ａを形成している。
ワード線１２２ａは、ワード線コンタクト２０４ｂを介してベース領域２０８ｂに電気的に結合されている。ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第１の相変化素子１２６ｃおよび第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。コレクタ／エミッタ領域２０６ｂ，２０６ｃおよびベース領域２０８ｂは、バイポーラトランジスタ１２４ｂを形成している。
ビット線１２０ａ〜１２０ｃは、ワード線１２２ａ上に形成されている。各コレクタ／エミッタ領域２０６は、２つのベース領域２０８に隣接して、これらベース領域２０８間に形成されている。例えば、コレクタ／エミッタ領域２０６ｂは、ベース領域２０８ａおよびベース領域２０８ｂに隣接して、ベース領域２０８ａとベース領域２０８ｂとの間に形成されている。本実施形態では、ＳＯＩ形成技術が用いられている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ〜２０６ｃ同士を互いに絶縁し、かつコレクタ／エミッタ領域２０６ａ〜２０６ｃを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａおよび２０８ｂ同士を互いに絶縁し、かつベース領域２０８ａおよび２０８ｂを基板２１２から絶縁している。
図５Ｃは、図４に照らして説明および図示した相変化メモリアレイ１１０ａの別の実施形態２００ｃの簡略断面図を示している。実施形態２００ｃは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｅ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｄ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｅ、絶縁領域２１０、誘電体材料２１４、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタである。
ワード線１２２ａは、ワード線コンタクト２０４ａを介してベース領域２０８ａに電気的に結合されている。ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａおよび第２の相変化素子１２８を有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ｂを介してベース領域２０８ｂに電気的に結合されている。ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第１の相変化素子１２６ｂおよび第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ａ，２０６ｂおよびベース領域２０８ｂは、バイポーラトランジスタ１２４ａを形成している。
ワード線１２２ａは、ワード線コンタクト２０４ｃを介してベース領域２０８ｃに電気的に結合されている。ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第１の相変化素子１２６ｃおよび第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。コレクタ／エミッタ領域２０６ｂ，２０６ｃおよびベース領域２０８ｃは、バイポーラトランジスタ１２４ｂを形成している。
ワード線１２２ａは、ワード線コンタクト２０４ｄを介してベース領域２０８ｄに電気的に結合されている。ビット線１２０ｄは、コンタクトおよび相変化素子２０２ｄに電気的に結合されている。コンタクトおよび相変化素子２０２ｄは、第２の相変化素子１２８ｃおよび第１の相変化素子１２６を有している。コンタクトおよび相変化素子２０２ｄは、コレクタ／エミッタ領域２０６ｄに電気的に結合されている。コレクタ／エミッタ領域２０６ｃ，２０６ｄおよびベース領域２０８ｄは、バイポーラトランジスタ１２４ｃを形成している。ワード線１２２ａは、ワード線コンタクト２０４ｅを介してベース領域２０８ｅに電気的に結合されている。
ビット線１２０ａ〜１２０ｄは、ワード線１２２ａの下に形成されている。各ビット線１２０ａ〜１２０ｄ、各コンタクト、および相変化素子２０２ａ〜２０２ｄは、側方が誘電体材料２１４によって囲まれており、これによってワード線コンタクト２０４ａ〜２０４ｅから絶縁されている。各コレクタ／エミッタ領域２０６は、２つのベース領域２０８に隣接して、これら２つのベース領域２０８間に形成されている。例えば、コレクタ／エミッタ領域２０６ｂは、ベース領域２０８ｂおよびベース領域２０８ｃに隣接して、これらベース領域２０８ｂとベース領域２０８ｃとの間に形成されている。本実施形態では、ＳＯＩ形成技術が用いられている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ〜２０６ｄ同士を互いに絶縁し、かつこれらコレクタ／エミッタ領域２０６ａ〜２０６ｄを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａ〜２０８ｅ同士を互いに絶縁し、かつこれらベース領域２０８ａ〜２０８ｅを基板２１２から絶縁している。
図５Ｄは、図４に照らして説明および図示した相変化メモリアレイ１１０ａの別の実施形態２００ｄを示す簡略断面図である。実施形態２００ｄは、ｎｐｎトランジスタがｐｎｐトランジスタと置き換えられている点を除いては、図５Ｃに照らして説明および図示した実施形態２００ｃと同様である。コレクタ／エミッタ領域２０６ａ〜２０６ｄはｐ型であり、ベース領域２０８ａ〜２０８ｅはｎ型である。
図６は、相変化メモリアレイ１１０ｂの別の実施形態を示す概略図である。一実施形態では、メモリアレイ１１０はメモリアレイ１１０ｂと同様である。メモリアレイ１１０ｂは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ〜１２２ｂ、バイポーラトランジスタ１２４ａ〜１２４ｄ、第１の相変化素子１２６ａ〜１２６ｄ、および第２の相変化素子１２８ａ〜１２８ｄを有している。各ビット線１２０は、複数の相変化素子１２６または１２８に電気的に結合されている。各バイポーラトランジスタ１２４は、第１の相変化素子１２６、第２の相変化素子１２８、およびワード線１２２に電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ａの一辺に電気的に結合されている。第１の相変化素子１２６ａの他辺は、バイポーラトランジスタ１２４ａのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ａのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ａのコレクタは、第２の相変化素子１２８ａの一辺に電気的に結合されている。第２の相変化素子１２８ａの他辺は、ビット線１２０ｂに電気的に結合されている。
ビット線１２０ｃは、第１の相変化素子１２６ｂの一辺に電気的に結合されている。第１の相変化素子１２６ｂの他辺は、バイポーラトランジスタ１２４ｂのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｂのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ｂのコレクタは、第２の相変化素子１２８ｂの一辺に電気的に結合されている。第２の相変化素子１２８ｂの他辺は、ビット線１２０ｄに電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ｃの一辺に電気的に結合されている。第１の相変化素子１２６ｃの他辺は、バイポーラトランジスタ１２４ｃのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｃのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｃのコレクタは、第２の相変化素子１２８ｃの一辺に電気的に結合されている。第２の相変化素子１２８ｃの他辺は、ビット線１２０ｂに電気的に結合されている。
ビット線１２０ｃは、第１の相変化素子１２６ｄの一辺に電気的に結合されている。第１の相変化素子１２６ｄの他辺は、バイポーラトランジスタ１２４ｄのエミッタに電気的に結合されている。バイポーラトランジスタ１２４ｄのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｄのコレクタは、第２の相変化素子１２８ｄの一辺に電気的に結合されている。第２の相変化素子１２８ｄの他辺は、ビット線１２０ｄに電気的に結合されている。
別の実施形態では、各第１の相変化素子１２６は、バイポーラトランジスタ１２４のコレクタに電気的に結合されており、各第２の相変化素子１２８は、バイポーラトランジスタ１２４のエミッタに電気的に結合されている。バイポーラトランジスタ１２４は、図示されている実施形態ではｎｐｎトランジスタであるが、別の実施形態ではｐｎｐトランジスタである。
本実施形態では、各バイポーラトランジスタ１２４は、図１のメモリアレイ部１１２に照らして説明および図示した、１つの第１の相変化素子１２６および１つの第２の相変化素子１２８にアクセスするために用いられる。相変化メモリアレイ１１０ｂは、メモリアレイ１１０と同様に動作する。
図７Ａは、図６に照らして説明および図示した相変化メモリアレイ１１０ｂの一実施形態２２０ａを示す簡略断面図である。実施形態２２０ａは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｄ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタである。
ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａを有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ａを介してベース領域２０８ａに電気的に結合されている。ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ａ，２０６ｂおよびベース領域２０８ａは、トランジスタ１２４ａを形成している。
ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第１の相変化素子１２６ｂを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ｂを介してベース領域２０８ｂに電気的に結合されている。ビット線１２０ｄは、コンタクトおよび相変化素子２０２ｄに電気的に結合されている。コンタクトおよび相変化素子２０２ｄは、第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｄは、コレクタ／エミッタ領域２０６ｄに電気的に結合されている。コレクタ／エミッタ領域２０６ｃ，２０６ｄおよびベース領域２０８ｂは、トランジスタ１２４ｂを形成している。
ビット線１２０ａ〜１２０ｄは、ワード線１２２ａ上に形成されている。各ベース領域２０８は、２つのコレクタ／エミッタ領域２０６に隣接して、これら２つのコレクタ／エミッタ領域２０６間に形成されている。例えば、ベース領域２０８ａは、コレクタ／エミッタ領域２０６ａおよびコレクタ／エミッタ領域２０６ｂに隣接して、これらコレクタ／エミッタ領域２０６ａとコレクタ／エミッタ領域２０６ｂとの間に形成されている。本実施形態では、ＳＯＩ形成技術およびシャロートレンチ分離（shallow trench isolation; STI）が用いられている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ〜２０６ｃ同士を互いに絶縁し、且つこれらコレクタ／エミッタ領域２０６ａ〜２０６ｃを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａおよび２０８ｂ同士を互いに絶縁し、且つこれらベース領域２０８ａおよび２０８ｂを基板２１２から絶縁している。
図７Ｂは、図６に照らして説明および図示した相変化メモリアレイ１１０ｂの別の実施形態２２０ｂを示す簡略断面図である。実施形態２２０ｂは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｄ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタである。ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、コレクタ／エミッタ領域２０６ａ〜２０６ｄ、およびベース領域２０８ａ〜２０８ｂは、図７Ａに照らして説明および図示したように、電気的に結合されている。
ビット線１２０ａ〜１２０ｄは、ワード線１２２ａ上に形成されている。コレクタ／エミッタ領域２０６ａは、ベース領域２０８ａの真上に形成されており、且つベース領域２０８ａに囲まれている。ベース領域２０８ａは、コレクタ／エミッタ領域２０６ｂの真上に形成されており、且つコレクタ／エミッタ領域２０６ｂに囲まれている。コレクタ／エミッタ領域２０６ｃは、ベース領域２０８ｂの真上に形成されており、且つベース領域２０８ｂに囲まれている。ベース領域２０８ｂは、コレクタ／エミッタ領域２０６ｄの真上に形成されており、且つコレクタ／エミッタ領域２０６ｄに囲まれている。本実施形態では、接合分離が用いられている。基板２１２は、コレクタ／エミッタ領域２０６ｂをコレクタ／エミッタ領域２０６ｄから絶縁している。
図７Ｃは、図６に照らして説明および図示した相変化メモリアレイ１１０ｂの別の実施形態２２０ｃを示す簡略断面図である。実施形態２２０ｃは、ｎｐｎトランジスタがｐｎｐトランジスタに置き換えられている点を除いては、図７Ｂに照らして説明および図示した実施形態２２０ｂと同様である。コレクタ／エミッタ領域２０６ａ〜２０６ｄはｐ型であり、ベース領域２０８ａおよび２０８ｂはｎ型である。コレクタ／エミッタ領域２０６ｂは、ｎ型領域２２２ａの真上に形成されており、且つｎ型領域２２２ａに囲まれている。コレクタ／エミッタ領域２０６ｄは、ｎ型領域２２２ｂの真上に形成されており、且つｎ型領域２２２ｂに囲まれている。領域２２２ａおよび２２２ｂは、コレクタ／エミッタ領域２０６ｂおよび２０６ｄを基板２１２から絶縁している。
図７Ｄは、図６に照らして説明および図示した相変化メモリアレイ１１０ｂの別の実施形態２２０ｄを示す簡略断面図である。実施形態２２０ｄは、ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｄ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタである。ビット線１２０ａ〜１２０ｄ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｄ、コレクタ／エミッタ領域２０６ａ〜２０６ｄ、およびベース領域２０８ａ〜２０８ｂは、図７Ａに照らして説明および図示したように、電気的に結合されている。
ビット線１２０ａ〜１２０ｄは、ワード線１２２ａ上に形成されている。本実施形態では、ＳＯＩ形成技術およびＳＴＩが用いられている。コレクタ／エミッタ領域２０６ａは、ベース領域２０８ａの真上に形成されており、且つ一辺においてベース領域２０８ａに囲まれ、他辺において絶縁領域２１０に囲まれている。ベース領域２０８ａは、一辺においてコレクタ／エミッタ領域２０６ｂに隣接しており、他方において絶縁領域２１０に隣接している。コレクタ／エミッタ領域２０６ｃは、ベース領域２０８ｂの真上に形成されており、且つ一辺においてベース領域２０８ｂに囲まれ、他辺において絶縁領域２１０に囲まれている。ベース領域２０８ｂは、一辺においてコレクタ／エミッタ領域２０６ｄに隣接しており、他辺において絶縁領域２１０に隣接している。コレクタ／エミッタ領域２０６ｂは、ベース領域２０８ａおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ａと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｄは、ベース領域２０８ｂおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ｂと絶縁領域２１０との間に形成されている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ〜２０６ｄを互いに絶縁しており、且つこれらコレクタ／エミッタ領域２０６ａ〜２０６ｄを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａと２０８ｂとを互いに絶縁しており、且つこれらベース領域２０８ａおよび２０８ｂを基板２１２から絶縁している。
図８は、相変化メモリアレイ１１０ｃの別の実施形態を示す概略図である。一実施形態では、メモリアレイ１１０はメモリアレイ１１０ｃと同様である。メモリアレイ１１０ｃは、ビット線１２０ａ〜１２０ｆ、ワード線１２２ａ〜１２２ｂ、バイポーラトランジスタ１２４ａ〜１２４ｄ、第１の相変化素子１２６ａ〜１２６ｈ、および第２の相変化素子１２８ａ〜１２８ｄを有している。各ビット線１２０は、複数の相変化素子１２６または１２８に電気的に結合されている。各バイポーラトランジスタ１２４は、第１の相変化素子１２６、第２の相変化素子１２８、およびワード線１２２に電気的に結合されている。各バイポーラトランジスタ１２４は、３つの相変化素子に個々にアクセスするために、共用ベースおよび共用エミッタを有している。
ビット線１２０ａは、第１の相変化素子１２６ａの一辺に電気的に結合されている。ビット線１２０ｂは、第１の相変化素子１２６ｂの一辺に電気的に結合されている。第１の相変化素子１２６ａの他辺および第２の相変化素子１２６ｂの他辺は、バイポーラトランジスタ１２４ａの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ａのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ａのコレクタは、第２の相変化素子１２８ａの一辺に電気的に結合されている。第２の相変化素子１２８ａの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｄは、第１の相変化素子１２６ｃの一辺に電気的に結合されている。ビット線１２０ｅは、第１の相変化素子１２６ｄの一辺に電気的に結合されている。第１の相変化素子１２６ｃの他辺および第１の相変化素子１２６ｄの他辺は、バイポーラトランジスタ１２４ｂの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｂのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ｂのコレクタは、第２の相変化素子１２８ｂの一辺に電気的に結合されている。第２の相変化素子１２８ｂの他辺は、ビット線１２０ｆに電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ｅの一辺に電気的に結合されている。ビット線１２０ｂは、第１の相変化素子１２６ｆの一辺に電気的に結合されている。第１の相変化素子１２６ｅの他辺および第１の相変化素子１２６ｆの他辺は、バイポーラトランジスタ１２４ｃの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｃのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｃのコレクタは、第２の相変化素子１２８ｃの一辺に電気的に結合されている。第２の相変化素子１２８ｃの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｄは、第１の相変化素子１２６ｇの一辺に電気的に結合されている。ビット線１２０ｅは、第１の相変化素子１２６ｈの一辺に電気的に結合されている。第１の相変化素子１２６ｇの他辺および第１の相変化素子１２６ｈの他辺は、バイポーラトランジスタ１２４ｄの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｄのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｄのコレクタは、第２の相変化素子１２８ｄの一辺に電気的に結合されている。第２の相変化素子１２８ｄの他辺は、ビット線１２０ｆに電気的に結合されている。
別の実施形態では、各第１の相変化素子１２６は、バイポーラトランジスタ１２４の共用コレクタに電気的に結合されており、各第２の相変化素子１２８は、バイポーラトランジスタ１２４のエミッタに電気的に結合されている。バイポーラトランジスタ１２４は、図示されている実施形態ではｎｐｎトランジスタであるが、別の実施形態ではｐｎｐトランジスタである。
本実施形態では、各共用バイポーラトランジスタ１２４は、２つの第１の相変化素子１２６および１つの第２の相変化素子１２８にアクセスするために用いられる。各相変化素子は、図１のメモリアレイ部１１２に照らして説明および図示したようにアクセスされる。相変化メモリアレイ１１０ｃは、メモリアレイ１１０と同様に動作する。
図９は、図８に照らして説明および図示した相変化メモリアレイ１１０ｃの一実施形態２４０を示す簡略断面図である。実施形態２４０は、ビット線１２０ａ〜１２０ｆ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｆ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｆ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタであり、共通のベース領域２０８を共用している。
ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａを有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ａを介してベース領域２０８ａに電気的に結合されている。コレクタ／エミッタ領域２０６ａ，２０６ｃおよびベース領域２０８ａは、バイポーラトランジスタ１２４ａを形成している。
ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第１の相変化素子１２６ｂを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ｂ，２０６ｃおよびベース領域２０８ａは、バイポーラトランジスタ１２４ａを形成している。
ビット線１２０ｄは、コンタクトおよび相変化素子２０２ｄに電気的に結合されている。コンタクトおよび相変化素子２０２ｄは、第１の相変化素子１２６ｃを有している。コンタクトおよび相変化素子２０２ｄは、コレクタ／エミッタ領域２０６ｄに電気的に結合されている。ビット線１２０ｆは、コンタクトおよび相変化素子２０２ｆに電気的に結合されている。コンタクトおよび相変化素子２０２ｆは、第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｆは、コレクタ／エミッタ領域２０６ｆに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ｂを介してベース領域２０８ｂに電気的に結合されている。コレクタ／エミッタ領域２０６ｄ，２０６ｆおよびベース領域２０８ｂは、バイポーラトランジスタ１２４ｂを形成している。
ビット線１２０ｅは、コンタクトおよび相変化素子２０２ｅに電気的に結合されている。コンタクトおよび相変化素子２０２ｅは、第１の相変化素子１２６ｄを有している。コンタクトおよび相変化素子２０２ｅは、コレクタ／エミッタ領域２０６ｅに電気的に結合されている。コレクタ／エミッタ領域２０６ｅ，２０６ｆおよびベース領域２０８ｂは、バイポーラトランジスタ１２４ｂを形成している。
ビット線１２０ａ〜１２０ｆは、ワード線１２２ａ上に形成されている。本実施形態では、ＳＯＩ形成技術およびＳＴＩが用いられている。コレクタ／エミッタ領域２０６ｃは、ベース領域２０８ａの真上に形成されており、且つベース領域２０８ａに囲まれている。コレクタ／エミッタ領域２０６ａは、ベース領域２０８ａおよび絶縁領域２１０に隣接し、且つこれらベース領域２０８ａと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｂは、ベース領域２０８ａおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ａと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｆは、ベース領域２０８ｂの真上に形成されており、且つこのベース領域２０８ｂに囲まれている。コレクタ／エミッタ領域２０６ｄは、ベース領域２０８ｂおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ｂと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｅは、ベース領域２０８ｂおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ｂと絶縁領域２１０との間に形成されている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ，２０６ｂ，２０６ｄ，２０６ｅ同士を互いに絶縁しており、且つこれらコレクタ／エミッタ領域２０６ａ，２０６ｂ，２０６ｄ，２０６ｅを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａおよび２０８ｂ同士を互いに絶縁しており、且つこれらベース領域２０８ａおよび２０８ｂを基板２１２から絶縁している。
図１０は、相変化メモリアレイ１１０ｄの別の実施形態を示す概略図である。一実施形態では、メモリアレイ１１０はメモリアレイ１１０ｄと同様である。メモリアレイ１１０ｄは、ビット線１２０ａ〜１２０ｈ、ワード線１２２ａ〜１２２ｂ、バイポーラトランジスタ１２４ａ〜１２４ｄ、第１の相変化素子１２６ａ〜１２６ｈ、および第２の相変化素子１２８ａ〜１２８ｈを有している。各ビット線１２０は、複数の相変化素子１２６または１２８に電気的に結合されている。各バイポーラトランジスタ１２４は、第１の相変化素子１２６、第２の相変化素子１２８、およびワード線１２２に電気的に結合されている。各バイポーラトランジスタ１２４は、４つの相変化素子に個々にアクセスするために、共用ベース、共用エミッタ、および共用コレクタを有している。
ビット線１２０ａは、第１の相変化素子１２６ａの一辺に電気的に結合されている。ビット線１２０ｂは、第１の相変化素子１２６ｂの一辺に電気的に結合されている。第１の相変化素子１２６ａの他辺および第１の相変化素子１２６ｂの他辺は、バイポーラトランジスタ１２４ａの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ａのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ａの共用コレクタは、第２の相変化素子１２８ａの一辺および第２の相変化素子１２８ｂの一辺に電気的に結合されている。第２の相変化素子１２８ａの他辺は、ビット線１２０ｄに電気的に結合されている。第２の相変化素子１２８ｂの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｅは、第１の相変化素子１２６ｃの一辺に電気的に結合されている。ビット線１２０ｆは、第１の相変化素子１２６ｄの一辺に電気的に結合されている。第１の相変化素子１２６ｃの他辺および第１の相変化素子１２６ｄの他辺は、バイポーラトランジスタ１２４ｂの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｂのベースは、ワード線１２２ａに電気的に結合されている。バイポーラトランジスタ１２４ｂの共用コレクタは、第２の相変化素子１２８ｃの一辺および第２の相変化素子１２８ｄの一辺に電気的に結合されている。第２の相変化素子１２８ｃの他辺は、ビット線１２０ｈに電気的に結合されている。第２の相変化素子１２８ｄの他辺は、ビット線１２０ｇに電気的に結合されている。
ビット線１２０ａは、第１の相変化素子１２６ｅの一辺に電気的に結合されている。ビット線１２０ｂは、第１の相変化素子１２６ｆの一辺に電気的に結合されている。第１の相変化素子１２６ｅの他辺および第１の相変化素子１２６ｆの他辺は、バイポーラトランジスタ１２４ｃの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｃのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｃの共用コレクタは、第２の相変化素子１２８ｅの一辺および第２の相変化素子１２８ｆの一辺に電気的に結合されている。第２の相変化素子１２８ｅの他辺は、ビット線１２０ｄに電気的に結合されている。第２の相変化素子１２８ｆの他辺は、ビット線１２０ｃに電気的に結合されている。
ビット線１２０ｅは、第１の相変化素子１２６ｇの一辺に電気的に結合されている。ビット線１２０ｆは、第１の相変化素子１２６ｈの一辺に電気的に結合されている。第１の相変化素子１２６ｇの他辺および第１の相変化素子１２６ｈの他辺は、バイポーラトランジスタ１２４ｄの共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４ｄのベースは、ワード線１２２ｂに電気的に結合されている。バイポーラトランジスタ１２４ｄの共用コレクタは、第２の相変化素子１２８ｇの一辺および第２の相変化素子１２８ｈの一辺に電気的に結合されている。第２の相変化素子１２８ｇの他辺は、ビット線１２０ｈに電気的に結合されている。第２の相変化素子１２８ｈの他辺は、ビット線１２０ｇに電気的に結合されている。
別の実施形態では、各第１の相変化素子１２６は、バイポーラトランジスタ１２４の共用コレクタおよび各第２の相変化素子１２８に電気的に結合されおり、バイポーラトランジスタ１２４の共用エミッタに電気的に結合されている。バイポーラトランジスタ１２４は、図示されている実施形態ではｎｐｎトランジスタであるが、別の実施形態ではｐｎｐトランジスタである。
本実施形態では、各共用バイポーラトランジスタ１２４は、２つの第１の相変化素子１２６および２つの第２の相変化素子１２８にアクセスするために用いられる。各相変化素子は、図１のメモリアレイ部１１２に照らして説明および図示したようにアクセスされる。相変化メモリアレイ１１０ｄは、メモリアレイ１１０と同様に動作する。
図１１Ａは、図１０に照らして説明および図示した相変化メモリアレイ１１０ｄの一実施形態２６０ａを示す簡略断面図である。実施形態２６０ａは、ビット線１２０ａ〜１２０ｈ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｈ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｈ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。本実施形態では、各バイポーラトランジスタ１２４はｎｐｎトランジスタであり、共通のベース領域２０８を共用している。
ビット線１２０ａは、コンタクトおよび相変化素子２０２ａに電気的に結合されている。コンタクトおよび相変化素子２０２ａは、第１の相変化素子１２６ａを有している。コンタクトおよび相変化素子２０２ａは、コレクタ／エミッタ領域２０６ａに電気的に結合されている。ビット線１２０ｄは、コンタクトおよび相変化素子２０２ｄに電気的に結合されている。コンタクトおよび相変化素子２０２ｄは、第２の相変化素子１２８ａを有している。コンタクトおよび相変化素子２０２ｄは、コレクタ／エミッタ領域２０６ｄに電気的に結合されている。ビット線１２０ｂは、コンタクトおよび相変化素子２０２ｂに電気的に結合されている。コンタクトおよび相変化素子２０２ｂは、第１の相変化素子１２６ｂを有している。コンタクトおよび相変化素子２０２ｂは、コレクタ／エミッタ領域２０６ｂに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ａを介してベース領域２０８ａに電気的に結合されている。ビット線１２０ｃは、コンタクトおよび相変化素子２０２ｃに電気的に結合されている。コンタクトおよび相変化素子２０２ｃは、第２の相変化素子１２８ｂを有している。コンタクトおよび相変化素子２０２ｃは、コレクタ／エミッタ領域２０６ｃに電気的に結合されている。コレクタ／エミッタ領域２０６ａ、２０６ｄ、およびベース領域２０８ａは、バイポーラトランジスタ１２４ａを形成している。コレクタ／エミッタ領域２０６ｂ、２０６ｃ、およびベース領域２０８は、バイポーラトランジスタ１２４ａを形成している。
ビット線１２０ｅは、コンタクトおよび相変化素子２０２ｅに電気的に結合されている。コンタクトおよび相変化素子２０２ｅは、第１の相変化素子１２６ｃを有している。コンタクトおよび相変化素子２０２ｅは、コレクタ／エミッタ領域２０６ｅに電気的に結合されている。ビット線１２０ｈは、コンタクトおよび相変化素子２０２ｈに電気的に結合されている。コンタクトおよび相変化素子２０２ｈは、第２の相変化素子１２８ｃを有している。コンタクトおよび相変化素子２０２ｈは、コレクタ／エミッタ領域２０６ｈに電気的に結合されている。ビット線１２０ｆは、コンタクトおよび相変化素子２０２ｆに電気的に結合されている。コンタクトおよび相変化素子２０２ｆは、第１の相変化素子１２６ｄを有している。コンタクトおよび相変化素子２０２ｆは、コレクタ／エミッタ領域２０６ｆに電気的に結合されている。ワード線１２２ａは、ワード線コンタクト２０４ｂを介してベース領域２０８ｂに電気的に結合されている。ビット線１２０ｇは、コンタクトおよび相変化素子２０２ｇに電気的に結合されている。コンタクトおよび相変化素子２０２ｇは、第２の相変化素子１２８ｄを有している。コンタクトおよび相変化素子２０２ｇは、コレクタ／エミッタ領域２０６ｇに電気的に結合されている。コレクタ／エミッタ領域２０６ｅ、２０６ｈ、およびベース領域２０８ｂは、バイポーラトランジスタ１２４ｂを形成している。コレクタ／エミッタ領域２０６ｆ、２０６ｇ、およびベース領域２０８ｂは、バイポーラトランジスタ１２４ｂを形成している。
ビット線１２０ａ〜１２０ｈは、ワード線１２２ａ上に形成されている。本実施形態では、ＳＯＩ形成技術およびＳＴＩが用いられている。コレクタ／エミッタ領域２０６ｂは、絶縁領域２１０によってコレクタ／エミッタ領域２０６ｄから絶縁されている。コレクタ／エミッタ領域２０６ｂおよび２０６ｄは、ベース領域２０８ａの真上に形成されており、且つこのベース領域２０８ａに囲まれている。コレクタ／エミッタ領域２０６ａは、ベース領域２０８ａおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ａと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｃは、ベース領域２０８ａおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ａと絶縁領域２１０との間に形成されている。
コレクタ／エミッタ領域２０６ｆは、絶縁領域２１０によってコレクタ／エミッタ領域２０６ｈから絶縁されている。コレクタ／エミッタ領域２０６ｆおよび２０６ｈは、ベース領域２０８ｂの真上に形成されており、且つこのベース領域２０８ｂに囲まれている。コレクタ／エミッタ領域２０６ｅは、ベース領域２０８ｂおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ｂと絶縁領域２１０との間に形成されている。コレクタ／エミッタ領域２０６ｇは、ベース領域２０８ｂおよび絶縁領域２１０に隣接しており、且つこれらベース領域２０８ｂと絶縁領域２１０との間に形成されている。絶縁領域２１０は、コレクタ／エミッタ領域２０６ａ、２０６ｃ、２０６ｅ、および２０６ｇ同士を互いに絶縁しており、且つこれらコレクタ／エミッタ領域２０６ａ、２０６ｃ、２０６ｅ、および２０６ｇを基板２１２から絶縁している。絶縁領域２１０はまた、ベース領域２０８ａおよび２０８ｂ同士を互いに絶縁しており、且つこれらベース領域２０８ａおよび２０８ｂを基板２１２から絶縁している。
図１１Ｂは、図１０に照らして説明および図示した相変化メモリアレイ１１０ｄの別の実施形態２６０ｂを示す簡略断面図である。実施形態２６０ｂは、ビット線１２０ａ〜１２０ｈ、ワード線１２２ａ、ワード線コンタクト２０４ａ〜２０４ｂ、コンタクトおよび相変化素子２０２ａ〜２０２ｈ、バイポーラトランジスタ１２４のｎ型コレクタ／エミッタ領域２０６ａ〜２０６ｈ、バイポーラトランジスタ１２４のｐ型ベース領域２０８ａ〜２０８ｂ、絶縁領域２１０、およびｐ型基板２１２を有している。実施形態２６０ｂは、ワード線１２２ａが、ワード線コンタクト２０４ａおよびｐ型コンタクト領域２６２ａを介してベース領域２０８ａに電気的に結合されており、ワード線コンタクト２０４ｂおよびｐ型コンタクト領域２６２ｂを介してベース領域２０８ｂに電気的に結合されている点を除いて、図１１Ａに照らして説明および図示した実施形態２６０ａと同様である。コンタクト領域２６２ａは、コレクタ／エミッタ領域２０６ｂをコレクタ／エミッタ領域２０６ｄから絶縁している。コンタクト領域２６２ｂは、コレクタ／エミッタ領域２０６ｆをコレクタ／エミッタ領域２０６ｈから絶縁している。
本発明の実施形態は、２つの相変化素子にそれぞれアクセスするバイポーラトランジスタを用いた相変化メモリを提供する。ワード線およびビット線を介して各バイポーラトランジスタへのバイアス印加を制御することによって、別の相変化素子に影響を及ぼすことなく、各相変化素子を個々にプログラムおよび個々に読み出しすることができる。このようにして、相変化メモリの密度を高めることができる。本明細書において説明されている具体的な実施形態は、相変化メモリ素子の使用に実質的な焦点が当てられている。しかし本発明は、二元系酸化物抵抗メモリ素子などのユニポーラメモリ素子を含む、任意の適切なタイプの抵抗メモリ素子に適用することができる。
明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
メモリデバイスの一実施形態を示すブロック図である。 読み出し動作のためにメモリアレイの第１のビット線に印加される電圧信号の一実施形態を示すグラフである。 読み出し動作のためにメモリアレイの第２のビット線に印加される電圧信号の一実施形態を示すグラフである。 読み出し動作のためにメモリアレイの第３のビット線に印加される電圧信号の一実施形態を示すグラフである。 読み出し動作に基づく、２つの相変化素子からの読み出し信号の一実施形態を示すグラフである。 読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。 読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。 読み出し動作に基づく、２つの相変化素子からの読み出し信号の別の実施形態を示すグラフである。 相変化メモリアレイの一実施形態を示す概略図である。 図４に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。 図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 図４に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 相変化メモリアレイの別の実施形態を示す概略図である。 図６に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。 図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 図６に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。 相変化メモリアレイの別の実施形態を示す概略図である。 図８に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。 相変化メモリアレイの別の実施形態を示す概略図である。 図１０に示されている相変化メモリアレイの一実施形態を示す簡略断面図である。 図１０に示されている相変化メモリアレイの別の実施形態を示す簡略断面図である。

Claims (37)

  1. 第１のバイポーラトランジスタと、
    第１のビット線と、
    上記第１のバイポーラトランジスタのコレクタと上記第１のビット線との間に結合されている第１の抵抗メモリ素子と、
    第２のビット線と、
    上記第１のバイポーラトランジスタのエミッタと上記第２のビット線との間に結合されている第２の抵抗メモリ素子と、
    上記第１のバイポーラトランジスタのベースに結合されているワード線とを備えるメモリ。
  2. 上記第１の抵抗メモリ素子は、第１の相変化素子を有し、
    上記第２の抵抗メモリ素子は、第２の相変化素子を有する請求項１に記載のメモリ。
  3. 上記第１の抵抗メモリ素子は、第１のユニポーラメモリ素子を有し、
    上記第２の抵抗メモリ素子は、第２のユニポーラメモリ素子を有する請求項１に記載のメモリ。
  4. 上記メモリは、上記第１の抵抗メモリ素子に読み出し電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第１の抵抗メモリ素子の状態を読み出す読み出し回路をさらに備える請求項１に記載のメモリ。
  5. 上記メモリは、上記第２の抵抗メモリ素子に読み出し電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第２の抵抗メモリ素子の状態を読み出す読み出し回路をさらに備える請求項１に記載のメモリ。
  6. 上記メモリは、上記第１の抵抗メモリ素子に書き込み電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第１の抵抗メモリ素子をプログラムするプログラム回路をさらに備える請求項１に記載のメモリ。
  7. 上記メモリは、上記第２の抵抗メモリ素子に書き込み電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第２の抵抗メモリ素子をプログラムするプログラム回路をさらに備える請求項１に記載のメモリ。
  8. 上記メモリは、
    第２のバイポーラトランジスタと、
    上記第２のバイポーラトランジスタのコレクタと上記第２のビット線との間に結合されている第３の抵抗メモリ素子と、
    第３のビット線と、
    上記第２のバイポーラトランジスタのエミッタと上記第３のビット線との間に結合されている第４の抵抗メモリ素子と、
    上記第２のバイポーラトランジスタのベースに結合されているワード線とをさらに備える請求項１に記載のメモリ。
  9. 上記メモリは、
    上記第１のバイポーラトランジスタと、ベース、コレクタ、およびエミッタを共有する第２のバイポーラトランジスタと、
    第３のビット線と、
    上記第２のバイポーラトランジスタのコレクタと上記第３のビット線との間に結合されている第３の抵抗メモリ素子と、
    第４のビット線と、
    上記第２のバイポーラトランジスタのエミッタと上記第４のビット線との間に結合されている第４の抵抗メモリ素子とをさらに備える請求項１に記載のメモリ。
  10. 上記メモリは、
    上記第１のバイポーラトランジスタと、ベース、およびコレクタとエミッタとのいずれか１つを共有する第２のバイポーラトランジスタと、
    第３のビット線と、
    上記第２のバイポーラトランジスタの共有コレクタおよび共有エミッタのいずれか１つと上記第３のビット線との間に結合されている第３の抵抗メモリ素子とをさらに備える請求項１に記載のメモリ。
  11. 一列に配置されている複数のバイポーラトランジスタと、
    複数の第１のビット線と、
    それぞれが、１つの上記バイポーラトランジスタのコレクタと１つの上記第１のビット線との間に結合されている複数の第１の抵抗メモリ素子と、
    複数の第２のビット線と、
    それぞれが、１つの上記バイポーラトランジスタのエミッタと１つの上記第２のビット線との間に結合されている複数の第２の抵抗メモリ素子と、
    上記各トランジスタのベースに結合されているワード線とを備えるメモリ。
  12. 上記複数の第１の抵抗メモリ素子は、複数の第１の相変化素子を有し、
    上記複数の第２の抵抗メモリ素子は、複数の第２の相変化素子を有する請求項１１に記載のメモリ。
  13. 隣接する上記バイポーラトランジスタは、分離接続部を用いて互いに分離される請求項１１に記載のメモリ。
  14. 隣接する上記バイポーラトランジスタは、シャロートレンチ分離技術を用いて互いに分離される請求項１１に記載のメモリ。
  15. 隣接する上記バイポーラトランジスタは、シリコンオンインシュレータ技術を用いて互いに分離される請求項１１に記載のメモリ。
  16. 隣接する上記バイポーラトランジスタは、少なくとも２つの分離接続部、シャロートレンチ分離技術、もしくはシリコンオンインシュレータ技術を用いて互いに分離される請求項１１に記載のメモリ。
  17. 上記各バイポーラトランジスタのベース、コレクタ、およびエミッタは、水平となるように配置される請求項１１に記載のメモリ。
  18. 上記各バイポーラトランジスタのベース、コレクタ、およびエミッタは、垂直となるように配置される請求項１１に記載のメモリ。
  19. 上記各バイポーラトランジスタのベース、コレクタ、およびエミッタは、水平および垂直となるように配置される請求項１１に記載のメモリ。
  20. バイポーラトランジスタと、
    上記バイポーラトランジスタのコレクタと結合されている第１の抵抗メモリ素子と、
    上記バイポーラトランジスタのエミッタと結合されている第２の抵抗メモリ素子と、
    読み出し動作および書き込み動作のために、上記第１の抵抗メモリ素子と上記第２の抵抗メモリ素子とに個別にアクセスするアクセス手段とを備えるメモリ。
  21. 上記第１の抵抗メモリ素子は、第１の相変化素子を有し、
    上記第２の抵抗メモリ素子は、第２の相変化素子を有する請求項２０に記載のメモリ。
  22. 上記バイポーラトランジスタは、ｐｎｐトランジスタである請求項２０に記載のメモリ。
  23. 上記バイポーラトランジスタは、ｎｐｎトランジスタである請求項２０に記載のメモリ。
  24. 上記第１の抵抗メモリ素子は、マルチビット抵抗メモリ素子であり、
    上記第２の抵抗メモリ素子は、マルチビット抵抗メモリ素子である請求項２０に記載のメモリ。
  25. 第１のバイポーラトランジスタを設ける工程と、
    第１のビット線を設ける工程と、
    上記第１のバイポーラトランジスタのコレクタと上記第１のビット線との間に第１の抵抗メモリ素子を結合する工程と、
    第２のビット線を設ける工程と、
    上記第１のバイポーラトランジスタのエミッタと上記第２のビット線との間に第２の抵抗メモリ素子を結合する工程と、
    上記第１のバイポーラトランジスタのベースにワード線を結合する工程とを有するメモリ製造方法。
  26. 上記第１の抵抗メモリ素子を結合する工程は、第１の相変化素子を結合する工程を有し、
    上記第２の抵抗メモリ素子を結合する工程は、第２の相変化素子を結合する工程を有する請求項２５に記載のメモリ製造方法。
  27. 上記メモリ製造方法は、上記第１の抵抗メモリ素子に読み出し電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第１の抵抗メモリ素子の状態を読み出す読み出し回路を設ける工程をさらに有する請求項２５に記載のメモリ製造方法。
  28. 上記メモリ製造方法は、上記第２の抵抗メモリ素子に読み出し電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第２の抵抗メモリ素子の状態を読み出す読み出し回路を設ける工程をさらに有する請求項２５に記載のメモリ製造方法。
  29. 上記メモリ製造方法は、上記第１の抵抗メモリ素子に書き込み電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第１の抵抗メモリ素子をプログラムするプログラム回路を設ける工程をさらに有する請求項２５に記載のメモリ製造方法。
  30. 上記メモリ製造方法は、上記第２の抵抗メモリ素子に書き込み電流が生成されるように、上記第１のバイポーラトランジスタにバイアスを印加することにより、上記第２の抵抗メモリ素子をプログラムするプログラム回路を設ける工程をさらに有する請求項２５に記載のメモリ製造方法。
  31. 上記メモリ製造方法は、
    第２のバイポーラトランジスタを設ける工程と、
    上記第２のバイポーラトランジスタのコレクタと上記第２のビット線との間に第３の抵抗メモリ素子を結合する工程と、
    第３のビット線を設ける工程と、
    上記第２のバイポーラトランジスタのエミッタと上記第３のビット線との間に第４の抵抗メモリ素子を結合する工程と、
    上記第２のバイポーラトランジスタのベースにワード線を結合する工程とをさらに有する請求項２５に記載のメモリ製造方法。
  32. 上記メモリ製造方法は、
    上記第１のバイポーラトランジスタと、ベース、コレクタ、およびエミッタを共有する第２のバイポーラトランジスタを設ける工程と、
    第３のビット線を設ける工程と、
    上記第２のバイポーラトランジスタのコレクタと上記第３のビット線との間に第３の抵抗メモリ素子を結合する工程と、
    第４のビット線を設ける工程と、
    上記第２のバイポーラトランジスタのエミッタと上記第４のビット線との間に第４の抵抗メモリ素子を結合する工程とをさらに有する請求項２５に記載のメモリ製造方法。
  33. 上記メモリ製造方法は、
    上記第１のバイポーラトランジスタと、ベース、およびコレクタとエミッタとのいずれか１つを共有する第２のバイポーラトランジスタを設ける工程と、
    第３のビット線を設ける工程と、
    上記第２のバイポーラトランジスタの共有コレクタおよび共有エミッタのいずれか１つと上記第３のビット線との間に第３の抵抗メモリ素子を結合する工程とをさらに有する請求項２５に記載のメモリ製造方法。
  34. 一列に配置されている複数のバイポーラトランジスタを設ける工程と、
    複数の第１のビット線を設ける工程と、
    上記バイポーラトランジスタのコレクタと上記第１のビット線との間に、複数の第１の抵抗メモリ素子のそれぞれの一端を結合する工程と、
    複数の第２のビット線を設ける工程と、
    上記バイポーラトランジスタのエミッタと上記第２のビット線との間に、複数の第２の抵抗メモリ素子のそれぞれの一端を結合する工程と、
    上記各トランジスタのベースにワード線を結合する工程とを有するメモリ製造方法。
  35. 上記複数の第１の抵抗メモリ素子のそれぞれの一端を結合する工程は、複数の第１の相変化素子のそれぞれの一端を結合する工程を有し、
    上記複数の第２の抵抗メモリ素子のそれぞれの一端を結合する工程は、複数の第２の相変化素子のそれぞれの一端を結合する工程を有する請求項３４に記載のメモリ製造方法。
  36. 上記複数のバイポーラトランジスタを設ける工程は、複数のｐｎｐトランジスタを設ける工程を有する請求項３４に記載のメモリ製造方法。
  37. 上記複数のバイポーラトランジスタを設ける工程は、複数のｎｐｎトランジスタを設ける工程を有する請求項３４に記載のメモリ製造方法。
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