KR20080044792A - 데이터 보유의 감소를 방지하는 시스템 - Google Patents

데이터 보유의 감소를 방지하는 시스템 Download PDF

Info

Publication number
KR20080044792A
KR20080044792A KR1020070117151A KR20070117151A KR20080044792A KR 20080044792 A KR20080044792 A KR 20080044792A KR 1020070117151 A KR1020070117151 A KR 1020070117151A KR 20070117151 A KR20070117151 A KR 20070117151A KR 20080044792 A KR20080044792 A KR 20080044792A
Authority
KR
South Korea
Prior art keywords
phase change
change memory
configuration data
back end
end processing
Prior art date
Application number
KR1020070117151A
Other languages
English (en)
Inventor
토마스 하프
얀 보리스 필립
Original Assignee
키몬다 노스 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 노스 아메리카 코포레이션 filed Critical 키몬다 노스 아메리카 코포레이션
Publication of KR20080044792A publication Critical patent/KR20080044792A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명의 일 실시예는 테스터 및 백 엔드 제조 시스템을 포함하는 시스템을 제공한다. 상기 테스터는 저항성 메모리를 테스트하고, 상기 저항성 메모리에 대한 구성 데이터를 얻는다. 상기 백 엔드 제조 시스템은 백 엔드 처리 시의 온도들이 상기 저항성 메모리 내의 구성 데이터의 보유 시간을 단축시키는 것을 방지한다.

Description

데이터 보유의 감소를 방지하는 시스템{SYSTEM THAT PREVENTS REDUCTION IN DATA RETENTION}
본 발명은 데이터 보유의 감소를 방지하는 시스템, 상 변화 메모리를 제조하는 방법, 상 변화 메모리에 데이터를 보유하는 방법 및 데이터 보유를 향상시키는 방법에 관한 것이다.
비-휘발성 메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 통상적으로, 메모리 요소의 저항값은 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다.
저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소에 상 변화 물질을 사용한다. 상 변화 메모리는 비정질 상태 및 결정질 상태라고도 언급되는 상태들을 포함하는 2 이상의 상이한 상태를 나타낸다. 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하고, 결정질 상태는 더 질서있 는 격자(ordered lattice)를 수반한다. 비정질 상태는 통상적으로 결정질 상태보다 높은 저항률을 나타낸다. 또한, 몇몇 상 변화 물질은 다수의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타내고, 이 상태들은 상이한 저항률을 가지며, 데이터를 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화는 상 변화 물질을 통해 전류를 구동시키거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법을 이용하여, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 메모리 셀들의 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 메모리 셀의 상 변화 물질 내에 유도된 온도에 대응한다.
고밀도 상 변화 메모리들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장은 중간 저항값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있으며, 멀티-비트 또는 멀티레벨 상 변화 메모리 셀은 2 이상의 상태들로 기록될 수 있다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나의 저항 레벨로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나의 저항 레벨로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략(write strategy)을 통해 제어된다.
상 변화 메모리의 데이터 보유 성능은 메모리의 온도 이력(temperature history)에 강하게 의존한다. 통상적으로, 비휘발성 메모리의 경우, 데이터 보유는 최대 85 ℃의 동작 온도들에서 10 년 이상 보장된다. 상 변화 메모리에서, 데이터 보유는 주로 상 변화 물질의 특성이며, 상 변화 물질의 결정화 온도에 의존한다. Ge2Sb2Te5의 경우, 데이터 보유 성능은 최대 100 ℃의 동작 온도들에서 약 10 년이다. 상 변화 물질은 150 ℃보다 높은 온도들에서 더 빠르게 결정화되기 시작할 수 있다.
메모리 디바이스는 통상적으로 일정한 주위(ambient) 온도에서 동작되는 것이 아니라, 주위 온도의 상당한 변화들을 겪는다. 예를 들어, 차의 엔진 제어기용 메모리 디바이스는 엔진이 운전하고 있는지에 기초하여 온도들의 극한들을 겪는다. 이 상황에서, 상 변화 메모리 디바이스의 데이터 보유는 메모리 디바이스의 축적된 온도 버짓(temperature budget)에 의해 영향을 받는다. 또한, 데이터 보유는 단일 비트 상 변화 메모리 셀들에서보다 멀티-비트 상 변화 메모리 셀들에서 더 결정적이다.
통상적으로, 상 변화 메모리 제조는 테스팅, 및 백 엔드 처리(back end processing)라고도 언급되는 패키징(packaging) 및 솔더링(soldering)을 포함한다. 테스팅 시, 상 변화 메모리 다이가 테스트되며, 테스터를 통해 리던던시 활성화 데이터(redundancy activation data) 및 배드 블록(bad block) 관리 데이터와 같은 칩 구성 데이터가 얻어진다. 상기 구성 데이터는 테스트 시 상 변화 메모리에 저장될 수 있다. 백 엔드 처리는 상 변화 메모리의 패키징 및 솔더링 동안의 상 변화 메모리의 온도 처리를 포함한다. 통상적으로, 상 변화 메모리의 온도 버짓에 영향을 주거나 데이터 보유에 즉각적으로 영향을 줄 수 있는 온도들은 온도 처리 동안에 175 ℃ 이상이다. 테스팅 동안에 얻어진 구성 데이터는 정상 작동들을 위해 상 변화 메모리 디바이스의 수명에 걸쳐 상 변화 메모리에 보유되어야 할 필요가 있다.
이러한 이유 및 다른 이유로 본 발명이 요구된다.
본 발명은 백 엔드 처리 시의 온도들이 데이터 보유 시간을 단축시키는 것을 방지하는 시스템을 제공한다. 본 발명의 일 실시예는 테스터 및 백 엔드 제조 시스템을 포함하는 시스템을 제공한다. 상기 테스터는 저항성 메모리를 테스트하고, 저항성 메모리에 대한 구성 데이터를 얻는다. 상기 백 엔드 제조 시스템은 백 엔드 처리 시의 온도들이 상기 저항성 메모리 내의 구성 데이터의 보유 시간을 단축시키는 것을 방지한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 본 발명에 따른 상 변화 메모리 제조 시스템(20)의 일 실시예를 예시하는 블록도이다. 시스템(20)은 테스터(22) 및 백 엔드 처리 장비(24)를 포함한다. 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 일 실시예에서, 테스터(22)는 개개의 상 변화 메모리 다이를 웨이퍼 형태로 테스트하도록 구성된 웨이퍼 테스터이다. 다른 실시예들에서, 테스터(22)는 여하한의 적절한 타입의 테스터일 수 있다.
백 엔드 처리 장비(24)는 패키징된 상 변화 메모리 디바이스들(28)을 생성하기 위해, 테스트된 상 변화 메모리 다이(26)를 처리한다. 백 엔드 처리 시, 각각의 상 변화 메모리 다이(26)는 상 변화 메모리 다이(26)의 패키징 및 솔더링 동안에 온도 처리에 노출된다. 대응하는 구성 데이터는 테스터(22) 또는 백 엔드 처리 장비(24)를 통해 각각의 상 변화 메모리 다이(26)에 기록되며, 상 변화 메모리 다이(26)의 수명에 걸쳐 상 변화 메모리 다이(26)에 의해 사용된다. 시스템(20)은 데이터 보유에 관한 온도 처리의 영향을 감소시키고 및/또는 데이터 보유를 향상시켜, 상 변화 메모리 디바이스들(28)에 있어 구성 데이터의 완전한(full) 데이터 보유를 달성한다.
각각의 상 변화 메모리 다이(26)는 데이터를 저장하는 상 변화 메모리 요소들을 포함하고, 각각의 상 변화 메모리 요소들은 비정질 상태 및 결정질 상태를 포함하는 2 이상의 상이한 상태들에 기록될 수 있는 상 변화 물질을 포함한다. 상 변화 물질의 상 변화들은 온도 변화들에 응답하여 가역적으로 유도될 수 있다. 하지만, 상 변화 물질의 결정화 온도와 거의 같은 처리 온도들은 결정질 핵이 비정질 물질에서 형성되게 할 수 있으며, 이는 데이터 보유를 감소시킨다. 또한, 상 변화 물질의 결정화 온도를 초과하는 처리 온도들은 데이터 손실을 초래할 수 있다.
일 실시예에서, 각각의 상 변화 메모리 요소들은 비정질 상태 및 결정질 상태를 이용하여 하나의 데이터 비트를 저장한다. 일 실시예에서, 각각의 상 변화 메모리 요소들은 비정질 상태, 결정질 상태 및 1 이상의 중간 저항 상태들을 이용하여 1 이상의 데이터 비트를 저장한다. 일 실시예에서, 각각의 상 변화 메모리 요소들은 비정질 상태, 결정질 상태 및 2 개의 중간 저항 상태들을 이용하여 2 개의 데이터 비트들을 저장한다. 다른 실시예들에서, 각각의 상 변화 메모리 다이(26)는 여하한의 적절한 상태들에서 여하한의 적절한 개수의 데이터 비트들을 저장하는 여하한의 적절한 타입의 상 변화 메모리 요소들을 포함한다.
시스템(20)의 일 실시예에서, 테스터(22)는 백 엔드 처리 이전에 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다. 백 엔드 처리 동안에, 상 변화 메모리 다이(26)는 낮은 온도로, 예컨대 0 ℃ 이하 또는 - 20 ℃ 이하 또는 그 이하로 냉각된다. 또한, 백 엔드 처리 장비(24)는 솔더링 및/또는 패키징 동안에 각각의 상 변화 메모리 다이(26)를 유지하는데 사용되는 냉각된 칩 홀더를 포함한다. 상 변화 메모리 다이(26)의 열 용량 및 낮은 개시 온도는 상 변화 메모리 요소들의 온도를 상 변화 메모리 요소들의 결정화 온도 아래로 유지한다. 상기 효과는 냉각된 칩 홀더를 통해 향상된다.
시스템(20)의 일 실시예에서, 테스터(22)는 백 엔드 처리 이전에 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다. 백 엔드 처리 동안에, 상 변화 메모리 다이(26)는 데이터 보유를 감소시키는 상 변화 메모리 요소들의 결 정화 온도에 가까운 온도들에 노출된다. 데이터 보유를 향상시키고 완전한 데이터 보유를 달성하기 위하여, 구성 데이터는 온도 처리 이후에 상 변화 메모리 다이(26)로부터 판독되고, 대응하는 상 변화 메모리 다이(26)에 다시 기록된다.
시스템(20)의 일 실시예에서, 테스터(22)는 패키징 및 솔더링을 포함하는 백 엔드 처리 이전에 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다. 백 엔드 처리 동안에, 상 변화 메모리 다이(26)는 데이터 보유를 감소시키는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 데이터 보유를 향상시키고 완전한 데이터 보유를 달성하기 위하여, 구성 데이터는 패키징 이후에 상 변화 메모리 다이(26)로부터 판독되고, 솔더링 이전에 대응하는 상 변화 메모리 다이(26)에 다시 기록된다. 그 후, 구성 데이터는 솔더링 이후에 상 변화 메모리 다이(26)로부터 판독된 후, 대응하는 상 변화 메모리 다이(26)에 다시 기록된다.
시스템(20)의 일 실시예에서, 테스터(22)는 백 엔드 처리 이전에 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다. 백 엔드 처리 동안에, 구성 데이터는 온도 처리 이전에 각각의 상 변화 메모리 다이(26)로부터 판독된다. 상 변화 메모리 다이(26)는 데이터 보유 시간을 단축시키거나 데이터 손실을 초래하는 상 변화 메모리 요소들의 결정화 온도에 가깝거나 결정화 온도를 초과하는 온도들에 노출된다. 데이터 보유를 향상시키고 완전한 데이터 보유를 달성하기 위하여, 구성 데이터는 온도 처리 이후에 대응하는 상 변화 메모리 다이(26)에 다시 기록된다.
시스템(20)의 일 실시예에서, 테스터(22)는 패키징 및 솔더링을 포함하는 백 엔드 처리 이전에 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다. 상 변화 메모리 다이(26)는 데이터 보유 시간을 단축시키거나 데이터 손실을 초래하는 상 변화 메모리 요소들의 결정화 온도에 가깝거나 결정화 온도를 초과하는 온도들에 노출된다. 데이터 보유를 향상시키고 완전한 데이터 보유를 달성하기 위하여, 구성 데이터는 패키징 이전에 각각의 상 변화 메모리 다이(26)로부터 판독된다. 구성 데이터는 패키징 이후에 대응하는 상 변화 메모리 다이(26)에 다시 기록된다. 그 후, 구성 데이터는 솔더링 이전에 각각의 상 변화 메모리 다이(26)로부터 판독되며, 솔더링 이후에 대응하는 상 변화 메모리 다이(26)에 다시 기록된다.
시스템(20)의 일 실시예에서, 테스터(22)는 구성 데이터를 데이터베이스에 기록한다. 백 엔드 처리 동안에, 상 변화 메모리 다이(26)는 데이터 보유 시간을 단축시키거나 데이터 손실을 초래하는 상 변화 메모리 요소들의 결정화 온도에 가깝거나 결정화 온도를 초과하는 온도들에 노출된다. 구성 데이터는 데이터베이스로부터 판독되며, 온도 처리 이후에 백 엔드 처리 장비(24)를 통해 대응하는 상 변화 메모리 다이(26)에 기록된다.
시스템(20)의 일 실시예에서, 테스터(22)는 구성 데이터를 데이터베이스에 기록한다. 백 엔드 처리 동안에, 상 변화 메모리 다이(26)는 데이터 보유 시간을 단축시키거나 데이터 손실을 초래하는 상 변화 메모리 요소들의 결정화 온도에 가깝거나 결정화 온도를 초과하는 온도들에 노출된다. 구성 데이터는 데이터베이스로부터 판독되며, 패키징 이후에 백 엔드 처리 장비(24)를 통해 대응하는 상 변화 메모리 다이(26)에 기록된다. 또한, 구성 데이터는 데이터베이스로부터 판독되며, 솔 더링 이후에 백 엔드 처리 장비(24)를 통해 대응하는 상 변화 메모리 다이(26)에 기록된다.
백 엔드 처리 장비(24)는 패키징 장비(30) 및 솔더링 장비(32)를 포함한다. 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하며, 패키징은 접착 및 주형 경화(mold curing)를 포함한다. 솔더링 장비(32)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우(solder ball reflow) 및 칩 솔더링(chip soldering)을 포함한다. 패키징 동안의 온도 처리는 접착 및 주형 경화를 위해 증가된 온도들을 포함하고, 솔더링 동안의 온도 처리는 솔더 볼 리플로우 및 칩 솔더링 동안에 증가된 온도들을 포함한다. 일 실시예에서, 접착 및 주형 경화를 위한 백 엔드 처리 동안의 열적 버짓(thermal budget)은 175 ℃에서 1 시간 30 분 이상이다. 일 실시예에서, 솔더 볼 리플로우 및 칩 솔더링을 위한 백 엔드 처리 동안의 열적 버짓은 180 ℃에서 20 분 미만이다. 어느 실시예에서도, 백 엔드 온도 처리 시의 온도들은 상 변화 메모리 다이(26)에서 데이터 보유를 감소시키거나 데이터 손실을 초래하기에 충분히 높을 수 있다.
동작 동안에, 상 변화 메모리 다이(26)는 테스터(22)로 포워드되고 테스트된다. 테스팅 동안에, 칩 구성 데이터는 각각의 상 변화 메모리 다이(26)에 대해 얻어진다. 테스트된 상 변화 메모리 다이(26)는 백 엔드 처리 장비(24)로 포워드되고, 여기서 상 변화 메모리 다이(26)는 패키징 장비(30)를 통해 패키징되며, 솔더링 장비(32)를 통해 솔더링된다. 구성 데이터는 시스템(20)을 통해 상 변화 메모리 다이(26)에 보유되거나 기록된다. 각각의 결과적인 패키징된 상 변화 메모리 디바 이스들(28)은 그 대응하는 구성 데이터를 포함하며, 향상된 데이터 보유 및/또는 완전한 데이터 보유를 갖는다.
도 2는 상 변화 메모리 다이(26) 중 하나와 유사한 메모리 디바이스(100)의 일 실시예를 예시하는 블록도이다. 메모리 디바이스(100)는 기록 회로(102), 분배 회로(104), 메모리 셀들(106a, 106b 및 106c), 제어기(108) 및 감지 회로(110)를 포함한다. 일 실시예에서, 메모리 셀들(106a, 106b 및 106c)은 멀티레벨 메모리 셀들이라고도 언급되는 멀티-비트 메모리 셀들이다. 멀티레벨 메모리 셀에서는 상기 셀 내에 공존하는 비정질 및 결정질 물질을 통해 중간 저항값이 달성된다. 다른 실시예에서, 메모리 셀들(106a 내지 106c)은 여하한의 적절한 형태의 저항성 메모리 셀들일 수 있다.
상 변화 메모리 내의 데이터 보유와 관련된 온도 버짓(temperature budget: TB)은 다음과 같이 정의될 수 있다:
방정식 I
Figure 112007082307247-PAT00001
여기서:
α(T) = 민감도 팩터(sensitivity factor);
T = 온도; 및
t = 시간이다.
민감도 팩터(α(T))는 메모리 셀들(106a 내지 106c)의 각각의 2 이상의 상태 들에 대해 상이하며, 민감도 팩터(α(T))는 보유 시간의 역(tret -1)과 거의 비례(scale)한다. 또한, 메모리 셀들(106a 내지 106c) 내의 데이터 보유는 노출된 온도 버짓에 의존할 뿐만 아니라, 메모리 셀들(106a 내지 106c)의 사이클링 수명(cycling age)에도 의존한다. 메모리 디바이스(100)의 온도 버짓(TB)이 최대 임계값을 초과하면, 메모리 셀들(106a 내지 106c)에 저장된 데이터가 위태롭게 된다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
기록 회로(102)는 신호 경로(112)를 통해 분배 회로(104)에 전기적으로 커플링되고, 신호 경로(114)를 통해 제어기(108)에 전기적으로 커플링된다. 제어기(108)는 신호 경로(116)를 통해 분배 회로(104)에 전기적으로 커플링되고, 분배 회로(104)는 신호 경로(120)를 통해 감지 회로(110)에 전기적으로 커플링된다. 감지 회로(110)는 신호 경로(122)를 통해 제어기(108)에 전기적으로 커플링된다.
분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 각각의 메모리 셀들(106a 내지 106c)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(118a)를 통해 메모리 셀(106a)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(118b)를 통해 메모리 셀(106b)에 전기적으로 커플링되고, 분배 회로(104)는 신호 경로(118c)를 통해 메모리 셀(106c)에 전기적으로 커플링된다. 일 실시예에서, 메모리 셀들(106a 내지 106c)은 메모리 셀들의 어레이 내의 메모리 셀들이며, 상기 메모리 셀들의 어레이는 여하한의 적절한 개수의 메모리 셀들을 포함한다.
각각의 메모리 셀들(106a 내지 106c)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질을 포함한다.
메모리 셀들(106a 내지 106c)의 상 변화 물질은 본 발명에 따른 다양한 물질들로 만들어질 수 있다. 일반적으로, 주기율표 Ⅵ족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)들이 이러한 물질들로 유용하다. 일 실시예에서, 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 만들어진다. 또 다른 실시예에서, 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같은 칼코겐 없는 물질이다. 다른 실시예들에서, 상 변화 물질은 1 이상의 원소들: Ge, Sb, Te, Ga, As, In, Se 및 S을 포함하는 여하한의 적절한 물질로 만들어진다.
제어기(108)는 기록 회로(102) 및 감지 회로(110)의 동작을 제어한다. 제어기(108)는 마이크로프로세서, 마이크로제어기, 또는 기록 회로(102) 및 감지 회로(110)의 동작을 제어하는 다른 적절한 논리 회로를 포함한다. 제어기(108)는 메모리 셀들(106a 내지 106c)의 저항 상태들을 프로그램하는 기록 회로(102)를 제어한다. 제어기(108)는 메모리 셀들(106a 내지 106c)의 저항 상태들을 판독하는 감지 회로(110)를 제어한다.
기록 회로(102)는 메모리 셀들(106a 내지 106c)에 펄스들을 제공하고, 저항 레벨들 또는 상태들을 각각의 메모리 셀들(106a 내지 106c)의 상 변화 물질로 프로그램한다. 일 실시예에서, 기록 회로(102)는 신호 경로(112)를 통해 분배 회로(104)에 전압 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 메모리 셀들(106a 내지 106c)에 전압 펄스들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 각각의 메모리 셀들(106a 내지 106c)에 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다. 다른 실시예들에서, 기록 회로(102)는 신호 경로(112)를 통해 분배 회로(104)에 전류 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 메모리 셀들(106a 내지 106c)에 전류 펄스들을 제어가능하게 지향시킨다.
메모리 셀들(106a 내지 106c) 중 하나의 상 변화 메모리 셀을 프로그램하기 위하여, 기록 회로(102)는 타겟 메모리 셀 내의 상 변화 물질을 가열시키는 전류 또는 전압 펄스를 생성한다. 일 실시예에서, 기록 회로(102)는 분배 회로(104)로 공급되고 적절한 타겟 셀로 분배되는 적절한 전류 또는 전압 펄스를 생성한다. 전류 또는 전압 펄스 진폭 또는 주기(duration)는 상기 타겟 셀이 프로그램되고 있는 특정 상태에 의존하여 제어기(108)에 의해 제어된다. 일반적으로, 메모리 셀의 "설정" 동작은 타겟 셀의 상-변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정질 상태 또는 부분 결정질 및 부분 비정질 상태를 충분히 오래 달성하는 것이다. 일반적으로, 메모리 셀의 "재설정" 동작은 타겟 셀의 상-변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭(quench)/냉각하여, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태를 달성 하는 것이다. 상 변화 물질의 비정질 및 결정질 프랙션(fraction)들을 제공하도록 메모리 셀에 부분 "설정" 또는 부분 "재설정" 펄스를 인가함으로써, 메모리 셀이 비정질 상태와 결정질 상태 사이의 저항 상태로 프로그램될 수 있다.
감지 회로(110)는 상 변화 물질의 저항을 감지하고, 메모리 셀들(106a 내지 106d) 내의 상 변화 물질의 저항 상태를 나타내는 신호들을 제공한다. 감지 회로(110)는 신호 경로(120)를 통해 메모리 셀들(106a 내지 106c)의 상태들을 판독한다. 분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 감지 회로(110)와 메모리 셀들(106a 내지 106c) 사이의 신호들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 감지 회로(110)와 메모리 셀들(106a 내지 106c) 사이의 신호들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다.
감지 회로(110)는 각각의 메모리 셀들(106a 내지 106c)의 상 변화 물질의 각각의 2 이상의 상태들을 판독할 수 있다. 일 실시예에서, 상 변화 물질의 저항을 판독하기 위하여, 감지 회로(110)는 선택된 셀의 상 변화 물질을 통해 흐르는 전류를 제공하고, 감지 회로(110)는 상기 선택된 셀에 걸친 전압을 판독한다. 일 실시예에서, 감지 회로(110)는 선택된 셀의 상 변화 물질에 걸친 전압을 제공하고, 감지 회로(110)는 상기 선택된 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(102)는 선택된 셀에 걸친 전압을 제공하고, 감지 회로(110)는 상기 선택된 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(102)는 선택된 셀을 통하는 전류를 제공하고, 감지 회로(110)는 상기 선택된 셀에 걸친 전압을 판독한다.
도 3은 상 변화 물질들의 저항률 대 온도의 일 실시예를 예시하는 그래프(250)이다. 그래프(250)는 x-축(252) 상의 온도(℃) 및 y-축(254) 상의 저항률(로그 스케일)을 포함한다. 20 sccm 질화물 도핑을 갖는 GeSb는 도면번호(256)에 나타나 있다. 20 sccm 질화물 도핑을 갖는 AgInSbTe는 도면번호(258)에 나타나 있다. 6.0 % 실리콘으로 도핑된 GeSbTe는 도면번호(260)에 나타나 있다. 11.5 % 실리콘으로 도핑된 GeSbTe는 도면번호(262)에 나타나 있다. 14.3 % 실리콘으로 도핑된 GeSbTe는 도면번호(264)에 나타나 있다. 다른 실시예들에서, 다른 상 변화 물질들 및 도핑 물질들은 도 4에 예시된 특성들과 유사한 특성들을 갖는 상 변화 물질들을 제공하는데 사용될 수 있다.
온도가 증가되면, 6.0 % 실리콘으로 도핑된 GeSbTe는 실질적으로 약 175 ℃ 내지 260 ℃의 온도 범위에서 결정화가 증가하도록 결정화 온도를 갖는다. 11.5 % 실리콘으로 도핑된 GeSbTe 및 14.3 % 실리콘으로 도핑된 GeSbTe는 실질적으로 약 185 ℃ 내지 260 ℃의 온도 범위에서 결정화가 증가하도록 결정화 온도를 갖는다. 20 sccm 질화물 도핑을 갖는 AgInSbTe는 실질적으로 약 250 ℃ 내지 275 ℃의 온도 범위에서 결정화가 증가하도록 결정화 온도를 갖는다. 20 sccm 질화물 도핑을 갖는 GeSb는 실질적으로 약 300 ℃ 내지 325 ℃의 온도 범위에서 결정화가 증가하도록 결정화 온도를 갖는다.
패키징 동안의 온도 처리는 접착 및 주형 경화를 위해 증가된 온도들을 포함한다. 또한, 솔더링 동안의 온도 처리는 솔더 볼 리플로우 및 칩 솔더링 동안에 증가된 온도들을 포함한다. 백 엔드 처리 동안에 달성된 온도들은 상 변화 물질에 결 정화를 유도하며, 데이터 보유를 감소시키거나, 상 변화 메모리 다이(26)에서 데이터 손실을 초래하기에 충분히 높을 수 있다. 일 실시예에서, 접착 및 주형 경화를 위한 열적 버짓은 175 ℃에서 1 시간 30 분 이상이다. 일 실시예에서, 솔더 볼 리플로우 및 칩 솔더링을 위한 열적 버짓은 180 ℃에서 20 분 미만이다.
도 4는 온도 처리 이전에 상 변화 메모리 다이(26)를 냉각시키는 백 엔드 처리 장비(300)의 일 실시예를 예시하는 도면이다. 백 엔드 처리 장비(300)는 패키징된 상 변화 메모리 디바이스들(28)을 생성하기 위해 냉각된 상 변화 메모리 다이(26)를 패키징하고 솔더링한다. 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유 및/또는 향상된 데이터 보유를 갖는다. 백 엔드 처리 장비(300)는 (도 1에 도시된) 백 엔드 처리 장비(24)와 유사하다.
백 엔드 처리 장비(300)는 패키징 장비(302), 솔더링 장비(304), 냉각 유닛(306) 및 냉각된 칩 홀더(308)를 포함한다. 냉각 유닛(306)은 상 변화 메모리 다이(26)를 낮은 온도로, 예컨대 0 ℃ 이하 또는 - 20 ℃ 이하 또는 그 이하로 냉각시킨다. 냉각된 칩 홀더(308)는 냉각된 상 변화 메모리 다이(26)를 패키징하고 솔더링하기 위해 냉각된 상 변화 메모리 다이(26)를 지지(carry)하고 유지한다.
패키징 장비(302)는 냉각된 상 변화 메모리 다이(26)를 패키징하고, 솔더링 장비(304)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링한다. 패키징 동안의 온도 처리는 접착 및 주형 경화를 위해 증가된 온도를 포함하고, 솔더링 동안의 온도 처리는 솔더 볼 리플로우 및 칩 솔더링 동안에 증가된 온도들을 포함한다. 일 실시예에서, 접착 및 주형 경화를 위한 열적 버짓은 175 ℃ 에서 1 시간 30 분 이상이다. 일 실시예에서, 솔더 볼 리플로우 및 칩 솔더링을 위한 열적 버짓은 180 ℃에서 20 분 미만이다.
동작 시, 구성 데이터는 백 엔드 처리 이전에 (도 1에 도시된) 테스터(22)를 통해 각각의 상 변화 메모리 다이(26)에 기록된다. 백 엔드 처리 동안에, 냉각 유닛(306)은 상 변화 메모리 다이(26)를 낮은 온도로 냉각시키고, 냉각된 칩 홀더(308)는 솔더링 및/또는 패키징 동안에 각각의 냉각된 상 변화 메모리 다이(26)를 지지하고 유지한다. 패키징 장비(302)는 냉각된 상 변화 메모리 다이(26)를 패키징하며, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함한다. 솔더링 장비(304)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하며, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 상 변화 메모리 다이(26)의 열 용량 및 낮은 개시 온도는 온도 처리 동안에 상 변화 메모리 요소들의 온도를 상 변화 메모리 요소들의 결정화 온도 아래로 유지한다. 상기 효과는 냉각된 칩 홀더(308)를 통해 향상된다.
백 엔드 처리 장비(300)는 상 변화 메모리 디바이스들(28)의 구성 데이터의 데이터 보유에 관한 온도 처리의 영향을 감소시킨다. 각각의 결과적인 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유 및/또는 향상된 데이터 보유를 갖는다.
도 5는 온도 처리 이전에 상 변화 메모리 다이(26)를 냉각시키는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(400)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활 성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(402)에서, 테스터(22)는 백 엔드 처리 이전에 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
백 엔드 처리 동안에, 도면번호(404)에서 냉각 유닛(306)은 상 변화 메모리 다이(26)를 낮은 온도로, 예컨대 0 ℃ 이하 또는 - 20 ℃ 이하 또는 그 이하로 냉각시킨다. 도면번호(406)에서, 냉각된 칩 홀더(308)는 냉각된 상 변화 메모리 다이(26)를 패키징하고 솔더링하도록, 냉각된 상 변화 메모리 다이(26)를 지지하고 유지한다. 도면번호(408)에서, 패키징 장비(302)는 냉각된 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함하며, 솔더링 장비(304)는 패키징 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다.
상 변화 메모리 다이(26)의 열 용량 및 낮은 개시 온도는 온도 처리 동안에 상 변화 메모리 요소들의 온도를 상 변화 메모리 요소들의 결정화 온도 아래로 유지한다. 상기 효과는 냉각된 칩 홀더(308)를 통해 향상된다. 도면번호(410)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유 및/또는 향상된 데이터 보유를 갖는다.
도 6은 온도 처리 이전에 상 변화 메모리 다이(26)를 냉각시키는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(420)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활 성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(422)에서, 테스터(22)는 백 엔드 처리 이전에 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
백 엔드 처리 동안에, 도면번호(424)에서 냉각 유닛(306)은 상 변화 메모리 다이(26)를 낮은 온도로, 예컨대 0 ℃ 이하 또는 - 20 ℃ 이하 또는 그 이하로 냉각시킨다. 도면번호(426)에서, 냉각된 상 변화 메모리 다이(26)는 패키징되거나 솔더링된다. 상 변화 메모리 다이(26)의 열 용량 및 낮은 개시 온도는 온도 처리 동안에 상 변화 메모리 요소들의 온도를 상 변화 메모리 요소들의 결정화 온도 아래로 유지한다. 도면번호(428)에서, 각각의 패키징된 상 변화 메모리 디바이스(28)는 구성 데이터의 완전한 데이터 보유 및/또는 향상된 데이터 보유를 갖는다.
도 7은 온도 처리 이후에 구성 데이터를 판독하고, 온도 처리 이후에 상기 구성 데이터를 상 변화 메모리 다이(26)에 다시 재-기록하는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(500)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(502)에서, 테스터(22)는 백 엔드 처리 이전에 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
도면번호(504)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함하며, 솔더링 장비(32)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔 더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다.
도면번호(506)에서, 백 엔드 처리 장비(24)는 온도 처리 이후에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(508)에서, 백 엔드 처리 장비(24)는 상기 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(510)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
도면번호(512)의 선택적인 처리에서, 백 엔드 처리 장비(24)는 각각의 패키징된 상 변화 메모리 디바이스들(28)에 관한 추가 구성 데이터를 얻도록 상기 패키징된 상 변화 메모리 디바이스들(28) 상에서 백 엔드 테스트들을 수행한다. 패키징된 상 변화 메모리 디바이스(28)에서 추가 비트 결함들이 검출되는 경우, 패키징된 상 변화 메모리 디바이스(28)에서 또 다른 칩 리던던시가 활성화된다.
또한, 상승된 온도들 및 전압들에서 패키징된 상 변화 메모리 디바이스(28)를 동작시키는 것을 포함하는 번-인(burn-in) 공정 이후에 유사한 전략이 사용될 수 있다. 도면번호(514)의 선택적인 처리에서, 패키징된 상 변화 메모리 디바이스들(28)이 번-인된다. 도면번호(506)에서, 백 엔드 처리 장비(24)는 번-인 공정 이후에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(508)에서, 백 엔드 처리 장비(24)는 번-인 공정 이후에 상기 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(510)에서, 각각의 번-인된 패키징된 상 변 화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
도 8은 각각의 패키징 및 솔더링 이후에 구성 데이터를 판독하고, 각각의 패키징 및 솔더링 이후에 상기 구성 데이터를 상 변화 메모리 다이(26)에 재-기록하는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(520)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(522)에서, 테스터(22)는 패키징 이전에 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
도면번호(524)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 도면번호(526)에서, 백 엔드 처리 장비(24)는 패키징 이후에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(528)에서, 백 엔드 처리 장비(24)는 상기 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다.
도면번호(530)에서, 솔더링 장비(32)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 도면번호(532)에서, 백 엔드 처리 장비(24)는 솔더링 이후에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(534)에서, 백 엔드 처리 장비(24)는 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(536)에서, 각각의 패키징된 상 변화 메모리 다이(26)는 구성 데이터의 완전한 데이터 보유를 갖는다.
도 9는 온도 처리 이전에 구성 데이터를 판독하고, 온도 처리 이후에 상기 구성 데이터를 재-기록하는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(600)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(602)에서, 테스터(22)는 백 엔드 처리 이전에 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
도면번호(604)에서, 백 엔드 처리 장비(24)는 온도 처리 이전에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(606)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함하며, 솔더링 장비(32)는 패키징 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온들 초과하는 온도들에 노출된다.
도면번호(608)에서, 백 엔드 처리 장비(24)는 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(610)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
도 10은 각각의 패키징 및 솔더링 이전에 구성 데이터를 판독하고, 각각의 패키징 및 솔더링 이후에 구성 데이터를 기록하는 시스템(20)의 일 실시예의 흐름도이다. 도면번호(620)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(622)에서, 테스터(22)는 상기 대응하는 구성 데이터를 각각의 상 변화 메모리 다이(26)에 기록한다.
도면번호(624)에서, 백 엔드 처리 장비(24)는 패키징 이전에 구성 데이터를 상 변화 메모리 다이(26)로부터 판독한다. 도면번호(626)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온도를 초과하는 온도들에 노출된다.
도면번호(628)에서, 백 엔드 처리 장비(24)는 패키징 이후에 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 다시 기록한다. 도면번호(630)에서, 백 엔드 처리 장비(24)는 솔더링 이전에 구성 데이터를 상 변화 메모리 다이(26)로부터 판 독한다. 도면번호(632)에서, 솔더링 장비(32)는 패키징 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온도를 초과하는 온도들에 노출된다.
도면번호(634)에서, 백 엔드 처리 장비(24)는 솔더링 이후에 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(636)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
도 11은 구성 데이터를 데이터베이스에 기록하는 시스템(20)의 일 실시예의 흐름도이다. 구성 데이터는 데이터베이스로부터 판독되고, 온도 처리 이후에 상 변화 메모리 다이(26)에 기록된다.
도면번호(700)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(702)에서, 테스터(22)는 상기 대응하는 구성 데이터를 데이터베이스에 기록한다.
도면번호(704)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함하며, 솔더링 장비(32)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에 서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온도를 초과하는 온도들에 노출된다.
도면번호(706)에서, 백 엔드 처리 장비(24)는 구성 데이터를 데이터베이스로부터 판독한다. 도면번호(708)에서, 백 엔드 처리 장비(24)는 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다. 도면번호(710)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
도 12는 구성 데이터를 데이터베이스에 기록하는 시스템(20)의 일 실시예의 흐름도이다. 구성 데이터는 데이터베이스로부터 판독되고, 각각의 패키징 및 솔더링 이후에 상 변화 메모리 다이(26)에 기록된다.
도면번호(720)에서, 테스터(22)는 각각의 상 변화 메모리 다이(26)를 테스트하고, 각각의 상 변화 메모리 다이(26)에 대해 리던던시 활성화 데이터 및 배드 블록 관리 데이터와 같은 대응하는 구성 데이터를 얻는다. 도면번호(722)에서, 테스터(22)는 상기 대응하는 구성 데이터를 데이터베이스에 기록한다.
도면번호(724)에서, 패키징 장비(30)는 상 변화 메모리 다이(26)를 패키징하고, 패키징은 접착 및 주형 경화를 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온도를 초과하는 온도들에 노출된다.
도면번호(726)에서, 백 엔드 처리 장비(24)는 패키징 이후에 구성 데이터를 데이터베이스로부터 판독한다. 도면번호(728)에서, 백 엔드 처리 장비(24)는 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 기록한다.
도면번호(730)에서, 솔더링 장비(32)는 패키지 핀들과 전기적으로 접촉하도록 상 변화 메모리 다이(26)를 솔더링하고, 솔더링은 솔더 볼 리플로우 및 칩 솔더링을 위한 온도 처리를 포함한다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 보유를 감소시킬 수 있는 상 변화 메모리 요소들의 결정화 온도에 가까운 온도들에 노출된다. 일 실시예에서, 상 변화 메모리 다이(26)는 데이터 손실을 초래할 수 있는 상 변화 메모리 요소들의 결정화 온도를 초과하는 온도들에 노출된다.
도면번호(732)에서, 백 엔드 처리 장비(24)는 솔더링 이후에 구성 데이터를 데이터베이스로부터 판독한다. 도면번호(734)에서, 백 엔드 처리 장비(24)는 구성 데이터를 대응하는 상 변화 메모리 다이(26)에 다시 기록한다. 도면번호(736)에서, 각각의 패키징된 상 변화 메모리 디바이스들(28)은 구성 데이터의 완전한 데이터 보유를 갖는다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 상 변화 메모리 제조 시스템의 일 실시예를 예시하는 블록도;
도 2는 메모리 디바이스의 일 실시예를 예시하는 블록도;
도 3은 다양한 상 변화 물질들의 저항률 대 온도의 일 실시예를 예시하는 그래프;
도 4는 온도 처리 이전에 상 변화 메모리 다이를 냉각시키는 백 엔드 처리 장비의 일 실시예를 예시하는 도면;
도 5는 온도 처리 이전에 상 변화 메모리 다이를 냉각시키는 시스템의 일 실시예의 흐름도;
도 6은 다이를 패키징하거나 솔더링하기 이전에 상 변화 메모리 다이를 냉각시키는 시스템의 일 실시예의 흐름도;
도 7은 온도 처리 이후에 구성 데이터를 판독하고, 온도 처리 이후에 구성 데이터를 다시 상 변화 메모리 다이에 기록하는 시스템의 일 실시예의 흐름도;
도 8은 패키징 이후에 상 변화 메모리 다이로부터 구성 데이터를 판독하고, 솔더링 이전에 구성 데이터를 다시 다이에 기록한 후, 솔더링 이후에 다이로부터 구성 데이터를 판독하고 구성 데이터를 다시 다이에 기록하는 시스템의 일 실시예의 흐름도;
도 9는 온도 처리 이전에 구성 데이터를 판독하고, 온도 처리 이후에 구성 데이터를 다시 상 변화 메모리 다이에 기록하는 시스템의 일 실시예의 흐름도;
도 10은 패키징 이전에 상 변화 메모리 다이로부터 구성 데이터를 판독하고, 패키징 이후에 구성 데이터를 다시 다이에 기록하는 시스템의 일 실시예의 흐름도;
도 11은 구성 데이터를 데이터베이스에 기록하는 시스템의 일 실시예의 흐름도; 및
도 12는 구성 데이터를 데이터베이스에 기록하고, 패키징 이후에 데이터베이스로부터의 구성 데이터를 상 변화 메모리 다이에 기록한 후, 솔더링 이후에 데이터베이스로부터의 구성 데이터를 다이에 기록하는 시스템의 일 실시예의 흐름도이다.

Claims (41)

  1. 시스템에 있어서,
    저항성 메모리를 테스트하고, 상기 저항성 메모리에 대한 구성 데이터를 얻는 테스터; 및
    백 엔드 처리(back end processing) 시의 온도들이 상기 저항성 메모리 내의 상기 구성 데이터의 데이터 보유 시간을 단축시키는 것을 방지하는 백 엔드 제조 시스템을 포함하는 것을 특징으로 하는 시스템.
  2. 제 1 항에 있어서,
    상기 백 엔드 제조 시스템은:
    상기 백 엔드 처리 이전에 상기 저항성 메모리를 냉각시키는 냉각 시스템을 포함하는 것을 특징으로 하는 시스템.
  3. 제 2 항에 있어서,
    상기 백 엔드 제조 시스템은:
    상기 백 엔드 처리 동안에 상기 저항성 메모리와 접촉하는 냉각된 디바이스를 포함하는 것을 특징으로 하는 시스템.
  4. 제 1 항에 있어서,
    상기 백 엔드 제조 시스템은 상기 백 엔드 처리의 적어도 일부분 이후에 상기 구성 데이터를 상기 저항성 메모리로부터 판독하고, 데이터 보유를 향상시키기 위해 상기 저항성 메모리로부터 판독된 상기 구성 데이터를 상기 저항성 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  5. 제 1 항에 있어서,
    상기 테스터는 상기 구성 데이터를 외부의 데이터베이스에 기록하고, 상기 백 엔드 제조 시스템은 상기 외부 데이터베이스로부터 상기 구성 데이터를 검색하며, 상기 백 엔드 처리의 적어도 일부분 이후에 상기 외부 데이터베이스로부터 검색된 상기 구성 데이터를 상기 저항성 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  6. 제 1 항에 있어서,
    상기 테스터는 상기 구성 데이터를 상기 저항성 메모리에 기록하고, 상기 백 엔드 제조 시스템은 백 엔드 처리 이전에 상기 구성 데이터를 상기 저항성 메모리로부터 판독하며, 상기 백 엔드 처리의 적어도 일부분 이후에 상기 저항성 메모리로부터 판독된 상기 구성 데이터를 상기 저항성 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  7. 제 1 항에 있어서,
    상기 저항성 메모리는 상 변화 메모리 셀들을 포함하고, 각각의 상 변화 메모리 셀들은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 시스템.
  8. 시스템에 있어서,
    상 변화 메모리를 테스트하고, 상기 상 변화 메모리에 대한 구성 데이터를 얻는 테스터; 및
    백 엔드 처리 시의 온도들이 상기 상 변화 메모리 내의 상기 구성 데이터의 데이터 보유 시간을 단축시키는 것을 방지하는 백 엔드 제조 시스템을 포함하는 것을 특징으로 하는 시스템.
  9. 제 8 항에 있어서,
    상기 백 엔드 제조 시스템은:
    상기 백 엔드 처리 이전에 상기 상 변화 메모리를 냉각시키는 냉각 시스템을 포함하는 것을 특징으로 하는 시스템.
  10. 제 9 항에 있어서,
    상기 냉각 시스템은 상기 상 변화 메모리를 실질적으로 - 20 ℃로 냉각시키는 것을 특징으로 하는 시스템.
  11. 제 9 항에 있어서,
    상기 백 엔드 제조 시스템은:
    상기 백 엔드 처리 동안에 상기 상 변화 메모리와 접촉하는 냉각된 디바이스를 포함하는 것을 특징으로 하는 시스템.
  12. 제 11 항에 있어서,
    상기 냉각된 디바이스는 상기 백 엔드 처리 동안에 상기 상 변화 메모리를 유지하는 냉각된 칩 홀더를 포함하는 것을 특징으로 하는 시스템.
  13. 제 8 항에 있어서,
    상기 백 엔드 제조 시스템은 상기 백 엔드 처리의 적어도 일부분 이후에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하고, 데이터 보유를 향상시키기 위해 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  14. 제 8 항에 있어서,
    상기 백 엔드 제조 시스템은 상기 상 변화 메모리를 패키징한 이후에 상기 상 변화 메모리를 테스트하고, 추가 비트 결함(bit failure)들에 응답하여 칩 리던던시(chip redundancy)를 활성화하는 것을 특징으로 하는 시스템.
  15. 제 8 항에 있어서,
    상기 백 엔드 제조 시스템은 상기 상 변화 메모리를 번 인(burn in)하고, 상기 상 변화 메모리를 번 인한 이후에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하며, 데이터 보유를 향상시키기 위해 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  16. 제 8 항에 있어서,
    상기 상 변화 메모리는 상기 백 엔드 처리에서 솔더링(soldering) 온도들과 거의 같은 결정화 온도를 갖는 상 변화 물질을 포함하는 것을 특징으로 하는 시스템.
  17. 제 8 항에 있어서,
    상기 테스터는 상기 구성 데이터를 외부의 데이터베이스에 기록하고, 상기 백 엔드 제조 시스템은 상기 외부 데이터베이스로부터 상기 구성 데이터를 검색하며, 상기 백 엔드 처리의 적어도 일부분 이후에 상기 외부 데이터베이스로부터 검색된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  18. 제 8 항에 있어서,
    상기 테스터는 상기 구성 데이터를 상기 상 변화 메모리에 기록하고, 상기 백 엔드 제조 시스템은 백 엔드 처리 이전에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하며, 상기 백 엔드 처리의 적어도 일부분 이후에 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 것을 특징으로 하는 시스템.
  19. 제 8 항에 있어서,
    상기 상 변화 메모리는 상기 백 엔드 처리 시의 솔더링 온도들보다 낮은 결정화 온도를 갖는 상 변화 물질을 포함하는 것을 특징으로 하는 시스템.
  20. 제 8 항에 있어서,
    상기 상 변화 메모리는 상 변화 메모리 셀들을 포함하고, 각각의 상 변화 메모리 셀들은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 시스템.
  21. 시스템에 있어서,
    상 변화 메모리의 구성 데이터를 얻는 수단; 및
    백 엔드 처리 시의 온도들이 상기 상 변화 메모리 내의 상기 구성 데이터의 데이터 보유 시간을 단축시키는 것을 방지하는 수단을 포함하는 것을 특징으로 하는 시스템.
  22. 제 21 항에 있어서,
    상기 방지하는 수단은:
    상기 백 엔드 처리 이전에 상기 상 변화 메모리를 냉각시키는 수단을 포함하는 것을 특징으로 하는 시스템.
  23. 제 22 항에 있어서,
    상기 방지하는 수단은:
    상기 백 엔드 처리 동안에 상기 상 변화 메모리를 냉각시키도록 상기 상 변화 메모리와 접촉하는 수단을 포함하는 것을 특징으로 하는 시스템.
  24. 제 21 항에 있어서,
    상기 방지하는 수단은:
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 수단; 및
    데이터 보유를 향상시키기 위해 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 수단을 포함하는 것을 특징으로 하는 시스템.
  25. 제 21 항에 있어서,
    상기 얻는 수단은:
    상기 구성 데이터를 상기 외부 데이터베이스에 기록하는 수단을 포함하고,
    상기 방지하는 수단은:
    상기 외부 데이터베이스로부터 상기 구성 데이터를 검색하는 수단; 및
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 외부 데이터베이스로부터 검색된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 수단을 포함하는 것을 특징으로 하는 시스템.
  26. 제 21 항에 있어서,
    상기 얻는 수단은:
    상기 구성 데이터를 상기 상 변화 메모리에 기록하는 수단을 포함하고,
    상기 방지하는 수단은:
    상기 백 엔드 처리 이전에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 수단; 및
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 수단을 포함하는 것을 특징으로 하는 시스템.
  27. 상 변화 메모리를 제조하는 방법에 있어서,
    상기 상 변화 메모리의 구성 데이터를 얻는 단계; 및
    백 엔드 처리 시의 온도들이 상기 상 변화 메모리 내의 상기 구성 데이터의 데이터 보유 시간을 단축시키는 것을 방지하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 방지하는 단계는:
    상기 백 엔드 처리 이전에 상기 상 변화 메모리를 냉각시키는 단계; 및
    상기 백 엔드 처리 동안에 상기 상 변화 메모리를 냉각시키도록 상기 상 변화 메모리와 접촉하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 접촉하는 단계는:
    상기 백 엔드 처리 동안에 상기 상 변화 메모리를 냉각시키도록 상기 상 변화 메모리를 유지하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  30. 제 27 항에 있어서,
    상기 방지하는 단계는:
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 구성 데이터를 상기 상 변 화 메모리로부터 판독하는 단계; 및
    데이터 보유를 향상시키기 위해 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  31. 제 27 항에 있어서,
    상기 구성 데이터를 얻는 단계는:
    상기 구성 데이터를 외부 데이터베이스에 기록하는 단계를 포함하고,
    상기 방지하는 단계는:
    상기 외부 데이터베이스로부터 상기 구성 데이터를 검색하는 단계; 및
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 외부 데이터베이스로부터 검색된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  32. 제 27 항에 있어서,
    상기 구성 데이터를 얻는 단계는:
    상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하고,
    상기 방지하는 단계는:
    상기 백 엔드 처리 이전에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 단계; 및
    상기 백 엔드 처리의 적어도 일부분 이후에 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리를 제조하는 방법.
  33. 백 엔드 처리 시의 온도 처리 동안에 상 변화 메모리에 데이터를 보유하는 방법에 있어서,
    상기 온도 처리 이전에 상기 상 변화 메모리를 냉각시키는 단계; 및
    상기 백 엔드 처리 동안에 냉각된 디바이스를 통해 상기 상 변화 메모리와 접촉하는 단계를 포함하는 것을 특징으로 하는 데이터를 보유하는 방법.
  34. 제 33 항에 있어서,
    상기 냉각시키는 단계는:
    상기 상 변화 메모리를 0 ℃ 아래로 냉각시키는 단계를 포함하는 것을 특징으로 하는 데이터를 보유하는 방법.
  35. 제 33 항에 있어서,
    상기 접촉하는 단계는:
    상기 백 엔드 처리 동안에 냉각된 칩 홀더를 통해 상기 상 변화 메모리를 유지하는 단계를 포함하는 것을 특징으로 하는 데이터를 보유하는 방법.
  36. 상 변화 메모리에 저장된 구성 데이터의 데이터 보유를 향상시키는 방법에 있어서,
    백 엔드 처리 동안에 상기 상 변화 메모리를 솔더링하는 단계;
    상기 상 변화 메모리를 솔더링한 이후에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 단계; 및
    상기 상 변화 메모리 내의 상기 구성 데이터의 데이터 보유를 향상시키기 위해, 솔더링 이후에 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
  37. 제 36 항에 있어서,
    상기 상 변화 메모리를 패키징한 이후에 상기 상 변화 메모리를 테스트하는 단계; 및
    상기 비트 결함들에 응답하여 칩 리던던시를 활성화하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
  38. 제 36 항에 있어서,
    상기 상 변화 메모리를 번 인하는 단계;
    상기 상 변화 메모리를 번 인한 이후에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 단계;
    완전한 데이터 보유를 달성하기 위해, 상기 상 변화 메모리를 번인 한 이후에 상기 상 변화 메모리로부터 판독된 상기 구성 데이터를 상기 상 변화 메모리에 다시 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
  39. 상 변화 메모리에 저장된 구성 데이터의 데이터 보유를 향상시키는 방법에 있어서,
    상기 상 변화 메모리를 테스트하는 단계;
    상기 상 변화 메모리의 테스팅 동안에 상기 구성 데이터를 얻는 단계;
    상기 구성 데이터를 저장하는 단계; 및
    상기 백 엔드 처리 동안의 온도 처리 이후에 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
  40. 제 39 항에 있어서,
    상기 구성 데이터를 저장하는 단계는:
    상기 구성 데이터를 외부 데이터베이스에 저장하는 단계를 포함하고,
    상기 구성 데이터를 기록하는 단계는:
    상기 외부 데이터베이스로부터 상기 구성 데이터를 검색하는 단계; 및
    상기 백 엔드 처리 시의 상기 온도 처리 이후에 상기 외부 데이터베이스로부 터 검색된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
  41. 제 39 항에 있어서,
    상기 구성 데이터를 저장하는 단계는:
    상기 구성 데이터를 상기 상 변화 메모리에 저장하는 단계를 포함하고,
    상기 구성 데이터를 기록하는 단계는:
    상기 백 엔드 처리 시의 상기 온도 처리 이전에 상기 구성 데이터를 상기 상 변화 메모리로부터 판독하는 단계; 및
    상기 백 엔드 처리 시의 상기 온도 처리 이후에 상기 상 변화 메모리로부터 검색된 상기 구성 데이터를 상기 상 변화 메모리에 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 보유를 향상시키는 방법.
KR1020070117151A 2006-11-16 2007-11-16 데이터 보유의 감소를 방지하는 시스템 KR20080044792A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/600,354 US7619936B2 (en) 2006-11-16 2006-11-16 System that prevents reduction in data retention
US11/600,354 2006-11-16

Publications (1)

Publication Number Publication Date
KR20080044792A true KR20080044792A (ko) 2008-05-21

Family

ID=39103765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070117151A KR20080044792A (ko) 2006-11-16 2007-11-16 데이터 보유의 감소를 방지하는 시스템

Country Status (5)

Country Link
US (1) US7619936B2 (ko)
EP (1) EP1923892A1 (ko)
JP (1) JP2008176906A (ko)
KR (1) KR20080044792A (ko)
CN (1) CN101183564A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8576654B2 (en) 2011-06-13 2013-11-05 Samsung Electronics Co., Ltd. Non-volatile memory device having phase-change material and method for fabricating the same
KR20160090034A (ko) * 2015-01-21 2016-07-29 서울대학교산학협력단 상변화 메모리소자의 세트시간 및 데이터 유지시간의 예측방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266258A (ja) 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
US7813193B2 (en) * 2008-06-19 2010-10-12 Texas Instruments Incorporated Ferroelectric memory brake for screening and repairing bits
US8176232B2 (en) * 2009-05-11 2012-05-08 Micron Technology, Inc. Dedicated interface to factory program phase-change memories
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8233345B2 (en) 2010-09-08 2012-07-31 International Business Machines Corporation Phase change memory cycle timer and method
CN102403044B (zh) * 2010-09-08 2014-10-15 北京大学 测试阻变随机访问存储器件的数据保持特性的方法
KR101724084B1 (ko) 2011-03-03 2017-04-07 삼성전자 주식회사 반도체 소자의 제조방법
KR20130127686A (ko) * 2012-05-15 2013-11-25 삼성전자주식회사 비휘발성 메모리 장치의 데이터 프로그래밍 수행 방법 및 장치와 이에 이용되는 데이터 프로그래밍 모드 설정 방법 및 장치
US9558818B2 (en) * 2013-03-11 2017-01-31 Macronix International Co., Ltd. Memory and memory managing method
US9625325B2 (en) * 2015-02-18 2017-04-18 Globalfoundries Inc. System and method for identifying operating temperatures and modifying of integrated circuits
CN105023606B (zh) * 2015-08-14 2018-06-26 中国科学院上海微系统与信息技术研究所 一种相变存储器及其恢复数据的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770826B2 (ja) * 1984-08-31 1995-07-31 株式会社日立製作所 不活性ガス流によるｉｃ実装法
JPH0769393B2 (ja) * 1987-03-23 1995-07-31 日本電気株式会社 リアルチツプシミユレ−タ
JPH03200393A (ja) * 1989-12-27 1991-09-02 Fujitsu Ltd 印刷配線板及びその製造方法
JP3412114B2 (ja) * 1995-07-26 2003-06-03 株式会社アドバンテスト Ｉｃ試験装置
US5852581A (en) * 1996-06-13 1998-12-22 Micron Technology, Inc. Method of stress testing memory integrated circuits
HU224150B1 (hu) * 1997-04-24 2005-06-28 Paulik Edit Bessenyeyné Hőmérsékletszabályozó eljárás és berendezés termikus fázisátalakulás vizsgálatára
JP2000100193A (ja) * 1998-09-28 2000-04-07 Sanyo Electric Co Ltd 不揮発性メモリ及びその冗長データの書き込み方法
US6599762B1 (en) * 2000-03-08 2003-07-29 Advanced Micro Devices, Inc. Defect detection using liquid crystal and internal heat source
JP4413448B2 (ja) * 2001-04-25 2010-02-10 古河電気工業株式会社 光モジュールへのフェルール固定方法及びフェルールの把持部材
US6830938B1 (en) * 2003-06-24 2004-12-14 Texas Instruments Incorporated Method for improving retention reliability of ferroelectric RAM
KR100505709B1 (ko) * 2003-09-08 2005-08-03 삼성전자주식회사 상 변화 메모리 장치의 파이어링 방법 및 효율적인파이어링을 수행할 수 있는 상 변화 메모리 장치
JP2005161334A (ja) * 2003-12-01 2005-06-23 Yaskawa Electric Corp 半田付け装置
EP1587137A1 (en) * 2004-04-16 2005-10-19 International Business Machines Corporation Deposition process for non-volatile resistance switching memory
JP2006073679A (ja) * 2004-08-31 2006-03-16 Citizen Watch Co Ltd 電子部品封止体の製造方法および製造装置
JP5176042B2 (ja) * 2004-11-05 2013-04-03 Ｄｏｗａメタルテック株式会社 電子部品搭載基板の製造装置および製造方法
US7113424B2 (en) * 2004-11-23 2006-09-26 Infineon Technologies Ag Energy adjusted write pulses in phase-change memories
JP4530962B2 (ja) * 2005-09-28 2010-08-25 シャープ株式会社 半導体レーザ装置の製造方法および製造装置
JP2007165365A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 半導体装置及びそのテスト方法
US7436695B2 (en) * 2006-11-21 2008-10-14 Infineon Technologies Ag Resistive memory including bipolar transistor access devices
US20080224305A1 (en) * 2007-03-14 2008-09-18 Shah Amip J Method, apparatus, and system for phase change memory packaging

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8576654B2 (en) 2011-06-13 2013-11-05 Samsung Electronics Co., Ltd. Non-volatile memory device having phase-change material and method for fabricating the same
KR20160090034A (ko) * 2015-01-21 2016-07-29 서울대학교산학협력단 상변화 메모리소자의 세트시간 및 데이터 유지시간의 예측방법

Also Published As

Publication number Publication date
EP1923892A1 (en) 2008-05-21
US7619936B2 (en) 2009-11-17
JP2008176906A (ja) 2008-07-31
US20080117697A1 (en) 2008-05-22
CN101183564A (zh) 2008-05-21

Similar Documents

Publication Publication Date Title
US7619936B2 (en) System that prevents reduction in data retention
US7426134B2 (en) Sense circuit for resistive memory
US7623401B2 (en) Semiconductor device including multi-bit memory cells and a temperature budget sensor
US7539050B2 (en) Resistive memory including refresh operation
US7679980B2 (en) Resistive memory including selective refresh operation
US7457146B2 (en) Memory cell programmed using a temperature controlled set pulse
US7646632B2 (en) Integrated circuit for setting a memory cell based on a reset current distribution
US7436695B2 (en) Resistive memory including bipolar transistor access devices
US7460394B2 (en) Phase change memory having temperature budget sensor
KR100816752B1 (ko) 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
US7577023B2 (en) Memory including write circuit for providing multiple reset pulses
US20090268513A1 (en) Memory device with different types of phase change memory
US7692949B2 (en) Multi-bit resistive memory
US7929336B2 (en) Integrated circuit including a memory element programmed using a seed pulse
US7652914B2 (en) Memory including two access devices per phase change element
JP2009536466A (ja) 探査プローブ（ｓｓｐ）記憶装置のためのビット消去アーキテクチャ
JP2007329471A (ja) ドープされた相変化材料を含むメモリセル
US7551476B2 (en) Resistive memory having shunted memory cells
US10872664B1 (en) PCRAM analog programming by a gradual reset cooling step
KR20100008627A (ko) 상 변화 메모리 장치 및 제어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application