JP2009536466A - 探査プローブ（ｓｓｐ）記憶装置のためのビット消去アーキテクチャ - Google Patents

Abstract

装置は、基板と、基板上に形成されるヒータと、ヒータ上に形成される相変化層とを含む。ヒータは、ヒータ層と、該ヒータ層に電気的に結合される第１および第２の電極とを有する。プロセスは、基板上にヒータを形成する工程と、ヒータ上に相変化層を形成する工程とを含む。ヒータは、ヒータ層と、該ヒータ層に電気的に結合される第１および第２の電極とを有する。
【選択図】図３

Description

本発明は、概してマイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイス、特に、これに限定されないが、消去可能なＭＥＭＳ探査プローブ（ＳＳＰ）メモリに関する。

従来の固体メモリは、メモリビットごとにマイクロエレクトロニクスの回路素子を使用する。メモリビットごとに１つ以上の電子回路素子が必要（例えばビットごとに１乃至４のトランジスタ）なので、これらのデバイスは、情報のビットを格納するためにかなりのチップ「領域」を使ってしまうことになる。それによってメモリチップの密度は制限される。これらのデバイスにおける主要な記憶素子は、一般的に、各メモリビットを格納するために電界効果トランジスタのゲートで電荷を保持するフローティングゲート電界効果トランジスタデバイスである。典型的なメモリ用途は、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、および、電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）を含む。

一般的には相変化メモリとして知られる別のタイプの固体メモリは、相変化材料をデータ記憶機構として用い、コストおよびパフォーマンスの両面で電荷蓄積による従来のメモリをはるかに上回るメリットを提供する。相変化メモリは、相変化材料、すなわち、抵抗のような異なる電気特性を有する２つ以上の相間で電気的に切り替えられることができる材料を用いる。１つのタイプのメモリ要素は、例えば、概ね非晶相と概ね結晶質の局所構造とのの間、または、完全な非晶相と完全な結晶相との間の全体のスペクトルにおける局所構造の異なる検出可能な相間を電気的に切り替えうる相変化材料を用いる。

相変化メモリは、適切な大きさおよび持続時間を有し、必要な電圧を生じる電流パルスを相変化材料中に印加することにより読み書きされうる。相変化メモリにおいて選択されるセルは、相変化材料の特性であるプログラミング・スレッショルドレベルまで選択されたセルのセル電圧およびセル電流を上昇させることにより、選択される状態にプログラムされる。その後、電圧および電流は、通常、相変化材料のプログラミングスレッショルドレベルを下回る休止レベル（例えば、本質的にゼロ電圧および電流）まで下げられる。本プロセスは、例えば、セルを２つの異なる論理状態にプログラムするリセットパルスおよびセットパルスの適用により実行されうる。これら両パルスにおいて、セル電圧およびセル電流は、セルをプログラムするのに必要な特定の閾値電圧および電流レベルと少なくとも同じ高さまで上昇しうる。次に、プログラムされたセルを読み出すべく、読出しパルスが印加され、当該パルスを変更することなしにセル材料の相対抵抗が測定される。このように、読出しパルスは、通常、リセットパルスまたはセットパルスよりかなり小さいセル電流およびセル電圧を供給する。

これらの電気メモリ素子は、一般的に、電界効果トランジスタデバイスは用いないが、電気的という意味では一枚の薄膜カルコゲナイド材料を含む。その結果、情報のビットを格納するチップ領域は非常に小さくてすむので、本質的に高密度のメモリチップを提供しうる。相変化材料は、抵抗値を表す結晶質、半結晶質、非晶質、または、半非晶質の相のいずれかに設置された場合、その値は、材料の物理的な相（例えば、結晶質または非晶質）を表す値としてリセットされるまで保持されるという点で、まさに不揮発性であるといえる。

本発明の非限定的かつ非排他的実施形態が以下の図面を参照しながら説明される。特に明記しない限り、全図面を通じて同様の構成要素には同様の参照符号が付される。

探査プローブ（ＳＳＰ）相変化メモリの側面図である。

メモリに書き込まれたビットの消去を試みた後の図１Ａのメモリの側面図である。

探査プローブ（ＳＳＰ）相変化メモリの一実施形態を示す平面図である。

相変化メモリを含む個別にアドレス指定可能な相変化メモリセルアレイの一実施形態を示す平面図である。

例えば、図２または３に示されたセルアレイで使用可能なメモリセルの一実施形態を示す立断面図である。

例えば、図２または３に示されたセルアレイで使用可能なメモリセルの他の実施形態を示す立断面図である。

図２、３、４および／または５に示されたような相変化メモリの１つ以上の実施形態を用いたシステムの一実施形態を示す概略ブロック図である。

本願明細書においては、探査プローブ（ＳＳＰ）相変化メモリの装置、システム、および、方法の実施形態が記載される。以下の説明では、本発明の実施形態の完全なる理解をもたらすべく多数の具体的な詳細が記載されている。しかしながら、１つ以上の特定の詳細がなくとも、あるいは、他の方法、構成要素、材料などによっても、本発明が実行できることは、当業者であれば理解できよう。よく知られた構造、材料、または、動作を他の例にて詳しく示すあるいは説明するなどしないが、それも本発明の範囲内である。

本明細書全体を通じての「一実施形態」または「１つの実施形態」への言及は、実施形態と関連して記載される特定の特徴、構造、または、特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中、「一実施形態における」、または、「１つの実施形態における」という表現は、必ずしも同じ実施形態に言及するものではない。さらに、特定の特徴、構造、または、特性は、１つ以上の実施形態において任意の適切な方法で組み合わされうる。

図１Ａおよび１Ｂは、メモリセル１０３から／にデータを読み／書きするプローブ１０２を用いる探査プローブ（ＳＳＰ）相変化メモリ１００の一実施形態を示す。メモリセル１０３は、基板１０４を含み、該基板上には誘電層１０６が形成されている。また、誘電層１０６上には電極層１０８が形成され、該電極層上には相変化層１１０が形成される。相変化層１１０上には、任意で保護キャップ層１１２が形成される。図１Ａは、相変化層１１０にデータビットが書き込まれたメモリ１００を示す。例えば、メモリ１００のようなＳＳＰメモリでは、プローブ１０２のチップと電極層１０８との間に電流を流すことにより、相変化層１１０にデータビットが書き込まれる。相変化層１１０がカルコゲナイドである一実施形態では、相変化層１１０は、始めのうちは非晶相などの均一な第１の相である。プローブ１０２のチップと電極層１０８との間を流れる電流により生成される熱は、相変化層１１０の小さな領域１１４を第１の相（例えば非晶相）から比較的高いまたは低い抵抗率を有する第２の相（例えば多結晶相）へと変換する。その後、相変化層１１０の領域１１４は、同じプローブ１０２を用いて読み出されうるデータビットを表す。データを読み出すべく、プローブ１０２は、メモリセルの表面を通過し、プローブが領域１１４の上または近くに来たときに抵抗率の変化を検知できるように、プローブと第２の電極１０８との間には小さな電流が流れる。図示されていない適切な電子機器に結合されるプローブ１０２は、抵抗率の変化を検知すると、データビットを場合によって１または０として記録する。

図１Ｂは、プローブ１０２を用いてデータビット１１４を消去しようと試みた後のメモリ１００を示す。相変化メモリにおけるデータビットを消去するには、領域１１４の相を相変化層１１０の元の相に戻す必要がある。例えば、図１Ａでは、相変化層１１０へのビットの書き込みは、領域１１４の相を非晶質から多結晶質へと変化させることを含み、したがって、ビットを消去するには、領域１１４の相を多結晶質から非晶質に戻すことが必要になる。領域１１４の相を変化させる１つの方法は、プローブ１０２のチップと電極１０８との間に大きい電流を流して領域１１４をすばやく加熱し、加熱された材料を急冷することにより、領域１１４内の材料を多形態相に戻すことである。領域１１４を加熱して急冷することにより非晶相にしようとすると、形成されたアモルファスドット１２２の周りに多結晶体１２０の環が形成されるのは避けられないので、プローブ１０２のチップを用いたビットなどの消去は非常に難しいということが実験およびシミュレーションで示されている。

図２は、相変化メモリ２００の一実施形態を示す。メモリ２００は、集合してアレイ２０２となる複数の個別のメモリセルまたはサブアイランド２０４を含む。各メモリセル２０４は、内部にヒータを含み（図４および５を参照のこと）、各メモリセル２０４内のヒータは、個別にアドレス指定可能であり、つまり、アレイ２０２内の各メモリセル２０４は、個別に加熱されうるということである。図に示すように、メモリ２００は、集合して５×５アレイ２０２になる２５個のメモリセル２０４を含む。他の実施形態では、メモリセル２０４の数は、２５より多くても少なくてもよく、また、他の実施形態では、図２に示されるようなアレイ２０２とは異なる形状のアレイとなるよう集合してもよい。
図示しないが、メモリ２００は、各メモリセルから／にデータを読み／書きするプローブ１０２のような、または、他のタイプのプローブなどの１つ以上のプローブも含みうる。一実施形態では、メモリ２００は、すべてのメモリセル２０４において読み書きができる１つのプローブを含みうるが、他の実施形態では、より多くのプローブが用いられうる。いくつかの実施形態では、例えば、それぞれメモリセル２０４は、各自が１つ以上のプローブを有し、一方他の実施形態では、単一のプローブがアレイ２０２内のメモリセル２０４のサブセットを担当しうる。さらに他の実施形態は、アレイ２０２全体に対し、または、個別のメモリセルもしくはメモリセル群に対し読み書きする個別のプローブを含みうる。

図３は、個別にアドレス指定可能なメモリセルを有するメモリ３００の一実施形態を示す。メモリ２００と同様に、メモリ３００は、集合してアレイを形成する１つ以上のメモリセルまたはサブアイランドを含み、また、個別のセルから／にデータを読み／書きする１つ以上のプローブ（図示せず）も含みうる。各メモリセルが２つのラインに電気的に結合されることにより個別にアドレス指定されることができるように、メモリセル間には複数の導電ラインが形成される。図示される実施形態では、アレイにおける各メモリセルがＸラインおよびＹラインのどちらにも電気的に結合されるようにメモリセルが配列される。例えば、メモリセル３０２は、Ｘライン３０４およびＹライン３０６に結合される。ＸラインおよびＹラインのどちらかまたは両方が回路（図示せず）に結合されることにより、メモリセル３０２は、Ｘライン３０４およびＹライン３０６を起動させることによって個別にアドレス指定されることができるようになる。一実施形態では、例えば、Ｘラインは、電源および制御回路に結合されることができ、一方、Ｙラインは、グラウンドおよび制御回路に結合されることができる。

図示された実施形態において、メモリセルは、導電ラインが複数のＸラインおよび複数のＹラインを含み、アレイにおける各メモリセルがＸラインおよびＹラインの両方に電気的に結合されるように、規則的なＸ−Ｙ配列にされる。ＸラインおよびＹラインは、個別のメモリセル間に配置されるが、他の例では、ＸラインおよびＹラインの１つまたは両方の異なる割り振りも可能である。さらに、メモリ３００は、規則的な５×５アレイとして示されているが、他の実施形態では、異なるセル数、および、アレイ内の異なる配列も用いられる。

図４は、メモリ２００の一実施形態におけるメモリセル２０４、または、メモリ３００におけるメモリセル３０２の一実施形態として用いられうるＳＳＰ相変化メモリ４００の一実地形態を示す。メモリ４００は、プローブ４０２およびメモリセル４０３を含む。メモリセル４０３は、基板４０４を含み、当該基板上にはヒータが形成される。ヒータは、第１の電極４０６、第２の電極４１０、および、第１の電極４０６と第２の電極４１０との間に挟まれたヒータ層４０８を含む。ヒータは、誘電体４１２で囲まれている。相変化層４１４は、ヒータ上に形成され、相変化層４１６の上に任意で保護層４１６が形成される。

プローブ４０２は、図に示すようにカンチレバータイプのプローブであるが、他の実施形態では、プローブ４０２は、異なる種類のプローブであってももちろんかまわない。例えば、プローブ４０２は、メモリセル４０３をまたぐ１つ以上のブリッジ構造により支持されうる。基板４０４は、メモリ４００の製造条件に適合し、その特性がメモリ４００の構造と合致するいかなるタイプの基板であってもよい。一実施形態では、基板４０４は、ポリシリコン、単結晶シリコンなどのさまざまな形式のシリコンの１つ以上であってよい。他の実施形態では、基板４０４は、異なる材料でできていてよい。誘電層４１２は、第１の電極４０６およびヒータ層４０８を囲み、第２の電極４１０を支持する。一実施形態では、誘電層４１２は、酸化シリコン（ＳｉＯ２）からできているが、他の実施形態では異なる誘電体が用いられうる。

ヒータは、基板４０４と相変化層４１４との間に挟まれる。図示された実施形態では、基板４０４上に第１の電極４０６が形成され、第１の電極４０６上にヒータ層４０８が形成され、ヒータ層４０８および誘電体４１２上には第２の電極が形成され、第２の電極は、相変化層４１４と接触している。メモリ４００を個別にアドレス指定可能にすべく、第１の電極４０６および第２の電極４１０は、ヒータをオンオフするよう選択的に起動または停止されうる個別の電気的接続に結合される。例えば、メモリ４００がメモリセル３０２の一実施形態として用いられる場合（図３を参照）、第１の電極４０６は、Ｘライン３０４に電気的に結合され、第２の電極４１０は、Ｙライン３０６に電気的に結合されうるか、あるいは、第１の電極４０６は、Ｙライン３０６に電気的に結合され、第２の電極４１０は、Ｘライン３０４に電気的に結合されうる。第１の電極４０６および第２の電極４１０は、どんな導電材料でできていてもよい。一実施形態では、第１の電極４０６および第２の電極４０８は、金（Ａｕ）、銅（Ｃｕ）、または、アルミニウム（Ａｌ）などの金属でできている。しかしながら、他の実施形態では、第１の電極４０６および第２の電極４０８は、他の金属、合金、または、導電性非金属でできていてよい。さらに、第１の電極４０６および第２の電極４１０は、同じ材料でできている必要はなく、いくつかの実施形態では、例えば、第１の電極４０６は、導電性非金属でできていてよく、第２の電極４０８は、金属でできていてよい。

ヒータ層４０８は、第１の電極４０６と第２の電極４１０との間に挟まれ、相変化層４１４より小さい幅を有する。他の実施形態では、ヒータ層４０８の幅は、図示された幅より小さくても大きくてもよい。例えば、一実施形態では、ヒータ層４０８は、相変化層４１４以上の幅を有しうる。さらに、「層」と記載しているが、ヒータ層は図示するような薄い平坦な形状である必要はなく、任意の規則的なあるいは不規則な形状をとりうる。ヒータ層４０８は、内部に電流が流されたときにその温度が上昇するような、比較的高い電気抵抗率（あるいは逆に低い電気抵抗率）を有するいかなる材料でできていてもよい。ヒータ層４０８の他の実施形態に用いられうる材料の例は、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、窒化ケイ素チタン（ＴｉＳｉＮ）、および、窒化炭素（ＣＮ）を含む。

相変化層４１４は、第２の電極４１０上に形成される。相を変化させ、異なる電気特性（例えば異なる抵抗率、または、逆に異なる導電率）の異なる相を有する任意の材料が相変化層４１４に用いられる。例えば、一実施形態では、相変化層にカルコゲナイド材料が用いられうる。カルコゲナイドは、主成分として（これらに限らないが、硫黄、セレニウム、または、テルルを含む）カルコゲナイド元素を含むガラス状の材料である。相変化メモリ内で役立つカルコゲナイドの例は、ゲルマニウム−硫黄−テルル（ＧｅＳＴｅ）、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）、および、銀−インジウム−アンチモン−テルル（ＡｇＩｎＳｂＴｅ）を含む。カルコゲナイド材料の他の例は、インジウム−セレニウム（ＩｎＳｅ）、アンチモン−セレニウム（ＳｂＳｅ）、アンチモンーテルル（ＳｂＴｅ）、インジウム−アンチモン−セレニウム（ＩｎＳｂＳｅ）、インジウム−アンチモン−テルル（ＩｎＳｂＴｅ）、ゲルマニウム−アンチモン−セレニウム（ＧｅＳｂＳｅ）、ゲルマニウム−アンチモン−テルル−セレニウム（ＧｅＳｂＴｅＳｅ）、および、銀−インジウム−アンチモン−セレニウム−テルル（ＡｇＩｎＳｂＳｅＴｅ）を含む。他の実施形態においてカルコゲナイド以外の他の材料を用いてもよいのはもちろんである。

相変化層が汚染されないようにすべく、また、例えば、万が一プローブ４０２がメモリセル４０３と接触した場合に機械的損傷から保護すべく、相変化層４１４の上には任意の保護層４１６が形成される。好ましくは、必ず、というわけではないが、保護層４１６は実質的に強靭で堅固な性質を有する材料でできている。一実施形態では、保護層は、ダイヤモンド状炭素（ＤＬＣ）を用いて形成されうるが、他の実施形態では、硝酸チタン（ＴｉＮ）、または、チタン−アルミニウム−硝酸（ＴｉＡｌＮ）などのドーピングされたまたはされないシリコンカーバイドまたはセラミック材料など他の材料が用いられうる。

メモリ４００の動作中、プローブ４０２のチップと第２の電極４１０との間に電流が流れることにより、相変化層４１４にデータビットが書き込まれる。相変化層４１４は、始めのうちは非晶相などの均一な層であるが、プローブ４０２のチップと第２の電極４１０との間に電流が流されることにより生じる温度（一実施形態では約摂氏２００度を上回る）が相変化層４１４の小さな領域４１８を比較的高い抵抗率を有する非晶相から比較的低い抵抗率を有する多結晶相へと変換する。そして領域４１８が相変化層に書き込まれたデータビットを表すようになる。プローブ４０２、または、他のプローブは、プローブ４０２と第２の電極４１０との間に小さな電流を流して電気抵抗率の変化を検知することにより、相変化層４１４に格納されたデータビットを読み取ることができる。

相変化層４１４に書き込まれたビットを消去すべく、電極間およびヒータ層４０８を通じて電流が流れるように第１の電極４０６および第２の電極４１０を起動することにより、相変化層４１４の下のヒータが作動される。ヒータ層４０８は、内部に電流が流されるとその温度が上昇するので、相変化層４１４の温度も上昇する。相変化層４１４が相変化するのに必要な温度まで上昇した後、ヒータはオフにされ、相変化層４１４は、層全体が元の均一な相に実質的に戻るように冷却されうる。相変化層がカルコゲナイドでできており、データビットが非晶質媒体における多結晶領域により表される一実施形態では、相変化層の温度をその融点（いくつかのカルコゲナイドでは通常摂氏５００度より高い）を超えて上昇させ、膜をすばやく冷却して非晶相にすることにより、消去は実行される。データビットが多結晶媒体における非晶質領域で表されるカルコゲナイドの実施形態では、結晶成長を誘発するのに十分高い温度（特定のカルコゲナイドでは摂氏３００度乃至４００度）まで相変化層は加熱され、非晶質領域を消去するほどに結晶成長させるのに十分な時間温度を維持する。あるいは、相変化層はその融解温度まで加熱されてもよいが、比較的ゆっくり冷却される（いくつかのカルコゲナイドでは〜１マイクロ秒）。ゆるやかに冷却することにより、急速な冷却によって生じた非晶相の代わりに結晶相が生成される。

消去プロセスの結果、相変化層に書き込まれた実質的にすべてのデータビットが完全に消去され、メモリまたはメモリセルも完全に消去され、オリジナルデータを回復するために後で読み出されることができるデータは何も残されない。これは、例えば、標準的な消去動作において消去されたと思われていたデータを検索するために後で読み出すことができる磁気痕跡を残しておく磁気メモリとは対照的である。

上記の消去手順を用い、メモリセル全体の内容などのすべてのデータブロックは、同時に、または、ほとんど同時に消去され、すなわち、非常に高速なデータ消去が実現しうる。正確なデータ消去速度は、メモリセル内のデータビット密度、および、そこに書き込まれたデータビット数に基づくであろう。いくつかの実施形態では、１００メガビット／秒を上回るデータ消去速度を実現することができ、他の実施形態では、１テラビット／秒以上もの高速データ消去も実現しうる。

個別にアドレス指定可能なメモリセルを有するメモリ３００などのメモリでは、例えば、メモリセルアレイのすべてのセルのヒータを同時に起動させることにより、非常に高速なデータ消去が実現しうる。これによって、メモリ３００全体を同時またはほとんど同時に消去することになる。その結果、１テラビット／秒を上回る非常に高速なデータ消去が達成できる。より遅いデータ消去速度が要求される他の実施形態では、メモリセルにおけるヒータは、例えば、素早く連続して起動されるか、または、同時に起動されうる。特定のセル内のデータを保持しなければならない場合は、もちろんメモリ３００内のすべてのメモリセルを消去する必要はない。

図５は、メモリ２００の一実施形態におけるメモリセル２０４、または、メモリ３００の一実施形態におけるメモリセル３０２として用いられうるＳＳＰ相変化メモリ５００の別の実施形態を示す。メモリ５００は、プローブ５０２およびメモリセル５０３を含む。メモリセル５０３は、基板５０４を含み、当該基板上にはヒータが形成される。ヒータは、第１の電極５１０、第２の電極５１２、および、第１の電極５１０と第２の電極５１２との間に横に延びるヒータ層５０８を含む。ヒータ層５０８は、ヒータ層と基板との間に挟まれた誘電体５１２によって第１の電極と第２の電極との間で支持される。相変化層５１４は、ヒータ層５０８、電極５１０、および、５１２の上に形成され、相変化層５１６の上に任意で保護層５１６が形成される。

プローブ５０２は、プローブ４０２同様、図示するようなカンチレバータイプのプローブであるが、異なるタイプのプローブであってもよい。また、基板５０４は、基板４０４と同様にポリシリコン、単結晶シリコン、および、記載されない他の基板材料など、メモリ５００の製造および構造条件に適合する任意の基板でよい。他の実施形態では、基板５０４は、異なる材料により形成されうる。

メモリセル５０４は、主にヒータの構造の点でメモリセル４０３と異なる。メモリセル５０３では、ヒータは、同じく基板５０４と相変化層５１４とに挟まれている。メモリセル４０３とは異なり、基板５０４上のメモリセル５０３の両端近くに第１の電極５１０および第２の電極５１２が形成される。ヒータ層５０８は、第１の電極５１０および第２の電極５１２に電気的に結合され、当該２つの電極間で横に延びる。ヒータ層５０８は、相変化層５１４と接触することにより、加熱中のその層への熱伝導を向上させる。なお、ヒータ層５０８を「層」として説明しているが、図示するような薄い平坦な形状である必要はなく、いかなる規則的または不規則な形状もとりうる。ヒータ層５０８は、内部に電流が流されるとその温度が上昇するような比較的高い電気抵抗率（あるいは、逆に低い導電率）を有する任意の材料からできていてよい。ヒータ層５０８の異なる実施形態に用いられうる材料の例は、ヒータ層４０８に用いられうる材料を少なくとも含む。誘電層５０６は、ヒータ層５０８と基板５０４との間に挟まれてヒータ層５０８を支持する。誘電層５０６は、酸化シリコン（ＳｉＯ２）により形成されうるが、他の実施形態では、異なる誘電体が用いられてよい。

メモリ５００を個別にアクセス可能にすべく、第１の電極５１０および第２の電極５１２は、上記メモリ４００のヒータをオン／オフするよう選択的に起動または停止されうる個別の電気的接続に結合されうる。電極４０６および４１０と同様に、第１の電極５１０、および第２の電極５１２は、いかなる導電性金属からできていてもよく、同じ材料から形成される必要はない。いくつかの実施形態では、例えば、第１の電極５１０は、導電性非金属からできてよく、第２の電極５１２は、金属からできてよい。

相変化層５１４は、第２の電極５１０上に形成されうる。相変化層４１４と同様に、相を変化させ、異なる電気特性の異なる層を有するいかなる材料も相変化層５１４に用いられうる。一実施形態では、例えば、相変化層にカルコゲナイドが用いられる。相変化層４１４に用いられるとして上記された、また、記載されていないいかなるカルコゲナイドも相変化層５１４に用いられうる。相変化層５１４が汚染されないようにすべく、また、例えば、万が一プローブ５０２がメモリセル５０３と接触した場合に機械的損傷から保護すべく、相変化層５１４の上には任意の保護層５１６が形成される。

メモリ５００は、メモリ４００と同様に動作する。プローブ５０２のチップとヒータ層５０８との間に電流を流すことにより、相変化層５１４にデータビットが書き込まれ、相変化層５１４の領域５１８は、比較的高い抵抗率を有する非晶相から比較的低い抵抗率を有する多結晶相へと変換される。そして領域５１８は、相変化層に書き込まれたデータビットを表すようになる。プローブ５０２または他のプローブは、電気抵抗率の変化を検知することにより、相変化層５１４に格納されたビットを読み取る。相変化層５１４に書き込まれたビットを消去するには、ヒータ層５０８に電流が流れるように第１の電極５１０および第２の電極５１２を起動させることによってヒータを作動させる。ヒータ層５０８は、内部に電流が流されるとその温度が上昇し、それによって相変化層５１４の温度が上昇する。相変化するのに必要な温度まで相変化層５１４が加熱された後、ヒータはオフにされ、相変化層５１４は、実質的に層全体が元の非晶相に戻るように冷却されうる。

図６は、メモリ４００またはメモリ５００などのメモリセルを含みうる、メモリ３００のような相変化メモリの一実施形態を含むシステム６００の一実施形態を示す。システム６００は、メモリ６０６に結合されるプロセッサ６０２と、探査プローブ（ＳＳＰ）メモリなどの相変化メモリ６０４とを含む。

メモリ６０４および６０４に結合されるプロセッサ６０２は、データの受信が可能な入力と、データの送信が可能な出力とを有する。一実施形態では、プロセッサ６０２は、従来の多目的マイクロプロセッサであってよく、他の実施形態では、プロセッサ６０２は、プログラマブルコントローラ、または、特定用途向け集積回路（ＡＳＩＣ）などの他のタイプのプロセッサであってよい。

メモリ６０６は、いかなるタイプの揮発性または不揮発性メモリまたは記憶でありうる。メモリ６０６の異なる実施形態に用いられうる揮発性メモリは、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型随時書き込み読み出しメモリ（ＳＤＲＡＭ）などを含む。メモリ６０６の異なる実施形態に用いられうる不揮発性メモリは、磁気または光ディスクドライブを含む。

異なる実施形態の相変化メモリ６０４は、図２および図３にそれぞれ示されるようなメモリ２００またはメモリ３００などのメモリである。メモリ２００または３００の異なる実施形態は、メモリ４００および５００に関連して示された構造を有するメモリセルを含みうる。さらに他の実施形態では、メモリ２００または３００などのメモリ内のすべてのメモリセルが同じ構造を持つ必要はない。異なる構造のセルを含むメモリがあってよい。

システム６００の動作中、プロセッサ６０２は、その入力および出力を介しデータを受送信し、メモリ６０６および相変化メモリ６０４のどちらに対してもデータの読み書きをしうる。プロセッサ６０２は、該当するセル内のヒータを選択的に起動することにより、相変化メモリ６０４内の１つ以上のセルからのデータの消去を制御しうる。相変化メモリ内のセルの情報を修正する必要がある場合、データは、相変化メモリ６０４から読み出され、メモリ６０６に一時的に保持されうる。メモリ６０６にデータが保持される一方で、相変化メモリ６０４の該当するセルが消去され、データはメモリ６０６から取り出され、前に書き込まれた相変化セルに再び書き込まれる。

本発明の例示した実施形態における上記説明は、抽象的な説明も含め、排他的、あるいは、開示される正確な形式に本発明を限定することを意図しない。本願明細書中における本発明の特定の実施形態および実施例は、例示の目的で記載されるのであって、多くの等価な変更も本発明の範囲内でありうることは、当業者であれば理解できよう。これらの変更は、上記詳細な説明に照らし本発明になされうる。

添付の請求項において使用される用語は、本発明を明細書および請求項に開示された特定の実施形態に限定すると解釈されないものとする。むしろ、本発明の範囲は、請求項の解釈の確立された原則にのっとり解釈されるべきである。

Claims (30)

1. 基板と、
   前記基板上に形成され、ヒータ層、および、前記ヒータ層に電気的に結合される第１および第２の電極を有するヒータと、
   前記ヒータ上に形成された相変化層と、
   を備える装置。
2. 前記第１の電極は、前記基板と前記ヒータ層との間にあり、前記第２の電極は、前記ヒータ層と前記相変化層との間にある、請求項１に記載の装置。
3. 前記ヒータ層および前記第１の電極は、誘電層内に配置される、請求項２に記載の装置。
4. 前記第１の電極は、前記ヒータ層の一方の端部に結合され、前記第２の電極は、前記ヒータ層の他方の端部に結合される、請求項１に記載の装置。
5. 前記相変化層は、カルコゲナイド層である、請求項１に記載の装置。
6. 前記ヒータは、個別にアドレス指定可能である、請求項１に記載の装置。
7. 前記相変化層上に形成される保護層をさらに備える、請求項１に記載の装置。
8. プロセッサと、
   前記プロセッサに結合されるＤＲＡＭメモリと、
   前記プロセッサに結合される相変化メモリとを備えるシステムであって、
   前記相変化メモリは、
   基板と、
   前記基板上に形成され、ヒータ層、および、前記ヒータ層に電気的に結合される第１および第２の電極を有するヒータと、
   前記ヒータ上に形成される相変化層と、
   を含むシステム。
9. 前記第１の電極は、前記基板と前記ヒータ層との間にあり、前記第２の電極は、前記ヒータ層と前記相変化層との間にある、請求項８に記載のシステム。
10. 前記ヒータ層および前記第１の電極は、誘電層内に配置される、請求項９に記載のシステム。
11. 前記第１の電極は、前記ヒータ層の一方の端部に結合され、前記第２の電極は、前記ヒータ層の他方の端部に結合される、請求項８に記載のシステム。
12. 前記相変化層は、カルコゲナイド層である、請求項８に記載のシステム。
13. 前記ヒータは、個別にアドレス指定可能である、請求項８に記載のシステム。
14. 前記相変化層上に形成された保護層をさらに備える、請求項８に記載のシステム。
15. ヒータ層と、前記ヒータ層に電気的に結合される第１および第２の電極とを備えるヒータを基板上に形成する工程と、
    前記ヒータ上に相変化層を形成する工程と、
    を含むプロセス。
16. 前記第１および第２の電極を形成する工程は、
    前記第１の電極を前記基板と前記ヒータ層との間に形成する工程と、
    前記第２の電極を前記ヒータ層と前記相変化層との間に形成する工程と、
    を含む、請求項１５に記載のプロセス。
17. 前記ヒータ層および前記第１の電極は、誘電層内に配置される、請求項１６に記載のプロセス。
18. 前記第１および第２の電極を形成する工程は、
    前記第１の電極を前記ヒータ層の実質的に一方の端部に形成する工程と、
    前記第２の電極を前記ヒータ層の他方の端部に沿って形成する工程と、
    を含む、請求項１５に記載のプロセス。
19. 前記相変化層は、カルコゲナイド層である、請求項１５に記載のプロセス。
20. 前記ヒータは、個別にアドレス指定可能である、請求項１５に記載のプロセス。
21. 前記相変化層上に保護層を形成する工程をさらに含む、請求項１５に記載のプロセス。
22. １つ以上の相変化メモリセルを含む相変化メモリに書き込まれた１つ以上のデータビットを消去する工程を含むプロセスであって、前記１つ以上の相変化メモリセルのそれぞれを消去する工程は、
    基板上に形成され、前記基板と相変化層との間に配置されるヒータを起動する工程あって、前記相変化層には１つ以上のデータビットが書き込まれ、各データビットは、第１の相領域に囲まれる第２の相領域を含む工程と、
    前記相変化層の実質的に全体が同じ相になるまで前記相変化層を加熱する工程と、
    前記ヒータを停止させる工程と、
    前記相変化層の実質的に全体が前記第１の相領域になるまで前記相変化層を冷却する工程と、
    を含むプロセス。
23. 前記相変化層における前記１つ以上のデータビットは、実質的に同時に消去される、請求項２２に記載のプロセス。
24. 前記データビットは、およそ１テラビット／秒を上回る速度で前記相変化メモリから消去される、請求項２３に記載のプロセス。
25. 前記相変化層には、消去後、前記第２の相領域は残っていない、請求項２２に記載のプロセス。
26. 前記相変化メモリは、実質的に同時に消去されうるアドレス指定可能な相変化メモリセルアレイを含む、請求項２２に記載のプロセス。
27. 前記データビットは、およそ１テラビット／秒を上回る速度で前記相変化メモリから消去される、請求項２６に記載のプロセス。
28. 前記相変化層は、カルコゲナイド層である、請求項２２に記載のプロセス。
29. 前記第１の相は、非晶相であり、前記第２の相は、多結晶相である、請求項２８に記載のプロセス。
30. 前記相変化層を加熱する工程は、前記相変化層の温度が前記相変化層の融解温度以上になるまで加熱する工程を含む、請求項２２に記載のプロセス。

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