CN1977337A

CN1977337A - 非易失性可编程存储器

Info

Publication number: CN1977337A
Application number: CNA2004800434842A
Authority: CN
Inventors: C·J·舍瓦利耶; W·I·金尼; S·W·龙科尔; D·里纳森; J·E·小桑切兹; P·斯沃布; E·R·沃德
Original assignee: Unity Semiconductor Corp
Current assignee: Unity Semiconductor Corp
Priority date: 2004-05-03
Filing date: 2004-05-03
Publication date: 2007-06-06
Also published as: JP2007536680A; KR101128246B1; DE602004027844D1; EP1743340A1; KR20070010165A; EP2204813A1; EP2204813B1; EP1743340B1; ATE472157T1; WO2005117021A1

Abstract

提供一种存储器(3700)。存储器包括非易失性存储单元阵列(3720)，每个存储单元包括两端子存储器插塞，存储器插塞在施加第一写电压脉冲时从第一电阻状态切换到第二电阻状态，并且在施加第二写电压脉冲时，相反地从第二电阻状态切换到第一电阻状态。

Description

非易失性可编程存储器

技术领域

本发明一般涉及存储器，并且更具体地说，涉及可重写的非易失性存储器。

背景技术

存储器可以分类为易失性的或者非易失性的。易失性存储器是在电源被断开时丢失其内容的存储器。相反，非易失性存储器不要求连续的电力供应来保持信息。大部分的非易失性存储器利用固态存储器件作为存储单元。

例如某些导电金属氧化物(CMO)能被用作固态存储器件。CMO可以在受到可通过两个端子传递的电子脉冲之后保持电阻状态。2001年3月20日授予Liu等人的美国专利No.6,204,139描述了显示这种特征的一些钙钛矿材料。钙钛矿材料还由相同的研究者在2001非易失性存储器技术专题讨论会的资料“Electric-pulse-induced reversibleresistance change effect in magnetoresistive films”(Applied PhysicsLetters，Vol.76，No.19，8 May 2000)以及“A New Concept for Non-Volatile Memory：The Electric-Pulse Induced Resistive Change Effect inColossal Magnetoresistive Thin Films”中进行了描述。然而，在6,204,139专利中描述的材料一般不适用于RAM存储器，因为该材料的电阻在定标到小尺寸时，被认为太大了，不能制造具有快速访问时间的存储器。

在Hsu等人的题为“Electrically programmable resistance cross pointmemory”的美国专利No.6,531,371中，公开了电阻性交叉点存储器件及其制造和使用方法。存储器件包括插入在上部电极和下部电极之间的钙钛矿材料的活性层。

类似地，IBM苏黎世研究中心也发表了三篇技术文章，论述了对于存储器应用的金属氧化物材料的使用：″Reproducible switchingeffect in thin oxide films for memory applications″(Applied PhysicsLetters，Vol.77，No.1，3 July 2000)、″Current-driven insulator-conductortransition and nonvolatile memory in chromium-doped SrTiO₃ singlecrystals″(Applied Physics Letters，Vol.78，No.23，4 June 2001)以及″Electric current distribution across a metal-insulator-metal structureduring bistable switching″(Journal of Applied Physics，Vol.90，No.6，15September 2001)。

但是，对某些CMO的电阻变化特性的发现是相对新近的，并且还没有在商用存储器产品中实现。一直在不断努力将真正的非易失性RAM(nvRAM)引入市场。

附图说明

本发明可通过连同附图参考以下描述更好的理解：其中：

图1给出利用单层存储器的例示性交叉点存储器阵列的透视图；

图2给出选择图1给出的交叉点阵列中的存储单元的平面图；

图3给出选择的图2的存储单元的边界的透视图；

图4A给出采用四个存储器层的例示性层叠交叉点存储器阵列的透视图；

图4B是图4A中给出的例示性层叠交叉点存储器阵列的示意图；

图5给出利用八个存储器层的例示性层叠交叉点存储器阵列的示意图；

图6A给出x方向驱动器集合连同图4A的层叠交叉点存储器的示意图；

图6B给出y方向驱动器集合连同图4A的层叠交叉点存储器的示意图；

图7A给出关于图4A中给出的层叠交叉点阵列的图6A和图6B中给出的x方向和y方向驱动器集合的一般布局；

图7B给出图7A的抽象表示；

图8A给出关于图1中给出的单层交叉点阵列的叉指式x方向和y方向驱动器的一般布局；

图8B给出图8A的抽象表示；

图9A给出关于图4A中给出的层叠交叉点阵列的叉指式x方向和y方向驱动器的一般布局；

图9B给出图9A的抽象表示；

图10A和图10B给出备选的x方向驱动器集合连同图4A的层叠交叉点存储器的示意图；

图11A到11C给出在图1中给出的单层交叉点阵列的下面具有一些驱动器的x方向和y方向驱动器的各种布局；

图12给出一些驱动器成叉指式但另一些不成叉指式，使得一些驱动器在图1给出的单层交叉点阵列的下面的x方向和y方向驱动器集合的布局；

图13A给出完全在图1中给出的单层交叉点阵列下面的x方向驱动器集合和y方向驱动器集合的布局；

图13B给出完全在图1中给出的单层交叉点阵列下面的x方向驱动器集合和y方向驱动器集合的另一个布局；

图14A给出完全在图4A中给出的层叠交叉点阵列下面的x方向驱动器集合和y方向驱动器集合的布局；

图14B给出在图4A中给出的单层交叉点阵列下面留出空的间隙的x方向驱动器集合和y方向驱动器集合的布局；

图15A给出x方向驱动器集合连同图4A的层叠交叉点存储器的示意图；

图15B给出y方向驱动器集合连同图4A的层叠交叉点存储器的示意图；

图16给出利用在同一逻辑上操作的分离的驱动器的x方向驱动器集合连同图4A的层叠交叉点存储器的备选示意图；

图17给出消除了对附加的金属层的需要的y方向驱动器集合连同图4A的层叠交叉点存储器的备选示意图；

图18A给出连接到图1给出的单层交叉点阵列的x方向驱动器集合和y方向驱动器集合的布局；

图18B给出连接到图4A中给出的层叠交叉点阵列的多个x方向驱动器集合和y方向驱动器集合的布局；

图19给出在必要的行间隔范围内的XO驱动器集合；

图20A给出驱动器图解，其中驱动器要求访问主解码器、辅助解码器以及基准电压；

图20B给出图20A中给出的三个晶体管的布局；

图21A给出在沉积了第一金属层之后图20B中给出的驱动器；

图21B给出在沉积了第二金属层之后图20B中给出的驱动器；

图22给出驱动器的末级的布局；

图23A给出沉积第一金属层之后22中的驱动器；

图23B给出沉积第二金属层之后图23A中给出的驱动器；

图24给出图4A的层叠交叉点阵列的横截面；

图25A给出描述用于选择存储器插塞的各种系统的逻辑连接的方框图；

图25B给出描述用于选择存储器插塞的各种系统的物理连接的方框图；

图26A给出描述用于防止未选择的导电阵列线浮动到非期望电压的一个机制的方框图；

图26B给出描述用于防止未选择的导电阵列线浮动到非期望电压的另一个机制的方框图；

图26C给出描述对图26B中给出的用于防止未选择的导电阵列线浮动到非期望电压的机制的改进的方框图；

图26D给出描述对图26C中给出的用于防止未选择的导电阵列线浮动到非期望电压的机制的改进的方框图；

图26E给出描述通过利用3输出驱动器用于防止未选择的导电阵列线浮动到非期望电压的另一个机制的方框图；

图27给出描述3输出驱动器的可能结构的方框图；

图28给出显示使阵列线放电的写选择信号的下降沿的定时图；

图29给出显示用于使导电阵列线放电的写选择信号的下降沿的定时图；

图30给出显示写操作结束时被放电的导电阵列线的定时图；

图31给出显示入内部写定时器脉冲所定义的，在选择了写模式以及在写操作结束时被放电的阵列线的定时图；

图32给出显示由写选择信号的下降沿、数据或者地址变换放电的阵列线的定时图；

图33给出在在不同的时间切换的多个地址的定时图；

图34A给出检测电路的例示性简图；

图34B给出图34A的检测电路的定时；

图35给出在二维晶体管存储器阵列中布置的存储单元的示意表示；

图36给出能用于图35的晶体管存储器阵列中的存储单元的示意横截面表示；

图37A描述例示性1MB存储器的电学实现的方框图；

图37B给出包括能够读出多个位的检测电路的例示性存储器的方框图；

图38A给出根据本发明的实施例用于以页模式和突发模式写信息的页锁存电路；

图38B给出根据本发明的实施例用于以页模式和突发模式写信息的写指令信号；

图38C给出根据本发明的实施例在以页模式和突发模式写信息时写信号输入和对应输出的简图；

图39A给出以页模式或突发模式读信息的输入和数据信号；

图39B给出用于以页模式或突发模式写信息的输入和数据信号；

图40给出本发明的自适应编程电路的高级示意图；

图41A给出用比较器的自适应编程电路的第一更详细实施例；

图41A给出用比较器的自适应编程电路的第二更详细实施例；

图42给出具有双极性电压驱动、电流比较电路以及激活逻辑的自适应编程电路的第三电路概略水平实施例；

图43给出在可重写存储器阵列中应用本发明期间信号和器件电流的例示性定时图；

图44给出能够与多级存储器一起使用的自适应编程电路的另一个实施例；

图45给出自适应编程电路的另一个实施例；

图46描述交叉点存储器阵列的简化表示；

图47给出其中每个存储单元包括二极管的例示性交叉点阵列；

图48给出其中每个存储单元包括背靠背二极管的例示性交叉点存储器阵列；

图49给出背靠背二极管器件的伏安或者″IV″特性；

图50给出一种类型的线性存储单元的IV特性；

图51给出存储单元和串联的背靠背二极管的典型的IV特性；

图52给出显示非欧姆性能的层叠的典型IV曲线；

图53给出直至线段的底部前端的完成的部分处理的集成电路的横断面视图；

图54给出在形成多个导电插塞之后，从图53的进一步处理的集成电路的横断面视图；

图55给出在线段的顶前端形成中间存储器插塞之后，从图54的进一步处理的集成电路的横断面视图；

图56给出在线段的顶前端完成形成中间存储器插塞之后，从图55的进一步处理的集成电路的横断面视图；

图57给出在中间存储器插塞段的顶部完成形成顶部金属段之后，从图56的完全处理的集成电路的横断面视图；

图58给出完全处理的集成电路的横断面视图，其中中间存储器插塞段还包括硬掩膜层和隔片的器件；

图59A到图59E给出各种处理步骤的例示性序列，可用于建立图58的硬掩膜和隔片器件；

图60给出完全处理的集成电路的横断面视图，其中中间存储器插塞段还包括可选底切特征；

图61给出现有技术FET的横截面；

图62A给出具有电荷阱的电阻存储器材料的部分；

图62B给出图62A中的电阻存储器材料段的能带图；

图63给出没有和具有电荷阱的肖特基势垒的能带图；

图64给出没有和具有阱电荷的阱到阱导电的能带图；

图65给出没有和具有阱Frenkel-Poole导电的能带图；以及

图66是通过没有和有电荷阱的肖特基结的隧道导电的能带图。

应该理解，在附图中，相同的附图标记指示相同的结构元件。此外，应该理解，附图中的绘图不一定按比例。

具体实施方式

在下面的描述中，阐述了大量细节，以提供对本发明透彻的理解。但是，应该理解，对于本领域技术人员，本发明可以在没有这些具体细节中的一些或者全部的情况下实践。在其它情况中，众所周知的过程步骤没有具体描述，以免不必要地模糊本发明。

交叉点存储器阵列

传统的非易失存储器要求基于三端MOSFET的器件。这种器件的布局不理想，每个存储单元通常要求至少8f²的面积，其中f是最小的形体尺寸。然而，不是所有的存储元件都要求三端的。如果例如存储元件能够响应于电压脉冲改变它的电气特性(例如电阻率)，则仅仅要求两个端子。用仅仅两个端子，就能够利用允许单个单元制造到4f²大小的交叉点阵列布局。

图1描述利用单层存储器的例示性交叉点存储器阵列100的透视图。底层的x方向导电阵列线105与顶层的y方向导电阵列线110正交。x方向导电阵列线105充当到多个存储器插塞115的第一端子，并且y方向导电阵列线110充当到多个存储器插塞115的第二端子，多个存储器插塞115位于导电阵列线105和110的交点处。导电阵列线105和110用于将电压脉冲传递到存储器插塞115，并且通过存储器插塞115承载电流，以便确定它们的电阻状态。

导电阵列线层105和110一般可以由任何导电材料构成，比如铝、铜、钨或者某种陶瓷。根据材料，导电阵列线一般将在64和8192条垂直的导电阵列线之间交叉。材料的制造技术、形体尺寸和电阻率可以考虑较短或者较长的线。尽管x方向和y方向导电阵列线可以具有相等长度(形成正方形交叉点阵列)，但它们还可以具有不相等的长度(形成矩形的交叉点阵列)，如果x方向和y方向导电阵列线由具有不同电阻率的不同材料构成，则矩形的交叉点阵列可能有用。

图2图解在交叉点阵列100中选择存储单元215。单个x方向导电阵列线205和单个y方向导电阵列线210之间的交叉点唯一地标识单个存储单元215。图3图解选择的存储单元215的边界。存储单元是能够理论上在一维、两维乃至三维空间中延伸的可重复单位。在z方向(与x-y面垂直)重复存储单元的一个方法是，使用导电阵列线105和110的下表面和上表面，建立层叠的交叉点阵列。

构成交叉点阵列100的可重复单元可认为是，存储器插塞305加上存储器插塞周围1/2的间隔，加上1/2的x方向导电阵列线205和1/2的y方向导电阵列线210。当然，1/2的导电阵列线仅仅是理论构造，因为导电阵列线一般制造为相同宽度，不管是使用导电阵列线的一个表面还是两个表面。因此，导电阵列线的最上层和最下层(其仅使用一个表面)一般会制造为与所有其它导电阵列线层一样的尺寸。

层叠的交叉点存储器阵列

图4A和4B给出使用四个存储器层405、410、415和420的例示性层叠交叉点阵列400。存储器层ML₀ 405、ML₁ 410、ML₂ 415和ML₃ 420夹在x方向导电阵列线X₀层425、X₁层430和X₂ 435以及y方向导电阵列线Y₀层440和Y₁层445的交替层之间。层叠考虑存储器件提高它的存储容量，而并不增加交叉点阵列400的覆盖区。作为在本文使用的术语“存储器层”，它不一定是同质的材料层，而是一个存储器插塞层。下面对存储器插塞进行描述，并且其能由几个不同的材料层构成。术语″插塞″意指一般适于在互补的导电阵列线之间的任何层叠或者构造，而并不仅仅旨在限于任何制造工艺。

每个存储器层405、410、415和420与x方向的导电阵列线的一层425、430或者435以及y方向的导电阵列线的一层440或者445相关联。尽管顶部的导电阵列线层435和底部的导电阵列线层425仅仅用于向单个存储器层420和405的提供电压，但其它的导电阵列线层430、440和445可用于提供电压到顶部和底部存储器层405、410、415或者420。

一般而言，如果每个中间导电阵列线层用于两个存储器层，则N个存储器层将要求N+1层的导电阵列线。然而，尽管交叉点阵列中的每个存储器插塞将需要具有两个导电线，但不是每个导电线层都需要具有它自己的独立电路。由于存储器插塞的选择要求x方向导电阵列线和y方向导电阵列线都有效，因此两个方向的多个导电阵列线可以被激活，只要仅一个存储器层能被激活。

例如，在层叠的交叉点阵列400中，顶部和底部x方向层导电阵列线(X₀层425和X₂层435)对于访问存储元件可以在逻辑上相关，并且除了共用相同的选择逻辑，甚至可以共用相同的电路。表1显示x方向导电阵列线和y方向导电阵列线的组合，它们可用于激活特定存储器层上的存储元件。

X₀，X₂	X₁	Y₀	Y₁	存储器层
X₀，X₂	X₁	Y₀	Y₁	存储器层	xx	xx	xx	xx	ML₀ML₁ML₂ML₃

表1

所以，为了例如访问ML₁ 410上的存储单元，将需要选择来自X₁层430的一个导电阵列线和来自Y₀层440的一个导电阵列线。

类似地，图5给出层叠的交叉点阵列500的配置，它利用八个存储器层505、510、515、520、525、530、535和540。所有的x方向导电阵列线层545、550、555、560和565连接到两个贯穿线570或者575之一，并且因此共用解码逻辑。在本文使用的贯穿线一般定义为多个金属层之间的垂直的导电通道，它旁路存储器插塞层，但是在功能上非常类似于通路和触点。但是，每个y方向导电阵列线层580、585、590和595由它们自己的解码逻辑驱动。表2显示x方向导电阵列线和y方向导电阵列线的组合，它们可用于激活特定存储器层上的存储元件。

X₀，X₂，X₄	X₁，X₃	Y₀	Y₁	Y₂	Y₃	存储器层
X₀，X₂，X₄	X₁，X₃	Y₀	Y₁	Y₂	Y₃	存储器层	xxxx	xxxx	xx	xx	xx	xx	ML₀ML₁ML₂ML₃ML₄ML₅ML₆ML₇

表2

外围电路

交叉点阵列的一个好处是，驱动交叉点阵列(例如100、400或者500)的有源电路可以放置在交叉点阵列之下，由此减少在半导体衬底上所要求的覆盖区。图6A给出x方向驱动器集合605、610和615，它们用于选择四个存储器层层叠的交叉点阵列400的X₀层425、X1层430和X₂层435中的特定x方向导电阵列线。尽管X₀驱动器605和X₂驱动器615能使用相同的逻辑(如表1所述)，但显示的是分离的驱动器，这是由于难以在将X₁层430连接到X₁驱动器610的贯穿线640周围布线单个X₀驱动器605。

图6B给出y方向驱动器集合620和625，它们用于选择y方向导电阵列线层440和445中的特定y方向导电阵列线。Y₀驱动器集合620使用贯穿线630，贯穿线630横穿一个存储器层405，以便连接Y₀层440。Y₁驱动器集合625使用贯穿线635，贯穿线635横穿三个存储器层405、410和415，以便连接Y₁层445。

图7A给出关于层叠交叉点阵列400的x方向和y方向驱动器集合605、610、615、620和625的一般布局。图7B给出图7A的更抽象表示。由于每个驱动器集合在同一侧，因此整个布局形成非对称的L形。

然而，某些设计可以使驱动器电路成叉指式，以便控制一个导电阵列线的驱动器来自一侧，而控制下一个导电阵列线的驱动器来自相对侧。

叉指式驱动器集合

图8A和8B给出驱动单层交叉点阵列100的叉指式的x方向驱动器805和叉指式的y方向驱动器810的布局。使驱动器805和810成叉指式不仅考虑到在单层交叉点阵列100中更好的对称，而且允许驱动器制造为更大的尺寸。

在同一导电阵列线层中的交替线从不同位置驱动时，驱动器可被认为是叉指式的。这种相反驱动线可以是交替的，即偶数的线从一侧驱动，并且奇数的线从对侧驱动，或者按对分组，其中从一侧驱动的2条线相邻，并且从另一侧驱动的两条线紧接着它们，或者按允许利用以2×N个单元的间距布置并且驱动N条线的驱动器的任何布置分组。通过扩展，我们称″叉指式驱动器集合″为驱动叉指式线的驱动器集合，虽然驱动器本身不一定要成叉指式。

图9A和9B给出用于成叉指式的层叠交叉点阵列400的驱动器集合605、610、620和625的布局。x方向驱动器集合605和610的配置在图10A和10B中给出。对于每个x方向导电阵列线，图10A的配置与图10B的配置交替，以便X₀驱动器605和X₁驱动器610都交替两侧。

另外，通过使将X₁层430连接到X₁驱动器610的贯穿线640以及将X₂层435连接到X₀驱动器605的贯穿线645位于相对的侧上，底部X₀层425能够直接连到X₂层435。所以，单个X₀驱动器605能被用于底部X₀层425和顶部X₂层435。

图7B、8B和9B所示的布局假定驱动器605、610、615、620、625、805和810全部放在交叉点阵列100或者400之外。但是，如果交叉点阵列之下的衬底用于形成外围电路，则能够减少整个存储器芯片的覆盖区。

图11A到11C给出一些驱动器在单层交叉点阵列100之下的x和y方向驱动器集合805和810的各种布局。在每种布局中，即使在交叉点阵列100的下面存在不用的空间，一些驱动器也被留在单层交叉点阵列100之外。在图11A中，布局形成在x方向延伸超过交叉点阵列100的矩形。在图11B中，布局形成在y方向中延伸超过交叉点阵列100的H形。在图11C中，布局形成不对称的形状，在x方向和y方向延伸超过交叉点阵列100时，形成更对称的图案。

图12给出一些驱动器成叉指式而另一些驱动器不成叉指式的x和y方向驱动器集合805和810的备选布局。每个驱动器集合805和810中的一部分仍在单层交叉点阵列100之外。但是，假定每个驱动器制造为共同尺寸，一部分非叉指式的驱动器仍将延伸超过交叉点阵列100，因为非叉指式的驱动器驱动同一间距的线的两倍，因此需要更多的电路。

但是，如果驱动器805和810都不成叉指式，则整个外围电路可以放置在单层交叉点阵列100之下。

非叉指式的驱动器集合

图13A给出完全在单层交叉点阵列100下面的x方向驱动器805和y方向驱动器810的布局。图13B给出使用更对称布局的x方向驱动器805和y方向驱动器810的备选布局。

利用非叉指式驱动器集合的概念能够延伸至层叠的交叉点阵列。图14A和14B给出非叉指式驱动器集合605、610、620和625的布局。应该理解，每个驱动器集合605、610、620或者625不必按比例，并且根据每个导电阵列线层中的线数量以及用于每个驱动器的电路，每个驱动器集合605、610、620或者625可以完全放置在层叠交叉点阵列400之下，在层叠交叉点阵列400之下留出空的缺口，如图14B所示，或者延伸超过层叠交叉点阵列400的覆盖区。

图15A和15B给出可用于图14A或者14B的布局的驱动器集合605、610、620和625的一个可能配置。虽然X₀驱动器集合605能够直接连接X₀层425(并且经贯穿线645连接X₂层435)，并且X₁和Y₁驱动器集合610和625能够经它们各自的贯穿线640和635直接地连接到它们的X₁和Y₁层430和445，但Y₀驱动器集合620将不能直接连接到将外围电路连接到Y₀层440的贯穿线630。相反，Y₀驱动器集合620使用外围电路部分中另外的金属层1505，以便通过越过Y₁驱动器集合625的电路而连接到贯穿线630。另外的金属层1505是除构造驱动器电路所必需的任何金属层之外的。

图16给出x方向驱动器集合605、610和615的备选配置。因为另外的金属层1505用于连接y方向驱动器620和625，因此图15的配置也利用另外的金属层1505。通过将X₀驱动器集合605与X₂驱动器集合615分离，即使两个驱动器605和615使用相同的逻辑，X₀驱动器上的负荷也得以减少。此修改能够改善到层425和435的访问时间。

图17给出能够用于去除对另外的金属层1505的需要的y方向驱动器集合620和625的又一个配置。在此配置中，从X₀层425去除一个x方向导电阵列线，创造了一个阵列削减，以容许Y₀驱动器集合620直接连接将Y₀驱动器集合620连接到Y₀层440的贯穿线630。尽管从ML₀层405去除了一行存储器插塞，但它们的缺乏表示层叠交叉点阵列400中非常小百分比的总存储器插塞，并且对于外围电路设计可以是不使用另外的金属层1505的合理折衷。直接在去除的ML₀阵列线上的层ML₁ 410、ML₂ 415和ML₃ 420中的单元可以被去除，或者可以保持作为无功能的空单元。这样，四个阵列层是对称的。或者，底部ML₀存储器层可以利用冗余线来替换缺失的线。

另外，如果Y₀驱动器集合620移到层叠交叉点阵列400的中间，则改善了对Y₀层440的访问时间。如果Y₀驱动器集合620处于导电阵列线的一端，则电流将需要流动到相对端，以便达到最坏情况方案中的有效存储单元。然而，如果Y₀驱动器集合620处于导电阵列线的中间，则电流在最坏情况方案中只须流经导电阵列线长度的一半。所以，通过使Y₀驱动器集合620放置在导电阵列线的中间来改进访问时间。

图18A给出两者都在单层交叉点阵列100的下面中心的x方向驱动器805和y方向驱动器810的布局。y方向驱动器810能够利用阵列削减到达y方向导电阵列线110的中间，并且x方向驱动器能够位于在x方向导电阵列线105下面的任何地方，只要它不与另一个驱动器重叠。将驱动器805和810基本上移动到它们各自的导电阵列线105和110的中间进一步减少了到存储器插塞层115的访问时间。

这种布局对单层交叉点阵列或者层叠交叉点阵列的底层都是最有效的。在层叠交叉点阵列的情况下，尽管X₀驱动器集合605和Y₀驱动器集合620基本上定位在交叉点阵列400的中间，但其它驱动器集合一般将连接到上面导电阵列线层的导电阵列线的末端。

图18B给出层叠交叉点阵列400的驱动器集合的布局，其中底部存储器层比上面的存储器层具有更快的访问时间。某些应用可能要求一部分存储器比其它部分访问更快。例如，大容量存储器件可能希望能够比访问其它存储数据更快地访问它的文件分配表(FAT)。

非叉指式的驱动器设计

图13A到18B中给出的设计全部假定使用非叉指式驱动器。图19给出X₀驱动器集合605的一个可能布局，其使得有可能使线驱动器在非叉指式驱动器所需的行距内。每个驱动器将负责提供电压给特定的导电阵列线(或者在驱动器集合供电到多个存储器层的时候，则是导电阵列线组)。所以，如果在X₀层425上有256条导电阵列线，则在X₀驱动器集合605中将有256个驱动器。驱动器通过金属互连1905传递电压到导电阵列线。每个金属互连1905优选地制造为与导电阵列线相同的宽度。因为图19中的每个驱动器跨过四个金属互连，因此将驱动器层叠四个深确保整个X₀驱动器集合605在所要求的参数内。大体上，如果线驱动器组包含N个线驱动器，并且如果存储单元制造为W的宽度，则如果驱动器将完全在交叉点阵列之下，那么线驱动器组不能具有大于N×W的宽度。

应该理解，除了驱动器，可能还需要附加的外围电路。例如，驱动器可以要求访问主解码器和辅助解码器。主解码器能够选择单组的例如8个驱动器(例如1910)，而不是特定的驱动器，并且辅助解码器能够选择单个驱动器（例如1915)，而不是特定的8个驱动器组。尽管图19中没有显示辅助解码器连接，但主解码器通过金属互连线1920激活8个驱动器的组。如果主解码器选择一组比如16个驱动器，则金属互连线1920能够连接到8个驱动器的另一个集合的金属互连线。然后，辅助解码器将从16个驱动器的组中选择单个驱动器。有关附加的外围电路的更详细信息随后描述。如果在交叉点阵列之下有空间(例如图14B中显示的配置)，则主解码器和辅助解码器所需的至少一些附加的外围电路能够放置在交叉点阵列之下。

图20A给出一个可能的驱动器图示，其中驱动器1915要求访问主解码器、辅助解码器以及地(或者另一个基准电压)。驱动器1915由通过器件(一个p沟道晶体管2005和一个n沟道晶体管2010)以及到地的晶体管2015组成。到地的晶体管2015可以是n沟道晶体管或者p沟道晶体管，取决于它如何连接到通过器件。

图20B给出组成驱动器1915的三个晶体管2005、2010和2015的一个布局。由于通过器件的晶体管2005之一是p沟道晶体管，因此它必须制造在n掺杂2020的一部分半导体衬底中。为了节省空间，每个晶体管2005、2010和2015与来自8个驱动器组1910中的另一个驱动器1925的晶体管共用节点2025、2030和2035。节点能够共用是因为8个驱动器1910的整个组从主解码器接收相同的输入1920到每个通过器件，并且每个驱动器中的第三晶体管被连接到地。

进行各种连接能够通过众所周知的过程步骤完成。图21A给出在沉积了第一金属层之后的驱动器1915，第一金属层提供从驱动器到其它外围电路和/或其它驱动器的垂直连接2105、2110、2115和2120。到地的晶体管2015能够和与驱动器1915和1925处于相同水平位置的每个接地晶体管共用它到地的垂直连接2115。但是，为了减少负荷，备选布局可以不必将全部驱动器连接在一起。类似地，在驱动器1915中从辅助解码器获取输入的每个晶体管2005、2010和2015的栅极能够和与8个驱动器的组1910具有相同位置的其它驱动器的栅极共用它们的垂直连接2105、2110和2115。尽管图21A中没有显示，但接地晶体管2015的栅极和p沟道晶体管2005的栅极由来自辅助解码器的同一输入驱动，如图20A所示。

尽管显示了单个通孔2125、2130、2135和2140，将每个晶体管2005、2010和2015连接到它们的相应垂直连接2105、2110、2115和2120，但应该理解，可以使用多个通孔来改善性能。类似地，不同的设计可以利用比单个形体尺寸更宽的垂直连接2105、2110、2115和2120以便类似地改善性能。

图21B给出沉积了第二金属层之后的驱动器1915。第二金属层提供水平连接2145、2150和1920，在三个晶体管2005、2010和2015之间进行逻辑连接。通过器件中的晶体管2005和2010与两个水平连接器2145和1920连接在一起。此外，连接两个驱动器1915和1925共用的通过器件的节点2025和2030的水平连接器1920延伸超过驱动器1915边界到8个驱动器的组1910中的其它驱动器，并且承载来自主解码器的信号。

水平连接器2150还将到地的晶体管2015连接到通过器件晶体管2005和2010。在一个实施例中，连接器2145和连接器2150是同一条线，保证所有三个晶体管2005、2010和2015连接在一起。水平连接器2150优选地与导电阵列线具有相同的行距，因为水平连接器2150是将驱动器1915连接到适当的导电阵列线的金属互连的开始。来自8个驱动器的组1910中其它驱动器的其它金属互连也形成在第二金属层上，如图19所示。尽管其它实施例能够使用更多的金属层，但这种设计一般将导致更昂贵的制造工艺。

驱动器的最后一列1930使用与前三列1935、1940和1945稍有不同的布局。因为电路布置在8条阵列线的间距中，此间距规定为最小间距，并且电路驱动8条导电阵列线，因此没有空间留给驱动通过器件的共同节点的线1920。图22给出最后一列1930中的驱动器布局。通过器件2225的栅极2205、2210、2215和2220用延伸部分2230、2235、2240和2245延长。尽管延长通过器件2225增大了最后一列1930的宽度，但这种延长考虑到第一金属层用于通过器件2225内的水平和垂直连接。

图23A给出在沉积第一金属层之后的最后一列1930中的驱动器。水平连接器2305能够直接地连接通过器件2225的公共节点，因为垂直连接2310、2315、2320和2325位于通过器件2225的外部上。另外，水平连接器2305延伸至通孔2330的开始处，这是最后一列1930从主解码器接收它的输入1920的方式。

图23B给出沉积了第二金属层之后最后一列1930中的驱动器。来自主解码器的输入1920通过通孔2330传递它的信号到通过器件2225，通孔2330连接到第一金属层上的水平连接2305。容许主解码器输入1920降到第一金属层使得附加的线在第二金属层上可用，由此来自8个驱动器的组1910的全部8个金属互连1905满足最小的行距。

交叉点阵列设计

一旦这些生产线的前道工序(FEOL)完成(在上述的实例中它包括在图21B和图23B中描述的金属化层)，则交叉点阵列能够制造在有源电路的上面。图24给出对于x方向导电阵列线430和435的两个上层使用贯穿线2405和2410的例示性层叠交叉点阵列400。如本领域技术人员所理解的，类似的贯穿线还可以用于将外围电路连接到y方向导电阵列线440和445。

将X₁层430连接到外围电路的贯穿线2405将通过至少两个层间电介质(ILD)层2415和2420。ILD层提供几个功能，包括导电阵列线之间的隔离，并为导电阵列线提供衬底，否则需要跨过空白空间。

将X₂层435连接到外围电路的贯穿线2410将通过至少四个ILD层2415、2420、2425和2430。尽管贯穿线2405和2410可以共用一些与存储器层相同的处理步骤，但导电材料2435将需要用来将导电阵列线连接到外围电路。导电材料一般将在单独的处理步骤中沉积，包括在沉积存储器层时，掩蔽将具有导电材料2435的区域。

驱动器设计

如在图25A和25B显示的例示性实施例中图解的，每个导电阵列线205、210、220、225、230、235和240与通过器件2505、2510、2515、2520、2525、2530和2535相关联(一个n型和一个p型晶体管)。每个晶体管的栅极电压能够调整，使得允许选择的导电阵列线205和210从主解码器2540传递电压。传递的电压可以是在写操作期间来自主解码器2540的全电压(例如3伏的幅度)、在读操作期间的部分电压(例如2伏的幅度)、或者在未选择模式中对未选择线没有电压。所以，通过器件2505能够充当部分解码电路，作为一种类型的调制电路，容许一个导电阵列线在读或者写电压时接通(″选择″)，并且其它导电阵列线断开(″未选择″)。图25A图解逻辑连接，并且图25B图解相同的连接，但是具有不同的物理布局(通过器件在导电阵列线的各端上交替)。

或者，代替通过器件2505、2510、2515、2520、2525、2530和2535，可以使用单个晶体管。但是，晶体管的栅极电压将需要为使得它能够通过大幅度的电压。例如，如果n沟道晶体管的栅极保持3V加上n沟道晶体管的阈值电压，则n沟道晶体管将通过满的3V。单个晶体管仍能通过仅部分接通晶体管而充当调制电路。

在另一个实施例中，调制在栅极电路的上游执行，以便到栅极电路的输入将已经处于适当的读或者写电压。在此实施例中，栅极电路将仅具有第一选择模式(基本上通过满输入电压)和未选择模式(基本上无电压通过)。

应该注意，如果未选择的导电阵列线220、225、230、235和240不保持到某个电压，则它们将被视为浮动，这在电路设计中一般是不鼓励的。具体地说，如果例如未选择的y方向导电阵列线240浮动在-3伏，则会出现问题。如果选择的x方向导电阵列线205处于3伏，且选择的y方向导电阵列线210处于-3伏，则两个单元215和2545将出现6伏的压降，这个电压潜在地干扰两个单元的电阻状态。

图26A给出用于防止未选择的导电阵列线220、225、230、235和240浮动到非期望电压的一个机制。在读或者写操作之前，每个通过器件2505、2510、2515、2520、2525、2530和2535的晶体管都将被接通，主解码器2540将被去激活，并且电压基准发生器2605将处于某个基准电压(拟定为地)。所以，全部导电阵列线205、210、220、225、230、235和240将被拉到基准电压。在读或者写操作期间，电压基准发生器2605将被去激活，主解码器2540将被激活，并且仅仅适当的通过器件2505和2510将被接通，将选择的导电阵列线205和210拉到驱动器电压。尽管未选择的导电阵列线220、225、230、235和240将在读或者写操作期间浮动，但是它们的寄生电容可以在它开始正常的读或者写周期的时间，将它们保持在基准电压。但是，横向耦合电容将反抗寄生电容，提高与选择的导电阵列线205和210邻近的未选择的导电阵列线220、225、230和235上的电压。

图26B给出用于防止未选择的导电阵列线220、225、230、335和240浮动到非期望电压的另一个机制。每个导电阵列线205、210、220、225、330、235和240将具有关联的接地通过器件2610、2615、2620、2625、2630、2635和2640，容许导电阵列线205、210、220、225、330、235和240在激活时被拉到地。

接地的通过器件2610、2615、2620、2625、2630、2635和2640能够在读或者写操作之前被激活(类似于针对图26A描述的操作)，能够通过选择导电阵列线被触发，或者能够总是保持接通。如果接地通过器件2610、2615、2620、2625、2630、2635和2640总是接通，则它们的相对尺寸与解码通过器件2505、2510、2515、2520、2525、2530和2535相比将需要为小，使得到地的泄漏会具有小的影响。

如果接地通过器件2610、2615、2620、2625、2630、2635和2640通过选择导电阵列线而触发，则选择x方向导电阵列线205的过程将激活解码通过器件2505，并且去激活与选择的导电阵列线205关联的接地通过器件2610，同时去激活解码通过器件2515和2520，并且激活与未选择的导电阵列线220和225关联的接地通过器件2635和2640。类似地，选择y方向导电阵列线210将激活解码通过器件2510并且去激活与选择的导电阵列线210关联的接地通过器件2615，同时去激活解码通过器件2525、2530和2535并且激活与未选择的导电阵列线230、235和240关联的接地通过器件2620、2625和2630。

图26C是对图26B的改进。但是，代替通过器件2610、2615、2620、2625、2630、2635和2640，使用了单个晶体管2645、2650、2655、2660、2665、2670和2675。假定晶体管2645、2650、2655、2660、2665、2670和2675是n沟道器件，则它们将仅在栅极电压保持在至少晶体管的阈值电压的情况下才接通。类似地，如果晶体管是p沟道器件，则在栅极电压保持在至少负的阈值电压时它们会接通。所以，适当的栅极电压能够完全地放电导电阵列线。

单个n沟道(或者p沟道)晶体管实施例能被用于一个周期的开始，或者通过利用激活n沟道(或者p沟道)部分解码通过器件2505、2510、2515、2520、2525、2530和2535的信号的相反信号来使用。如图26D所示。在一些实施例中，单个n沟道(或者p沟道)晶体管的激活信号可以简单地使用解码通过器件2505、2510、2515、2520、2525、2530和2535的p沟道(或者n沟道)部分的激活信号。

图26E给出通过利用三输出驱动器2680防止未选择的导电阵列线220、225、230、235和240浮动到非期望电压的再一个机制。因为三输出驱动器2680将传递电压到全部解码通过器件2505、2510、2515、2520、2525、2530和2535，因此这种机制在选择特定的导电阵列线时不能使用。所以，三输出驱动器2680能够用来在读或者写操作之前放电浮动电压。或者，如果仅仅与未选择组关联使用，则三输出驱动器680能够用在读或者写操作期间。

图27图解三输出驱动器2680的一个可能配置。p沟道晶体管2705和n沟道晶体管2710串联排列。n沟道晶体管可以在与CMOS逻辑分离的井中，因为它的衬底被接到负电压。p沟道晶体管2705的源极连接到+1/2V_W的电压源(例如+3V)，并且n沟道晶体管2710的源极连接到-1/2V_W的电压源(例如-3V)。两个晶体管的漏极连接到解码通过器件2505、2510、2515、2520、2525、2530和2535以及到地的晶体管2715。为了对整条线放电，到地的晶体管2715将需要具有适当的栅极电压，如相对图26C所述的，或者是一个通过器件。三输出驱动器2680将在仅一个晶体管2705、2710或者2715接通，而另两个晶体管断开时起作用。

根据实施例，驱动器2540或者三输出驱动器2680必须能够提供+1/2V_W或者-1/2V_W到解码通过器件2505、2510、2515、2520、2525、2530和2535。这是因为在一个方向施加电压脉冲(+V_W)将使得存储单元的电阻状态从R₀降到R₁，并且在相反方向上施加电压脉冲(-V_W)将使得电阻状态从R₁升到R₀。

电压降的极性在读期间不重要。存储单元的电阻状态能够被检测，不管x方向导电阵列线205是比y方向导电阵列线210高V_R(例如4V)还是低V_R。但是，期望的是，交替读的极性，以减少长期读干扰对存储元件的影响。

另外，写操作能够放在读操作之前，以便确保写是必需的。换句话说，+V_W只应施加到其R₀电阻状态下的存储器插塞，且-V_W只应施加到其R₁电阻状态下的存储器插塞。通过保证电压脉冲仅在存储单元需要改变状态时使用，存储单元就不会处于比R₁低或者比R₀高的电阻状态，或者遭受发生在某些存储单元上的任何退化。另外，避免写操作将减少对未选择单元的干扰，并且改善选择单元的耐性，避免对交叉点存储器阵列不必要地施压。但是，使用自适应编程方案能够避免在写操作之前对读操作的需要。自适应编程在下面描述。

如果在写操作之前使用读操作，则读的极性能够与如果需要将跟在后面的写操作的极性相同。例如，如果要写入的数据是″0″，则选择的x方向导电阵列线205将为3V，并且选择的y方向导电阵列线210将为-3V。如果在写之前的读操作在选择的x方向导电阵列线205上使用+2V，并且在选择的y方向导电阵列线210上使用-2V，则电路将只需要对导电阵列线205和210切换1V。这能够比交替(选择的x方向导电阵列线205上-2V并且选择的y方向导电阵列线210上的+2V)更可取，后者将要求切换总共5V的电压。

放电定时

因为存储单元能够周非常小的电流编程，因此浮动导电阵列线可以建立干扰条件。如果未选择的导电阵列线无意中保持带电，则它可能处于足够高的电压来影响那条线上未选择单元的状态。

在已经施加电压之后放电选择的导电阵列线不仅对避免干扰情况有用，而且可能是线驱动器不够强以很快地将导电阵列线从一种状态驱动到另一种状态的某些结构中必需的。如上所述，可重编程存储器经历至少三个不同的操作电压：-V_W(编程到高状态)、+V_W(编程到低状态)以及V_R(读取单元中的数据)。每个导电阵列线一般将承载一半电压，使得仅仅阵列中被选择的单元将经历全电压。在这种系统中，有可能的是，导电阵列线要求在保持在+V_W的一半之后，立即被驱动到-V_W的一半。

因为最常见的基准电压是地，因此施加基准电压被称为″放电″。但是，应该理解，线能够被均衡(连接在一起到共同节点)，以实现相同的目的。

图28是显示用于使阵列线放电的写选择信号(标记为“写允许#”)的下降沿的定时图。实际的写操作通过地址和数据信号一般被锁存的写允许#信号的上升沿触发。通过利用此下降沿，导电阵列线在写操作之前被放电。与写操作关联的数据和地址信息不施加到存储器阵列，直到导电阵列线放电之后。

图29是显示用于使导电阵列线放电的写选择信号的下降沿的定时图。到写选择信号改变状态时，通常数据和地址信号将已经施加了并且变稳定了。但是，写操作将被延迟放电时间，这一点在某些结构中不一定是可取的，因为它将延迟写操作，并且使存储器芯片的性能变慢。

图30是显示在写操作结束时被放电的导电阵列线的定时图。拖延的写操作能够使存储元件饱和或者破0存储元件。因此，定时器用来终止内部写操作。内部写定时器脉冲的下降沿用来触发放电脉冲。使用定时器保证阵列线在写操作之后没有电荷，并且准备好进一步的操作。

图31是显示如内部写定时器脉冲所定义的，在选择了写模式以及在写操作结束时被放电的阵列线的定时图。如本领域技术人员所理解的，许多放电方案能够类似地进行组合以改善操作。

图32是显示由写选择信号下降沿、数据或者地址变换放电的阵列线的定时图。这种放电脉冲用信号变换检测器获得，这一点将结合图34进一步描述。在写选择信号没有切换，仅一个地址或者一个数据信号切换时，如果放电是期望的，则这种方案可能是有益的。

图33是在不同时间切换的多个地址的定时图。地址的改变建立了多个信号变换脉冲，它们能够组合为逻辑“或”，以建立变换检测脉冲。“或”的变换信号能充当放电信号或者触发放电信号。

在第一方法中，放电信号在对地址被解码的时候施加到导电阵列线。由于地址总线具有在不同时间切换的地址信号，并且内部延迟可出现在产生放电脉冲的电路中，因此对于一些未选择的阵列线有可能瞬间切换，临时选择错误的存储单元，如图33中″X，Y线″信号所给出的。在读操作期间，切换噪声可能干扰后面的读操作。

在第二更可取的方法中，去到阵列线解码器的地址信号被充分地延迟，以便阵列线将在放电脉冲期间切换。这种技术保证导电阵列线的干净操作，没有对未选择的存储单元的伪选择，所以减少切换噪声，如图33中″具有延迟地址的X，Y线”所给出的。这种方案能够进一步被用于连续写操作，其中在存储器芯片保持在写模式时，新数据或者新地址触发新的写。通过保证地址变换是干净的，并且没有中间的线被选择，写周期能够在不干扰非期望存储单元的情况下完成。

检测电路可以用很多方式制造。图34A显示检测电路3400的例示性图示。检测电路是逻辑“与”门3405，它比较输入信号3410(其边沿将被检测)和同一信号3410被延迟和反相之后的信号3415。当此信号3410上的变换发生时，延迟和反相变换3415将比信号3410本身更迟地到达“与”门3405。在延迟信号没有到达“与”门的时间期间，栅极的输出3420将切换，且建立脉冲。图34B显示检测电路的定时。

为了检测上升和下降沿，两个这种电路能够组合，具有反相输入和“或”输出。如果期望触发仅仅一个边沿(上升或者下降)，仅使用一个这种电路。

这种组合能够对所有地址和控制信号重复，并且这些电路的所有输出能够“或”在一起，以便如果这些信号中的任何一个变换，则将产生脉冲。如上所述，得到的脉冲可用于触发放电阵列线的适当持续时间的脉冲。这个变换检测脉冲能用来控制存储电路的不同元件。

单个晶体管阵列设计

交叉点阵列不单是能被用于双端存储元件的存储器阵列类型。图35是在二维晶体管存储器阵列3500中布置的存储单元的图解表示。晶体管存储器阵列3500中的每个存储单元连接到一个选择线3505、3510或者3515、一个数据线3520、3525、3530或者3535以及基准线3540或者3545。在一个实施例中，全部基准线3540和3545保持在相同电压，并且可能连接在一起。所以，单个选择线3510和单个数据线3525唯一地限定单个存储单元3550。

通过将选择线3505、3510和3515连接到场效应晶体管(FET)的栅极，选择线3505、3510和3515能够控制来自数据线3520、3525、3530和3535的电流是否能够传递到存储器插塞。尽管晶体管存储器阵列3500给出控制到存储器插塞(例如3555)的访问的n沟道FET，但也可以使用许多其它半导体器件。这种器件可以包括p沟道FET、PNP晶体管、NPN晶体管、二极管和许多其它器件，比如由p衬底中的p结和N井组成的寄生垂直双极性晶体管。

另外，半导体器件可以处于存储器插塞3555和基准线3540之间，或者在存储器插塞3555和数据线3525中间。在两种配置中，半导体器件能够防止存储器插塞在半导体器件断开时，在数据线3525和基准线3540之间经历电压降。但是，在前一种情况下，存储器插塞将仍经历与改变数据线3525有关的电压改变，但没有电压降。相反，只要半导体器件没有激活，图35配置中的存储器插塞与数据线3525的电压隔离。

数据线3520、3525、3530和3535在读操作期间承载来自存储单元的数据，并在写操作期间向存储单元提供适合于改变存储器插塞的电阻状态的电压脉冲。用于选择特定数据线3520、3525、3530或3535的选择电路一般会放在选择晶体管存储器阵列3500的外面。

表3显示在本发明一个可能实施例中可施加于阵列的操作电压。

	选择的数据线	未选择的数据线	选择的选择线	未选择的选择线	基准线
	选择的数据线	未选择的数据线	选择的选择线	未选择的选择线	基准线	读写1写0	1V-2V2V	浮动或0V浮动或0V浮动或0V	3V3V3V	-2V-2V-2V	0V0V0V

表3

在表3的实施例中，基准线3540和3545保持接地。每次激活超过一个单元可能由于寄生电阻导致电压降。可用于避免此问题的一个技术是，每隔一定间隔将全部基准线(例如3540和3545)连接在一起。例如，包括与数据线平行的线，每64个单元可以改善任何不需要的电压降。不管使用的技术如何，一般期望的是将基准线保持在恒定电压。

在读操作期间，选择的存储单元经历V_R′的电压降。应该注意，电流也沿选择的选择线3510流过未选择的存储器插塞。沿选择的选择线3510的未选择存储单元的n沟道FET有效，容许电流流过。但是，因为解码电路仅读取选择数据线3525的信息，因此流过未选择的数据线3520、3530和3535的电流与确定选择的存储单元3550中的存储值没有关系。但是，浮动的未选择数据线3520、3530和3535的电压不必超过能改变未选择存储单元中电阻状态的正电压阈值(V_Wth)或者负电压阈值(-V_Wth)。或者，如果寄生电容或者一些其它的修正机制不被认为足以防止电压浮动过高或者过低，则未选择的数据线3520、3530和3535可以保持在V_Wth和-V_Wth之间的某个电压(比如基准电压)。

电流不流过其它未选择的存储器插塞，因为它们的n沟道FET不具有大于所要求的阈值栅极电压的栅极电压。沿选择的数据线3525的未选择的存储单元将具有-2V的栅极电压，该电压低于为1V的选择的数据线3525的电压和为0V的基准电压。当然，0V或者更少的任何值能在读操作期间用于未选择的选择线3505和3515。应该理解，-2V的值用来允许从读到写1操作的快速变换。类似地，沿未选择的数据线3535和未选择的选择线3515的未选择存储器插塞3565将具有-2V的栅极电压，该电压低于无法浮动到小于-2V的未选择的数据线和为0V的基准电压。

写1操作使存储单元进入R₁状态。类似地，写0操作使存储单元进入R₀状态。未选择的存储单元不受写操作的影响，因为它们的栅极没有激活，或者未选择的数据线仅仅在V_Wth和-V_Wth的电压之间浮动。

为了产生内部写电压，两个片上电压转换器能将一般为3V或者1.8V的芯片电源转换为要求值。例如，一个电压转换器能产生2V信号，并且另一个可以产生-2V信号。

图36是可被用于晶体管存储器阵列3500中的存储单元3550的概略截面表示。每个存储单元3550包括晶体管3605和存储器插塞3610。晶体管3605用来允许电流从数据线3525流过，以在适当的电压施加到也是晶体管的栅极的选择线3510时，访问存储器插塞3610。如果邻近的单元布置为彼此的镜像，则基准线3540可以跨过两个单元。

根据制造工艺(例如基于溶液的自旋，后面是高温退火、脉冲激光器沉积、溅射以及有机金属的化学气相沉积)，制造温度可以要求诸如多晶硅、硅化物和/或难熔金属的物质用于形成在诸如选择线3505、3510和3515以及一些通孔3620和3625的存储器插塞3610之下的各层。多晶硅和硅化物具有3到30欧姆/□的电阻，其中铜金属线一般具有小于0.1欧姆/□的电阻。所以，使用多晶硅或者硅化物的某些实施例可以使芯片在数据线方向比选择线方向长很多。

只要在沉积存储器插塞3610之后不要求高温过程，则更标准的导电金属(例如用于通孔的铜或者钨)能被用于在诸如基准线3540、金属插塞3635和3640、通孔3615、3630、3645和3650以及数据线3525之后的各层。金属插塞3635和3640是一种可用于在已沉积存储器插塞3610和3655之后连接通孔3615、3630、3645和3650的技术。

应该理解，给出的存储器插塞3610和3655几何尺寸仅仅是一个实施例，并且不会对每个晶体管存储器阵列3500一样。例如，在某些工艺中，存储器插塞3610和3655可与下面的通孔3620和3625为相同尺寸。在其它工艺中，下面的通孔3620和3625可以是不必要的，因为存储器插塞3610和3655可直接沉积在晶体管的漏极上。

存储器芯片配置

图37A是例示性1MB存储器3700的典型实现的方框图。物理布局可以不同，但是每个存储器位块3705一般形成在半导体衬底的分离部分上。应该理解，存储器芯片不是唯一类型的能使用存储器阵列的芯片，并且许多其它类型的芯片受益于在相同衬底上形成的存储器。例如，能访问快速非易失性L1高速缓存的微处理器对许多可移植应用都是有好处的。

再看图37A，输入到存储器3700的信号可包括地址总线3730、控制总线3740、一些电源供给3750以及数据总线3760。控制总线3740一般包括选择芯片、用信号通知是否应执行读或者写操作、以及在芯片处于读模式时启动输出缓冲器的信号。地址总线3730指定访问存储器阵列中的哪个位置--一些地址去到X块3770(一般包括预解码器和X解码器)，以从水平阵列线选择一条线。其它地址去到Y块3780(一般包括预解码器和Y解码器)，以在特定的垂直线上施加适当的电压。每个存储器位块3705对存储器芯片数据总线3760的一条线操作。

从存储器阵列3720读取数据相对直接：X-线被激励，并且电流用感测电路3710感测，并将该电流转换为信息位。图37B给出包括能够读出多个位的感测电路3715的例示性存储器的方框图。多个位的同时读取涉及同时来自多个y线的感测电流。

在写操作期间，从数据总线3760施加数据到输入缓冲器和数据驱动器3790，以到选择的垂直线或者位线。具体地说，当二进制信息发送到存储器芯片3700时，它保存在电路3790内的锁存电路中。每个Y线可具有关联的驱动电路3790，或者如果组中的未选择线保持在不会导致未选择的存储器插塞经历任何电阻变化的恒定电压，则一组Y线可以共用单个驱动电路3790。驱动电路然后在适当的周期期间，将1或者0写入适当的存储器插塞。例如，在交叉点阵列中可能有1024条Y线，并且页面寄存器可以包括8个锁存器，其中在这样情况下，Y块将从128条Y线解码1条，并且将此选择线连接到块3790。如下所述，某些存储器插塞能够具有多个稳定的不同电阻状态。对于这种多级电阻存储器插塞，驱动电路可通过改变写电压幅度或脉冲长度来对例如00、01、10或者11的状态进行编程。

应当注意，这样一个结构可以扩展为建立存储器，其中一个阵列处理数据总线的全部位，与如上所述的具有多个阵列或者存储器位块相反。例如，如果数据总线或者存储器数据组织，也称为数据宽度，为16位宽，则一个交叉点阵列的Y块能够同时地对16条线进行解码。通过应用同时读和2周期写的技术，这种仅具有一个阵列的存储器芯片可以读16位字，并对其进行编程。

页面模式和突发模式

存在两个通用的技术用于在页面中输出或者输入数据，常常称为“页面模式”和“突发模式”。在两种情况下，这些模式利用存储器的内部结构。地址连续的字可以利用这种模式更快地访问，因为X/Y选择仅仅执行一次，并且对于构成″页面″的多个字的数据立刻读取或者写入，与一次读取或者写入一个字相反。连续字的这个个数一起读取，并且通常称为“页面”或者“信息集”。

在页面模式中，地址的最低有效位可以用来确定各个位将被读取或写入的顺序。由这些地址位组合所选择的字因此可为任何顺序，并且一些字可以不被读或者写。

在突发模式中，内部读或者写操作类似于页面模式，但是外部时钟用来顺序输入或输出页面中的字。感测后解码块可以配置为，一旦从外部突发时钟接收到触发信号，则简单地顺序输出它的信息。用这样的方式，在接收到触发信号时，信息自动地从解码块读出，或者写入交叉点阵列。突发模式比页面模式好的地方在于，不需要地址解码来输入或者输出页面中连续字；此技术因而考虑更快的访问时间。突发模式比页面模式不利的地方在于，页面字仅仅能以系序访问。

页面或者突发读能这样实现：通过选择多条Y线，将它们连接到感测电路，并且将感测电路输出连接到感测后解码块，以选择适当的数据到存储器集成电路的管脚。页面或者突发写能这样实现：通过选择多条Y线，将它们连接到相同数量的驱动器，并且以两周期序列激励驱动器，该两周期序列并行写入相同数据极性的全部位(例如第一周期器件全部二进制1，以及第二周期期间全部二进制0)。前驱动器解码级将保证来自存储器集成电路数据管脚的数据载入到适当的锁存器中。

图38A图解可用于完成两周期写操作的例示性锁存器3810、驱动器3830和3840以及感测电路3850。电路包括：页面锁存器3810，用于存储一位信息；“与”门3860和3870，用于从页面锁存器3810以及输入3880和3890接收信号；反相器3820；以及两个驱动器3830和3840。页面锁存器3810配置为保持信号(取决于接收的是1还是0，信号可以是高或低)。类似地，输入3880和3890配置为接收图38B所示的信号序列。本领域技术人员应该理解，写1信号仅仅在接收写命令的周期部分期间为高，并且写0信号仅仅在紧跟在写1周期的周期部分期间为高。应该注意，写0和写1操作的工作周期能对应于系统时钟、它的一部分或几倍，或者可以是异步的。

一收到高或低信号，页面锁存器3810则继续到发出相应的高或低信号，只要是完成两周期的写所需的。在期望写此1或者0到适当的存储器插塞时，电路就将图38B的信号发送到每个“与”门3860和3870。具体地说，高信号发送到在第一周期期间连接到1驱动器3830的“与”门3860的输入3880，后面是在第二周期期间到另一个输入3890的高信号。本领域技术人员可明白，1驱动器3830或者0驱动器3840于是将被触发，以施加写电压到Y线，如图38C的表所示。用这样的方式，一个位写入页面锁存器3810，并且它的1驱动器3830或者0驱动器3840将施加+2V或者-2V到Y线，以致在两个周期内写入此位到关联的存储器插塞。还可以看到，将字的每个Y线或者存储器插塞的其它组电连接到一组驱动电路允许整个字或者数据组在两个周期中写入，即一周期写二进制1，并且一周期写二进制0。

虽然这些驱动电路考虑到两周期的写操作，但仍将期望的是在页面和突发模式中进行读和写操作，以便进一步加速读和写。正如以上的讨论，页面模式中的读操作可以这样完成：从存储单元读多个字(或者数据的其它分组)到感测电路3850，然后输出适当的字，可能缓冲数据，以便根据收到的标识特定字的地址位，该数据能在期望时输出。

在突发模式中执行读操作时，多个字或者其它数据被读入缓冲器，并且一旦从突发时钟或者用于在特定时间产生触发信号的其它已知器件收到信号，则顺序地输出这多个字或者其它数据。一般地，突发时钟信号触发电路块，从而以有序的方式输出字或者其它数据分组，比如从左Y线至右Y线一次一个。

写操作根据发送到输入3880和3890的特定信号在页面模式或者突发模式下执行。每个位块将根据在图38B中描述的信号状态，同时执行写1周期或者写0周期。以这种方式，多个驱动电路在页面模式或者突发模式下同时写它们的信息到存储器阵列。应当注意，写1周期信号3880和写0周期信号3890也将控制X块3770(图37所示)，以便切换选择的X线极性，例如从第一周期的-2V到第二周期的+2V。

图39A进一步地例证在页面或者突发读期间存储器芯片的行为。写允许信号设置为低，该低信号将芯片设置为读操作。地址在地址总线上断言，并且给定地址下页面内的全部位在内部读取。在对应于第一访问时间的延迟之后，输出第一数据。输出数据的方式在突发模式和页面模式下不同。

在突发模式中，没指定页面地址，但是感测放大器3710将它们的数据发送到页面寄存器内的一组逻辑电路，逻辑电路也连接到数据总线3760。外部的突发时钟信号3910用来触发逻辑电路，以将页面数据位的输出排序到数据总线3760。

在页面模式中，给出页面地址3920，页面地址3920指定哪些位在页面内被输出。更具体地说，在页面寄存器内使用已知的解码器电路，以接收页面地址信号，并将这些地址信号解码为其中位将被输出到数据总线3760的顺序。

尽管图39A上给出了突发时钟和页面地址信号，但这些信号中仅仅一个将用于任一个给定模式。关于第一地址可处于页面边界与否、或者突发时钟的精确形状和定时的许多变化能由本领域技术人员推断。实质上，这些变化不改变存储器芯片内页面或者突发模式操作的范围。

图39B进一步例证在页面或者突发写入期间存储器芯片的行为。在突发模式中，信息经数据总线3760发送到逻辑电路。突发时钟信号重复地反转，以触发逻辑电路锁存数据的连续位。更多的突发时钟脉冲和可选的写允许脉冲用来输入更多的数据。当输入最后的突发时钟脉冲时，例如在内部页面是4个字长时的第4个脉冲，则触发内部写操作，如上所述可以是两周期的写入。如上，在页面模式中，页面寄存器包含地址电路和解码器电路。这些电路保证在页面数据和页面地址信号输入到存储器芯片时，根据连续的写允许脉冲，将要编程的数据从总线3760发送，并且载入到输入到存储器芯片的页面地址的页面寄存器中。在页面寄存器满了时，或者根据任何其它信号(诸如控制信号或者信号的组合)，存储器芯片触发页面寄存器/缓冲器/驱动器3795和解码电路3770和3780来选择期望的存储位置，并且根据图38B的信号序列将信息发送到它们关联的驱动电路。

尽管图39B给出了突发时钟和页面地址信号，但这些信号中仅仅一个将用于任何一个给定模式。可以想出数据和地址以及实际的写操作如何触发的许多变化，并不背离本发明的范围。

自适应编程

本发明的自适应编程电路的高级示意图在图40中给出。自适应编程电路4000包括连接的检测器4010、控制器4020和驱动器4030。检测器4010与存储单元连接在一起，用于检测单元电阻R_d并且输出标识多级电阻集合(R₁，R₂，...，R_M)内对应于R_d的R_j的指示信号，其中M≥2。标识R_j可以通过从多级电阻集合(R₁，R₂，...，R_M)中确定R_d的最近邻居而实现。

控制器4020与检测器4010连接在一起，用于检测具有写数据和指示信号的写命令，并且在期望写入时产生激活信号。驱动器4030与可重写存储器和控制器4020连接在一起，用于仅仅在激活信号处于激活状态时，将存储器驱动到期望电阻。控制器4020能够进一步包括按如下方式激活逻辑功能：

(a)没有写命令(或者存在读命令)将激活信号设置为去激活状态，从而保证存储器件不被驱动器4030驱动。

(b)存在写命令激活指示信号与写数据的比较；以及

(b1)指示信号和写数据之间的不对应将激活信号设置为激活状态，同时继续功能(b)，因此使得驱动器4030驱动可重写存储器件，从而影响多级电阻集合中存储单元电阻的期望切换；或者

(b2)指示信号和写数据之间的对应将激活信号设置为去激活状态，并且终止编程周期。

注意，上面的逻辑单元(b2)，除了完成自适应编程电路4000的自适应方面，也用于避免其中在编程周期之前存储单元的电阻状态已经对应于写数据时的冗余编程周期。重复的冗余编程周期能够潜在地导致存储器件工作寿命的缩短。

为了处理不合理地难以编程或者会要求不合理地长编程周期时间的，或者根本就失败的可重写存储器件，控制器4020能够进一步包括从存在写命令开始，预先确定最大可容许编程时间T_max，以及定时器跟踪编程周期的经过时间T_lp。相对地，上述激活逻辑能够首先被修改以包括逻辑故障信号(LFS)。例如，LFS＝1可以表示故障情况，并且LFS＝0可以表示无故障情况。具体地说，激活逻辑可以加到功能(b)，如果T_lp＞T_max则逻辑设置LFS＝1。激活逻辑可以进一步包括下列改变：

1.逻辑单元(a)包括附加的无条件初始化LFS到0。

2.逻辑单元(b1)用下列两个逻辑单元替换：

(b11)指示信号和写数据之间不对应并且LFS＝0，则将激活信号设置为激活状态，同时继续功能(b)，由此使得驱动器4030驱动可重写存储器件，以影响多级电阻集合中存储单元电阻状态的期望切换；或者

(b12)指示信号和写数据之间不对应，但是LFS＝1，则将激活信号设置为去激活状态，并且终止编程周期。

为实际上实现的简单起见，为了影响检测存储单元的电阻并且输出标识多级电阻集合(R₁，R₂，...，R_M)内R_d对应的R_j的指示信号的功能，检测器4010包括等效信号S_eq发生器，其值通过预先确定的函数R_d＝f(S_eq)对应于R_d。

检测器4010还根据写数据选择等效基准信号集合(REF₁，REF₂，...，REF_M)。基础基准信号一般将是到自适应编程电路4000的输入，或者源出自适应编程电路4000内的电阻电路。另外，检测器4010对S_eq与来自等效基准信号集合(REF₁，REF₂，...，REF_M)的适当基准信号进行比较。

作为一个实例，驱动器4030可由具有输出电压V_cs的激活信号电压源切换，等效信号S_eq发生器可以是电流检测器，该电流检测器连接到存储器件，提供存储器件电流I_d作为等效信号S_eq。就是S_eq＝I_d。因此，预先确定的函数R_d＝f(S_eq)可以简单地用欧姆定律变为R_d＝V_cs/I_d。其中输出电压V_cs当然是恒定电压，它的幅度必须超过每个相应的阈值电压，从而影响多级电阻集合中R_d的期望切换。由于较高的V_d通常导致较短的器件编程周期时间，对于那些具有高阈值电压的可重写存储器件，V_cs可以设置为随时间变化的电压斜坡或者提高幅度的电压阶跃，以便在预先确定的时间间隔内超过每个相应的阈值，从而缩短编程周期时间。当然，随时间变化的电压斜坡的初始值可以设置为等于或者高于可重写存储器件的对应阈值电压，以进一步缩短编程周期时间。

作为另一个实例，驱动器4030通过激活信号作为具有输出电流I_cs的可切换电流源，等效信号S_eq发生器可以是电压检测器，该电压检测器连接到可写存储器件，提供存储器件电压V_d作为等效信号S_eq。也就是S_eq＝V_d。因此，预先确定的函数R_d＝f(S_eq)也可以用欧姆定律变为R_d＝V_d/I_cs。其中输出电流I_cs当然是恒定电流，它的幅度必须使对应的V_d超过每个相应的阈值电压，从而影响多级电阻集合中R_d的期望切换。由于较高的V_d通常导致较短的器件编程周期时间，对于具有高阈值电压的那些存储器件，I_cs可以设置为随时间变化的电流斜坡或提高幅度的电流阶跃，以便使得对应的V_d在预先确定的时间间隔内超过每个相应阈值，从而缩短编程周期时间。当然，随时间变化的电流斜坡的初始值可以设置为使对应的V_d等于或者高于可重写存储器件的对应阈值电压，以进一步缩短编程周期时间。

现在应该清楚，除了作为自适应编程电路，自适应编程电路4000同样可适用于对可重写存储器件编程的方法，其中阶跃序列逻辑上对应于自适应编程电路的以上属性。还应该清楚，除了保证V_d保持低于每个相应阈值以避免R_d的切换，本质上，相同的自适应编程电路可适用于在检测到读命令时，影响输出标识R_d对应的R_j的指示信号的读操作。另外，检测器4010、控制器4020和驱动器4030的更详细的实施例将用图解方式给出。

图41A给出例示性自适应编程电路4100的第一更详细实施例。在该情况下，多级电阻集合R_j仅仅由两个不同的电阻级R₁＜R₂组成，也就是M＝2。作为检测器4010的一部分，等效基准信号集合选择器包括基准驱动器4105，它与基准数据源4110一起工作，以在比较器4115的节点B提供等效基准信号REF₁。驱动器4030包括程序供给4120和数据驱动器4125。程序供给4120输出写数据。数据驱动器4125是具有输出电压V_cs的电压源，用于根据写数据影响存储器件的实际编程。等效信号S_eq发生器是电流检测器4130，它连接到存储器件，在节点A提供等效信号S_eq＝I_d。因此，预先确定的函数R_d＝f(S_eq)是R_d＝V_cs/I_d。由此，此具体实施例实质上采用电流比较技术，并且比较器4115的输出逻辑上是在多级电阻集合(R₁，R₂)内标识R_d对应的R_j的指示信号。控制器4020在该情况下是单反馈信号路径，用于根据指示信号和写数据之间的对应性而激活或去激活数据驱动器4125。

电流比较技术用数字示例进一步说明。这里选择的要编程的可重写存储器件处于低电阻状态，其中R_d对应于R₁。当写电压V_W最初施加到单元时，在任何电阻切换之前发生I_d＝40μA。比较器4115包括设置在20μA的基准电流、用于基准电流的类似负载电路以及选择的存储器件和电压比较器。负载电路基本上是连接到电压源V_cs的电阻网络。由于基准电流是20μA并且选择的存储器件电流是40μA，因此节点A上的电压将比节点B上的电压更低，导致电压比较器的输出为高。作为替代，比较器可以与输入的不同极性连接，以使它的输出为低，但是这不会改变本发明的本性。按时，随着写电压V_W开始切换选择的存储器件的电阻，它的电流I_d从40μA开始下降，直到它达到20μA的基准电流。此时，节点A的电压等于节点B的电压。随着选择存储器件的编程进一步发展，节点A的电压变得比节点B的电压更高，这将导致电压比较器进入低输出电压状态。由此，电压比较器的输出可用于去激活数据驱动器4125，从而断开施加到选择的存储器件的写电压V_W。

另一方面，如果选择的要编程的存储器件已经处于R_d对应于R₂的高电阻状态，例如在编程操作开始时I_d＝15μA，则比较器输出将保持为低，并且数据驱动器将保持去激活。

注意，上述电路需要适当地初始化。如果在写周期开始时，节点A电压起始于比节点B电压更高的值，则电压比较器的输出为低，从而数据驱动器4125保持禁止。结果是程序操作永不开始。为了避免这个问题，放电电路和初始化脉冲可用于强迫节点A的电压在每个程序操作开始时为低。

还应该注意，虽然在上述实例中仅仅需要一个基准电流来得到最小的功能性，但这不会提供实际电阻值R₁和R₂的更精确解。因此，如果期望，则附加基准电流电平可以包括在自适应编程电路中，以进一步改善各种电阻级的检测裕度。

如上所述，编程电压脉冲不一定为等幅的矩形脉冲。进一步改善将利用编程电压上的斜坡，从低初始电压值开始并随着时间增加。初始电压可以在等于或者大于读电压的某处开始，并且可以高到电路容许的电压。对于交叉点阵列，这意味着电压将不会干扰选择的阵列线上未选择的存储器件。这个技术与比较技术的结合将保证具有快速编程周期时间的存储器件在相对低电压下很快地编程。另一方面，具有慢编程周期时间的存储器件可以比在施加恒定电压作为写电压的情况下更快地编程。此外，如果存储器件具有非常高的写阈值电压，则它可能永不在正常的恒定电压驱动下编程。这里，通过提高写电压，它可能使对此存储器件编程变为可能。但是，可能不希望用提高的写电压对阵列的全部存储器件编程，因为这可能过早地磨损乃至破坏那些可在较低电压电平下容易编程的存储器件。

图41B给出例示性自适应编程电路4150的第二更详细实施例。多级电阻集合R_j仍仅仅由两个不同的电阻级R₁＜R₂组成，也就是M＝2。作为检测器4150的一部分，等效基准信号集合选择器包括基准基准数据源4110，它在比较器4115的节点B提供等效基准信号REF₁。驱动器4030包括程序供给4120和数据驱动器，其中电压检测器4155在节点A输出检测的可重写存储器件电压V_d。程序供给4120输出写数据。具有电压检测器的数据驱动器4155包括具有输出电流I_cs的电流源，用于根据写数据影响可重写存储器件的实际编程。因而，等效信号S_eq发生器是上述电压检测器，连接到可重写存储器件，在节点A提供等效信号S_eq＝V_d。由此，此特定实施例实质上采用电压比较技术，并且比较器4115的输出逻辑上是在多级电阻集合(R₁，R₂)内标识R_d对应的R_j的指示信号。控制器4020在该情况下是单反馈信号路径，用于根据指示信号和写数据之间的对应性而激活或者去激活具有电压检测器的数据驱动器4155。

图42给出具有双极性分压器、电流比较电路以及激活逻辑的示例性自适应编程电路4200的第三电路简图级实施例。此电路简图使用两个基准以便编程的电阻状态R₁和R₂用预确定的裕度分开。相对地，自适应编程电路4200包括：上半部电路，以提供所要求的正电压驱动器；以及下半部电路，它实质上是上半部电路的镜像，以提供所要求的负电压驱动器。为了方便起见，上半部电路也称为正驱动电路，并且下半部电路也称为负驱动电路。虽然正驱动电路和负驱动电路逻辑上由写命令脉冲4205驱动，但正驱动电路仅仅用写数据R₂信号4210激活，而负驱动电路仅仅用写数据R₁信号4215激活。这样，在用正电压驱动的编程操作期间，负驱动电路在高阻抗的状态下去激活，以避免与正驱动电路的任何干扰，反之亦然。

集中于正驱动电路的细节，控制器4020包括激活逻辑4225，激活逻辑4225又驱动器件预驱动器4220，并通过R₂基准预驱动器4235驱动R₂基准驱动器4240。器件预驱动器4220驱动+V_Wth器件驱动器4230，其输出驱动可重写存储器阵列内选择的可重写存储器件。并行地，+V_Wth器件驱动器4230的输出通过节点A的信号分支也馈送到比较器4260的负端子。R₂基准驱动器4240的输出与R₂基准电阻4250组合，在节点B建立等效基准信号REF₁，该等效基准信号REF₁馈送到比较器4260的正端子。除了工作在具有-V_Wth器件驱动器4280的负电压领域，现在应该更清楚的是，负驱动电路具有类似的电路拓扑和功能，类似于以上的正驱动电路，以完成自适应编程的期望功能。还值得注意的是，虽然图42给出了具有双极性电压驱动的实施例，但在+V_Wth器件驱动器4230和-V_Wth器件驱动器4280上一般仍然存在小的漏-源电压降。此外，漏-源电压降本身取决于存储器件电流I_d。因而，驱动电路还可以具有电压和电流源的混合组合的特征。

最后，对于本领域技术人员，图42的电路拓扑用于检测由在中间的两个基准级分离的两个级之间的R_d，以影响具有矫正逻辑判定的相应较高裕度的R_d的较高检测方案。

图43给出在可重写存储器阵列中应用本发明期间信号和存储器件电流的例示性定时图。在此实例中，可重写存储器阵列内的第一器件A用低电阻状态编程，第二器件B用低电阻状态编程，并且第三器件C用高电阻状态编程。注意，具有可变脉冲宽度的激活信号的自适应特性各对应于在编程的各个存储器件。也就是说，器件A显示典型的编程周期时间t_A2-t_A1，单元B显示快编程周期时间t_B2-t_B1，而单元C显示慢编程周期时间t_C2-t_C1。

图44图解扩展到一般情况的自适应编程电路的另一个实施例，其中可重写存储器件显示超过两个电阻级的多级电压可切换电阻集合。为了避免不必要的模糊本发明各方面，这里仅仅图解了自适应编程电路4400的段j，其中j＝(1，2，...，M-1)，M＞＝3并且R1＜R2＜..＜RM。此外，应该理解，全部类似的段并行设置，在节点A共同连接。首先，自适应编程电路4400的整个段j用段j选择信号4405选中，其中j将是期望的不同状态。如果j状态高于存储器插塞的初始状态，则段j选择信号4405在R_j编程时，激活基准R_jlow发生器4410，以在节点B1建立等效基准信号REF_jlow，该等效基准信号REF_jlow馈送到比较器4415的第一输入端子。比较器4415的输出在激活状态下，通过反馈信号路径4425又激活低R_d器件驱动器4420，以驱动可重写存储器阵列内选择的存储器件，导致R_d切换到R_j状态。并行地，低R_d器件驱动器4420的输出通过节点A处的信号分支也馈送到比较器4415的第二输入端子，以完成电阻R_j的自适应编程逻辑。类似地，如果j状态低于存储器插塞的初始电阻状态，则段j选择信号4405在R_jhigh编程时，激活基准R_j+1发生器4430，以在节点B2建立等效基准信号REF_jhigh，该等效基准信号REF_jhigh馈送到比较器4435的第一输入端子。比较器的输出在激活状态下，通过反馈信号路径4445又激活高R_d器件驱动器4440，以驱动可重写存储器阵列内选择的存储器件，导致R_d切换到R_j+1状态。并行地，高R_d器件驱动器4440的输出通过节点A处的信号分支也馈送到比较器4435的第二输入端子，以完成电阻R_j的自适应编程逻辑。在写开始时，如果选择的单元电阻高于R_jhigh，则低R_d驱动器4420将接通。如果选择的单元电阻低于R_jlow，则高R_d驱动器4440将接通。在写操作结束时，选择的单元电阻将在R_jlow和R_jhigh之间。

作为备选实施例，图45给出例示性自适应编程电路4500的另一个实现的方框图。状态j选择信号4505告诉电路M个状态中哪个是期望状态，并且一般包括k条线，以便M＝2k，该信号4505可以施加到两个基准发生器4510和4530，并且还可能施加到器件驱动器4520和4540，以调整这些基准发生器和器件驱动器，以便它们的输出等于适合于状态j编程的各自期望级。不像图44的实施例，此方法要求仅仅两个比较器4515和4535、两个可调基准4510和4530以及两个可调驱动器4520和4540。这是一个优点，其中将不需要复制段j电路来实现多级电阻集合(R₁，R₂，...，R_M)的编程。

存储器插塞

每个存储器插塞包含可能是制造或者功能所期望的材料层。例如，一个期望的功能可以是非欧姆特征。非欧姆特征可以显示对于某个范围的电压(V_NO-到V_NO+)的很高的电阻状态，以及对于高于和低于那个范围的电压的很低的电阻状态。在交叉点阵列中，如果两个电压的一半在电压V_NO-到V_NO+的范围内，则非欧姆特征可以防止读和写期间的泄漏。如果每个导电阵列线承载1/2V_W，则电流通路将是在各承载1/2V_W的两个导电阵列线的交点处的存储器插塞。其它存储器插塞将显示来自电流不会流过一半所选择插塞的非欧姆特征的这种高电阻。

非欧姆器件可用来使存储器插塞显示非线性电阻特征。例示性非欧姆器件包括三个薄膜金属-绝缘体-金属(MIM)结构以及串联的背靠背二极管。但是，分离的非欧姆器件可以不是必需的。存储器插塞的某些制造可以导致非欧姆特征影响到存储单元。虽然非欧姆特征可能是某些阵列中期望的，但在其它阵列中可能不需要。

电极一般将是存储器插塞的期望元件，一对电极夹着存储单元。如果电极的唯一目的是作为防止金属相互扩散的势垒，则可利用无电抗金属例如TiN、TaN、Pt、Au以及某些金属氧化物的薄层。但是，电极可提供超过简单地充当金属相互扩散势垒的好处。电极(用单层或多层形成)可执行各种功能，包括：防止金属、氧、氢和水的扩散；充当种子层以便与其它层形成好的晶格匹配；提供粘附层；减少由不均匀的热膨胀系数引起的应力；以及提供其它好处。

例如，导电氧化物电极可以修改氧空位的形成和迁移。某些实施例中的氧空位可以导致存储器插塞中电特性的退化。导电氧化物电极还可以经得起高温处理。大部分的非难熔金属在400℃以上的温度开始氧化或者与邻近的材料组合。因此，这些温度以上的制造工艺可以被认为是高温处理。另外，导电氧化物电极在操作期间不会退化。普通的金属电极由于电场辅助的金属迁移以及金属原子和存储器材料原子之间的交互作用而退化。

导电氧化物的实例包括LaSrCoO₃、RuO₂、IrO₂、SrRuO₃、LaNiO₃以及掺杂的钛酸锶(STO)。STO中使用的掺杂剂可以是Nb或者Ta来代替钛原子，或者诸如La或者Pr的任何稀土来代替锶原子。通常，导电氧化物电极是电阻率低于1Ω-cm的金属。

导电氧化物电极可以直接制造，或者可以用最初不是氧化物，但后来在进一步的处理或者操作期间氧化的材料制造。Ru和Ir两个都是可以在处理或操作期间氧化的材料实例。

另外，某些材料在有限速率下氧化，并且容许形成双层。例如，Ir可能特别适合与下面的导电阵列线层接触。当Ir被氧化时，Ir层的顶部变为IrO₂。由于IrO₂在有限速率下生长，因此有可能控制氧化，以便形成Ir/IrO₂的双层。这种双层在未氧化的底部上可以提供好的接触，而在氧化的顶部仍形成氧势垒。

此外，一些导电氧化物电极与其它层形成好的晶格匹配，并且从而降低了那些层的结晶温度。例如，如果诸如STO的氧化物将沉积在导电电极的上部，则形成好的晶格匹配的可能导电氧化物电极包括掺杂的STO、LaSrCoO₃以及SrRuO₃。如果氧化物是PCMO，则可能的导电氧化物电极包括STO电极以及LaNiO₃。种子层经常用在金属薄层的上部。种子层将帮助形成在其上生长或者沉积的层。例如，种子层可以在Pt、Ru、Ir或者TiN上。一些种子层/金属层匹配包括Pt上的LaNiO₃或者SrRuO₃、Ir上的IrO₂、Ru上的RuO₂以及TiN上的Pt。

某些导电氧化物电极的另一个好处在于，通过与氧化物更接近地匹配导电氧化物电极的热膨胀系数来减少应力。电极可以通过在氧化物和导电氧化物电极之间利用诸如小于100的薄铂金属层得到进一步改善。这种实现有利地提供了与导电氧化物的好的肖特基势垒，以最小化单元漏电流，以及与相邻金属层的良好接触。肖特基势垒可以提供非欧姆器件的期望非线性。

势垒层通常有助于防止在沉积了不同的材料之后原子的相互扩散。例如，势垒层可以阻断金属、氧、氢或者水的扩散。2元素的二元氧化物或者氮化物以及3元素的三元氧化物或者氮化物特别适合于高温处理。不像如同钛的普通电极，会氧化并且变为非导电性的，氮化钛将保持导电性，并且不会氧化，直到大约500℃。三元氮化物在甚至更高的温度氧化，一般大约比二元氮化物高50℃。氧化速率取决于温度和氧分压。

二元氮化物的实例包括氮化钛、氮化钽和氮化钨。三元氮化物的实例包括氮化钛硅、氮化钽铝、氮化钽硅以及氮化钌钛。三元氧化物的实例是氧化钌钽。

本领域技术人员应该理解，电极可能需要其它层以便适当地工作。例如，粘附层有时是必需的。粘附层用在衬底和薄膜层之间，以改善薄膜层对衬底的附着力。Pt不能很好地粘着到SiO₂，所以诸如Ti或者TiO₂的胶层用在它们之间以获得更好的粘附。类似地，损失的势垒层是沉积用于俘获全部氧否则可能扩散到诸如氧化物的其它层的唯一目的的氧化层。电极被认为包括按照要求的任何粘附或者损失的势垒层。

例如，电极可以包括TiN或者TiAIN层、Ir层和IrO₂层，以具有好的金属势垒和氧势垒性能。但是，这种附加层仅仅是要求它们所必需的。某些导电氧化物电极可以提供多个功能。例如，具有一个是钌或者铱的成分以及另一个是钽或者钛的成分的三元氮化物和三元氧化物可以充当势垒层和损失的高温氧势垒。

另外，电极层的选择可影响存储器插塞的存储器效应特性，并且变成存储元件的一部分。

存储效应

存储效应是在施加电压同时容许非破坏性读取的情况下，显示电阻状态改变的滞后现象。非破坏读取意思是，读操作对存储元件的电阻状态没有影响。测量存储单元的电阻通常通过在存储单元保持为已知电压之后检测电流，或者在已知电流流过存储单元之后检测电压而完成。所以，在施加-V_W时进入高阻状态R₀以及在施加+V_W时进入低阻状态R₁的存储单元，应该不受在-V_R或者+V_R执行的读操作影响。在这种材料中，读操作之后不一定要有写操作。应该理解，|-V_R|的大小不一定等于|+V_R|的大小。在某些情况下，电压脉冲的细节实际上可影响存储器插塞的电阻。例如，J.G.Simmons和R.R.Verderber的文章“New Conduction and Reversible Memory Phenomena in ThinInsulating Films”(301 Proc.Roy.Soc.A.77-102(1967))描述了对通过电压脉冲持续时间和高度的细节控制的某些MIM结构的存储效应。在这种系统中，对MIM结构施加某个电压，然后很快地将电压降到零将实现与对MIM结构施加相同的电压，然后慢慢地将电压降到零不同的电阻状态。在这种系统中，不需要相反极性的系统电压脉冲。

存储器插塞的R₁状态可以具有10kΩ到100kΩ的最佳值。如果R₁状态电阻比10kΩ小得多，则电流消耗将提高，因为单元电流高，并且寄生电阻将具有较大影响。如果R₁状态值比100kΩ大得多，则RC延迟将提高访问时间。但是，可工作的单状态电阻值也可用如低到5kΩ以及高到1MΩ的电阻实现。一般地，单状态存储器将具有10倍分离的R₀和R₁的可操作电压。

例如，如果1V用作读电压(V_R)，则R₁可以是大约100kΩ并且R₀可以是1MΩ，使得电流根据电阻状态为10μA或者1μA。因为大的电流能够损坏制造成小尺寸的半导体，因此在大多数情况下，对于存储电路期望至多100μA。一旦确定了V_R，则还可以确定期望的写电压(V_W)。不仅V_W应该大于V_R，而且它也应该更充分地远离V_R，以容许少的电压波动(例如由于制造缺陷)对存储器插塞具有可忽略的影响。类似地，出于相同的理由，V_W应该大于V_Wth，V_Wth是电阻材料开始改变电阻率的阈值。典型的V_W可以大约为2V，并且V_Wth可以大约为1.5V。

应该注意，存储器插塞的电阻特性改变大于10倍，在多位电阻存储单元中可能是期望的。因为存储器插塞可以进入几个不同的电阻状态，因此多位电阻存储单元是可能的。例如，存储器插塞可以具有R₀₀的高电阻状态、R₀₁的中高电阻状态、R₁₀的中低电阻状态以及R₁₁的低电阻状态。因为多位存储器一般具有比单位存储器更长的访问时间，因此利用大于10倍的因子使电阻从R₁₁改变到R₀₀是使多位存储器与单位存储器一样快的一种方式。例如，能够存储两位的存储单元可以具有与高电阻状态分开100倍的低电阻状态。能够存储三位或四位信息的存储单元可能需要与高电阻状态分开1000倍的低电阻状态。一般地，多位存储器中的中间电阻状态将在对数刻度上均匀地细分介于高电阻状态和低电阻状态之间的电阻范围。例如，如果保存存储器三位的存储单元具有10kΩ的低电阻状态，则六个中间状态可以具有大约26.8kΩ、72.0kΩ、193kΩ、518kΩ、1.39MΩ和3.73MΩ的电阻状态。最高的电阻状态于是将为10MΩ，是低电阻状态值的1000倍。

建立存储效应

尽管存储器插塞的存储效应特性好象是通过载流子俘获支配，但诸如氧迁移或者电解液迁移的其它载流子运输机制可以存在。即使在载流子电荷俘获内，主要因素可包括空间电荷限制电流、热电子发射限制导电、电热Poole-Frenkel发射或者Fowler-Nordheim量子隧穿。虽然发明人注意到，实验数据与主要由载流子俘获建立的存储效应一致，但他们不希望用对如何建立存储效应或者在本文描述的任何其它效应如何工作的任何说明来约束。

另外，不同的机制可以导致存储效应，取决于是否已经″形成″界面。形成(或者″电成型″)在涉及MIM结构时，在R.E.Thurstans和D.P.Oxley的″The Electroformed metal-insulator-metal structure：acomprehensive model″(J.Phys.D：Appl.Phys.Vol.35，pp.802-809，2 April 2002)中进行了描述，并且可认为是“由电场感生的通过电介质的金属阳极材料的局部丝状运动”。在这里，重要的是要注意，蒸发的电介质可能包含空位并且偏离化学计量。当通过电介质得到的细丝承载充足的电流时，它们断裂留下嵌入在电介质中的金属岛结构。电子导电可能通过激活隧穿而通过此结构。但是，作者警告，“成形过程复杂并且固有地可变。此外，在暴露于水蒸汽、有机物种以及氧...的情况下，隧穿势垒对它们的特征变化敏感。因而，器件特征永远不能预计一致地产生或者长期稳定而没有钝化，有效的密封以及更好的理解形成过程的动力学。”

与Thurstans和Oxley的警告相反，某些方法论可用于指导和控制形成，并且甚至没有形成而获得存储效应。例如，简单地将活性金属层暴露在氧化物下可以没有形成而建立存储效应。相信在那些环境下，通过氧化物和活性金属层之间的界面建立存储效应。

形成的结构还可以通过在大部分第二更绝缘的材料内沉积一个材料的岛而近似。岛(与连续的薄膜相反)可以通过多个不同的工艺形成，包括溅射、共同溅射、蒸发、分子束外延、原子层沉积、注入等等，并且一般与两种材料的表面能有关。本领域技术人员应该理解，在一些工艺而不是其它工艺下，第一材料可以在第二材料的表面上形成岛。

在一个具体实施例中，一部分非有机半导体材料首先沉积在电极上。然后，导电岛形成在半导体材料上。在形成岛之后，同一半导体材料的另一部分沉积在岛上。然后形成顶部电极，或者在顶部电极之前形成另外的岛/半导体材料层。

作为更具体的实例，可以采用镶嵌工艺，其中诸如SiO₂的层间电介质在底部电极的之上形成图案，以便在底部电极上建立空位。然后可以沉积氧化铝并且抛光SiO₂表面，使得一部分空位充满氧化铝。少量导电金属或者氧化物则能形成在氧化铝的上面，这将优选地在氧化铝上集结成岛形成阵列。能因此溅射另一层氧化铝，进一步填充空位，后面跟着另一次抛光，然后是另一次岛的沉积。能因此沉积最后一层氧化铝，以完全填满空位，后面是最后的抛光，以便SiO₂/氧化铝表面平滑。

界面层

界面层一般是非常薄的层，因为通过将氧化物与活性金属接触建立的反应仅仅延伸短的距离，一般小于100埃。界面层的厚度可以通过限制活性金属的厚度来控制。尽管界面层可以进入不同的电阻状态，但即使最低的电阻状态一般也非常绝缘。因此，厚的界面层不会容许任何电流在最佳时段经过存储单元。为了容许在小尺寸器件(大约数百纳米)中的快速访问时间(大约数十纳秒，一般低于100ns)，整个存储器插塞应该具有不超过大约1欧姆-厘米的电阻率。

氧化物通常(而不是必定)将是导电晶体金属氧化物--作为单晶结构或者多晶结构。一类导电氧化物是钙钛矿，它包括两个或更多个金属，这些金属选自由过渡金属、碱土金属和稀土金属组成的组。钙钛矿(通常为ABX₃结构的形式，其中对于X是氧或者氟的情况，A具有1.0-1.4的原子大小并且B具有0.45-0.75的原子大小)可以是任何数量的成分，包括水锰矿(例如Pr_0.7Ca_0.3MnO₃、Pr_0.5Ca_0.5MnO₃及其它利用镧和钙作为A的PCMO、LCMO等)、钛酸盐(例如用Cr掺杂的SrTiO₃，也标识为STO:Cr)、锆酸盐(例如用Cr掺杂的SrZrO₃，也标识为SZO:Cr)、诸如Ca₂Nb₂O₇:Cr和Ta₂O₅:Cr的其它材料、以及高Tc超导体(例如氧化钇钡铜，也标识为YBCO)。具体地说，在与稀土金属La、Pr或者其一些组合以及碱土金属Ca、Sr或者其一些组合结合时，MnO₃已经被发现在存储器插塞中使用是有效的。

此外，可以使用在其纯的形式下可能不导电的一些氧化物，因为它们通过掺杂剂的填加而变为导电，或者如果它们用作非常薄的层(例如大约为数十埃)，而在这样情况下可以实现隧穿导电。所以，本领域技术人员应该理解，分类为绝缘体但足够薄而容许隧穿导电的氧化物仍可以被认为是导电氧化物。因为存储器插塞将需要能够在小电流切换，因此低电阻是期望的——使导电氧化物比绝缘氧化物更具有吸引力。

一种金属是否是″活性金属″要通过它与导电金属氧化物的关系、以及该金属是否是足够强的还原剂以还原导电金属氧化物并且被氧化，以及得到的氧化活性金属是否绝缘来确定。例如，Al将还原PCMO钙钛矿以便形成具有存储效应的绝缘界面层。其它活性金属根据导电金属氧化物，可以包括Ta、Ti、Zr、Y、Hf、Cr和Mg。

在一个实施例中，界面层可以被认为是在未变的导电氧化物和未变的活性金属之间。但是，如果仅仅沉积少量的活性金属，致使全部的活性金属被氧化，则界面层将在未变的导电氧化物和界面层之上的电极之间。

但是，应该理解，利用活性金属可能不是用导电氧化物建立存储效应的唯一方式。具有存储效应的绝缘层也许能通过掺杂、注入或者使用其它技术来建立。

例如，钛酸锶(STO)或者锆酸锶(SZO)可以通过添加一种元素来掺杂，该元素在替代结晶矩阵中的元素时，具有不同的优选氧化态(在电离时具有不同的电荷)。一般地，掺杂剂将构成总材料的小于10％的分子百分比。在SZO中，具有+3氧化态的铬(Cr)可以替代具有+4氧化态的锆(Zr)。电荷不平衡通过建立适当的空位(例如氧空位)、通过改变矩阵元上的化合价、或者通过引入自由载流子(电子或者空穴)来补偿。

掺杂原子通常根据、至少部分地根据离子半径的相似性来代替矩阵元。因而，镧(La)主要代替SZO中的锶(Sr)，而Cr主要代替SZO中的Zr。在SZO中，阳离子空位是稀少的(即存在少数Sr和Zr空位)，但是阴离子空位(即氧)是普通的。所以，向SZO添加Cr产生了氧空位和自由空穴。但是，Cr的添加通常通过氧空位来补偿(一个空位用于每两个Cr原子)，使得材料基本上保持绝缘。相反，自由电子主要补偿SZO中的La。所以，添加La急剧地降低了SZO的电阻。类似地，钽(Ta)或者铌(Nb)可以代替Zr，以降低SZO电阻率。

此外，空位(阴离子或者阳离子)还可以用于建立电荷阱。由空位所引起的电荷不平衡可以通过补偿故意添加掺杂剂的相同机制来补偿。因而，用2个Cr原子补偿的氧空位没有提供自由载流子，但是如果用不充足的Cr来全面补偿，则氧空位导致自由电子。

一些掺杂剂在带隙中深能级处建立中心。这种掺杂剂建立中心，其中电荷将需要高能级的能量来退出那个能级，有效地用深能级建立了阱。例如，Cr、铁(Fe)或者镍(Ni)可以在STO和SZO中建立阱。相反，钇(Y)、La、Nb和Ta将在浅能级建立中心，而这不会是阱。

处理可以另外通过例如离子注入发生。在离子注入中，加速的离子穿透固体表面直至某一深度，该深度由离子能量确定。离子注入可用于引入掺杂剂，以形成埋层，以及修改固体表面。

另一个处理方法是将活性金属或者导电氧化物暴露于给定环境中给定温度下的退火或者气体下。一些退火可容易地统一到制造中。例如，如果阵列仅具有单个存储器插塞层，则底层可以受到高温以便适当地形成导电氧化物。但是，顶层则能在远低于形成导电氧化物所需的温度下进行沉积。类似的结果可以通过激光处理表面之一，或者使表面之一受到等离子过程(诸如等离子蚀刻)来获得。

另一个处理方法可以是使整个结构和/或特定的表面层受到物理再溅射，一般利用Ar和/或O₂或者其它惰性气体等离子。再溅射是通常用于净化表面的技术。因为当等离子在溅射室中打击表面时，没有沉积新的薄膜，因此可认为是与溅射相反。类似地，表面可经受来自离子枪的惰性离子，用诸如电离Ar的加速惰性离子轰击表面。

一般地，这种处理的目标是建立阱。阱还可以用高能辐射或者粒子束轰击引入。例如，UV和X射线辐射在SiO₂中感应阱。此外，中子变形掺杂可用于在硅中建立掺杂原子。此外，阱可以通过电初始化过程建立，在该过程期间，在存在施加的电场的情况下，氧空位通过氧化物漂移。当然，主要的载流机制可以根据界面层的处理而改变。

利用界面层的存储器插塞因此与传统的MIM结构具有许多相似性。但是，应该注意，界面层不管它是否已经形成，都显示了存储器特征。界面层可以非常粗糙，因此容许许多电流漏泄路径，这消除了在低电流下形成的需要。应该理解，术语″存储元件″包括有助于存储效应的所有层。根据具体实施例，这种层可以包括界面层、导电氧化物、活性金属层和/或电极。

多界面

构成夹层式结构可以建立另外的界面。沉积活性金属/导电氧化物/活性金属的层将例如建立两个分离的界面，这将沉积导电氧化物/活性金属/导电氧化物的层(假定整个中间层不与顶层和底层反应，那将导致仅仅单个界面层)。尽管可以建立多界面，但有时有用的是，对界面进行不一样的处理，以便使存储器插塞在单个方向偏置，从而促使期望的滞后效应。

仅仅在顶层或者底层中包括掺杂剂，或者利用不同的掺杂剂，容许利用基本上类似的材料，从而在基本上类似的材料之间给予足够差异以构成并且建立有效界面的同时避免控制问题。

因而，例如，包括用铬掺杂的金属氧化物锆酸锶的导电金属氧化物层可以夹在两个基本上类似的导电金属氧化物层之间。顶部的导电金属氧化物层可以是用铁掺杂的锆酸锶，这得到p型金属氧化物层。底部的导电金属氧化物层是用铌掺杂的锆酸锶，这得到n型金属氧化物层。

这种层的厚度并不关键，一般可以使用500，但从100到1000的任何厚度通常都将是足够的。唯一的约束是保证层足够厚，使得在存储元件上施加电压时，它没有完全耗尽电荷。中间层的厚度更关键，因为隧穿导电是优选的，并且厚度通常将实现在10和100之间，取决于施加到存储元件的电压。典型的30的厚度足够了。

通过使顶部的金属氧化物层具有剩余的空穴或者电子，并且使底部的金属氧化物层具有剩余的电子或者空穴(与顶部金属氧化物层相反)，有可能在存储元件的电特性方面建立不对称。不对称保证一个极性的程序脉冲总是将材料改变为更高的电阻，并且另一极性的程序脉冲将材料改变为更低的电阻。如果顶部和底部导电金属氧化物材料相同，则没有不对称，并且不管怎样，首先存储器材料可以切换。为了避免方向性的这种缺乏，可以使用预先处理技术，比如在存储器材料上施加高压脉冲。但是，通过利用稍有不同的材料，这样一个初始化步骤可以被最小化或者避免。

建立底部和顶部金属氧化物层之间不对称的另一种方式是使用相同类型的材料，也就是说两个层都是n型(剩余流动电子)或者p型(剩余流动空穴)，但利用不同的流动载流子浓度。

值得注意的是，包括在导电金属氧化物层中的掺杂剂一般以低浓度使用。通常，包括在导电金属氧化物中的掺杂剂的量按重量计算小于10％，并且更具体地说，大约为按重量计算的1％。

用于建立n型和p型区的掺杂剂可以用下列准则选择。n型掺杂剂具有比它替代的晶格原子更高的化合价(更多正电荷)，因此代替锆酸锶或者钛酸锶中的Zr或者Ti的n型掺杂剂包括Nb和Ta。类似地，代替Sr的n型掺杂剂包括Y、La以及所有镧系元素。p型掺杂剂具有比它替代的晶格原子更低的化合价(更少的正电荷)，因此代替Zr或者Ti的P型掺杂剂包括Cr、Mn、Fe、Co、Ni和Al。在锆酸锶中获得空穴导电的另一方式将是在Zr位置用Nb掺杂，并且同时在两个邻近的氧位置用氮掺杂，以获得p型导电率。

在本发明的再一个实施例中，底部导电金属氧化物材料可以用具有所选比率的Mn₃或者Mn₄离子的氧化镨钙锰(Pr_xCa_1-xMnO₃)制造。Mn₃或者Mn₄的比率可以通过在沉积期间改变Pr和Ca原子的比率而调整。顶部导电金属氧化物可以用具有另一特定比率的Mn₄或者Mn₃离子的Pr_xCa_1-xMnO₃制造，以便顶部金属氧化物层和底部金属氧化物层不一样。

以类似的方式，本领域技术人员应该理解，可以仅利用两层导电金属氧化物，并不背离本发明的范围。具体地说，底部导电金属氧化物层或者顶部导电金属氧化物层可以从存储器件去除，因为有效界面仍存在于剩下的导电金属氧化物层之间，并且电子或者空穴不平衡足以提供不对称。同样地，如上所述利用三层仅仅是说明性的，并非表示对本公开的范围的任何固有显示，因为许多导电金属氧化物层中的任何数量都是本发明所预期的。

作为本发明的另一个实例，还可能使用不同的材料来形成导电金属氧化物层，只要这些材料相容。相容材料的实例将具有类似的晶体结构和类似的晶格参数。钌酸锶(SRO)和钛酸锶STO构成这种材料的实例，其中SRO晶体中Sr-Ru原子和STO晶体中Sr-Ti原子之间的距离在彼此的几个百分点之内。

用于其它相容材料的标准将与用于好外延的标准一样。例如，Si与Al₂O₃(蓝宝石)相容，因为Al₂O₃晶体的一个平面紧密匹配Si晶面的整倍数。

修改各个层的电特性

存储器插塞内各层的电特性可以用几种技术修改。这些电特性包括但不限于，材料的电阻率以及这种电阻的温度灵敏度；电荷阱的数量或者量值；以及磁场依赖性。

都知道某些金属氧化物的电阻率取决于各种因素，常常包括以下中的一些：薄膜厚度、薄膜的氧含量、化学计量、元素成分、沉积方法和条件、结晶度、微晶大小、结晶取向以及掺杂级和掺杂剂的选择。当前研究表明，合适的低电阻率(小于或等于1欧姆-厘米)材料可以通过这些参数的明智选择而实现。

本发明的存储器应用的适当薄膜厚度的一个实例是大约100到3000。越薄的薄膜有时具有越高的张力，通常起因于与种子层轻微的未对准，这能够导致较高的电阻率。薄膜厚度已经在S.I.Khartsev等人的″Colossal magnetoresistance in ultrathin epitaXial La_0.75Sr_0.25MnO₃films″(Journal of Applied Physics，Vol.87，No.5，1 March 2000)中进行了讨论。

影响电阻率的另一个因素是薄膜的氧含量。通过适当地控制在沉积和退火(如果有)期间对氧的暴露，可以控制电阻率。已经观察到，通过在氧环境下脉冲激光沉积所沉积的1500的氧化镧锰(LMO)薄膜具有比在真空(其它为相等条件)中沉积的薄膜更低的电阻率。参见Y.G.Zhao等人的″Effect of oxygen content on the structural，transport，and magnetic properties of La_1-δMn_1-δO₃ thin films″(Journal of AppliedPhysics，Vol.86，No.11，1 December 1999)。在含氧的气氛中冷却新沉积的薄膜进一步降低了薄膜电阻率。

还观察到，调整稀土金属和碱土金属的相对量可以修改电阻率。碱土金属对稀土金属较高的比率在某种程度上(例如在氧化镧钙锰中高达约50∶50)可以降低电阻率。参见Guo-Qiang Gong等人的″Colossalmagnetoresistance of 1000000-fold magnitude achieved in theantiferromagnetic phase of La_1-xCa_xMnO₃″(Applied Physics Letters，Vol.67，No.12，18September 1995)。

此外，已经发现，一些多晶材料可以具有比它们的非晶和单晶对应物具有较低的电阻率。但是，大的改变(即大于约10x)一般不是制造仅仅具有两个电阻状态的实际存储器芯片所需要的(尽管它们可以是保持多位信息所需要的)。

除了上述特性，某些工艺和设计特点也是重要的。首先，种子层或者在其上沉积氧化物的其它″衬底″影响氧化物的电阻率及其它特性。常常，衬底的下面结晶取向将外延地传播到氧化物元素的上部水平。所以，例如，如果下层衬底具有100个方向，则氧化物可以优选地沉积在100个方向上。可选的是，下面的衬底是导电电极，这种贵重金属(例如铂)或者诸如LaNiO₃的相对导电氧化物。在多晶结构中，适当的微晶大小可以从大约100到大约500的范围。

如果使用超过一种掺杂剂，则掺杂剂可以用来修改各种层相同或者不同的特性。掺杂氧化物，活性金属层和/或界面可以使电特性更均匀，由此电特性具有更大的可预测性。

在特定方面，掺杂改变电阻率。例如，施加电脉冲将电阻率可逆地从高值改变到低值，或者从低值改变到高值；并且掺杂材料可以修改从高值到低值的差的大小。

在另一方面，掺杂改变电荷阱的数量或者量值，或者修改电荷阱俘获电子的能力，因此改善存储器插塞的数据保持能力。换句话说，掺杂应该促进电子隧穿通过存储器插塞，并且在存储器操作期间离开电荷阱。

在再一个方面，掺杂又减少了其电阻的温度灵敏度。在另一方面，掺杂减少了磁场依赖性。

交叉点阵列的电特性

图46描述交叉点存储器阵列的简化表示。选择的X线4605和选择的Y线4610在选择的单元4615相交。剩余的未选择的X线4620和剩余的未选择的Y线4625为了简化各表示为单个组。类似地，选择的X线4605上未选择的存储单元4630、连接到选择的Y线4610的未选择的存储单元4635以及既不连接到选择的X线4605也不连接到选择的Y线4610的未选择的单元4640也为了简化表示为组。

未选择的存储单元4630、4635和4640的组合设置为与选择的存储单元4615平行，并且因此，在线4605上施加某个V_x时，以及在线4610上施加某个V_y时，读取的电流将为：(V_x-V_y)×(R₄₆₁₅+R₄₆₃₀+R₄₆₃₅+R₄₆₄₀)/(R₄₆₁₅×(R₄₆₃₀+R₄₆₃₅+R₄₆₄₀))，其中R₄₆₃₀、R₄₆₃₅以及R₄₆₄₀是未选择的存储单元4630、4635和4640的电阻，并且R₄₆₁₅是选择的存储单元4615的电阻。在大阵列中，选择的单元4615与未选择的单元4630、4635和4640并联的合成电阻将显著小于选择的单元4615独自的电阻。同样，实际上并不读取具有浮线的选择的单元4615以及容许电流流过的未选择的单元4630、4635和4640的电阻。

尽管将未选择的线4620和4625钳位在特定电压减少了未选择存储单元4630、4635和4640的影响，但这种技术导致通过未选择单元的电流消耗。例如，如果V_y＝-V_x且未选择的线4620和4625保持在0V，则选择的Y线4610上的未选择的存储单元4635将通过等于V_x/R₄₆₃₅的电流，该电流在存在高数量的未选择的阵列线的情况下可以为高。

如上所述，较高的电压一般在写操作期间施加在选择的X线4605和Y线4610上。尽管其它单元中的电流漏泄对选择的元件不是关键的，但在大阵列中，电流漏泄幅度可以使得它将需要来自线驱动器的不切实际的大电流。此外，承载未选择电流的未选择的存储单元4630、4635和4640的存储器状态可以受到未选择电流的影响。

图47给出其中每个存储单元包括二极管的例示性交叉点阵列4700。在电压V_x施加到选择X线4705并且V_y施加到选择的Y线4710时，二极管阻断电流流过串联的未选择存储单元4730、4735和4740。随着未选择的线4720和4725保持浮动，从选择的X线4705到选择的Y线4710的电流将专门地通过选择的存储单元4715，所以给出对存储单元4715的电阻值的准确估计。

在写操作期间，二极管还将阻断通过未选择存储单元4730、4735和4740的寄生电流路径。但是，如果未选择的线4720和4725浮动，则它们将通过流经未选择存储单元4730、4735和4740的电流充电。例如，跨过选择的X线4705的未选择线之一将达到V_x-V_fwd，其中V_fwd是二极管上的正向偏压降，因为线4705处于V_x(它在写操作期间可能是1/2V_W)，并且电流可以流过未选择的存储单元。如果V_x足够高，则临时流过未选择存储单元的电流可以足够高以干扰它的电阻状态。如果未选择的线4720和4725钳位在固定电压，只要V_x高于二极管电压降，则一些单元将看见恒定电流流过，这是不期望的，因为它可以慢慢影响那些单元的状态。

图48给出其中每个存储单元包括背靠背二极管的例示性交叉点存储器阵列4800。图49给出背靠背二极管器件的电流电压或者″IV″特征曲线。在低电压，在-V_NO和+V_NO之间，器件不导电，或者仅仅微微导电。V_NO电压可以被称为非欧姆电压，其中导电变得显著。低于-V_NO以及高于+V_NO，器件导电。

图50显示一种类型的线性存储元件的IV特征曲线。当正电压施加到它端子上时，存储元件具有基本上线性的电阻值，当达到写阈值电压V_W时，存储元件的电阻升高。当端子两端的电压下降并且变为负时，存储元件的特征曲线显示较高的电阻值。当端子两端的电压达到负的写阈值时，电阻状态回到较低值。图51给出线性存储元件和串联的背靠背二极管的IV特征曲线。另一实施例将使用两个隧道或者背靠背安装的反向二极管。反向二极管的原理在Sze S.M.的Physics of Semiconductor Devices(pp.537-539，1981)中进行了解释，并且可以用各为500的N+、P+和另一个N+层来实现。

回头参考图48，写入交叉点存储器阵列4800的一个方法是施加V_x＝(V_NO+V_W)/2以及V_y＝-(V_NO+V_W)/2到相应的选择线4805和4810，并且使未选择的线4820和4825接地。这将导致选择的存储单元4815的存储元件两端的电压为V_x-V_y-V_NO或者V_W，并且在选择线上的未选择单元4830和4835的存储元件上的电压为(V_NO+V_W)/2-V_NO或者V_W/2-V_NO/2，并且未选择存储单元4840的存储元件上的电压为0V，因为在该情况下，未选择的线4820和4825是接地的。在选择的X和Y线4805和4810上施加相反极性电压将对选择单元中相反的数据编程。所以，如果V_W设置为比阈值写电压高并且比阈值写电压的两倍低，则在它们的端子上看见V_W/2的未选择单元不被影响，并且在写操作期间写入。

读操作将类似地处理，用更低的电压V_R替代V_W，以便V_R低于阈值写电压。在读的情况下，选择的存储元件在它的端子上将看见V_R电压，并且未选择的存储元件将看见V_R/2-V_NO/2，或者如果这个V_R小于V_NO则为零。

在读期间，另一个有关的问题是漏电流，因为读操作尝试通过施加电压并且读出电流来确定选择单元的电阻值。读出电流的任何改变可以影响读出值。例如，如果线4810上每个未选择单元4835漏泄1nA，并且阵列的每条线具有1024个单元，则线上的漏泄将为1023×1nA或者1.023μA。尽管1.023μA在许多系统中可以容忍，但每个单元100nA的漏泄将产生超过100μA的漏泄，这可影响选择单元的正确读出。在这种情况下，较小的阵列，也许每条线100个单元，将仅具有100×100nA或者10μA的漏泄，并且仍将是可工作的。

存储元件和串联的背靠背二极管的备选实施例是将背靠背二极管嵌入在存储元件中，并且利用一些金属/半导体界面的非欧姆特性。图52给出由Pt电极、晶体PCMO、薄层Al以及显示非欧姆特性的另一Pt电极组成的层叠的典型IV曲线。尽管这种材料显示低于V_NO的某一漏泄，但它仍可适用于较小的阵列，并且可以改善为在较大的阵列中使用。

为了使用这个实施例，存储元件的阈值写电压必须调整。诸如肖特基效应的典型非欧姆特性将导致V_NO低于1V。如果V_W高于V_NO，则未选择的单元在存储元件上将看见(V_W-V_NO)/2，这将在未选择存储单元中产生不期望的电流。为了避免或者减少此电流，可取的是保持V_W接近于或者低于V_NO。所以，写阈值电压将不得不通过改变诸如厚度、氧含量、晶体结构、化学计量等导电金属氧化物特性来调整，以实现低于V_NO的写阈值。

制造方法

图53给出部分处理的集成电路直至完成底部生产线前道工序(FEOL)处理的部分5300的横断面视图。p型衬底5310在n井5315之下，而n井5315又在p井5320之下，两个N+岛5325和5330产生在p井5320之内，以形成反向偏置的p-n结。第一层间电介质(ILD)5305形成在p井5320之上。可在第一ILD 5305内形成选择线5335，其中标准多晶硅栅可控地接通两个N+岛5325和5330之间场效应晶体管(FET)型导电。为简单起见以及低成本制造，选择的FEOL工艺可以是诸如硅、锗、砷化镓、硅-锗和硅绝缘体等许多标准IC工艺中的任何一个。这个实施例中的FEOL工艺可被限定为在器件制造直至但就在第一金属化之前在半导体晶片上执行的操作，且可结束于第一ILD 5305的化学-机械抛光(CMP)。为了简化本发明的描述，下列实施例通常用硅工艺描述，但要理解，本发明的范围不限于此。

图54给出在图53的FEOL段5300中形成导电插塞之后进一步处理的集成电路5400的横断面视图。在显示的工艺中，有许多接触孔，每个接触孔相当于期望导电插塞的位置，这些接触孔首先通过第一ILD 5305形成。势垒/粘附层5405和5410然后能在接触孔内溅射。注意，溅射是一种物理的汽相沉积技术。具体的溅射成分将取决于所采用的导电插塞材料，并且可以100的Ti跟着200的TiN。接下来，导电插塞材料可以在势垒/粘附层5405和5410上面的接触孔内沉积。如图所示，导电插塞可以是用5000的W掺杂的钨(W)-插塞5415和钨(W)-插塞5420，利用化学气相沉积(CVD)，后面跟着深腐蚀工艺或者化学机械抛光(CMP)，以去掉第一ILD 5305表面上过多的导电插塞材料。

图55给出在图54的部分处理的集成电路5400的顶上部分形成中间存储器插塞段之后进一步处理的集成电路5500的横断面视图。首先，沉积底部电极5505。底部电极5505又可以由多层组成，比如500厚的TiAlN势垒层以防止金属相互扩散，后面是500的LaNiO₃或者1000的Pt。这些层可以通过溅射沉积。接下来，在底部电极5505的之上沉积导电氧化物5510。导电氧化物可以是500的具有Pr_0.7Ca_0.3MnO₃(PCMO)化学计量的材料，并且可取的是在小于或等于大约600℃下通过诸如溅射、后面是退火的物理汽相沉积技术沉积。退火步骤帮助恢复预期的晶体结构和导电氧化物5510的材料成分。接下来，可以利用溅射沉积顶部电极5515。顶部电极可以具有类似于底部电极5505的成分，除了小的活性金属层(例如10的Al)首先沉积在导电氧化物5510上。标准的光刻法和适当的多步蚀刻过程然后能用来将底部电极/导电氧化物/顶部电极层形成图案到存储器插塞中。作为可选的改善，底部电极5505和顶部电极5515之一或者两者可以由导电层和势垒层组成，以防止金属相互扩散。

众多的溅射技术可以用来进一步改善中间存储器插塞段的形成。在离轴溅射过程中，靶面、要溅射材料的供应者以及衬底表面、要溅射材料的接收者都定向为大致彼此正交，约为70度到90度。离轴溅射的优点包括最小化在同轴反应离子溅射过程期间由于离子冲击导致的材料破坏。另一个实现可包括两个反向的靶子作为对向靶溅射(FTS)。在共溅射过程中，沉积的材料从超过一个靶子同时溅射，以便产生超过一种材料的等离子，由此在衬底衬底表面上同时沉积超过一种材料。因而，共溅射的优点包括材料成分的灵活性。在连续沉积过程中，就地多层薄膜沉积发生在同一沉积室内，并不断开真空。此沉积技术最容易完成，例如在溅射机器中通过保持衬底在一个位置同时切换靶子，或通过切换一个系统内的沉积室。通过不断开真空，由暴露于空气引起的大量污染和氧化问题得以避免。

给出上述讨论，导电氧化物5510的沉积可以有利地采用共溅射技术。用于底部电极5505、导电氧化物5510和顶部电极5515的三个溅射过程中的至少一个可采用离轴溅射技术。此外，在这三个溅射过程中，至少两个连续的溅射过程可有利地使用连续沉积技术。然后，这些层被形成图案(光限定)，以在触点5420之上建立层叠5505、5510和5515。作为另一个选项，可沉积蚀刻终止/扩散势垒5520以保护PCMO不会相互扩散。蚀刻终止/扩散势垒5520将围绕底部电极5505、顶部电极5515和导电氧化物5510的暴露表面，如图所示。注意，蚀刻终止/扩散势垒5520是双功能层，它还充当制造工艺中的蚀刻终止层。还要注意，蚀刻终止/扩散势垒5520形成侧壁层，它围绕底部电极5505、导电氧化物5510和顶部电极5515的侧表面。蚀刻终止/扩散势垒5520可以由250的Si₃N₄、TiO₂或者Al₂O₃制成。作为材料改善，导电氧化物5510的沉积后面可以跟着对导电氧化物5510和后面沉积的顶部电极5515之间界面特性的修改。更具体地说，修改界面特性可以通过离子注入、各种气体中就地等离子处理、或者各种气体中就地退火而进行。可能的气体可包括氩、氧或者氢。

图56给出在完成在图55的部分处理的集成电路5500的顶上中间存储器插塞段的形成之后进一步处理的集成电路5600的横断面视图。作为澄清，在从下向上计数IC组件时，中间存储器插塞段包括高于第一ILD 5305上表面的全部IC组件，如图54所示，直至第二ILD 5605的上表面。

第二ILD 5605沉积在蚀刻终止/扩散势垒5520的上面。第二ILD5605可以由厚的SiO₂层制成，然后通过化学机械抛光(CMP)展平。在位置和几何上对应于顶部电极5515的多个通孔，能因此用标准光刻法和通孔蚀刻形成。然后，在通孔内部溅射势垒/粘附层5610和5615。具体的溅射成分可以是100的Ti跟着200的TiN。接下来，导电插塞材料沉积在势垒/粘附层5610和5615顶上的接触孔内。导电插塞可以是用5000的W掺杂的W插塞5620和W插塞5625，利用化学气相沉积(CVD)，后面跟着深腐蚀过程或者CMP，以去掉第二ILD 5605表面顶上过多的导电插塞材料。作为工艺改进，退火步骤可以在此时发生，以帮助恢复原始的晶体结构和中间存储器插塞段的材料成分。

图57给出在中间存储器插塞段的顶上完成顶部金属化段形成之后完全处理的集成电路5700的横断面视图。作为澄清，在从下向上计数IC组件时，顶部的金属化段包括高于中间存储器插塞段的全部IC组件。利用标准过程，可以在图56的部分处理的集成电路5600上形成一个或多个金属化层。在此实施例中图解了两个金属化层。第一金属化层可用于形成基准线5705和金属插塞5710，它最终连接两个W插塞5620和5715。W插塞5715用来将在第二金属化层期间形成的数据线5720通过用于支撑数据线5720的第三ILD 5725连接到金属插塞5710。W插塞5715和第三ILD 5725分别利用类似于之前描述的那些过程形成。作为工艺改进，退火步骤可以在此时发生，以帮助恢复原始晶体结构和完成的IC的材料成分。现在本领域技术人员应该清楚的是，尽管底部生产线前道工序段5300显示为具有FET的附加物，其中N+岛5325的端子通过W插塞5420连接到存储器件的底部电极5505，但一般来说，可以作为替代实现任何其它IC组件来连接底部电极5505，从而适合相应的应用。一些实例是电阻器、电容器或者像二极管的非欧姆器件。为了进一步阐明空间定向和对准存储器件，X-Y-Z笛卡尔座标系可以参考图55设置：电极5505和5515与导电氧化物5510之间的界面通常定义X-Y面，而通过存储器件的电流方向基本上平行于Z轴。

图58给出了另一个完全处理的集成电路5800横断面视图，其中中间存储器插塞段的存储器件还包括硬掩膜5530层的特征以及隔片5525。除了这些制造工艺在本文描述的特征，完全处理的集成电路5800与在图57中给出的完全处理的集成电路5700一样。隔片5525可以由围绕顶部电极5515的介电材料制成。介电材料的一些实例为Si₃N₄、SiO₂、TiO₂、SiON或者Al₂O₃。硬掩膜5530一般由电导电材料制成，它具有与顶部电极5515类似的X-Y横截面。硬掩膜5530是用作蚀刻掩模的掩蔽材料，以保护在其下面的薄膜在等离子蚀刻室中不被蚀刻。硬掩膜材料可以分成两类：绝缘体或者导体。通用的绝缘硬掩膜材料是氧化物和氮化物。通用的导电硬掩膜材料是二元氮化金属，包括TiN、TaN、WN等等，以及三元氮化金属，包括TiSiN、TiAlN、TaSiN等等。硬掩膜对标准光刻胶的一个优点在于，硬掩膜可以抵抗需要高温的干蚀刻过程。通常，要求高温下的反应离子蚀刻(RIE)来蚀刻贵重金属或者复杂的金属氧化物，因为与它们的蚀刻有关的困难，特别是蚀刻副产品的挥发性的原因。由于上述定义底部电极5505、导电氧化物5510以及顶部电极5515的外形的蚀刻步骤的影响，导电氧化物5510的外围常常被等离子区离子破坏，导致Z方向的相应漏电流导电。此漏电流可以使通过大部分导电氧化物5510的电流导电短路，因此是不希望有的，并且对存储器件的操作有害。引入隔片5525使得顶部电极5515沿X-Y平面的横截面积小于导电氧化物5510的横截面积。隔片5525在电极5515的侧面和导电氧化物5510的边缘之间产生电阻。由此，隔片5525的X-Y覆盖区可以作得足够大，以使顶部电极5515的侧面和导电氧化物5510的边缘之间的电阻足够高，以使得漏电流导电的影响可以忽略。

图59A到图59E详细给出了能用于形成图58的存储器件5800的硬掩膜5530和隔片5525特征的各种处理步骤的例示性序列。图59A仅图解了在溅射底部电极层5505、溅射导电氧化物5510、溅射顶部电极层5515以及沉积硬掩膜层5530的步骤之后的存储器件。硬掩膜层可以用诸如化学气相沉积、自旋涂敷或者溅射等各种方法沉积。象以前一样，导电氧化物5510的沉积后面可以跟着对导电氧化物5510和后面沉积的顶部电极5515之间界面特性的修改。更具体地说，修改界面特性可以通过离子注入、就地氩等离子体处理、就地氧等离子体处理、在氩中的就地退火或者在氧中的就地退火而进行。图59B和图59C图解利用光刻胶5535的光刻法蚀刻的步骤，硬掩膜层5530和顶部电极层5515都具有小于随后形成图案的导电氧化物5510的横截面。然后，介电材料沉积在顶部以形成隔片5525。图59D图解在各向异性干蚀刻之后的存储器件，其中介电材料在Z方向比X和Y方向具有高得多的蚀刻率，以产生围绕顶部电极5515和硬掩模5530的侧表面的侧壁隔片5525。图59E图解在蚀刻导电氧化物层5510和底部电极层5505之后的存储器件。作为可选的进一步去掉导电氧化物5510被破坏的外围的措施，可以应用湿蚀刻的另外净化步骤，从而有选择地去掉导电氧化物侧的50-150的材料，因而形成底切。

图60给出又一个完全处理的集成电路6000的横断面视图，其中中间存储器插塞段的存储器件包括底切5540。几何学上，底部电极5505的X-Y横截面比导电氧化物5510的更大。类似地，顶部电极5515的X-Y横截面比导电氧化物5510的更大。除了底切5540，完全处理的集成电路6000另外与图57中给出的完全处理的集成电路5700一样。回头参考图55及其相关描述，在将底部电极/导电氧化物/顶部电极层形成图案到存储器插塞中之后，可以应用可选的湿蚀刻的净化步骤，以便有选择地去除导电氧化物5510侧面的50-150，因而形成如图60所示的底切5540。底切5540的目的是直接去除多电阻状态元件5510被破坏的外围，否则将导致不希望有的Z方向的漏电流导电，如上所述。

高温制造

如上所述，用于存储器插塞的制造技术一般将规定需要在存储器插塞之下的层(例如晶体管存储器阵列中的选择线；以及交叉点阵列中的驱动器电路和底部导电线)。因为某些制造工艺(例如基于溶液的自旋后面是高温退火、脉冲激光器沉积、溅射以及金属有机物化学气相沉积)可能需要高温，因此难熔金属可以用于这些层，以便它们可以经得起该温度。

集成电路中典型的金属线由铝或者铜制成。但是，这些金属具有相当低的熔点，并且形成的金属线的结构完整性在它们被熔化的情况下被破坏。此外，这些材料甚至不能经得起遭受到低于它们熔点的温度。例如，尽管铝的熔点为660℃，但它通常将不会暴露于高于400℃的温度。在这种温度下，铝原子开始扩散到其它区域，也许与衬底上的其它半导体元件反应，干扰那些元件的特性。扩散随着温度的升高而增加，在450℃变得基本上不能工作。

所以，如果使用典型的低温导电线(即铝或者铜)，则第一金属线之上的任何材料将限制到它们被认为是″稳定″金属的温度。但是，大部分的制造工艺需要高温以生长多电阻状态元件的晶体或者多晶结构。在这种工艺中，高温一般在600℃和800℃之间。

所以，利用能经得起高温的导电线有时是需要的。高熔点金属通常称为难熔金属，并且包括钨、钼、钽、铌、铬、钒和铼，以及较少见的锆、锝、钌、铑、铪、锇和铱。但是，后面提到的金属中的一些在集成电路工艺中使用可能不实际。难熔金属还包括具有高熔点的任何化合物和合金。另外，在许多应用中，可取的是使用具有低电阻率的材料以便改善存储器访问时间并允许更长的阵列线。

另外，一般能使用具有高于期望工艺温度至少100℃的熔点的任何导电材料。例如，在铝的情况下，铝熔点以下200℃的期望工艺温度通常是可取的。所以，最佳的导电阵列线将是具有低电阻率的难熔金属，它具有高于使用的高温处理至少100℃的熔点。

导电线不是可能需要经得起高温处理的唯一元件。一般，仅仅在存储器插塞的高温处理之后沉积的层免于那些高温。由于在存储器插塞的形成之后不需要高温步骤，因此存储器的顶层不需要具有高熔点。所以，这种层可以用标准金属化材料诸如铝、铜或者铝合金诸如铝硅合金、铝硅铜合金或者铝铜合金制造。

可能需要经得起高温处理的元件可包括多电阻状态材料、可能的非欧姆器件、适当的电极、导电阵列线的底层以及将存储单元的电极连接到导电阵列线的接触插塞。由贵重金属制造的电极，二元或者三元氧化物和氮化物、以及导电金属氧化物是耐热的。可以充当牺牲层的耐高温材料的实例包括三元氧化物，比如氧化钌钽、氧化钌钛、氧化铱钽或者氧化铱钛，以及三元氮化物，比如氮化钌钽、氮化钌钛、氮化铱钽或者氮化铱钛。

存储电阻状态的机制

利用存储或者俘获的电荷是在非易失性存储单元中存储数据的主要机制。在器件操作期间，这些俘获的电荷用于修改例如FET的硅表面导电性。相应的一般器件配置在图61中给出。FET 6100包括由控制栅极6110分离的源极6130和漏极6120。该FET 6100可以为n型或者p型。为简单起见，将描述n型FET。因而，漏极6120和源极6130都由n掺杂半导体材料制造，而衬底6140由p掺杂半导体材料制造。当正电压施加到控制栅极6110时，衬底6140内的电子被向控制栅极6110吸引，并且在衬底6140内且在控制栅极6110之下的称为“沟道”的区域中形成反型层6150。然后，沟道容许漏极6120和源极6130之间的电流导电。

尽管给出上述描述，氧化物6170内以及控制栅极6110和衬底6140之间任何俘获电荷6160的存在将修改施加到控制栅极6110以建立反型层6150的电压要求值。对于负俘获电荷6160的情况，俘获电荷的数量越高，则需要的电压将越高。理由是，在氧化物中俘获的负电荷将推开电子远离沟道，迫使较高的正电压施加在控制栅极6110上，以抵消此效应。

对于每个上述器件，俘获电荷的数量可以通过各种机制改变。检索数据能因此伴随有感测产生反型层所要求的电压。类似地，本发明中的存储器材料还具有用俘获电荷修改的电阻状态。如上所述，存储器材料可以是各种材料中的任何一种，并且将最普遍的是处理为导电的绝缘体或者半导体。

电流载流子可以是带负电荷的电子或者带正电荷的空穴。电流载流子阱位置或者简单地阱是存储器材料内使存储器材料的带隙内存在局部能级的区域。这些阱因而能够俘获或者箝制存储器材料内的电流载流子，并且影响它的电阻。

此外，充电或者放电阱的程度取决于带隙内的局部能级。此外，载流子占用率可以受施加在存储器材料上的电场的影响，并且伴随有相应的电流流过。一般地，电场在它影响载流子占用率之前将需要超过某个阈值。因此，适当设计的存储器插塞的电阻可以通过多个值跟着相应数量的所施加电压阈值切换。现在描述产生和配置这些阱的方式。

对于晶体存储器材料，阱可位于晶格内。但是，对于多晶存储器材料，阱可位于晶粒边界内或者分子结构内。

为了促进阱的形成，外加的材料，称为掺杂剂，可被微量地引入存储器材料中。一般地，掺杂剂将构成小于总材料10％的分子百分比。因此，一些掺杂剂在带隙内深能级处建立俘获中心。也就是说，一旦在这些俘获中心被捕获，电流载流子将需要获得足够量的能量，以恢复它的移动性。例如，元素Cr、Fe或者Ni可以在STO和SZO中在深能级建立阱。另一方面，元素Y、La、Nb和Ta主要在一般不充当阱的浅级处建立中心。参见P.Koidl等人的技术文章“Photochromism in Ni-doped SrTiO3”(Physical review B，Vol.14，No.7，Oct.7，1976 PP.2703-2708)以及S.A.Basun等人的“PhotoinducedPhenomina in Srl-xCaxTiO2，0＜＝x＜＝0，12”(Ferroelectrics，1996，Vol.183，PP.255-264)。

阱还可以用高能辐射或者粒子束轰击引入到存储器材料中。例如，UV和X射线辐射在SiO₂中感应阱。此外，中子变形掺杂已经用于在硅中建立掺杂原子。

阱还可以在它的制造期间固有地在存储器材料内产生。这种机制的实例之前已经描述了。此外，阱可以通过电初始化过程建立，在该过程期间，在存在施加的电场的情况下，氧空位漂移通过复杂的金属氧化物。参见Rainer Waser等人的参考资料“DC ElectricalDegradation of Perovskite-Type Titanates(Ceramics，Single Crystal，AModel of the Mechanism)：I，II&III”(J.Am.Ceram.Soc.，73[6]1990 PP.1645-1663)以及J.G.Simmons和R.R.Verderber的“New conductionand reversible memory phenomena in thin insulating films”(Proc.Roy.Soc.A.301，1967 PP.77-102)。

俘获电荷的存在修改或者改变了大容量存储器材料的导电率。图62A中给出一个实例，它描述了存储器材料6200具有电荷阱6210的一段。每个电荷阱6210显示为承载一定量的负电荷。这里，电荷阱6210用于通过推开在附近移动的那些电子来减少电子流动。另一方面，相同的电荷阱6210能够通过吸引在附近移动的那些空穴来增强空穴流动。因而，根据它的极性，俘获电荷可以提高或者耗尽它附近的自由电流载流子的浓度。图62B中给出的相应能带图，其中显示导带EC和价带EV的局部高度6220。

俘获电荷的存在根据电荷类型，提高或者降低了顶部电极处对存储器材料触点或者在底部电极处对存储器材料触点的肖特基势垒的高度。俘获电荷将通过在触点处引入相反电场来提高相同电荷极性的自由载流子的肖特基势垒。另一方面，俘获电荷将通过在触点处引入增强电场来降低相反极性的自由载流子的肖特基势垒。因此，较高的肖特基势垒用于提高俘获电荷存储器件的电阻，反之亦然。肖特基势垒的相应能带图显示在图63中，其中左侧没有带电阱，但右侧具有带电阱6300，并且自由载流子是电子。

金属电极和CMO薄膜之间的界面可具有耗尽区，就像肖特基势垒一样，并且在界面的阱可影响导电。阱到阱的跳跃，在容许双极性导电的同时，受到俘获电荷存在的影响，并且图64给出了没有(左手边)和具有俘获电荷(右手边)的能带图。

Frenkel-Poole导电是来自适度深阱的电场辅助热离子发射。这里，在其它能级中俘获的电荷，虽然不参与电流载流子的发射，但也可影响电阻。在此机制之下，存在两种类型的阱，参与Frenkel-Poole导电的阱和对电阻存储效应起作用的带电阱。相关的俘获电荷将通过以类似于上述机制的方式修改势垒高度来影响电阻。图65示出了没有(上)和具有俘获阱(下)的Frenkel-Poole导电的相应能带图。

隧穿导电可以发生，其中电流载流子从电极直接隧穿到肖特基样结构中的导带(对于电子)或者价带(对于空穴)。这里，耗尽区中的俘获电荷能够以类似如上所述的肖特基势垒机制的方式来影响电阻。在图66中图解通过没有(左手边)和具有带电阱(右手边)的肖特基结的隧穿导电的相应能带图。

轨道排序是一种机制，其中晶格中的电子轨道具有优选方向，一般为有序的图案，使得晶格的电阻率将比其中有序的图案被添加的带电阱破坏的情况更高。

直接隧穿是一种机制，在此其间来自半导体中导带的电子跨过绝缘体直接(即没有改变能量)传递到导体的导带中。直接隧穿的概率是势垒电子隧道通过的宽度(即氧化物厚度或者界面层或者其它绝缘结构)的非常强的函数。

为了俘获电荷导电金属氧化物存储器为非易失性的，俘获电荷必须保持被俘获，直到故意地减少粒子数。在其中借助于电场感应的隧穿过程填充阱以及减少阱粒子数的情况下，具有固定能级的阱不会导致非易失性，因为电荷将能够放电(或者充电)，而没有外加的偏压。但是，非易失性俘获电荷导电金属氧化物存储器可通过将″能级移动″阱引入到氧化物中而产生。能级移动阱是这样一种阱，其中减少阱粒子数所要求的能量比填充它所要求的能量更大，这是由于紧跟在阱被填充(或者减少粒子数)之后发生的弛豫过程。对于非易失性，电子能级移动阱必须具有在没有填充时高于邻近的金属电极的费米能级的能级，并且在填充时低于费米能级的能级。

存在几个可能的可导致这种能级移动的松弛机制。一个这种机制是对称的晶格畸变，它在由于阱电荷状态改变(电子光子交互作用)而产生局部电场改变时发生。此机制在离子固体中特别有效。相关现象是称作Jahn-Teller效应的不对称畸变。此外，诸如键形成的电子过程可导致阱能级的移动。偶极极化也可用于移动阱能级。

对于本领域技术人员，尽管从图62A到图66的电荷以及能带图基本上图解了导带EC附近的电子导电，但很清楚，与以上相同的机制也同样可适用于价带EV附近的空穴导电。

所以，阱能以各种方式被充电和放电，每个机制潜在地改变存储器材料的电阻。例如，在高电场下，电流载流子可以从电极隧穿到阱，或者在相邻阱之间隧穿。作为另一个实例，阱还可以通过用较低的能量俘获自由电流载流子而充电。显然，阱的浓度，按分子计算、按重量计算或者按体积计算，也将确定它们对存储器材料电阻的净的总效应。

下列解析表达式，虽然不是完全集，但包括了一些已经在″Physicsof Semiconductor devices″(2^nd Edition：S.M.Sze，Publisher：JohnWiley&Sons，1981)中确定的模型化表达式，以解释以上的发射：

肖特基发射：

J = A * T^{2} \exp [\frac{- q (φ_{B} - \sqrt{qξ / 4 {πϵ}_{i}}}{kT}]

其中电压和温度的关系为：

Frenkel-Poole发射：

J ~ ξexp [\frac{- q (φ_{B} - \sqrt{qξ / {πϵ}_{i}}}{kT}]

其中电压和温度的关系为：

~ V exp (+ 2 a \sqrt{V} / T - q φ_{B} / kT)

隧道或场发射：

其中电压和温度的关系为：～V²exp(-b/V)

欧姆导电：

J～ξexp(-ΔE_ae/kT)

其中电压和温度的关系为：～Vexp(-c/T)

离子导电：

J～(ξ/T)exp(-ΔE_ai/kT)

其中电压和温度的关系为：

其中：

A^*＝有效的Richardson常数，φ_B＝势垒高度，ξ＝电场，ε_i＝绝缘体动态电容率，m^*＝有效质量，d＝绝缘体厚度，ΔE_ae＝电子的激活能量，

约化普朗克常数，ΔE_ai＝离子的激活能量，以及

a &equiv; \sqrt{q / (4 {πϵ}_{i} d)} .

V＝ξd，J＝电流密度，V＝端电压。与V或者T无关的正常数是b、c以及d′。

所描述的俘获电荷存储元件的制造基本上是多层的薄膜结构，其中每个薄膜一般厚度小于10μm，它包括(1)提供在其上首先形成底部电极材料的衬底，(2)用各种处理或者调整方案中的任何一种形成或者沉积存储器材料，(3)形成或者沉积顶部电极材料，以及选择性地(4)用各种方式调整结构。一些用于存储元件的特定制造工艺包括：基于溶液的自旋后面是高温退火、脉冲激光沉积(PLD)、溅射以及金属有机物化学气相沉积(MOCVD)。

在顶部电极对存储器材料触点以及底部电极对存储器材料触点之一或者两者通过添加二极管而制造为非欧姆性时，二极管可以是(i)用非晶、微晶、多晶或者单晶半导体(例如Si、Ge、SiGe、GaAs、InP等)制造的PN结二极管；(ii)金属半导体肖特基二极管；(iii)结型场效应晶体管，其中栅极连接到源极(或者漏极)；(iv)栅极浮动或者连接到源极或连接到漏极的MOSFET；(v)齐纳二极管、雪崩二极管或者隧道二极管；(vi)四层二极管(SCR)；(vii)由非晶、微晶、多晶或者单晶半导体制造的P-I-N二极管。还有另一个实现包括金属-绝缘体-金属(MIM)隧穿器件。

结束语

尽管本发明已经以它目前预期的最佳方式进行了描述，但很明显它可以进行各种修改、工作状态以及实施例，全部在本领域技术人员的能力和技能之内并且不需要进行进一步的发明性活动。例如，一些技术可以被用于其它类型的存储器，这些存储器用相对小电流或者电荷量快速地切换，比如硫族化物、银树枝状晶体、分子、聚合物或者有机存储器。因此，旨在要通过专利证书保护的那些在权利要求书中阐明，并且包括落入权利要求的精神和范围之内的全部变化以及修改。

权利要求书

(按照条约第19条的修改)

28.一种非易失性存储器，包括：

多个x方向导电阵列线和多个y方向导电阵列线；

多个两端子存储器插塞，其中所述导电阵列线在基本上正交的方向上互相交叉，并且所述存储器插塞位于形成交叉点存储器阵列的所述导电阵列线的交点处，每个存储器插塞包括：

(i)第一电极，与所述x方向导电阵列线之一连接，

(ii)第二电极，与所述y方向导电阵列线之一连接，

(iii)至少一层导电氧化物，位于第一和第二电极之间并且与第一和第二电极电通信，其能够通过施加第一极性的第一写电压脉冲而从显示第一I-V曲线的第一状态写入到显示不同于第一I-V曲线的第二I-V曲线的第二状态，并可逆地，通过施加与第一极性相反的第二极性的第二写电压脉冲而从第二状态写入到第一状态，所述导电氧化物在施加幅度比任一写电压脉冲都小的读电压脉冲时不经历状态变化，并且所述导电氧化物在没有电力的情况下不经历状态变化，以及

(iv)非欧姆器件，位于第一和第二电极之间并且与第一和第二电极电通信，并且可操作地对一半选择的存储器插塞给予高电阻，并且可操作地对选择的存储器插塞给予低电阻；以及

衬底，包含有源电路，所述有源电路与所述导电阵列线电通信，并且可操作地驱动所述交叉点存储器阵列，所述交叉点阵列形成在所述衬底上，并且所述衬底位于所述交叉点阵列之下。

29.如权利要求28所述的非易失性存储器，其中所述导电氧化物包括钙钛矿。

30.如权利要求28所述的非易失性存储器，其中所述非欧姆器件包括一对背靠背二极管。

31.如权利要求28所述的非易失性存储器，其中所述非欧姆器件包括多个薄膜层，所述多个薄膜层包括至少一个绝缘层和至少一个导电层。

32.如权利要求31所述的非易失性存储器，其中所述多个薄膜层包括金属-绝缘体-金属结构，所述金属-绝缘体-金属结构包括导电材料的第一薄膜层、绝缘材料的薄膜层以及导电材料的第二薄膜层。

33.如权利要求28所述的非易失性存储器，其中第一和第二电极包含至少一层从由金属、难熔金属、贵重金属和导电氧化物组成的组中选择的材料。

34.如权利要求33所述的非易失性存储器，其中所述至少一层材料可操作地执行从由扩散势垒、粘附层、胶层、种子层以及应力消除层组成的组中选择的功能。

35.如权利要求28所述的非易失性存储器，其中所述至少一层导电氧化物包括第一导电金属氧化物层和第二导电金属氧化物层，它们由相同类型的材料制成，并且第一和第二层用不同浓度的相同类型的掺杂剂掺杂。

36.如权利要求28所述的非易失性存储器，其中所述至少一层导电氧化物包括导电金属氧化物层、顶部导电金属氧化物层以及底部导电金属氧化物层，它们由基本上类似的材料制成，所述导电金属氧化物层位于所述顶部和底部导电金属氧化物层之间，并且所述顶部和底部导电金属氧化物层用具有相反移动载流子类型的掺杂剂掺杂。

37.如权利要求28所述的非易失性存储器，其中所述有源电路还包括：

自适应编程电路，包括：检测器，连接到选择用于写操作的存储器插塞，并且可操作地检测所述存储器插塞的电阻状态，并输出表示所述电阻状态的指示信号；控制器，连接到所述检测器，并可操作地检测写命令和写数据，所述控制器比较所述指示信号和所述写数据，并且只有在所述指示信号和所述写数据之间存在非对应性时产生激活信号；以及驱动器，连接到所述控制器和所述存储器插塞，并可操作地响应于所述激活信号将所述存储器插塞驱动到表示所述写数据的期望电阻状态。

38.如权利要求28所述的非易失性存储器，其中至少一部分所述有源电路位于所述交叉点阵列的下面。

39.如权利要求38所述的非易失性存储器，还包括：

多个x方向驱动器集合，可操作地驱动特定x方向导电阵列线；以及

多个y方向驱动器集合，可操作地驱动特定y方向导电阵列线。

40.如权利要求39所述的非易失性存储器，其中所述x方向和y方向驱动器集合是叉指式或者非叉指式中选择的一个。

41.如权利要求28所述的非易失性存储器，其中所述交叉点阵列是包括多个存储器插塞层的层叠交叉点阵列。

42.如权利要求41所述的非易失性存储器，其中至少两个存储器插塞层共用所述多个x方向导电阵列线或者所述多个y方向导电阵列线。

43.一种存储器件，包括：

多个x方向导电阵列线；

多个y方向导电阵列线；

(i)第一电极，与所述x方向导电阵列线之一连接，

(ii)第二电极，与所述y方向导电阵列线之一连接，

(iii)至少一层导电氧化物，位于第一和第二电极之间并且与第一和第二电极电通信，其能够通过施加第一极性的第一写电压脉冲而从显示第一I-V曲线的第一状态写入到显示不同于第一I-V曲线的第二I-V曲线的第二状态，并且可逆地，通过施加与第一极性相反的第二极性的第二写电压脉冲而从第二状态写入到第一状态，所述导电氧化物在施加幅度比任一写电压脉冲都小的读电压脉冲时不经历状态变化，并且所述导电氧化物在没有电力的情况下不经历状态变化，以及

衬底，包括外围电路，所述外围电路与所述导电阵列线电通信，并且可操作地施加第一和第二写电压脉冲和读电压脉冲，并选择至少一个存储器插塞，施加所述读电压脉冲到选择的存储器插塞以确定所述存储器插塞的电阻状态，以及如果期望对所述存储器插塞的写操作，并且如果与所述写操作关联的写数据将改变所述选择的存储器插塞的电阻状态，则施加所述写电压脉冲以改变所述存储器插塞的电阻状态，以及

所述交叉点阵列形成在所述衬底上，并且所述衬底位于所述交叉点阵列之下。

44.如权利要求43所述的存储器件，其中所述交叉点阵列形成在其上的所述衬底包括在所述衬底上制造的微处理器。

45.如权利要求43所述的存储器件，还包括：

控制总线，它在期望对所述交叉点阵列的写操作时承载写允许信号脉冲，所述写允许信号脉冲具有一个终点；

地址总线，它承载表示选择的存储器插塞或者选择的存储器插塞组的信号；以及

数据总线，它承载表示与所述选择的存储器插塞或者所述选择的存储器插塞组有关的写数据的信号，并且

其中所述外围电路直到所述写允许信号脉冲已经结束之后，才施加可操作地改变所述选择的存储器插塞或者所述选择的存储器插塞组的电阻状态的第一和第二写电压脉冲。

46.如权利要求43所述的存储器件，其中数据以从由页面模式和突发模式组成的组中选择的模式，从所述交叉点阵列读出或者写入所述交叉点阵列。

47.如权利要求43所述的非易失性存储器，其中所述导电氧化物包括钙钛矿。

48.一种非易失性可重写存储单元，包括：

存储器插塞，包括第一电极和第二电极，

至少一层导电氧化物，位于第一和第二电极之间并且与第一和第二电极电通信，其能够通过施加第一极性的第一写电压脉冲而从显示第一I-V曲线的第一状态写入到显示不同于第一I-V曲线的第二I-V曲线的第二状态，并且可逆地，通过施加与第一极性相反的第二极性的第二写电压脉冲而从第二状态写入到第一状态，所述导电氧化物在施加幅度比任一写电压脉冲都小的读电压脉冲时不经历状态变化，并且所述导电氧化物在没有电力的情况下不经历状态变化，以及

非欧姆器件，位于第一和第二电极之间并且与第一和第二电极电通信，并且可操作地在所述存储器插塞没被选择用于读操作或者写操作时，对所述存储器插塞给予高电阻，并且可操作地在所述存储器插塞被选择用于读操作或者写操作时，对所述存储器插塞给予低电阻。

49.如权利要求48所述的非易失性存储器，其中所述导电氧化物包括钙钛矿。

50.如权利要求48所述的非易失性存储器，其中所述非欧姆器件包括一对背靠背二极管。

51.如权利要求48所述的非易失性存储器，其中所述非欧姆器件包括多个薄膜层，所述多个薄膜层包括至少一个绝缘层和至少一个导电层。

52.如权利要求51所述的非易失性存储器，其中所述多个薄膜层包括金属-绝缘体-金属结构，所述金属-绝缘体-金属结构包括导电材料的第一薄膜层、绝缘材料的薄膜层以及导电材料的第二薄膜层。

53.如权利要求48所述的非易失性存储器，其中第一和第二电极包含至少一层从由金属、难熔金属、贵重金属和导电氧化物组成的组中选择的材料。

54.如权利要求53所述的非易失性存储器，其中所述至少一层材料可操作地执行从由扩散势垒、粘附层、胶层、种子层以及应力消除层组成的组中选择的功能。

声明

在国际检索报告中引证的和在国际检索单位的书面意见(即参考D1、D2和D3)所阐述的现有技术没有同样地描述或者向技术人员显而易见地提供现在在新的独立权利要求28、43和48或者从属于这些独立权利要求的权利要求中引证的特征。

因此，申请人认为本申请的权利要求相对现有技术具有如条款33(1)PCT、条款33(2)PCT和条款33(3)PCT所要求的新颖性、非显而易见性和创造性。

Claims

1.一种存储器，包括：

非易失性存储单元阵列，每个存储单元包括两端子存储器插塞，所述存储器插塞在施加第一极性的第一写电压时从第一电阻状态切换到第二电阻状态，并且可逆地在施加极性与第一极性相反的第二写电压时从第二电阻状态切换到第一电阻状态；

控制总线，它承载表示期望读操作还是写操作的信号；

地址总线，它承载表示特定存储单元或者特定存储单元组的信号；

数据总线，它承载表示与所述特定存储单元或者所述特定存储单元组有关的信息的信号；

外围电路，它对所述地址总线上的信号解码，并且

如果所述控制总线承载表示写操作的信号，则将所述特定存储单元或者选择的存储单元特定组置于对应于所述数据总线上的信号的电阻状态；以及

如果所述控制总线承载表示读操作的信号，则将所述数据总线上的信号设置为对应于选择的存储单元或者选择的存储单元组的电阻状态。

2.如权利要求1所述的存储器，其中所述外围电路包括存储数据信号的缓冲器。

3.如权利要求1所述的存储器，其中所述存储器能够存储至少兆位的信息，并且具有不超过100纳秒的访问时间。

4.如权利要求1所述的存储器，其中所述存储器插塞包括导电金属氧化物。

5.如权利要求4所述的存储器，其中所述导电金属氧化物是钙钛矿。

6.如权利要求4所述的存储器，其中沉积活性金属，使得它与所述导电金属氧化物接触。

7.如权利要求1所述的存储器，其中所述阵列是交叉点阵列。

8.如权利要求7所述的存储器，其中所述交叉点阵列是具有多个存储器插塞层的层叠交叉点阵列。

9.如权利要求8所述的存储器，其中至少两个存储器插塞层共用一个导电阵列线层。

10.如权利要求7、8或者9所述的存储器，其中所述存储器插塞对在第一极性的第三电压和极性与第一极性相反的第四电压之间范围的电压显示很高的电阻，第一写电压具有比第三电压更大的幅度，并且第二写电压具有比第四电压更大的幅度。

11.如权利要求10所述的存储器，其中所述交叉点阵列能够以页面模式访问。

12.如权利要求10所述的存储器，其中所述交叉点阵列能够以突发模式访问。

13.如权利要求10所述的存储器，其中至少一部分所述外围电路在所述交叉点阵列的下面。

14.如权利要求10所述的存储器，其中所述外围电路包括x方向选择电路和y方向选择电路。

15.如权利要求14所述的存储器，其中所述x方向选择电路包括从主解码器、辅助解码器和基准接收输入的驱动器。

16.如权利要求15所述的存储器，其中所述驱动器与其它驱动器共用节点。

17.如权利要求1所述的存储器，其中所述阵列是单个晶体管阵列，使得每个存储单元包括与所述存储器插塞串联的半导体器件。

18.如权利要求17所述的存储器，其中所述半导体器件是根据选择线的电压而控制流过其存储单元的电流的晶体管，其中所述选择线的电压由解码的地址总线信号控制。

19.如权利要求18所述的存储器，其中所述存储器插塞的一个端子与基准电压电接触。

20.如权利要求19所述的存储器，其中两个邻近的存储单元共用基准电压。

21.一种存储器，包括：

非易失性存储单元阵列，它能够存储至少兆位的信息，并且具有不超过100纳秒的访问时间，每个存储单元包括两端子存储器插塞，所述存储器插塞在施加第一极性的第一写电压时从第一电阻状态切换到第二电阻状态，并且可逆地在施加极性与第一极性相反的第二写电压时从第二电阻状态切换到第一电阻状态；以及

外围电路，可操作地将第一写电压或者第二写电压传递到选择的存储单元或者选择的存储单元组，所述外围电路还可操作地确定存储单元或者存储单元组的电阻状态。

22.如权利要求21所述的存储器，其中所述外围电路包括存储信息的缓冲器。

23.一种存储器，包括：

非易失性存储单元阵列，每个存储单元包括能够显示电阻范围的两端子存储器插塞，所述存储器插塞可操作地：

在施加第一极性的电压脉冲时经历电阻增加，

在施加极性与第一极性相反的电压脉冲时经历电阻减小，以及

在施加读电压脉冲时电阻没有显著变化；以及

外围电路，可操作地：

选择存储单元或者存储单元组，

施加读电压脉冲到选择的单元或者单元组，以确定存储的信息，以及

如果期望写操作，并且如果至少一个选择的单元不具有期望的电阻，则传递可操作地改变所述至少一个选择的单元的电阻的至少一个电压脉冲。

24.如权利要求23所述的存储器，其中每个存储单元可以写入电阻范围内的至少四个不同的电阻。

25.如权利要求23所述的存储器，其中所述存储器形成在包括微处理器电路的衬底上。

26.如权利要求23所述的存储器，还包括：

控制总线，它在期望写入时承载写允许信号脉冲，所述写允许信号脉冲具有一个终点；

地址总线，它承载表示特定存储单元或者特定存储单元组的信号；以及

其中所述外围电路直到所述写允许信号脉冲已经结束之后，才传递可操作地改变所述至少一个选择的单元的电阻的至少一个电压脉冲。

27.如权利要求23、24、25或者26所述的存储器，其中所述存储器插塞包括大部分第二更绝缘材料中的一种材料的岛构造。