CN1322514C - 半导体存储器的改进结构 - Google Patents

Abstract

一种半导体存储器的改进结构，包含：一常规存储单元数组，一常规译码器，一冗余存储单元数组，一冗余译码器，一冗余单元切换器，该切换器将传统每一输出设定装置中所用的2^k个熔丝减少至k个熔丝，以降低熔丝不完全熔断发生的机会，并避免数据线I/O间干扰的问题发生。应用本发明，除了能达到修补半导体存储器的功能外，由于可避免数据线I/O间因熔丝该熔断而未断所造成的干扰问题发生，还提高了半导体存储器的合格率及可靠度。

Description

半导体存储器的改进结构

技术领域

本发明涉及一种半导体存储器的改进结构，用以避免存储器数据线I/O间发生干扰的问题，以提高半导体存储器的合格率及可靠度。

背景技术

传统技术中，半导体存储器的类型不止包括常规存储单元数组，也包括了冗余存储单元数组，其用以作为备用存储单元数组以改善制造合格率。

如图1所示，已知半导体存储器包括一常规存储单元数组11，一常规译码器12，一冗余单元切换器13，一冗余存储单元数组14。

常规存储单元数组11包括若干个常规存储单元11(m，n)，其以M列N行的矩阵结构配置，其中M、N表示一第一和一第二正整数(均不小于2)，1≤m≤M且1≤n≤N。也就是，常规存储单元数组11包括第一至第M行，每一行配置有N个常规存储单元，换言之，常规存储单元数组包括第一至第N列，每一列配置有M个常规存储单元。

常规存储单元数组11包括第一到第M条位线、或常规单元行(11B-1～11B-M)，以及第一到第N条字符线(11W-1～11W-N)。一个位于m行n列的常规存储单元11(m，n)，连接到第m条位线11W-m和第n条字符线11B-n，如图1所示，常规存储单元数组11连接到数据总线102。

常规译码器12连接到常规存储单元数组11，常规译码器12是由地址线信号线101接收地址信号和具有和地址信号相反逻辑值的互补地址信号。当译码禁止信号106未驱动时，常规译码器12译码地址信号和互补地址信号成一常规译码信号104C/104R，以给予常规存储单元数组11。

常规译码器12包括一列译码器12R和一行译码器12C，列译码器12R接收列地址和互补列地址，列译码器12R并译码此列地址和互补列地址成一列译码信号104R；同理，行译码器12C接收行地址和互补行地址，行译码器12C并译码此行地址和互补行地址成一行译码信号104C。列译码信号104R给予常规存储单元数组11的第一至第N条字符线，以驱动第一至第N条字符线之一；同理，行译码信号104C给予常规存储单元数组11的第一至第M条位线，以驱动第一至第M条位线之一。

同时，冗余存储单元数组14包括若干个冗余存储单元14(p，n)，其以P列N行的矩阵结构配置，其中P表示一第三正整数，1≤p≤P。也就是，冗余存储单元数组14包括第一至第P行，各行配置有N个冗余存储单元组成，换言之，冗余存储单元数组14包括第一至第N列，各列配置有P个冗余存储单元组成。

冗余存储单元数组14包括第一到第P条位线、或冗余单元行(14B-1～14B-P)，以及第一到第N条字符线(14W-1～14W-N)。一个位于p行n列的常规存储单元14(p，n)，连接到第p条位线14B-p和第n条字符线14W-n，如图1所示。在冗余存储单元数组14中的第n条字符线14W-n连接到常规存储单元数组11的第n条字符线11W-n，如图1所示。冗余存储单元数组14则通过上述冗余单元切换器13，连接到数据总线102。

在半导体存储器出货之前，冗余存储单元数组中的第一至第P行的至少一行被用来替换经测试而诊断为瑕疵部分或瑕疵行的常规存储单元数组的第一至第M行之一行，以使整个半导体存储器成为可接受的产品。

利用切断在冗余译码器15中的熔丝组件，设定常规存储单元数组11中的瑕疵行地址，当提供一既定地址信号予冗余译码器15时，冗余译码器15配合冗余单元切换器13的运作，将使冗余存储单元数组14的一特定冗余单元行可以取代常规存储单元数组11中的瑕疵行。

如图2所示，冗余译码器15包括第一至第P个译码电路15-1至15-P，其各自连接冗余存储单元数组14的第一行至第P行。如本例所示，第三正整数P等于二。，冗余译码器15包括第一和第二冗余译码电路15-1，15-2，由于第二冗余译码电路15-2在结构上和第一冗余译码电路15-1相同，在此省略第二冗余译码电路15-2的结构。

假定地址信号的行地址为8位，其由第一至第八字节成X1T，X2T....X8T，同理，互补地址信号的互补行地址为8位，其由第一至第八字节成X1N，X2N....X8N。一般来说，各行地址和互补行地址长度为Q位，其中Q为第四正整数，其不小于二。

第一冗余译码电路15-1包括第1至第16个N沟道MOS晶体管20₁，20₂，....20₁₆，一P沟道MOS晶体管21，第1至第16个熔丝组件22₁，22₂，....22₁₆，和一与门206。

P沟道MOS晶体管21具有高电压电位的源极，一连接到共享节点201的漏极，及一栅极，从一控制电路(未图标)接收一第一控制信号103a，第1至第16个熔丝组件22₁到22₁₆具有另一端，其连接第1到第16N沟道MOS晶体管20₁-20₁₆的漏极。

第1到第16N沟道MOS晶体管20₁到20₁₆具有接地或低电压电位的源极。第一、第三到第十五个N沟道MOS晶体管20₁、20₃到20₁₅的栅极，各自接收地址信号的行地址中第一至第八位X1T，X2T....X8T；第二、第四到第十六个N沟道MOS晶体管20₂、20₄到20₁₆的栅极，各自接收互补地址信号的互补行地址中第一至第八位X1N，X2N....X8N。

共享节点201连接到与门206的一输入端，与门206的另一输入端接收来自上述控制电路(未图标)的第二控制信号103b，与门206产生一第一冗余译码信号105-1，其提供给冗余存储单元数组14的第一列(图1)。

同理，第二冗余译码电路15-2接收地址信号的行地址(X1T，X2T....X8T)和互补地址信号的互补行地址(X1N，X2N....X8N)，第一和第二控制信号103a、103b，第二冗余译码电路15-2产生一第二冗余译码信号105-2，其提供给冗余存储单元数组14的第二列(图1)。

冗余译码器15还包括一或门203，其接收第一和第二冗余译码信号105-1，105-2，此或门203对第一和第二冗余译码信号105-1，105-2进行或运算以产生一或信号作为译码禁止信号106。也就是，或门203是用作产生译码禁止信号106之用，当有第一或第二冗余译码信号105-1、105-2的一指示动作时，则产生译码禁止信号106。

如图3所示，冗余单元切换器13包括第一、第二输出设定装置130-1、130-2，分别接收上述第一和第二冗余译码信号105-1，105-2；以及，第一、第二输出选择装置132-1、132-2。上述输出设定装置130-1、130-2，分别依据其内部的设定，而输出选择码S-1、S-2。

如图4所示，每一输出设定装置130-p(p＝1或2)，是由晶体管(例如PMOS晶体管)和熔丝f-1～f-M(在此例中，M＝8)所构成，如图4所示；通过选择性切断上述熔丝(f-1～f-8)，即可输出op-1～op8的信号输出而作为选择码S-p。

如图5所示，每一输出选择装置132-p，例如由8个(M个)开关装置50₁～50_M构成，所有上述开关装置50₁～50_M的输入端均耦接至一冗余单元行14B-p，每一上述开关装置50₁～50_M的输出端分别耦接至总线102的各个信号线(102-1～102-M)。每一上述开关装置50₁～50_M的导通与否，取决于选择码S-p的值(即op-1～op8的信号输出)。

假设，经测试后发现在常规内存单元数组11中，有二个瑕疵行11B-2、11B-8。必须使用冗余单元数组14中的冗余单元行14B-1和14B-2来进行修补。首先，将第一冗余译码电路15-1和第二冗余译码电路15-2中的熔丝(22₁～22₁₆)选择性熔断，并将表示瑕疵行11B-2、11B-8的行地址，分别记录于第一冗余译码电路15-1和第二冗余译码电路15-2中。

瑕疵行11B-2通过数据线102-2(即数据总线102的第2信号线)输出，故需将冗余单元行14B-1通过冗余单元切换器13而耦接至数据线102-2。参照图4，将第一输出设定装置130-1中的熔丝f-1、f-3～f-8予以熔断，仅保留熔丝f-2。当冗余译码器15，译码瑕疵行11B-2的地址时，第一译码器15-1的输出105-1为高电位逻辑“1”(第二译码器15-2的输出105-2仍为低电位逻辑“0”)。所以，第一输出设定装置130-1的输出选择码S-1(即op1～op8)为“10111111”。参照图5，装置130-1的输出选择码S-1(10111111)，使得第一选择输出装置132-1中的开关装置50₂导通，使冗余单元行14B-1耦接至数据线102-2，以取代瑕疵行11B-2。

同理，瑕疵行11B-8通过数据线102-8(即数据总线102的第8信号线)而输出，故需将冗余单元行14B-2通过冗余单元切换器13而耦接至数据线102-2。参照图4，将第一输出设定装置130-2中的熔丝f-1～f-7予以熔断，仅保留熔丝f-8。当冗余译码器15，译码瑕疵行11B-8的地址时，第二译码器15-2的输出105-2为高电位逻辑“1”(第一译码器15-1的输出105-1仍为低电位逻辑“0”)。所以，第二输出设定装置130-2的输出选择码S-2(即op1～op8)为“11111110”。参照图5，装置130-1的输出选择码S-2(11111110)，使得第二选择输出装置132-2中的开关装置50₈导通，使冗余单元行14B-2耦接至数据线102-8，以取代瑕疵行11B-8。

对于上述传统冗余单元切换器13的设计，需要克服以下的问题。就第一输出设定装置130-1而言，内部熔丝f-1、f3～f-8若发生不完全熔断的情形时，则第一输出设定装置130-1的输出选择码S-1会有错误发生，影响第一选择输出装置132-1对于选择数据线(102-1～102-M)的控制，而造成数据线I/O间的干扰。同理，若第二输出设定装置130-2内部熔丝f-1～f-7有发生不完全熔断的情形时，亦会有上述数据线I/O间干扰的问题发生，而且必须使用特殊的测试型样(test pattern)才能部分解决。

发明内容

本发明的目的在于提出一种半导体存储器的改进结构，其通过减少熔丝的数目，以降低熔丝不完全熔断发生的机率，并避免数据线I/O间干扰的问题发生。

为达到上述目的，本发明所提出的一种半导体存储器的改进结构包括以下各组成装置及组件：包括：

一常规存储单元数组；

一常规译码器，连接到该常规存储单元数组，并接受一译码禁止信号，一地址信号；当上述译码禁止信号未驱动时，上述常规译码器译码该地址信号，以驱动上述常规存储单元之一；

一冗余存储单元数组；

一冗余译码器，连接该冗余存储单元数组和常规译码器；以及

一冗余单元切换器，其特征在于，该切换器包括第一至第P个冗余输出切换器，其中，第p冗余输出切换器用以在具有常规存储单元数组和冗余存储单元数组的半导体存储器内，使上述冗余存储单元数组中的一冗余单元行，得以正确置换上述若干常规单元行中经测试诊断为有瑕疵的一特定瑕疵单元行，且1≤p≤P。

所述的冗余输出切换器包括：

一输出设定装置，具有若干个熔丝，通过选择性切断上述熔丝而得出一选择码；以及

一输出选择装置，具有一输入端耦接上述冗余单元行，若干输出端分别耦接至上述常规存储单元数组的每一常规单元行；上述输出选择装置，接收到上述选择码时，即选择将上述冗余单元行耦接至上述特定瑕疵单元行。

所述常规存储单元数组包含M个常规单元行，所述输出设定装置具有k个熔丝，且k＜M≤2^k。

一种半导体存储器的改进结构，包括：

一常规存储单元数组，包括M个常规单元行，每一上述常规单元行上具有N个常规存储单元，形成M行N列型的矩阵结构配置，第1至第M常规单元行分别耦接至一数据总线的第1至第M信号线上；其中M、N表示一第一和一第二正整数，其各自不小于二；

一常规译码器，连接到该常规存储单元数组，并接受一译码禁止信号，一地址信号；当上述译码禁止信号未驱动时，上述常规译码器译码该地址信号，以驱动上述常规存储单元之一；

一冗余存储单元数组，包括P个冗余单元行，每一上述冗余单元行上具有N个冗余存储单元，形成P行N列的矩阵结构配置；其中P表示一第三正整数，其不小于二，上述第一至第P冗余单元行，是用来替换上述常规存储单元数组的第一至第M常规单元行中，经测试而诊断为有瑕疵的一至P个瑕疵单元行X_m-p(1≤m≤M，1≤p≤P)；上述瑕疵单元行X_m-p表示第m常规单元行有瑕疵，将被第p冗余单元行取代；

一冗余译码器，连接该冗余存储单元数组和常规译码器；该冗余译码器包括第一至第P冗余译码电路，分别接收地址信号的行地址；当上述第p冗余译码电路接收到指示上述瑕疵单元行X_m-p的行地址时(1≤p≤P)，该第p个冗余译码电路提供该冗余存储单元数组的第p冗余单元行一第p冗余译码信号，用以驱动该冗余存储单元数组的第p冗余单元行；以及

一冗余单元切换器，包括第一至第P个冗余输出切换器；上述第p冗余输出切换器响应上述第p冗余译码信号及一第p选择码，而将第p冗余单元行耦接至上述瑕疵单元行X_m-p所耦接的数据总线的第m信号线上；其中，上述第p选择码通过将上述第p冗余输出切换器中所具有的k个熔丝予以选择性切断而达成，且k＜M≤2^k；

其中所述的第p冗余输出切换器包括：

一第p输出设定装置，通过选择性切断上述k个熔丝而设定上述第p选择码，在接收到上述第p冗余译码信号后，即将上述第p选择码予以输出；以及

一第p输出选择装置，具有一输入端耦接第p冗余单元行，M输出端分别耦接数据总线的第一至第M信号线上；上述第p输出选择装置，在接收到上述第p选择码时，即选择将第p冗余单元行耦接至上述瑕疵单元行X_m-p所耦接的数据总线的第m信号线上；

依据所述k个熔丝的切断与否，可进行二进制编码及转换而得出所述选择码。

本发明的优点是：通过减少熔丝的数目，以降低熔丝不完全熔断发生的机率，并避免数据线I/O间干扰的问题发生；进而增加半导体存储器的合格率，并达到修补半导体存储器的功能。

附图说明

图1显示一传统半导体存储器的电路方块图；

图2显示用在图1半导体存储器中的冗余译码器的电路方块图；

图3显示用在图1的半导体存储器中的冗余单元切换器方块图；

图4显示一用在图3的冗余单元切换器中的传统输出设定装置的电路图；

图5显示一用在图3的冗余单元切换器中的输出选择装置的电路图；

图6显示本发明的半导体存储器的电路方块图；

图7显示用在图6半导体存储器中的冗余单元切换器的方块图；

图8显示一用在图7冗余单元切换器中的输出设定装置的电路图；

图9显示一用在图7的冗余单元切换器中的输出选择装置的电路图。

图中符号、标号说明

11～常规存储单元数组；          12～常规译码器；

13～冗余单元切换器；            14～冗余存储单元数组；

11(m，n)～常规存储单元；        14(p，n)～冗余存储单元；

11B-m～常规单元行(位线)，       11W-n～字符线；

101～地址信号线；               106～译码禁止信号；

104C/104R～常规译码信号；       12R～列译码器；

12C～行译码器；                 14B-p～冗余单元行(位线)；

14W-n～字符线；                 102～数据总线；

15～冗余译码器；                f-m～熔丝组件；

15-p～第p冗余译码电路；         203～或门；

X1T，X2T....X8T～地址信号的行地址；

20₁，20₂，....20₁₆～N沟道MOS晶体管；

21～P沟道MOS晶体管；            201～共享节点；

22₁，22₂，....22₁₆～熔丝组件；  206～与门；

103a～第一控制信号；            103b～第二控制信号；

130-1、130-2～第一、第二输出设定装置；

132-1、132-2～第一、第二输出选择装置；

S-p～选择码；                   op-1…op8～选择码的字节；

50₁-50_M～开关装置；             X_m-p～瑕疵单元行；

60～冗余单元切换器；            F₁-F_k～熔丝；

60_p～第p冗余输出切换器；        #1-#8逻辑电路；

601_p～第p输出设定装置；         abc、

～逻辑信号；

602_p～第p输出选择装置；         90₁-90₈～开关装置；

T1-T3～PMOS晶体管。

具体实施方式

为使本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，做详细说明如下：

图6显示本发明的半导体存储器的电路方块图。本发明的半导体存储器与传统半导体存储器(图1)的差别主要在于冗余单元切换器，所以为说明简便起见，图6中除了冗余单元切换器之外，其它组件与图1相同的均以相同符号代表；而在图1中已叙述过的功能、结构及特征则不再重复叙述。

本发明的半导体存储器包括的组件及装置，现分别叙述如下：

一常规存储单元数组11，包括M个常规单元行(11B-1～11B-M)，每一上述常规单元行11B-m(1≤m≤M)上具有N个常规存储单元，形成M行N列(1lW-1～11W-N)的矩阵结构配置，第l至第M常规单元行(1lB-1～11B-M)分别耦接至一数据总线102的第1至第M信号线(102-l～102-M)上；其中M、N表示一第一和一第二正整数，其各自不小于二。

一常规译码器12，连接到该常规存储单元数组11，并接受一译码禁止信号106，一地址信号；当上述译码禁止信号106未驱动时，上述常规译码器12译码该地址信号，以驱动上述常规存储单元11(m，n)之一。

一冗余存储单元数组14，包括P个冗余单元行(14B-1～14B-p)，每一上述冗余单元行14B-p(1≤p≤P)上具有N个冗余存储单元，形成P行N列(14W-1～14W-N)的矩阵结构配置。其中P表示一第三正整数，其不小于二，上述第一至第P冗余单元行(14B-1～14B-P)，是用来替换上述常规存储单元数组11的第一至第M常规单元行(11B-1～11B-M)中，经测试而诊断为有瑕疵的一至P个瑕疵单元行X_m-p(1≤m≤M，1≤p≤P)。上述瑕疵单元行X_m-p表示第m常规单元行11B-m有瑕疵，在修补过程中将被第p冗余单元行14B-p取代。

一冗余译码器15，连接该冗余存储单元数组14和常规译码器12；该冗余译码器15包括第一至第P冗余译码电路(如第2图所示者，假设P＝2)，分别接收地址信号的行地址。当上述第p冗余译码电路接收到指示上述瑕疵单元行X_m-p的行地址时(1≤p≤P)，该第p个冗余译码电路提供该冗余存储单元数组14的第p冗余单元行(14B-p)一第p冗余译码信号(105-p)，用以驱动该冗余存储单元数组14的第p冗余单元行14B-p。

一冗余单元切换器60(如图7所示)，包括第一至第P个冗余输出切换器60₁～60_p；上述第p冗余输出切换器60_p(1≤p≤P)响应上述第p冗余译码信号(105-p)及一第p选择码S-p，而将第p冗余单元行14B-p耦接至上述瑕疵单元行X_m-p所耦接的数据总线的第m信号线(102-m)上。其中，上述第p选择码S-p通过将上述第p冗余输出切换器60_p中所具有的k个熔丝(F₁～F_k)予以选择性切断而达成，且k＜M≤2^k。

参照图7，在本发明的半导体存储器中，上述第p冗余输出切换器60_p包括：一第p输出设定装置601_p，通过选择性切断设置于其内部的k个熔丝而设定上述第p选择码S-p；在接收到上述第p冗余译码信号105-p后，即将上述第p选择码S-p予以输出；以及，一第p输出选择装置602_p，具有一输入端耦接第p冗余单元行14B-p，M输出端分别耦接数据总线102的第一至第M信号线(102～102-M)上。上述第p输出选择装置602_p，在接收到上述第p选择码S-p时，即选择将第p冗余单元行14B-p耦接至上述瑕疵单元行X_m-p所耦接的数据总线102的第m信号线102-m上。

在此实施例中，假设常规存储单元数组有8个(M＝8)常规单元行(11B-1～11B-8)，所以数据总线102有8条信号线102-1～102-8。对第p冗余输出切换器60_p而言，为了能够从8条数据总线信号线102-1～102-8中正确选择出对应的瑕疵单元行X_m-p所耦接者，故需要使用3个(k＝3)熔丝F₁～F₃。

图8显示一用在第p冗余输出切换器60_p中的第p输出设定装置601_p的电路图。其中，熔丝F₁～F₃配合PMOS晶体管T1～T3，而分别决定信号a、b、c的逻辑值。F₁切断时，a的逻辑值为“1” 的逻辑值为“0”)；F₂切断时，b的逻辑值为“1”(

的逻辑值为“0”)；F₃切断时，c的逻辑值为“1”、  (

的逻辑值为“0”)。

上述第p输出设定装置601_p，在此还包括8个逻辑电路(#1～#8)，在接收到上述第p冗余译码信号105-p后(即105-p为逻辑“1”时)，各个逻辑电路(#1～#8)即会被启动(enable)，并依所接收的信号a、b、c 而输出特定逻辑值。在此实施例中，abc的值与逻辑电路输出的关系如下表所示：

F1	F2	F3	abc	op-1～op-8
					○	○	○	000	10000000
○	○	×	001	01000000
					○	×	○	010	00100000
○	×	×	011	00010000
					×	○	○	100	00001000
F1	F2	F3	abc	op-1～op-8
					×	○	×	101	00000100

×	×	○	110	00000010
					×	×	×	111	00000001

其中，“○”表示熔丝并未被切断；“×”表示熔丝已经被切断。

另外，上述第p冗余切换器60_p中的第p输出选择装置602_p(如图9所示)，例如可以由8个(M＝8)开关装置90₁～90₈所构成。所有上述开关装置90₁～90₈的输入端均耦接至上述冗余单元行14B-p，每一上述开关装置90₁～90₈的输出端分别耦接至总线的各个信号线(102-1～102-8)。每一上述开关装置90₁～90₈的导通与否，取决于选择码S-p的值(即第p输出设定装置601_p的op-1～op8的信号输出)。

假设，经测试后发现在常规内存单元数组11中，有二个瑕疵行11B-2、11B-8。必须使用冗余单元数组14中的冗余单元行14B-1和14B-2来进行修补(假设有二个冗余单元行，P＝2)。首先(如图2)，将第一冗余译码电路15-1和第二冗余译码电路15-2中的熔丝(22₁～22₁₆)选择性熔断，并将表示瑕疵行11B-2、11B-8的行地址，分别记录于第一冗余译码电路15-1和第二冗余译码电路15-2中。

瑕疵行11B-2通过数据线102-2(即数据总线102的第2信号线)而输出，故需将冗余单元行14B-1通过冗余单元切换器60而耦接至数据线102-2。

再请参照图8，将第一输出设定装置601₁中的熔丝F₃予以熔断，保留熔丝F₁、F₂。当冗余译码器15，译码瑕疵行11B-2的地址时，第一译码器15-1的输出105-1为高电位逻辑“1”(第二译码器15-2的输出105-2仍为低电位逻辑“0”)。所以，第一输出设定装置601₁的输出选择码S-1(即op1～op8)为“01000000”。参照图9，装置601₁的输出选择码S-1(01000000)，使得第一选择输出装置601₂中的开关装置90₂导通，使冗余单元行14B-1耦接至数据线102-2，以取代瑕疵行11B-2。

另外，瑕疵行11B-8通过数据线102-8(即数据总线102的第8信号线)而输出，故需将冗余单元行14B-2通过冗余单元切换器60而耦接至数据线102-8。

再请参照图8，同理将第二输出设定装置601₂中的熔丝F₁、F₂、F₃则均以熔断；当冗余译码器15译码瑕疵行11B-8的地址时，第二译码器15-2的输出105-2为高电位逻辑“1”(第一译码器15-1的输出105-1仍为低电位逻辑“0”)。所以，第一输出设定装置601₂的输出选择码S-2(即op1～op8)为“00000001”。参照图9，第一输出设定装置601₂的输出选择码S-2(00000001)，使得第二选择输出装置602₂中的开关装置90₈导通，而使冗余单元行14B-2耦接至数据线102-8，以取代瑕疵行11B-8。

由上述可知，本发明提出的一种半导体存储器的改进结构，通过减少熔丝的数目(在相同条件的下，将传统每一输出设定装置中所用的8个熔丝减少至3个熔丝)，故可以降低熔丝不完全熔断发生的机会，并避免数据线I/O间干扰的问题发生。

本发明的冗余单切换器60，也可应用至各DRAM、SRAM、ROM…等各种内存装置上。如应用至SRAM上时，上述任一常规单元行、冗余单元行上，均包含有二条位线BL、 而任一上述总线信号线亦包含二条位输入/出BL_1/0、

本发明虽以较佳实施例公开如上，但是它并不是用来限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，应当可做一些更动与润饰，因此本发明的保护范围应当以本专利申请的权利要求书所界定的范围为准。

Claims (5)

1.一种半导体存储器的改进结构，包括：

一常规存储单元数组；

一常规译码器，连接到该常规存储单元数组，并接受一译码禁止信号，一地址信号；当上述译码禁止信号未驱动时，上述常规译码器译码该地址信号，以驱动上述常规存储单元之一；

一冗余存储单元数组；

一冗余译码器，连接该冗余存储单元数组和常规译码器；以及

一冗余单元切换器，其特征在于，该切换器包括第一至第P个冗余输出切换器，其中，第p冗余输出切换器用以在具有常规存储单元数组和冗余存储单元数组的半导体存储器内，使上述冗余存储单元数组中的一冗余单元行，得以正确置换上述若干常规单元行中经测试诊断为有瑕疵的一特定瑕疵单元行，且1≤p≤P；

其中，每一冗余输出切换器包括：

一输出设定装置，具有若干个熔丝，通过选择性切断上述熔丝而得出一选择码；以及

一输出选择装置，具有一输入端耦接上述冗余单元行，若干输出端分别耦接至上述常规存储单元数组的每一常规单元行；上述输出选择装置，接收到上述选择码时，即选择将上述冗余单元行耦接至上述特定瑕疵单元行。

2.如权利要求1所述的半导体存储器的改进结构，其特征在于，所述常规存储单元数组包含M个常规单元行，所述输出设定装置具有k个熔丝，且k＜M≤2^k。

3.如权利要求2所述的半导体存储器的改进结构，其特征在于，依据所述k个熔丝的切断与否，可进行二进制编码及转换而得出所述选择码。

4.一种半导体存储器的改进结构，包括：

一常规存储单元数组，包括M个常规单元行，每一上述常规单元行上具有N个常规存储单元，形成M行N列型的矩阵结构配置，第1至第M常规单元行分别耦接至一数据总线的第1至第M信号线上；其中M、N表示一第一和一第二正整数，其各自不小于二；

一常规译码器，连接到该常规存储单元数组，并接受一译码禁止信号，一地址信号；当上述译码禁止信号未驱动时，上述常规译码器译码该地址信号，以驱动上述常规存储单元之一；

一冗余存储单元数组，包括P个冗余单元行，每一上述冗余单元行上具有N个冗余存储单元，形成P行N列的矩阵结构配置；其中P表示一第三正整数，其不小于二，上述第一至第P冗余单元行，是用来替换上述常规存储单元数组的第一至第M常规单元行中，经测试而诊断为有瑕疵的一至P个瑕疵单元行X_m-p(1≤m≤M，1≤p≤P)；上述瑕疵单元行X_m-p表示第m常规单元行有瑕疵，将被第p冗余单元行取代；

一冗余译码器，连接该冗余存储单元数组和常规译码器；该冗余译码器包括第一至第P冗余译码电路，分别接收地址信号的行地址；当上述第p冗余译码电路接收到指示上述瑕疵单元行X_m-p的行地址时(1≤p≤P)，该第p个冗余译码电路提供该冗余存储单元数组的第p冗余单元行一第p冗余译码信号，用以驱动该冗余存储单元数组的第p冗余单元行；以及

一冗余单元切换器，包括第一至第P个冗余输出切换器；上述第p冗余输出切换器响应上述第p冗余译码信号及一第p选择码，而将第p冗余单元行耦接至上述瑕疵单元行X_m-p所耦接的数据总线的第m信号线上；其中，上述第p选择码通过将上述第p冗余输出切换器中所具有的k个熔丝予以选择性切断而达成，且k＜M≤2^k；

其中上述第p冗余输出切换器包括：

一第p输出设定装置，通过选择性切断上述k个熔丝而设定上述第p选择码，在接收到上述第p冗余译码信号后，即将上述第p选择码予以输出；以及

一第p输出选择装置，具有一输入端耦接第p冗余单元行，M输出端分别耦接数据总线的第一至第M信号线上；上述第p输出选择装置，在接收到上述第p选择码时，即选择将第p冗余单元行耦接至上述瑕疵单元行Xm-p所耦接的数据总线的第m信号线上。

5.如权利要求4所述的半导体存储器的改进结构，其特征在于，依据所述k个熔丝的切断与否，可进行二进制编码及转换而得出所述选择码。

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