KR20210147824A - 메모리 디바이스 및 동작 방법 - Google Patents

메모리 디바이스 및 동작 방법 Download PDF

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Abstract

메모리 디바이스는 적어도 3개의 메모리 셀의 열 및 각 메모리 셀의 소스 단자에 커플링된 소스 라인을 포함한다. 소스 라인 드라이버는 소스 라인, 전압 단자, 및 프로그램 전압 소스에 커플링되고 프로그램 동작, 소거 동작, 및 판독 동작 사이에서 전환 가능하다.

Description

메모리 디바이스 및 동작 방법{MEMORY DEVICE AND METHOD OF OPERATION}
메모리 디바이스는 휘발성 메모리 디바이스와 비휘발성 메모리 디바이스로 분류된다. 휘발성 메모리 디바이스는 일반적으로 메모리 셀 내의 커패시터를 충전 또는 방전함으로써 데이터를 저장하도록 구성된다. 비휘발성 메모리 디바이스는 전원에서 분리되더라도 저장된 데이터를 유지한다. 플로팅 게이트 메모리(floating gate memory)는 전압을 사용하여 메모리 셀의 데이터를 프로그래밍하고 소거하는 비휘발성 메모리의 유형이다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스의 개략도이다.
도 2는 일부 실시예에 따른 메모리 디바이스의 개략도이다.
도 3은 일부 실시예에 따른 메모리 디바이스의 래치의 개략도이다.
도 4a는 일부 실시예에 따른 메모리 디바이스의 개략도이다.
도 4b는 일부 실시예에 따른 메모리 디바이스의 단면도를 도시한다.
도 5는 일부 실시예에 따른 메모리 디바이스의 개략도이다.
도 6은 일부 실시예에 따른 메모리 디바이스를 동작시키는 방법을 도시한다.
도 7은 일부 실시예에 따른 메모리 디바이스 및 메모리 제어 회로를 도시한다.
도 8은 일부 실시예에 따른 메모리 디바이스 제어 회로의 개략도이다.
도 9는 일부 실시예에 따른 메모리 디바이스 동작을 수행하기 위한 메모리 디바이스 제어 시스템 및 신호 레벨을 도시한다.
도 10은 일부 실시예에 따른 메모리 디바이스의 개략도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들(arrangements)의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소 또는 피처 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
메모리 어레이의 메모리 셀 그룹은 각각의 페이지의 메모리 셀로서 배열된다. 예를 들어, 100,000개의 메모리 셀로 구성된 메모리 어레이는 10 페이지로 조직될 수 있다. 각 페이지는 행과 열로 배열된 복수의 메모리 셀을 포함한다. 메모리 디바이스는 또한, 복수의 소스 라인 드라이버를 포함한다. 각각의 소스 라인 드라이버는 페이지 내의 메모리 셀의 서브세트에 커플링된다. 예를 들어, 제1 소스 라인 드라이버는 제1 열 및 제2 열의 메모리 셀에 커플링될 수 있고, 제2 소스 라인 드라이버는 제3 열 및 제4 열의 메모리 셀에 커플링될 수 있으며, 그 나머지도 마찬가지이다. 메모리 셀의 판독 동작이 발생하면, 선택된 메모리 셀로부터의 전류가 소스 라인, 및 메모리 셀에 접속된 소스 라인 드라이버를 통해 방전된다. 각각의 소스 라인 드라이버는 메모리 셀의 서브세트에 커플링되기 때문에, 소스 라인 드라이버는, 소스 라인 드라이버가 접속되는 선택된 메모리 셀의 전류만을 수신한다. 따라서, 소스 라인 드라이버의 크기는 동시에 판독될 수 있는 소스 라인 드라이버에 커플링된 메모리 셀의 수와 각 메모리 셀로부터 흐르는 전류의 함수로서 제어될 수 있다.
비제한적인 예로서, 1000 비트가 단일 페이지에서 1000개의 메모리 셀로부터 동시에 판독된다고 가정하자. 판독 동작 동안 각 메모리 셀로부터 흐르는 전류는 40μA이고 페이지의 모든 메모리 셀에 대한 소스 라인이 동일한 소스 라인 드라이버에 접속된 경우, 소스 라인 드라이버는 손상을 입지 않고 40 mA (40 μA * 1000 메모리 셀)의 전류를 수신할 수 있는 크기이어야 한다. 이러한 1000개의 메모리 셀의 서브세트가 제1 소스 라인 드라이버에 접속되고 1000개의 메모리 셀의 또 다른 서브세트가 본 명세서에 기술된 바와 같이 제2 소스 라인 드라이버에 연결된 경우, 각 소스 라인 드라이버를 통해 흐르는 총 전류는 더 적다. 따라서, 소스 라인 드라이버는 관통해 흐르는 전류를 지원하기에 충분한 크기로 축소될 수 있으며, 여기서 크기는 동시에 판독될 수 있는 소스 라인 드라이버에 커플링된 메모리 셀의 수와 각 메모리 셀로부터 흐르는 전류의 함수이다.
도 1은 일부 실시예에 따른 메모리 디바이스(100)의 개략도이다. 메모리 디바이스(100)는 메모리 어레이(101), 제1 소스 라인 드라이버(132), 제2 소스 라인 드라이버(134), 및 래치(136)를 포함한다. 메모리 어레이(101)는 메모리 어레이 행(102a-102c) 및 메모리 어레이 열(104a-104d)을 형성하도록 배열된 메모리 셀(106)을 포함한다. 메모리 어레이(101)는 또한 비트 라인(BL[0]-BL[3])(140) 및 워드 라인(WL[0]-WL[2])(120)을 포함한다. 도 1에서, 메모리 셀(106)의 각 메모리 셀 위치는 메모리 어레이(101) 내의 "[행, 열]" 표기법으로 표시된다. 일부 실시예에 따르면, 메모리 어레이(101)는 m x n 개의 메모리 셀을 포함하며, 여기서 "m"은 메모리 셀의 행 수이고 "n"은 메모리 셀의 열 수이다. M과 n은 각각 0보다 큽니다.
메모리 셀들(106) 각각은 워드 라인 단자(110), 제1 소스/드레인 단자(112), 및 제2 소스/드레인 단자(114)를 포함하는 트랜지스터(108)를 포함한다. 일부 실시예들에 따르면, 트랜지스터(108)는 또한 제어 게이트(116) 및 플로팅 게이트(118)를 포함한다. 일부 실시예들에 따르면, 메모리 셀(106)은 플로팅 게이트 메모리 셀 또는 다른 적절한 메모리 셀 구성이다.
워드 라인(120)은 하나 이상의 메모리 어레이 행(102a-102c) 내에서 각각의 메모리 셀(106)의 워드 라인 단자(110)에 커플링된다. 도 1에서, 워드 라인(120)은 "WL[r]" 표기법으로 표시되며, 여기서 "r"은 워드 라인(120)의 행 번호를 식별한다. 일부 실시예들에 따르면, 메모리 어레이 행들(102a-102c)의 각 행 내에서, 워드 라인 드라이버(122)가 워드 라인(120)에 커플링된다. 예를 들어, 제1 워드 라인 드라이버(122)는 제1 메모리 어레이 행(102a)과 함께 메모리 셀(106)의 워드 라인 단자(110)에 커플링된 제1 워드 라인(120)에 커플링되고, 제2 워드 라인 드라이버(122)는 제2 메모리 어레이 행(102b) 등을 갖는 메모리 셀(106)의 워드 라인 단자(110)에 커플링된 제2 워드 라인(120)에 커플링된다.
일부 실시예에 따르면, 메모리 어레이(101)는 메모리 어레이 열(104a-104b)의 2개의 인접한 열 각각에서 적어도 하나의 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링된 제1 소스 라인(124)을 포함한다. 제1 소스/드레인 단자(112)는 소스 단자 또는 드레인 단자일 수 있다. 예시적인 실시예에서, 제1 소스 라인(124)은 제1 메모리 어레이 열(104a) 및 제2 메모리 어레이 열(104b)에서 각 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링되고, 제1 소스 라인(124)은 "SL[0/1]"로 지정되어 제1 소스 라인(124)이 제1("0") 메모리 어레이 열(104a)에서 그리고 제2("1") 메모리 어레이 열(104b)에서 각 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링됨을 표시한다. 일부 실시예들에 따르면, 제1 소스 라인(124)은 제1 소스 라인 드라이버(132)에 커플링된다. 일부 실시예들에 따르면, 제1 소스 라인 드라이버(132)는 전도체(138)에 의해 래치(136)에 커플링된다.
일부 실시예에 따르면, 메모리 어레이(101)는 메모리 어레이 열(104c-104d)의 2개의 인접한 열 각각에서 적어도 하나의 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링된 제2 소스 라인(126)을 포함한다. 제1 소스/드레인 단자(112)는 소스 단자 또는 드레인 단자일 수 있다. 예시적인 실시예에서, 제2 소스 라인(126)은 제3 메모리 어레이 열(104c) 및 제4 메모리 어레이 열(104d)에서 각 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링되고, 제2 소스 라인(126)은 "SL[2/3]"로 지정되어, 제2 소스 라인(126)이 제3("2") 메모리 어레이 열(104c)에서 그리고 제4("3") 메모리 어레이 열(104d)에서 각 메모리 셀(106)의 제1 소스/드레인 단자(112)에 연결됨을 표시한다. 일부 실시예들에 따르면, 제2 소스 라인(126)은 제2 소스 라인 드라이버(134)에 커플링된다. 일부 실시예들에 따르면, 제2 소스 라인 드라이버(134)는 전도체(138)에 의해 래치(136)에 커플링된다.
일부 실시예들에 따르면, 메모리 어레이(101)는 각각의 메모리 어레이 행(102a-102c)에 하나 이상의 제3 소스 라인(128)을 포함한다. 제3 소스 라인(128)은 메모리 어레이 행(102a-102c)에서 각 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링된다. 제3 소스 라인(128)은 메모리 어레이 행(102a-102c)에서 메모리 셀(106)의 제1 소스/드레인 단자(112)에 그리고 동일한 메모리 어레이 행(102a-102c)에서 또 다른 메모리 셀(106)의 또 다른 제1 소스/드레인 단자(112)에 커플링된다. 일부 실시예에 따라, 제3 소스 라인(128)은 메모리 어레이 행(102a-102c)에서 단지 두 개의 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링된다. 일부 실시예에 따라, 제3 소스 라인(128)은 메모리 어레이 행(102a-102c)에서 두 개보다 많은 메모리 셀(106)의 제1 소스/드레인 단자(112)에 커플링된다. 일부 실시예들에 따르면, 메모리 어레이(101)는 메모리 어레이 행(102a-102c)에 하나보다 많은 제3 소스 라인(128)을 포함한다. 일부 실시예들에 따르면, 메모리 어레이 행(102a-102c) 내의 메모리 셀(106의 제1 소스/드레인 단자(112)는, 인접한 메모리 셀들(102a-102c) 사이에 개방 회로 영역(130)이 존재하도록, 동일한 메모리 어레이 행(102a-102c) 내의 인접한 메모리 셀(106)의 제1 소스/드레인 단자(112)로부터 전기적으로 격리된다.
제1 소스 라인(124)은 메모리 어레이 열(104a-104d)의 2 개의 메모리 어레이 열(104a-104b) 사이에서 2개 이상의 제3 소스 라인(128)에 커플링된다. 일부 실시예에 따라, 제2 소스 라인(126)은 메모리 어레이 열(104a-104d)의 2개의 열(104c-104d) 사이에서 2개 이상의 제3 소스 라인(128)에 커플링된다. 제1 소스/드레인 단자(112)는 소스 단자 또는 드레인 단자일 수 있다.
일부 실시예에 따르면, 비트 라인(BL[0]-BL[3])(140)은 하나 이상의 메모리 어레이 열(104a-104d)에서 적어도 하나의 메모리 셀(106)의 제2 소스/드레인 단자(114)에 커플링된다. 제2 소스/드레인 단자(114)는 소스 단자 또는 드레인 단자이다. 일부 실시예들에 따르면, 비트 라인들(BL[0]-BL[3])(140) 중 각 비트 라인은 "BL[열#]"로 지정되어 비트 라인의 메모리 어레이 열 번호를 나타낸다.
도 2는 일부 실시예에 따른 메모리 디바이스(100)의 제1 소스 라인 드라이버(132) 및 제2 소스 라인 드라이버(134)의 개략도이다. 제1 소스 라인 드라이버(132) 및 제2 소스 라인 드라이버(134) 각각은 제1 소스 라인(124) 또는 제2 소스 라인(126)에 각각 그리고 전도체(138)에 커플링된 제1 스위치(200)를 포함한다. 제1 소스 라인 드라이버(132) 및 제2 소스 라인 드라이버(134) 각각은, 제1 소스 라인(124) 또는 제2 소스 라인(126)에 각각 그리고 접지 단자와 같은 전압 단자(204)에 커플링된 제2 스위치(202)를 포함한다. 제1 스위치(200) 및 제2 스위치(202)는 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 트랜지스터, p형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터, 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 또는 다른 적절한 스위칭 요소일 수 있다.
일부 실시예들에 따르면, 제1 소스 라인(124)에 커플링된 메모리 셀의 프로그램 동작 동안, 제1 스위치(200)는 폐쇄(close)되고 제2 스위치(202)는 래치(136)를 제1 소스 라인(124)에 커플링시키기 위해 개방(open)된다. 래치(136)는 전도체(138)를 통해 소스 라인 프로그램 전압을 제1 소스 라인(124)에 공급한다.
일부 실시예들에 따르면, 제2 소스 라인(126)에 커플링된 메모리 셀의 프로그램 동작 동안, 제2 소스 라인 드라이버(134)는 프로그램 동작 동안 제1 소스 라인 드라이버(132)에 대해 전술된 바와 같이 기능한다.
일부 실시예들에 따르면, 제1 소스 라인(124)에 커플링된 메모리 셀의 소거 동작 동안, 제1 스위치(200)는 개방되고 제2 스위치(202)는 전압 단자(204)를 제1 소스 라인(124)에 커플링시키기 위해 폐쇄된다. 전압 단자(204)에서의 전압 레벨은 메모리 어레이(101)의 접지 전압 또는 다른 적절한 전압이다.
일부 실시예들에 따르면, 제2 소스 라인(126)에 커플링된 메모리 셀의 소거 램 동작 동안, 제2 소스 라인 드라이버(134)는 소거 동작 동안 제1 소스 라인 드라이버(132)에 대해 전술된 바와 같이 기능한다.
일부 실시예들에 따르면, 제1 소스 라인(124)에 커플링된 메모리 셀의 판독 동작 동안, 제1 스위치(200)는 개방되고 전압 단자(204)를 제1 소스 라인(124)에 커플링시키기 위해 제2 스위치(202)가 폐쇄되고, 판독될 메모리 셀의 셀 전류 및 제1 소스 라인(124)의 전류가 제1 소스 라인 드라이버(132)를 통해 방전된다. 제1 소스 라인(124) 및 제1 소스 라인 드라이버(132)는 제1 메모리 어레이 열(104a) 또는 제2 메모리 어레이 열(104b)에 포함되지 않은 메모리 셀에 커플링되지 않기 때문에, 전류는, 제1 메모리 어레이 열(104a) 또는 제2 메모리 어레이 열(104b) 내에 있지 않은 추가 메모리 셀들에 커플링된 소스 라인 및 소스 라인 드라이버를 통한 방전 속도와 비교하여 개선된 (더 빠른) 속도로 유리하게 방전한다. 또한, 개선된 방전 속도는 메모리 셀의 판독 마진(read margin)을 향상시킨다.
일부 실시예들에 따르면, 제2 소스 라인(126)에 커플링된 메모리 셀의 판독 동작 동안, 제2 소스 라인 드라이버(134)는 판독 동작 동안 제1 소스 라인 드라이버(132)에 대해 전술된 바와 같이 기능한다.
도 3은 일부 실시예에 따른 메모리 디바이스(100)의 래치(136)의 개략도이다. 일부 실시예에서, 래치(136)는 전도체(138)를 통해 소스 라인 프로그램 전압을 제1 소스 라인 드라이버(132) 및 제2 소스 라인 드라이버(134)에 공급한다.
일부 실시예에 따르면, 래치(136)는 루프 구성으로 제2 인버터(302)에 커플링된 제1 인버터(300)를 포함한다. 제1 인버터(300)는 제1 공급 전압(V1)을 공급하는 제1 전원(304)에 커플링되고, 제2 인버터(302)는 제2 공급 전압(V2)을 공급하는 제2 전원(306)에 커플링된다. 제1 공급 전압(V1)의 전압 레벨은 제2 공급 전압(V2)의 전압 레벨과 동일하거나 상이할 수 있다. 일부 실시예들에 따르면, 래치(136)는 또한, 재설정(reset) 스위치(308) 및 프로그램 스위치(310)를 포함한다. 메모리 디바이스(100)의 프로그램 동작에서, 프로그램 스위치(310)는 폐쇄되고 재설정 스위치(308)는 개방되며, 제2 인버터(302)는 제2 공급 전압(V2)을 전도체(138)에 출력한다. 메모리 디바이스(100)의 소거 또는 판독 동작에서, 프로그램 스위치(310)는 개방되고 재설정 스위치(308)는 폐쇄되며, 래치(136)는 접지 또는 다른 적절한 전압과 같은 메모리 어레이(101)의 지정된 전압을 전도체(138)에 출력한다.
도 1을 다시 참조하면, 메모리 셀 [0,0]과 같은 메모리 셀(106)의 프로그램 동작에서, 워드 라인 드라이버(122)는 프로그래밍되고 있는 메모리 셀(106)의 워드 라인 단자(110)에 제1 전압을 공급하고, 제1 소스 라인 드라이버(132)는 프로그래밍되고 있는 메모리 셀(106)의 제1 소스/드레인 단자(112)에 제2 전압을 공급하며, 비트 라인 드라이버(도시되지 않음)는 프로그래밍되고 있는 메모리 셀(106)의 제2 소스/드레인 단자(114)에 제3 전압을 공급한다. 일부 실시예들에 따르면, 제1 전압은 제2 전압보다 크고, 제2 전압은 제3 전압보다 크다. 예를 들어, 고전압은 11 볼트일 수 있고, 중간 전압은 4.3 볼트일 수 있고, 저전압은 0.2 볼트일 수 있다.
일부 실시예에 따라, 메모리 셀 [0,0]과 같은 메모리 셀(106)의 소거 동작에서, 워드 라인 드라이버(122)는 소거되고 있는 메모리 셀(106)의 워드 라인 단자(110)에 제1 전압을 공급하고, 제1 소스 라인 드라이버(132)는 소거되고 있는 메모리 셀(106)의 제1 소스/드레인 단자(112)에 제2 전압을 공급하며, 비트 라인 드라이버(도시되지 않음)는 소거되고 있는 메모리 셀(106)의 제2 소스/드레인 단자(114)에 제2 전압을 공급한다. 일부 실시예들에 따르면, 제1 전압은 제2 전압보다 크다. 예를 들어, 제1 전압은 13 볼트일 수 있고 제2 전압은 0 볼트일 수 있다.
일부 실시예에 따라, 메모리 셀 [0,0]과 같은 메모리 셀(106)의 판독 동작에서, 워드 라인 드라이버(122)는 판독되고 있는 메모리 셀(106)의 워드 라인 단자(110)에 문턱 전압을 공급하고, 제1 소스 라인 드라이버(132)는 판독되고 있는 메모리 셀(106)의 제1 소스/드레인 단자(112)에 제1 전압을 공급하며, 비트 라인 드라이버(도시되지 않음)는 판독되고 있는 메모리 셀(106)의 제2 소스/드레인 단자(114)에 판독 전압을 공급한다. 일부 실시예들에 따르면, 문턱 전압은 제1 전압 및 판독 전압보다 크고, 판독 전압은 제1 전압보다 크다. 예를 들어, 문턱 전압은 5 볼트일 수 있고, 저전압은 0 볼트일 수 있으며, 판독 전압은 0.6 볼트일 수 있다.
도 4a는 일부 실시예에 따른 메모리 디바이스(400)의 개략도이다. 메모리 디바이스(400)는 슈퍼셀(401), 제1 워드 라인(458)(WL[0])에 커플링된 제1 워드 라인 드라이버(416), 제2 워드 라인(460)(WL[1])에 커플링된 제2 워드 라인 드라이버(424), 제1 메모리 셀 비트 라인(428) 및 제2 메모리 셀 비트 라인(430)에 커플링된 비트 라인(429), 소거 게이트 라인(414), 제1 제어 게이트 라인(410)(CG[0]), 제2 제어 게이트 라인(422)(CG[1]), 소스 라인 접합부(junction)(426)에서 공통 소스 라인(464)에 커플링된 소스 라인(462), 및 제1 소스 라인 드라이버(132)를 포함한다. 일부 실시예들에 따르면, 슈퍼셀(401)은 제1 메모리 셀(402) 및 제2 메모리 셀(404)을 포함한다. 일부 실시예에 따르면, 제1 메모리 셀(402) 및 제2 메모리 셀(404)은 플로팅 게이트 트랜지스터와 같은 다중 게이트 트랜지스터이다.
일부 실시예들에 따르면, 메모리 디바이스(400)는 슈퍼셀(401)의 제1 워드 라인 단자(406) 및 슈퍼셀(401)의 제1 제어 게이트 단자(408)를 포함한다. 슈퍼셀(401)의 제1 워드 라인 단자(406)는 제1 선택 게이트(450) 및 제1 워드 라인(458)에 커플링된다. 제1 제어 게이트 단자(408)는 제1 제어 게이트(454) 및 제1 제어 게이트 라인(410)에 커플링된다.
일부 실시예들에 따르면, 메모리 디바이스(400)는 제2 워드 라인 단자(418) 및 제2 제어 게이트 단자(420)를 포함한다. 제2 워드 라인 단자(418)는 제2 선택 게이트(452) 및 제2 워드 라인(460)에 커플링된다. 제2 제어 게이트 단자(420)는 제2 제어 게이트(456) 및 제2 제어 게이트 라인(422)에 커플링된다.
일부 실시예들에 따르면, 제1 메모리 셀(402) 및 제2 메모리 셀(404)은 소거 게이트 라인(414)에 커플링된 소거 게이트(412)를 공유한다.
일부 실시예들에 따르면, 슈퍼셀(401)은 제1 메모리 셀(402) 및 제2 메모리 셀(404)에 공통인 공통 소스/드레인 단자(444)를 포함한다. 공통 소스/드레인 단자(444)는 공통 소스 라인(464)에 커플링된다.
일부 실시예들에 따르면, 제1 메모리 셀(402)은 제1 메모리 셀 비트 라인(428)에 커플링된 제1 소스/드레인 단자(446)를 포함하고, 제2 메모리 셀(404)은 제2 메모리 셀 비트 라인(430)에 커플링된 제2 소스/드레인 단자(448)를 포함한다.
도 4b를 참조하면, 일부 실시예에 따르면, 슈퍼셀(401)은 제1 절연체층(466) 위의 제1 플로팅 게이트(432) 및 제2 절연체층(468) 위의 제2 플로팅 게이트(434)를 포함한다. 제1 절연체층(466) 및 제2 절연체층(468)은 슈퍼셀(401)의 채널 영역 위에 있다. 제1 플로팅 게이트 절연체층(470)은 제1 플로팅 게이트(432) 위에 있고 제2 플로팅 게이트 절연체층(436)은 제2 플로팅 게이트(434) 위에 있다. 공통 소스/드레인 영역(442)은 제1 플로팅 게이트 절연체층(470)과 제2 플로팅 게이트 절연체층(436) 사이에 있으며 공통 소스/드레인 단자(444)에 커플링된다. 제1 드레인/소스 영역(438)은 제1 절연체층(466) 아래에 있고 제1 소스/드레인 단자(446)에 커플링되고, 제2 소스/드레인 영역(440)은 제2 절연체층(468) 아래에 있으며 제2 소스/드레인 단자(448)에 커플링된다.
도 5를 참조하면, 일부 실시예에서 메모리 디바이스(400)는 "j"개의 입출력(I/O) 열을 포함하고, 여기서 "j"는 양의 정수이다. 일부 실시예에서, 메모리 디바이스(400)는 열 I/O[0](500) 내지 열 I/O[j-1](501)를 포함하고, 각각은 복수의 슈퍼셀(540)을 포함한다. 슈퍼셀(540)의 하나 이상의 열 중의 열은 "m/2 - 1" 슈퍼셀을 포함하며, 여기서 "m"은 3보다 큰 양의 짝수 정수이다.
일부 실시예들에 따르면, 메모리 디바이스(400)는 제1 슈퍼셀(502), 제2 슈퍼셀(503), 제3 슈퍼셀(504), 제4 슈퍼셀(524), 제5 슈퍼셀(542), 제6 슈퍼셀(544), 제7 슈퍼셀(546), 및 제8 슈퍼셀(548)을 포함한다. 열 I/O[0](500)를 참조하면, 제1 슈퍼셀(502)은 제1 메모리 셀(402) 및 제2 메모리 셀(404)을 포함하고, 제2 슈퍼셀(503)은 제3 메모리 셀(506) 및 제4 메모리 셀(508)을 포함하고, 제3 슈퍼셀(504)은 제5 메모리 셀(532) 및 제6 메모리 셀(534)을 포함하며, 제6 슈퍼셀(544)은 제7 메모리 셀(510) 및 제8 메모리 셀(512)을 포함한다. 일부 실시 양태에서, 열 I/O[j-1](501)의 슈퍼셀은 열 I/O[0](500)의 슈퍼셀과 구조적으로 유사하다. 따라서, 열 I/O[j-1](501)의 상세한 설명은 본 개시의 반복을 회피하기 위해 여기에서 생략된다.
일부 실시예에 따르면, 제1 슈퍼셀(502), 제2 슈퍼셀(503), 제3 슈퍼셀(504), 제4 슈퍼셀(524), 제5 슈퍼셀(542), 제6 슈퍼셀(544), 제7 슈퍼셀(546), 및 제8 슈퍼셀(548)은 도 4의 슈퍼셀과 구조적으로 유사하다. 따라서, 도 5의 슈퍼셀에 대한 상세한 설명은 개시의 반복을 회피하기 위해 여기서 생략된다.
일부 실시예들에 따르면, 제1 워드 라인(458)은 제1 워드 라인 단자(406), 제2 슈퍼셀(503)의 워드 라인 단자(522), 및 제4 슈퍼셀(524)의 워드 라인 단자(528)에 전기적으로 커플링된다. 일부 실시예들에 따르면, 소거 게이트 라인(414)은 제1 슈퍼셀(502)의 소거 게이트(412) 및 제2 슈퍼셀(503)의 소거 게이트(530)에 전기적으로 커플링된다. 제3 워드 라인(518)은 제3 슈퍼셀(504)의 워드 라인 단자(516)에 전기적으로 커플링된다.
일부 실시예들에 따르면, 메모리 디바이스(400)는 제1 슈퍼셀(502)의 공통 소스/드레인 단자(444), 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520), 제3 슈퍼셀(504)의 공통 소스/드레인 단자(514), 및 제6 슈퍼셀(544)의 공통 소스/드레인 단자(554)에 전기적으로 커플링된 소스 라인(462)을 포함한다. 공통 소스 라인(464)은 소스 라인(462), 제1 슈퍼셀(502)의 공통 소스/드레인 단자(444), 및 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)에 전기적으로 커플링된다. 공통 소스 라인(556)은 소스 라인(462), 제3 슈퍼셀(504)의 공통 소스/드레인 단자(514), 및 제6 슈퍼셀(544)의 공통 소스/드레인 단자(554)에 전기적으로 커플링된다.
일부 실시예들에 따르면, 열 I/O[j-1](501)의 소스 라인(462)은 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526), 제5 슈퍼셀(542)의 공통 소스/드레인 단자(538), 제7 슈퍼셀(546)의 공통 소스/드레인 단자(550), 및 제8 슈퍼셀(548)의 공통 소스/드레인 단자(552)에 전기적으로 커플링된다. 열 I/O[j-1](501)의 제1 공통 소스 라인(558)은 소스 라인(462)(SL[j/2), 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526), 및 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)에 전기적으로 커플링된다. 열 I/O[j-1]의 제2 공통 소스 라인(560)은 소스 라인(462)(SL[j/2]), 제7 슈퍼셀(546)의 공통 소스/드레인 단자(550), 및 제8 슈퍼셀(548)의 공통 소스/드레인 단자(552)에 전기적으로 커플링된다.
일부 실시예들에 따르면, 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)는 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526)에 전기적으로 커플링된다(커플링 전도체는 도시되지 않음). 일부 다른 실시예들에 따르면, 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)는 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526)로부터 전기적으로 격리된다.
일부 실시예들에 따르면, 제1 소스 라인 드라이버(132)는 소스 라인(462)을 전압 단자(204)에 전기적으로 커플링하도록 구성된다. 제1 소스 라인 드라이버(132)는 소스 라인(462)을 래치(136)에 전기적으로 커플링하도록 구성된다. 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)가 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526)로부터 전기적으로 격리되는 일부 실시예에서, 열 I/O[0](500)에서 메모리 셀의 프로그램 동작 동안, 소스 라인(462)(SL[j/2])은 전압 단자(204)에 커플링된다. 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)가 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526)로부터 전기적으로 격리되는 일부 실시예에서, 열 I/O[0](500)에서 메모리 셀의 프로그램 동작 동안, 소스 라인(462)(SL[j/2])은 전도체(138)에 커플링된다. 제2 슈퍼셀(503)의 공통 소스/드레인 단자(520)가 제4 슈퍼셀(524)의 공통 소스/드레인 단자(526)에 전기적으로 커플링되는 일부 실시예에서, 열 I/O [0](500)에서 메모리 셀의 프로그램 동작 동안, 소스 라인(462)(SL[j/2])은 전도체(138)에 커플링된다.
도 6을 참조하면, 일부 실시예에 따라, 메모리 디바이스(400)를 동작시키는 방법(600)은 프로그램 동작(602), 소거 동작(604), 및 판독 동작(606)을 포함한다. 프로그램 동작(602)에서, 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 프로그램 전압을 인가하기 위해 제1 스위치가 폐쇄된다. 메모리 디바이스의 소거 동작(604)에서, 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 단자에 소거 전압을 인가하기 위해 제2 스위치가 폐쇄된다. 메모리 디바이스의 판독 동작(606)에서, 제1 스위치는 개방되고 제2 스위치는 폐쇄된다. 일부 실시예들에 따르면, 제1 스위치는 도 2의 제1 스위치(200)이고, 제2 스위치는 도 2의 제2 스위치(202)이고, 프로그램 전압은 도 3의 V2이고, 소거 전압은 0 볼트이며, 메모리 셀의 적어도 3개의 행의 메모리 셀 중 메모리 셀은 도 5의 제1 메모리 셀(402), 제2 메모리 셀(404), 및 제5 메모리 셀(532)을 포함한다.
도 7은 일부 실시예에 따른 메모리 디바이스 제어 회로(700)를 포함하는 메모리 디바이스(400)를 도시한다. 일부 실시예에서, 메모리 디바이스 제어 회로(700)는 전압 래치 및 버퍼 회로(702), 소거 게이트 드라이버(704), 및 제어 게이트 드라이버(706)를 포함한다. 전압 래치 및 버퍼 회로(702)는 소거 게이트 드라이버(704) 및 제어 게이트 드라이버(706)에 커플링된다. 소거 게이트 드라이버(704)는 메모리 디바이스(400)의 메모리 셀(710)의 행의 소거 게이트 라인(708)에 커플링된다. 제어 게이트 드라이버(706)는 메모리 셀(710)의 행의 제어 게이트 라인(712)에 커플링된다. 워드 라인 드라이버(716)는 메모리 셀들의 행의 워드 라인(714)에 커플링된다.
도 8은 일부 실시예에 따른 메모리 디바이스 제어 회로(700)의 개략도이다. 일부 실시예에 따르면, 메모리 디바이스 제어 회로(700)의 전압 래치 및 버퍼 회로(702)는 제1 전압원 VDD(800) 및 제2 전압원 VPP1(801)을 포함한다. 전압 래치 및 버퍼 회로(702)는 제1 노드(804)에 커플링된 재설정 스위치(802)를 포함한다. 폐쇄 상태에서, 일부 실시예들에 따라, 재설정 스위치(802)는 제1 노드(804)를 전압 단자(806)에 커플링하여 제1 노드(804)에서의 전압을 낮게 설정한다. 일부 실시예들에서, 저전압은 접지 전위에 대응한다. 제1 노드(804)에서의 전압이 낮을 때, 제1 스위치(808)는 폐쇄되어, 전압 래치 및 버퍼 회로(702)의 출력 노드(810)에서의 전압을 VDD로 설정한다.
일부 실시예에 따라, 전압 래치 및 버퍼 회로(702)는 제2 노드(814)에 커플링된 설정(set) 스위치(812)를 포함한다. 폐쇄 상태에서, 일부 실시예들에 따라, 설정 스위치(812)는 제2 노드(814)를 전압 단자(806)에 커플링하여, 제2 노드(814)에서의 전압을 낮게 설정한다. 제2 노드(814)에서의 전압이 낮을 때, 제1 인버터(816)는 제1 노드(804)에서의 전압을 VPP1로 설정함으로써, 제1 스위치(808)를 개방한다. 일부 실시예들에서, 제2 노드(814)에서의 전압이 낮을 때, 제2 스위치(818)가 폐쇄된다. 제2 스위치(818)가 닫힐 때, 출력 노드(810)에서의 전압은 VPP1이다. 일부 실시예들에 따르면, 전압 래치 및 버퍼 회로(702)는 제1 인버터(816)의 입력에 커플링된 출력을 갖는 제2 인버터(820)를 포함한다. 제1 인버터(816) 및 제2 인버터(820)는 인버터 루프를 포함한다.
일부 실시예들에 따르면, 재설정 스위치(802)는 재설정 신호 "R"을 수신하고 설정 스위치(812)는 설정 신호 "S"를 수신한다. "R"이 하이이고 "S"가 로우일 때, 출력 노드(810)에서의 전압은 VDD이다. 일부 실시예에서, "R"이 로우이고 "S"가 하이인 경우, 출력 노드(810)에서의 전압은 VPP1이다.
일부 실시예들에 따르면, 소거 게이트 드라이버(704)는 전압 래치 및 버퍼 회로(702)의 출력 노드(810)에 커플링된 입력 노드(822)를 포함한다. 소거 게이트 드라이버(704)는 제1 소거 게이트 스위치(826)에 커플링된 제3 전압원 VPP3(824)을 포함한다. 제1 소거 게이트 스위치(826)는 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), p-채널 MOSFET, 또는 다른 적절한 스위칭 소자 중 하나이다. 일부 실시예들에 따르면, 제1 소거 게이트 스위치(826) 및 제2 소거 게이트 스위치(830)는 소거 게이트 드라이버(704)의 출력 노드(828)에 커플링된다. 제2 소거 게이트 스위치(830)는 n-채널 MOSFET, p-채널 MOSFET, 또는 다른 적절한 스위칭 소자 중 하나이다. 일부 실시예들에 따르면, 제1 소거 게이트 스위치(826)가 n-채널 MOSFET이면, 제2 소거 게이트 스위치(830)는 p-채널 MOSFET이다. 제1 소거 게이트 스위치(826)가 p-채널 MOSFET이면, 제2 소거 게이트 스위치(830)는 n-채널 MOSFET이다. 제1 소거 게이트 스위치(826) 및 제2 소거 게이트 스위치(830)의 게이트 단자가 고전압(EGCNTLN 및 EGCNTLP가 하이 신호일 때)을 수신하면, 제1 소거 게이트 스위치(826)는 폐쇄되고 제2 소거 게이트 스위치(830)는 개방된다. 제1 소거 게이트 스위치(826)가 폐쇄되고 제2 소거 게이트 스위치(830)가 개방될 때, 소거 게이트 드라이버(704)의 출력 노드(828)는 VPP3에 있다. 제1 소거 게이트 스위치(826) 및 제2 소거 게이트 스위치(830)의 게이트 단자가 저전압(EGCNTLN 및 EGCNTLP가 로우 신호일 때)을 수신하면, 제1 소거 게이트 스위치(826)는 개방되고 제2 소거 게이트 스위치(830)는 폐쇄된다. 제1 소거 게이트 스위치(826)가 개방되고 제2 소거 게이트 스위치(830)가 폐쇄될 때, 소거 게이트 드라이버(704)의 출력 노드(828)에서의 전압은 소거 게이트 드라이버(704)의 입력 노드(822)에서의 전압이다.
일부 실시예들에 따르면, 제어 게이트 드라이버(706)는 전압 래치 및 버퍼 회로(702)의 출력 노드(810)에 커플링된 입력 노드(822)를 포함한다. 제어 게이트 드라이버(706)는 제1 제어 게이트 스위치(834)에 커플링된 제4 전압원 VPP4(832)를 포함한다. 제1 제어 게이트 스위치(834)는 n-채널 MOSFET, p-채널 MOSFET, 또는 다른 적절한 스위칭 소자 중 하나이다. 제1 제어 게이트 스위치(834) 및 제2 제어 게이트 스위치(838)는 제어 게이트 드라이버(706)의 출력 노드(836)에 커플링된다. 제2 제어 게이트 스위치(838)는 n-채널 MOSFET, p-채널 MOSFET, 또는 다른 적절한 스위칭 소자 중 하나이다. 일부 실시예들에 따르면, 제1 제어 게이트 스위치(834)가 n-채널 MOSFET이면, 제2 제어 게이트 스위치(838)는 p-채널 MOSFET이다. 제1 소거 게이트 스위치(834)가 p-채널 MOSFET이면, 제2 제어 게이트 스위치(838)는 n-채널 MOSFET이다. 일부 실시예에 따라, 제1 제어 게이트 스위치(834) 및 제2 제어 게이트 스위치(838)의 게이트 단자가 고전압 신호(CGCNTLN 및 CGCNTLP가 하이 신호일 때)을 수신하면, 제1 제어 게이트 스위치(834)는 폐쇄되고 제2 제어 게이트 스위치(838)는 개방된다. 제1 소거 게이트 스위치(834)가 폐쇄되고 제2 소거 게이트 스위치(838)가 개방될 때, 제어 게이트 드라이버(706)의 출력 노드(836)는 VPP4이다. 제1 제어 게이트 스위치(834) 및 제2 제어 게이트 스위치(838)의 게이트 단자가 저전압(CGCNTLN 및 CGCNTLP가 로우 신호일 때)을 수신하면, 제1 제어 게이트 스위치(834)가 개방되고 제2 제어 게이트 스위치(838)는 폐쇄된다. 제1 제어 게이트 스위치(834)가 개방되고 제2 제어 게이트 스위치(838)는 폐쇄될 때, 제어 게이트 드라이버(706)의 출력 노드(836)에서의 전압은 제어 게이트 드라이버(706)의 입력 노드(822)에서의 전압이다.
도 9는 일부 실시예에 따른 메모리 디바이스 동작을 수행하기 위한 메모리 디바이스 제어 시스템(900)과 신호 및 전력 공급 레벨을 도시한다. 메모리 디바이스 제어 시스템(900)은 제어기(902)를 포함한다. 제어기(902)는 프로세서, 제어 신호 회로 블록, 또는 다른 적절한 제어 신호 생성기, 및 메모리 디바이스 명령(904)을 수신하도록 구성된 입력 단자(906) 중 하나 이상이다. 일부 실시예에 따르면, 메모리 디바이스 명령은 프로그램, 소거, 판독, 또는 다른 적절한 명령 중 하나 이상이다. 일부 실시예들에 따르면, 제어기(902)는 또한 제어 신호들 또는 다른 적절한 신호들 또는 전압들 중 적어도 하나를 출력하도록 구성된 출력 단자(908)를 포함한다. 제어 신호는 메모리 디바이스 제어 회로(700) 및 래치(136)에 의해 수신된다. 메모리 디바이스 제어 회로(700)는 메모리 디바이스 제어 회로(700)의 컴포넌트에 전압을 공급하는 전력 공급 단자(910)를 포함한다. 메모리 디바이스 제어 회로(700)는 소거 게이트 출력 단자(914), 제어 게이트 출력 단자(916), 또는 다른 적절한 출력 단자 중 하나 이상을 포함한다. 일부 실시예들에 따르면, 래치(136)는 전도체(138)에서 소스 라인 프로그램 전압(SLP)을 출력한다.
표(912)는 일부 실시예에 따른 메모리 디바이스 제어 시스템(900) 동작 모드를 도시한다. 동작 모드는 메모리 디바이스 명령(904) 또는 다른 적절한 신호에 대응한다. 표(912)는 각 동작 모드에 대한 메모리 디바이스 제어 시스템(900)의 제어 신호 레벨, 전력 공급 전압 레벨, 및 각 동작 모드에 대한 소거 게이트 및 제어 게이트 신호 레벨을 도시한다. 일부 실시예에 따르면, HV2 ≥ HV1 ≥ MV ≥ VDD > 0 이다.
예를 들어, HV2는 13V일 수 있고, HV1은 11V일 수 있고, MV는 4.3V일 수 있으며, 1.8V < VDD < 2.3V 이다.
일부 실시예들에 따르면, 선택된 메모리 셀의 프로그램 동작 동안, 선택된 메모리 셀에 커플링된 비트 라인은 비트 라인 프로그래밍 전압(VPBL)으로 사전 충전된다(pre-charged). 예를 들어, VPBL은 0.2V일 수 있다. 또한, 선택된 메모리 셀의 프로그램 동작 동안, 하나 이상의 선택되지 않은 메모리 셀에 커플링된 비트 라인은 선택되지 않은 비트 라인 전압으로 충전된다. 예를 들어, 선택되지 않은 비트 라인 전압은 1.3V일 수 있다.
도 10은 일부 실시예에 따른 메모리 디바이스(1000)의 개략도이다. 메모리 디바이스(1000)는 도 1의 메모리 디바이스(100)와 유사하며, 각각의 메모리 어레이 행(102a-102c)에 제4 소스 라인(131)이 추가된다. 제4 소스 라인(131)은 각각의 메모리 어레이 행(102a-102c)에서 인접한 제3 소스 라인(128)에 커플링된다. 제4 소스 라인(131)이 메모리 어레이 행(102a-102c)에서 각 메모리 셀(106)의 소스 단자를 통해 연속적인 전도성 경로를 확립하기 때문에, 전류는 하나보다 많은 전도성 경로를 통해 제1 소스 라인 드라이버(132) 및 제2 소스 라인 드라이버(134)로 방전될 수 있다. 예를 들어, 메모리 셀 [0,1]로부터의 소스 전류의 제1 부분은 제3 소스 라인(128)을 통해 제1 소스 라인(124)(SL[0/1])으로 그리고 제1 소스 라인 드라이버(132)로 방전될 수 있고, 메모리 셀[0,1]로부터의 소스 전류의 제2 부분은 제4 소스 라인(131)을 통해, 제3 소스 라인(128)으로, 제2 소스 라인(126)(SL[2/3])으로, 그리고 제2 소스 라인 드라이버(134)로 방전될 수 있다.
일부 실시예들에 따르면, 메모리 셀들의 페이지 중의 메모리 셀의 판독 동작을 준비하기 위해, 셀 전류는 판독될 메모리 셀의 소스 단자로부터, 적어도 3개의 메모리 셀에 커플링된 소스 라인을 통해 그리고 소스 라인 드라이버로 방전된다. 소스 라인 드라이버는 판독될 메모리 셀로부터만 전류를 수신하기 때문에, 페이지 방향으로 M배 더 큰 소스 라인 드라이버가 필요하지 않으며, 여기서 M은 페이지의 셀 수이다. 또한, 판독될 메모리 셀로부터만의 셀 전류가 소스 라인 드라이버로 방전되기 때문에, 페이지 중의 각 메모리 셀로부터의 셀 전류가 페이지 방향으로 소스 라인 드라이버로 방전되는 구성의 판독 마진 및 전류 강하에 비해 메모리 셀의 판독 마진이 개선되고 소스 라인을 따른 전류 강하가 감소된다.
일부 실시예들에 따르면, 메모리 디바이스는 제1 메모리 셀, 제2 메모리 셀, 및 제3 메모리 셀을 포함한다. 일부 실시예들에 따르면, 메모리 셀은, 제1 메모리 셀은 제1 소스 단자 및 제1 워드 라인 단자를 포함하고, 제2 메모리 셀은 제2 소스 단자 및 제2 워드 라인 단자를 포함하며, 제3 메모리 셀은 제3 소스 단자 및 제3 워드 라인 단자를 포함한다. 일부 실시예에 따라, 제1 워드 라인 드라이버; 제1 워드 라인 드라이버 및 제1 워드 라인 단자에 커플링된 제1 워드 라인; 제2 워드 라인 드라이버; 제2 워드 라인 드라이버 및 제2 워드 라인 단자에 커플링된 제2 워드 라인; 제3 워드 라인 드라이버; 제3 워드 라인 드라이버 및 제3 워드 라인 단자에 커플링된 제3 워드 라인; 제1 소스 라인 드라이버; 및 제1 소스 단자, 제2 소스 단자, 제3 소스 단자, 및 제1 소스 라인 드라이버에 커플링된 소스 라인을 포함한다.
일부 실시예에 따라, 제1 소스 단자와 제2 소스 단자는 동일한 소스 단자이다.
일부 실시예들에 따르면, 메모리 디바이스는, 제4 소스 단자 및 제4 워드 라인 단자를 포함하는 제4 메모리 셀을 포함하고, 제5 메모리 셀은 제5 소스 단자 및 제5 워드 라인 단자를 포함한다. 일부 실시예들에 따르면, 제1 소스 단자는 제4 소스 단자에 전기적으로 커플링되고, 제5 소스 단자는 제4 소스 단자로부터 전기적으로 격리되고, 제5 워드 라인 단자는 제4 워드 라인 단자에 전기적으로 커플링된다.
일부 실시예에 따라, 메모리 디바이스는 제5 소스 단자에 전기적으로 커플링된 제2 소스 라인 드라이버를 포함한다.
일부 실시예에 따라, 메모리 디바이스는 제1 소스 라인 드라이버 및 제2 소스 라인 드라이버에 전기적으로 커플링된 래치를 포함한다.
일부 실시예에 따라, 제1 메모리 셀과 제2 메모리 셀은 슈퍼셀을 포함한다.
일부 실시예에 따라, 메모리 디바이스는, 전압 래치 및 버퍼 회로; 전압 래치 및 버퍼 회로, 제1 메모리 셀, 및 제2 메모리 셀에 커플링된 소거 게이트 드라이버; 및 전압 래치 및 버퍼 회로, 그리고 제1 메모리 셀에 커플링된 제어 게이트 드라이버를 포함한다.
일부 실시예에 따라, 제1 메모리 셀은, 제1 제어 게이트 단자 및 제1 소거 게이트를 포함하고, 제2 메모리 셀은 제2 제어 게이트 단자 및 제2 소거 게이트를 포함한다.
일부 실시예에 따라, 제1 소거 게이트와 제2 소거 게이트는 동일한 소거 게이트이다.
일부 실시예에 따라, 메모리 디바이스는, 제1 슈퍼셀; 제1 방향으로 제1 슈퍼셀로부터 이격된 제2 슈퍼셀; 제1 방향과는 다른 제2 방향으로 제1 슈퍼셀로부터 이격된 제3 슈퍼셀; 및 제1 슈퍼셀, 제2 슈퍼셀, 및 제3 슈퍼셀에 커플링된 제1 소스 라인을 포함한다.
일부 실시예에 따라, 제1 슈퍼셀은 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 제1 메모리 셀 및 제2 메모리 셀은 공통 소스/드레인 영역을 공유하며, 제1 소스 라인은 공통 소스/드레인 영역에 커플링된다.
일부 실시예에 따라, 제2 방향은 제1 방향에 수직이다.
일부 실시예에 따라, 메모리 디바이스는, 제1 소스 라인에 전기적으로 커플링된 래치 및 제1 소스 라인 드라이버를 포함한다. 일부 실시예에 따라, 제1 소스 라인 드라이버는, 제1 소스 라인 및 래치에 전기적으로 커플링된 제1 스위치와 제1 소스 라인 및 전압 단자에 전기적으로 커플링된 제2 스위치를 포함한다.
일부 실시예에 따라, 메모리 디바이스는, 제1 방향으로 제1 슈퍼셀로부터 이격된 제4 슈퍼셀; 제4 슈퍼셀에 전기적으로 커플링된 제2 소스 라인; 및 래치 및 제2 소스 라인에 전기적으로 커플링된 제2 소스 라인 드라이버를 포함한다.
일부 실시예에 따라, 메모리 디바이스는, 제1 슈퍼셀의 제1 메모리 셀, 제1 슈퍼셀의 제2 메모리 셀, 및 제3 슈퍼셀에 전기적으로 커플링된 제1 비트 라인, 및 제2 슈퍼셀에 전기적으로 커플링된 제2 비트 라인을 포함한다.
일부 실시예에 따라, 메모리 디바이스는, 제1 슈퍼셀의 제1 메모리 셀, 제1 슈퍼셀의 제2 메모리 셀; 및 제1 메모리 셀 및 제2 메모리 셀에 의해 공유된 소거 게이트를 포함한다.
일부 실시예에 따라, 메모리 디바이스는, 제1 슈퍼셀의 제1 소거 게이트, 및 제1 소거 게이트에 전기적으로 커플링된 제2 슈퍼셀의 제2 소거 게이트를 포함한다.
일부 실시예에 따라, 메모리 디바이스를 동작시키는 방법은, 메모리 디바이스의 프로그램 동작에서, 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제1 전압을 인가하기 위해 제1 스위치를 폐쇄하는 단계, 및 메모리 디바이스의 소거 동작에서, 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제2 전압을 인가하기 위해 제2 스위치를 폐쇄하는 단계를 포함한다.
일부 실시예에 따라, 메모리 디바이스의 판독 동작에서, 이 방법은, 제1 스위치를 개방 상태로 설정하고 제2 스위치를 폐쇄 상태로 설정하는 단계를 포함한다.
일부 실시예에 따라, 소거 동작은 제2 스위치를 통해 전류를 지정된 전압으로 방출하는 단계를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 이룰 수 있음을 알아야 한다.
비록 본 청구 대상이 구조적 특징 및/또는 방법론적 동작(act)에 고유한 언어로 설명되었지만, 첨부된 청구항들의 청구 대상이 상기에서 설명되는 특정 피처 또는 동작으로 반드시 제한되는 것은 아니라는 것이 이해되어야 한다. 오히려, 이상에서 기술한 특정한 피처들 및 동작들은 청구항들 중 적어도 일부를 구현하는 예시적인 형태들로서 개시되어 있다.
실시예들의 다양한 동작들이 여기에 제공된다. 동작들 중 일부 또는 전부가 설명되는 순서는 이들 동작들이 반드시 순서 종속적임을 의미하는 것으로 해석되어서는 안 된다. 이 설명의 이점을 갖는 대안적인 순서가 이해될 것이다. 또한, 모든 동작이 본 명세서에 제공된 각 실시예에 반드시 존재하는 것은 아니라는 것이 이해될 것이다. 또한, 일부 실시예들에서 모든 동작들이 필요한 것은 아니라는 것이 이해될 것이다.
본 명세서에 기술된 층, 피처, 요소 등이 예를 들어 단순하고 이해하기 쉬운 목적으로, 구조적 치수 또는 배향과 같은 서로에 대해 특정한 치수로 예시되고, 동일한 것들의 실제 치수는 일부 실시예에서 본 명세서에서 예시되는 것과는 실질적으로 다르다는 것이 인정될 것이다.
또한, 본 명세서에서 "예시적인"은 예시, 실례, 도시 등으로서 작용하는 것을 의미하고 반드시 유리한 것은 아니다. 본 출원에서 사용된 바와 같이, "또는"은 배타적인 "또는" 보다는 포괄적인 "또는"을 의미하는 것으로 의도된다. 또한, 본 출원 및 첨부된 특허 청구 범위에서 사용된 단수형은 달리 명시되지 않거나 단수 형태로 지시되도록 문맥상 명백하지 않은 한 "하나 이상"을 의미하는 것으로 일반적으로 해석되어야 한다. 또한, A 및 B 중 적어도 하나 등은 일반적으로 A 또는 B 또는 A 및 B 둘 모두를 의미한다. 더욱이, "포함한다", "갖는", "갖는다", "구비한", 또는 그 파생어가 사용되는 경우에, 그러한 용어는 용어 "포함하는"과 유사한 방식으로 포괄적이 되도록 의도된다. 또한, 달리 명시되지 않는 한, "제1", "제2" 등은 시간적 측면, 공간적 측면, 순서 등을 의미하도록 의도되지 않는다. 오히려, 그러한 용어는 단지 피처, 요소, 항목 등에 대한 식별자, 명칭 등으로서 사용된다. 예를 들어, 제1 요소 및 제2 요소는 일반적으로 요소 A 및 요소 B 또는 2개의 상이한 또는 2개의 동일한 요소 또는 동일 요소에 대응한다.
또한, 본 개시가 하나 이상의 구현에 관해 도시되고 설명되었지만, 본 명세서 및 첨부 도면의 판독 및 이해에 기초하여 당업자에게 동등한 변경 및 수정이 일어날 것이다. 본 개시는 이러한 모든 수정 및 변경을 포함하며 다음의 청구항의 범주에 의해서만 제한된다. 특히, 상기 설명된 구성 요소(예를 들어, 요소, 자원 등)에 의해 수행되는 다양한 기능에 대하여, 이러한 구성 요소를 기술하는 데 사용되는 용어는, 달리 명시되지 않는 한, 개시된 구조물과 구조적으로 동등하지는 않더라도 기술된 구성 요소(예를 들어, 기능적으로 동등한)의 특정 기능을 수행하는 임의의 구성 요소에 대응하도록 의도된다. 게다가, 본 개시의 특정 피처가 다수의 구현들 중에서 단 하나와 관련하여 개시되었지만, 그러한 피처는 요구될 수 있고 임의의 주어진 또는 특정 응용에 대해 이로운 다른 구현의 하나 이상의 다른 피처와 조합될 수 있다.
<부기>
1. 메모리 디바이스에 있어서,
제1 소스 단자 및 제1 워드 라인 단자를 포함하는 제1 메모리 셀;
제2 소스 단자 및 제2 워드 라인 단자를 포함하는 제2 메모리 셀;
제3 소스 단자 및 제3 워드 라인 단자를 포함하는 제3 메모리 셀;
제1 워드 라인 드라이버;
상기 제1 워드 라인 드라이버 및 상기 제1 워드 라인 단자에 커플링된 제1 워드 라인;
제2 워드 라인 드라이버;
상기 제2 워드 라인 드라이버 및 상기 제2 워드 라인 단자에 커플링된 제2 워드 라인;
제3 워드 라인 드라이버;
상기 제3 워드 라인 드라이버 및 상기 제3 워드 라인 단자에 커플링된 제3 워드 라인;
제1 소스 라인 드라이버; 및
상기 제1 소스 단자, 상기 제2 소스 단자, 상기 제3 소스 단자, 및 상기 제1 소스 라인 드라이버에 커플링된 소스 라인
을 포함하는, 메모리 디바이스.
2. 제1항에 있어서,
상기 제1 소스 단자와 상기 제2 소스 단자는 동일한 소스 단자인, 메모리 디바이스.
3. 제1항에 있어서,
제4 소스 단자 및 제4 워드 라인 단자를 포함하는 제4 메모리 셀; 및
제5 소스 단자 및 제5 워드 라인 단자를 포함하는 제5 메모리 셀
을 포함하고,
상기 제1 소스 단자는 상기 제4 소스 단자에 전기적으로 커플링되고,
상기 제5 소스 단자는 상기 제4 소스 단자로부터 전기적으로 격리되고,
상기 제5 워드 라인 단자는 상기 제4 워드 라인 단자에 전기적으로 커플링되는, 메모리 디바이스.
4. 제3항에 있어서,
상기 제5 소스 단자에 전기적으로 커플링된 제2 소스 라인 드라이버
를 포함하는, 메모리 디바이스.
5. 제4항에 있어서,
상기 제1 소스 라인 드라이버 및 상기 제2 소스 라인 드라이버에 전기적으로 커플링된 래치
를 포함하는, 메모리 디바이스.
6. 제1항에 있어서,
상기 제1 메모리 셀 및 제2 메모리 셀은 슈퍼셀(supercell)을 포함하는, 메모리 디바이스.
7. 제1항에 있어서,
전압 래치 및 버퍼 회로;
상기 전압 래치 및 버퍼 회로, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀에 커플링된 소거 게이트 드라이버; 및
상기 전압 래치 및 버퍼 회로, 및 상기 제1 메모리 셀에 커플링된 제어 게이트 드라이버
를 포함하는, 메모리 디바이스.
8. 제1항에 있어서,
상기 제1 메모리 셀은 제1 제어 게이트 단자 및 제1 소거 게이트를 포함하고,
상기 제2 메모리 셀은 제2 제어 게이트 단자 및 제2 소거 게이트를 포함하는, 메모리 디바이스.
9. 제8항에 있어서,
상기 제1 소거 게이트와 상기 제2 소거 게이트는 동일한 소거 게이트인, 메모리 디바이스.
10. 메모리 디바이스에 있어서,
제1 슈퍼셀;
제1 방향으로 상기 제1 슈퍼셀로부터 이격된 제2 슈퍼셀;
상기 제1 방향과는 상이한 제2 방향으로 상기 제1 슈퍼셀로부터 이격된 제3 슈퍼셀; 및
상기 제1 슈퍼셀, 상기 제2 슈퍼셀, 및 상기 제3 슈퍼셀에 커플링된 제1 소스 라인
을 포함하는, 메모리 디바이스.
11. 제10항에 있어서,
상기 제1 슈퍼셀은 제1 메모리 셀 및 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 공통 소스/드레인 영역을 공유하고,
상기 제1 소스 라인은 상기 공통 소스/드레인 영역에 커플링되는, 메모리 디바이스.
12. 제10항에 있어서, 상기 제2 방향은 상기 제1 방향에 수직인, 메모리 디바이스.
13. 제10항에 있어서,
래치; 및
상기 제1 소스 라인에 전기적으로 커플링된 제1 소스 라인 드라이버
를 포함하고, 상기 제1 소스 라인 드라이버는,
상기 제1 소스 라인 및 상기 래치에 전기적으로 커플링된 제1 스위치; 및
상기 제1 소스 라인 및 전압 단자에 전기적으로 커플링된 제2 스위치
를 포함하는, 메모리 디바이스.
14. 제13항에 있어서,
상기 제1 방향으로 상기 제1 슈퍼셀로부터 이격된 제4 슈퍼셀;
상기 제4 슈퍼셀에 전기적으로 커플링된 제2 소스 라인; 및
상기 래치 및 상기 제2 소스 라인에 전기적으로 커플링된 제2 소스 라인 드라이버
를 포함하는, 메모리 디바이스.
15. 제10항에 있어서,
상기 제1 슈퍼셀의 제1 메모리 셀, 상기 제1 슈퍼셀의 제2 메모리 셀, 및 상기 제3 슈퍼셀에 전기적으로 커플링된 제1 비트 라인; 및
상기 제2 슈퍼셀에 전기적으로 커플링된 제2 비트 라인
을 포함하는, 메모리 디바이스.
16. 제10항에 있어서,
상기 제1 슈퍼셀의 제1 메모리 셀;
상기 제1 슈퍼셀의 제2 메모리 셀; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀에 커플링된 소거 게이트
를 포함하는, 메모리 디바이스.
17. 제10항에 있어서,
상기 제1 슈퍼셀의 제1 소거 게이트; 및
상기 제1 소거 게이트에 전기적으로 커플링된 상기 제2 슈퍼셀의 제2 소거 게이트
를 포함하는, 메모리 디바이스.
18. 메모리 디바이스를 동작시키는 방법에 있어서,
상기 메모리 디바이스의 프로그램 동작에서, 상기 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제1 전압을 인가하기 위해 제1 스위치를 폐쇄(close)하는 단계; 및
상기 메모리 디바이스의 소거 동작에서, 상기 메모리 디바이스의 상기 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제2 전압을 인가하기 위해 제2 스위치를 폐쇄하는 단계
를 포함하는, 메모리 디바이스를 동작시키는 방법.
19. 제18항에 있어서,
상기 메모리 디바이스의 판독 동작에서, 상기 제1 스위치를 개방(open) 상태로 설정하고 상기 제2 스위치를 폐쇄 상태로 설정하는 단계
를 포함하는, 메모리 디바이스를 동작시키는 방법.
20. 제18항에 있어서, 상기 소거 동작은, 상기 제2 스위치를 통해 전류를 지정된 전압으로 방전하는 동작을 포함하는, 메모리 디바이스를 동작시키는 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    제1 소스 단자 및 제1 워드 라인 단자를 포함하는 제1 메모리 셀;
    제2 소스 단자 및 제2 워드 라인 단자를 포함하는 제2 메모리 셀;
    제3 소스 단자 및 제3 워드 라인 단자를 포함하는 제3 메모리 셀;
    제1 워드 라인 드라이버;
    상기 제1 워드 라인 드라이버 및 상기 제1 워드 라인 단자에 커플링된 제1 워드 라인;
    제2 워드 라인 드라이버;
    상기 제2 워드 라인 드라이버 및 상기 제2 워드 라인 단자에 커플링된 제2 워드 라인;
    제3 워드 라인 드라이버;
    상기 제3 워드 라인 드라이버 및 상기 제3 워드 라인 단자에 커플링된 제3 워드 라인;
    제1 소스 라인 드라이버; 및
    상기 제1 소스 단자, 상기 제2 소스 단자, 상기 제3 소스 단자, 및 상기 제1 소스 라인 드라이버에 커플링된 소스 라인
    을 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 소스 단자와 상기 제2 소스 단자는 동일한 소스 단자인, 메모리 디바이스.
  3. 제1항에 있어서,
    제4 소스 단자 및 제4 워드 라인 단자를 포함하는 제4 메모리 셀; 및
    제5 소스 단자 및 제5 워드 라인 단자를 포함하는 제5 메모리 셀
    을 포함하고,
    상기 제1 소스 단자는 상기 제4 소스 단자에 전기적으로 커플링되고,
    상기 제5 소스 단자는 상기 제4 소스 단자로부터 전기적으로 격리되고,
    상기 제5 워드 라인 단자는 상기 제4 워드 라인 단자에 전기적으로 커플링되는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 메모리 셀 및 제2 메모리 셀은 슈퍼셀(supercell)을 포함하는, 메모리 디바이스.
  5. 제1항에 있어서,
    전압 래치 및 버퍼 회로;
    상기 전압 래치 및 버퍼 회로, 상기 제1 메모리 셀, 및 상기 제2 메모리 셀에 커플링된 소거 게이트 드라이버; 및
    상기 전압 래치 및 버퍼 회로, 및 상기 제1 메모리 셀에 커플링된 제어 게이트 드라이버
    를 포함하는, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제1 메모리 셀은 제1 제어 게이트 단자 및 제1 소거 게이트를 포함하고,
    상기 제2 메모리 셀은 제2 제어 게이트 단자 및 제2 소거 게이트를 포함하는, 메모리 디바이스.
  7. 메모리 디바이스에 있어서,
    제1 슈퍼셀;
    제1 방향으로 상기 제1 슈퍼셀로부터 이격된 제2 슈퍼셀;
    상기 제1 방향과는 상이한 제2 방향으로 상기 제1 슈퍼셀로부터 이격된 제3 슈퍼셀; 및
    상기 제1 슈퍼셀, 상기 제2 슈퍼셀, 및 상기 제3 슈퍼셀에 커플링된 제1 소스 라인
    을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서,
    래치; 및
    상기 제1 소스 라인에 전기적으로 커플링된 제1 소스 라인 드라이버
    를 포함하고, 상기 제1 소스 라인 드라이버는,
    상기 제1 소스 라인 및 상기 래치에 전기적으로 커플링된 제1 스위치; 및
    상기 제1 소스 라인 및 전압 단자에 전기적으로 커플링된 제2 스위치
    를 포함하는, 메모리 디바이스.
  9. 제7항에 있어서,
    상기 제1 슈퍼셀의 제1 메모리 셀, 상기 제1 슈퍼셀의 제2 메모리 셀, 및 상기 제3 슈퍼셀에 전기적으로 커플링된 제1 비트 라인; 및
    상기 제2 슈퍼셀에 전기적으로 커플링된 제2 비트 라인
    을 포함하는, 메모리 디바이스.
  10. 메모리 디바이스를 동작시키는 방법에 있어서,
    상기 메모리 디바이스의 프로그램 동작에서, 상기 메모리 디바이스의 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제1 전압을 인가하기 위해 제1 스위치를 폐쇄(close)하는 단계; 및
    상기 메모리 디바이스의 소거 동작에서, 상기 메모리 디바이스의 상기 적어도 3개의 행의 메모리 셀의 소스 라인 콘택트에 제2 전압을 인가하기 위해 제2 스위치를 폐쇄하는 단계
    를 포함하는, 메모리 디바이스를 동작시키는 방법.
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