KR20160099455A - 메모리 동작용 시스템, 디바이스 및 방법 - Google Patents

메모리 동작용 시스템, 디바이스 및 방법 Download PDF

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Abstract

메모리 동작을 위한 시스템, 디바이스 및 방법이 제공된다. 일례의 시스템은: 메모리 디바이스의 복수의 메모리 블록에 의해 공유되고, 메모리 동작을 위해 하나 이상의 레귤레이션 신호를 제공하도록 구성되는 래치 회로; 상기 복수의 메모리 블록에 의해 공유되고, 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 메모리 동작을 위해 상기 복수의 메모리 블록에 소스 라인 전압을 제공하도록 구성되는 소스 라인 회로; 및 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 복수의 메모리 블록에 복수의 구동 신호를 제공하도록 구성되는 복수의 드라이버 회로를 포함한다.

Description

메모리 동작용 시스템, 디바이스 및 방법{SYSTEMS, DEVICES AND METHODS FOR MEMORY OPERATIONS}
본 개시내용에 기재된 기술은 일반적으로 전자 디바이스에 관한 것으로, 더욱 구체적으로는 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스는 다양한 어플리케이션에 널리 사용되어 왔다. 반도체 메모리 디바이스의 지속적인 발전으로 인해 메모리 용량이 증가되고 칩 사이즈가 감소되고 있다. 메모리 디바이스(예를 들면, 플래시 메모리)는 블록들(예를 들면, 페이지들) 내에 배열되는 막대한 수의 메모리 셀을 갖는 메모리 어레이를 포함할 수 있다. 메모리 셀은 종종 하나 이상의 트랜지스터로 제조된다.
일 실시예에 따르면, 시스템은: 메모리 디바이스의 복수의 메모리 블록에 의해 공유되고, 메모리 동작을 위해 하나 이상의 레귤레이션(regulation) 신호를 제공하도록 구성되는 래치 회로; 상기 복수의 메모리 블록에 의해 공유되고, 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 메모리 동작을 위해 상기 복수의 메모리 블록에 소스 라인 전압을 제공하도록 구성되는 소스 라인 회로; 및 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 복수의 메모리 블록에 복수의 구동 신호를 제공하도록 구성되는 복수의 드라이버 회로를 포함한다.
다른 실시예에 따르면, 메모리 디바이스는: 복수의 메모리 블록; 상기 복수의 메모리 블록에 의해 공유되는 공통 소스 라인; 및 상기 복수의 메모리 블록에 의해 공유되는 섹터 드라이버 회로를 포함하며, 상기 섹터 드라이버 회로는 상기 공통 소스 라인에 소스 라인 전압을 제공하고 메모리 동작을 위해 상기 복수의 메모리 블록에 복수의 구동 신호를 제공하도록 구성된다.
또 다른 실시예에 따르면, 메모리 동작을 수행하기 위한 방법이 제공된다. 메모리 디바이스의 복수의 메모리 블록을 수반하는 메모리 동작을 위한 하나 이상의 레귤레이션 신호를 제공한다. 공통 소스 라인 전압이 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 메모리 동작을 위해 복수의 메모리 블록에 제공된다. 복수의 구동 신호가 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 복수의 메모리 블록에 제공된다.
본 개시내용의 양태들은 첨부하는 도면과 함께 볼 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 주의할 점은, 산업 분야에서의 표준 관행에 따라서, 다양한 특징들이 크기 변경하도록 도시되지는 않는다는 것이다. 실제로, 다양한 특징들의 치수는 논의를 명확하게 하기 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따르는 메모리 유닛의 일례의 도면을 도시한다.
도 2는 일부 실시예에 따르는 메모리 어레이 아키텍처의 일례의 도면을 도시한다.
도 3은 일부 실시예에 따르는 복수의 메모리 블록에 의해 공유되는 섹터 드라이버 회로의 일례의 도면을 도시한다.
도 4 내지 도 6은 일부 실시예에 따르는 도 8에 도시된 섹터 드라이버 회로를 사용하는 상이한 메모리 동작들을 나타내는 예의 도면들을 도시한다.
도 7은 일부 실시예에 따르는 메모리 동작을 수행하기 위한 일례의 플로우차트를 도시한다.
아래의 개시내용은 본 발명의 상이한 특징들을 실현하기 위해 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략하게 하기 위해 구성요소 및 배열의 특정 예들이 기재되어 있다. 이들은 물론 단순히 예일 뿐, 제한하고자 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 특징 위에 또는 상에 제1 특징을 형성하는 것은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록 제1 및 제2 특징 사이에 추가의 특징이 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시내용은 여러 가지 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명확성을 목적으로 하는 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 좌우하는 것은 아니다.
더욱이, "상의(on)", "내의(in)" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 도면에 예시되어 있는 바와 같이 하나의 요소나 특징의 다른 요소(들)나 특징(들)에 대한 관계를 설명하기 위한 설명을 용이하게 하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 배향에 추가하여 사용시 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향에 있을 수 있고) 본 명세서에 사용되는 공간적으로 상대적인 서술자가 유사하게 그에 따라 해석될 수 있다.
통상적인 메모리 아키텍처는 종종 각각의 메모리 블록에 대해 하나 이상의 드라이버 회로를 필요로 한다. 예를 들면, 고전압 드라이버 및 소스 라인 드라이버가 소거 및 프로그램과 같은 메모리 동작을 수행하기 위해 메모리 아키텍처 내의 각각의 메모리 블록에 제공된다. 이들 드라이버 회로는 메모리 디바이스의 전체 사이즈의 어느 정도의 백분율에 기여한다. 특정 환경 하에서는, 메모리 아키텍처 내의 드라이버 회로의 면적 부담(area overhead)이 중요해질 수 있다. 일례로서, 스마트 카드 어플리케이션에 있어서, 작은 블록 사이즈가 일반적으로 빈번한 데이터 업데이트를 위해 필요하다. 메모리 아키텍처 및/또는 드라이버 회로 아키텍처는 드라이버 회로의 면적 부담을 줄이기 위해 개선될 수 있다.
도 1은 일부 실시예에 따르는 메모리 유닛의 일례의 도면을 도시한다. 도 1에 도시된 바와 같이, 메모리 유닛(100)(예를 들면, 비휘발성 메모리 디바이스의 일부로서)은 공통 소스(CS)(106) 및 소거 게이트(EG)(108)를 공유하는 메모리 셀(102 및 104)을 포함한다. 메모리 셀(102)은 플로팅 게이트(FG)(110), 제어 게이트(CG)(112), 워드 라인(WL)(114), 및 비트 라인(BL)(116)을 포함한다. 예를 들면, BL(116)은 다른 메모리 유닛과 공유될 수 있다. 또한, 메모리 셀(104)은 FG(118), CG(120), WL(122) 및 BL(124)을 포함한다. 예를 들면, BL(124)은 다른 메모리 유닛과 공유될 수 있다.
메모리 셀(102 및 104)은 프로그램, 판독, 기록 및 소거를 포함하는 여러 가지 메모리 동작을 할 수 있다. 플로팅 게이트(110 및 118)는 전하를 유지할 수 있고, 메모리 셀(102 및 104) 내의 데이터가 각각 플로팅 게이트(110 및 118) 상에 전하의 존재나 부재에 의해 결정된다. 예를 들면, 메모리 셀(102)은 FG(110) 상에 전자를 주입함으로써 충전될 수 있고, 전하는 소거 동작 동안 (예를 들면, FG(110)와 접촉하는 얇은 산화물을 거쳐서) 전자를 터널링(tunneling)함으로써 FG(110)로부터 제거될 수 있다. 제어 게이트(112 및 120)는 서로 분리되며, 그에 따라서 상이한 전압으로 바이어싱될(biased) 수 있다.
예를 들면, 메모리 유닛(100) 내에서, 특정 메모리 동작 예를 들면, 판독, 프로그램, 및 소거를 위해 메모리 셀(102)이 선택되고 메모리 셀(104)이 선택되지 않는다. 표 1은 메모리 동작을 위한 메모리 셀(104)의 상이한 구성요소 및 메모리 셀(102)의 상이한 구성요소에 인가되는 전압을 나타낸다. 예를 들면, "HV1"은 11 볼트에 상당하고, "MV"는 4.3 볼트에 상당하며, "HV2"는 13 볼트에 상당하고, "VPWL"은 0.9 볼트에 상당하며, "VRBL"은 0.6 볼트에 상당하고, "VPBL"은 0.2 볼트에 상당하며, "VIB"는 1.3 볼트에 상당한다.
[표 1]
Figure pat00001
예를 들면, 표 1에 나타내는 바와 같이, 프로그램 동작 동안, 0.2 볼트의 전압이 비트 라인(116)에 인가되고, 4.3 볼트의 다른 전압이 공통 소트(106)에 인가된다. 0.9 볼트의 전압이 기판(126) 내의 채널을 턴 온시키기 위해 워드 라인(114)에 인가된다. 전류가 공통 소스(106)와 비트 라인(116) 사이에 흐른다. 11 볼트의 전압이 제어 게이트(112)에 인가되며, 그에 따라서 높은 전계의 영향 하에 전자가 플로팅 게이트(110) 상에서 프로그래밍된다. 유사하게, 판독 동작 및 소거 동작이 메모리 셀(102)의 구성요소 상으로의 상이한 전압의 인가를 통해 수행될 수 있다.
도 2는 일부 실시예에 따르는 메모리 어레이 아키텍처의 일례의 도면을 도시한다. 도 2에 도시된 바와 같이, 자신이 드라이버 회로를 갖는 각각의 메모리 블록 대신에, 섹터 드라이버 회로(예를 들면, 회로(702))가 복수의 메모리 블록(예를 들면, 페이지 0, …, 페이지 m-1)에 의해 공유된다. 또한, 공통 소스 라인(예를 들면, SL0)이 복수의 메모리 블록에 의해 공유된다. 예를 들면, 각각의 메모리 블록은 메모리 동작을 위해 블록 내에서 하나 이상의 메모리 셀을 선택하기 위해 다수의 비트 라인(도시 생략)과 교차하는 2개의 워드 라인(예를 들면, WL0, WL1)을 포함한다. 일례로서, 각각의 메모리 블록은 하나 이상의 메모리 유닛(예를 들면, 메모리 유닛(100))을 포함한다.
도 3은 일부 실시예에 따르는 복수의 메모리 블록에 의해 공유되는 섹터 드라이버 회로의 일례의 도면을 도시한다. 도 3에 도시된 바와 같이, 섹터 드라이버 회로(800)(예를 들면, 도 2에 도시된 바와 같은 드라이버 회로(702))는 복수의 메모리 블록에 의해 공유되는 소스 라인(SL) 드라이버(808) 및 래치 회로(806)를 포함한다. 또한, 섹터 드라이버 회로(800)는 복수의 메모리 블록용의 복수의 EG 드라이버(예를 들면, EG<0>, EG<1>, …, EG<15>) 및 복수의 CG 드라이버(예를 들면, CG<0>, CG<1>, …, CG<15>)를 포함하며, 여기에서 각각의 메모리 블록은 EG 드라이버 및 CG 드라이버에 대응한다. 섹터 드라이버 회로(800)는 제어 신호 회로(810)로부터 하나 이상의 제어 신호를 수신하고, 메모리 동작을 위해 복수의 메모리 블록에 하나 이상의 구동 신호를 제공한다.
예를 들면, 섹터 드라이버 회로(800)는 16개의 메모리 블록(예를 들면, 페이지 0, …, 페이지 15)에 의해 공유된다. 일부 환경에서는, 메모리 동작을 위해 메모리 블록(예를 들면, 페이지 0)이 선택되고, 다른 메모리 블록(예를 들면, 페이지 1, …, 페이지 15)은 선택되지 않는다. EG 드라이버(802)(예를 들면, EG<0>)는 선택된 메모리 블록(예를 들면, 페이지 0) 내의 메모리 셀의 터미널 EG에 구동 신호(812)를 제공하고, CG 드라이버(804)는 메모리 셀의 터미널 CG(예를 들면, CG<0>)에 구동 신호(814)를 제공하며, SL 드라이버(808)는 모든 메모리 셀에 의해 공유되는 공통 소스 라인(SL)에 소스 라인 전압(816)을 제공한다. 2개의 인버터(854 및 856)를 포함하는 래치 회로(806)는 EG 드라이버(802)와 CG 드라이버(804)의 양자에 전압(818)을 제공하고, SL 드라이버(808)에 전압(820)을 제공한다. 일부 실시예에서는, 전원 전압 발생기(도시 생략)가 섹터 드라이버 회로(800)에 전원 전압(822, 824, 826, 828, 862 및 864)을 제공하기 위해 구성된다.
표 1은 선택된 메모리 블록(예를 들면, 페이지 0) 내의 하나 이상의 메모리 셀의 터미널에 드라이버 회로(800)에 의해 제공되는 구동 신호를 나타내고, 표 2는 특정 메모리 동작을 위해 제어 신호 회로(810)에 의해 제공되는 제어 신호를 나타내며, 표 3은 메모리 동작을 위해 드라이버 회로(800)에 제공되는 전원 전압을 나타낸다. 예를 들면, "HV1"은 11 볼트에 상당하고, "MV"는 4.3 볼트에 상당하며, "HV2"는 13 볼트에 상당한다.
[표 1]
Figure pat00002
[표 2]
Figure pat00003
[표 3]
Figure pat00004
표 1 내지 표 3에 나타내는 바와 같이, 판독 동작을 위해, 특정 전원 전압 및 제어 신호가 드라이버 회로(800)에 제공된다. 구체적으로는, 선택된 메모리 블록 및 다른 메모리 블록이 동일한 전원 전압 및 동일한 제어 신호를 수신한다. 도 4에 도시된 바와 같이, 인가된 전원 전압 및 제어 신호에 응답하여, 트랜지스터(84, 836, 838 및 844)가 턴 오프되고, 트랜지스터(832, 840, 842 및 846)가 턴 온된다. 선택된 메모리 블록(예를 들면, 페이지 0)에 있어서, EG 드라이버(802) 내의 트랜지스터(848) 및 CG 드라이버(804) 내의 트랜지스터(854)가 턴 오프되고, EG 드라이버(802) 내의 트랜지스터(850) 및 CG 드라이버(804) 내의 트랜지스터(852)가 턴 온된다. 전압(818 및 820)은 저전압(예를 들면, 0 볼트)와 같아진다. 구동 신호(812 및 814)가 전원 전압 "VDD"로 세트되고, 소스 라인 전압(816)이 저전압(예를 들면, 0 볼트)으로 세트된다. 또한, 표 1 내지 표 3에 나타내는 바와 같이, 다른 메모리 블록들(예를 들면, 페이지 1 내지 페이지 15)은 각각 각각의 EG 드라이버 및 각각의 CG 드라이버로부터 전원 전압 "VDD"와 같은 구동 신호를 수신하고, 각각 SL 드라이버(808)로부터 저전압(예를 들면, 0 볼트)과 같은 소스 라인 전압(816)을 수신한다.
표 1 내지 표 3에 나타내는 바와 같이, 일부 전원 전압 및 제어 신호가 드라이버 회로(800)에 제공된다. 구체적으로는, 선택된 메모리 블록 및 다른 메모리 블록이 동일한 전원 전압 및 상이한 제어 신호를 수신한다. 도 5에 도시된 바와 같이, 인가된 전원 전압 및 제어 신호에 응답하여, 트랜지스터(832, 834, 840, 842 및 846)가 턴 오프되고, 트랜지스터(836, 838, 및 844)가 턴 온된다. 선택된 메모리 블록(예를 들면, 페이지 0)에 있어서, EG 드라이버(802) 내의 트랜지스터(848) 및 CG 드라이버(804) 내의 트랜지스터(854)는 턴 오프되고, GE 드라이버(802) 내의 트랜지스터(850) 및 CG 드라이버(804) 내의 트랜지스터(852)는 턴 온된다. 전압(818)은 저전압(예를 들면, 0 볼트)과 같아지고, 전압(820)은 전압 "HV1"과 같아진다. 구동 신호(812) 및 소스 라인 전압(816)은 전압 "MV"로 세트되고 구동 신호(814)는 전압 "HV1"로 세트된다. 또한, 표 1 내지 표 3에 나타내는 바와 같이, 다른 메모리 블록들(예를 들면, 페이지 1 내지 페이지 15)은 각각 각각의 EG 드라이버 및 각각의 CG 드라이버로부터 저전압(예를 들면, 0 볼트)과 같은 구동 신호를 수신하고, 각각 SL 드라이버(808)로부터 전압 "MV"와 같은 소스 라인 전압(816)을 수신한다.
표 1 내지 표 3에 나타내는 바와 같이, 특정 전원 전압 및 제어 신호가 드라이버 회로(800)에 제공된다. 구체적으로는, 선택된 메모리 블록 및 다른 메모리 블록들이 동일한 전원 전압을, 동일한 특정 제어 신호 및 상이한 다른 제어 신호를 수신한다. 도 6에 도시된 바와 같이, 인가된 전원 전압 및 제어 신호에 응답하여, 트랜지스터(836, 840, 842 및 844)가 턴 오프되고, 트랜지스터(832, 834, 838, 및 846)가 턴 온된다. 선택된 메모리 블록(예를 들면, 페이지 0)에 있어서, EG 드라이버(802) 내의 트랜지스터(848) 및 CG 드라이버(804) 내의 트랜지스터(852)는 턴 오프되고, GE 드라이버(802) 내의 트랜지스터(850) 및 CG 드라이버(804) 내의 트랜지스터(854)는 턴 온된다. 전압(818)은 저전압(예를 들면, 0 볼트)과 같아지고, 전압(820)은 전압 "HV2"와 같아진다. 구동 신호(814) 및 소스 라인 전압(816)은 저전압(예를 들면, 0 볼트)으로 세트되고 구동 신호(812)는 전압 "HV2"로 세트된다. 또한, 표 1 내지 표 3에 나타내는 바와 같이, 다른 메모리 블록들(예를 들면, 페이지 1 내지 페이지 15)은 각각 각각의 EG 드라이버 및 각각의 CG 드라이버로부터 저전압(예를 들면, 0 볼트)과 같은 구동 신호를 수신하고, 각각 SL 드라이버(808)로부터 저전압(예를 들면, 0 볼트)과 같은 소스 라인 전압(816)을 수신한다.
도 7은 일부 실시예에 따르는 메모리 동작을 수행하기 위한 일례의 플로우차트를 도시한다. 1002에서, 메모리 디바이스의 복수의 메모리 블록을 수반하는 메모리 동작을 위한 하나 이상의 레귤레이션 신호를 제공한다. 예를 들면, 메모리 디바이스의 복수의 메모리 블록에 의해 공유되는 래치 회로는 하나 이상의 레귤레이션 신호를 제공하도록 구성된다. 1004에서, 공통 소스 라인 전압이 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 메모리 동작을 위해 복수의 메모리 블록에 제공된다. 예를 들면, 복수의 메모리 블록에 의해 공유되는 소스 라인 회로는 공통 소스 라인 전압을 제공하도록 구성된다. 1006에서, 복수의 구동 신호가 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 복수의 메모리 블록에 제공된다. 일례로서, 복수의 드라이버 회로는 복수의 구동 신호를 제공하도록 구성된다.
일 실시예에 따르면, 시스템은: 메모리 디바이스의 복수의 메모리 블록에 의해 공유되고, 메모리 동작을 위해 하나 이상의 레귤레이션 신호를 제공하도록 구성되는 래치 회로; 상기 복수의 메모리 블록에 의해 공유되고, 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 메모리 동작을 위해 상기 복수의 메모리 블록에 소스 라인 전압을 제공하도록 구성되는 소스 라인 회로; 및 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호를 기초로 하여 상기 복수의 메모리 블록에 복수의 구동 신호를 제공하도록 구성되는 복수의 드라이버 회로를 포함한다.
다른 실시예에 따르면, 메모리 디바이스는: 복수의 메모리 블록; 상기 복수의 메모리 블록에 의해 공유되는 공통 소스 라인; 및 상기 복수의 메모리 블록에 의해 공유되는 섹터 드라이버 회로를 포함하며, 상기 섹터 드라이버 회로는 상기 공통 소스 라인에 소스 라인 전압을 제공하고 메모리 동작을 위해 상기 복수의 메모리 블록에 복수의 구동 신호를 제공하도록 구성된다.
또 다른 실시예에 따르면, 메모리 동작을 수행하기 위한 방법이 제공된다. 메모리 디바이스의 복수의 메모리 블록을 수반하는 메모리 동작을 위한 하나 이상의 레귤레이션 신호를 제공한다. 공통 소스 라인 전압이 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 메모리 동작을 위해 복수의 메모리 블록에 제공된다. 복수의 구동 신호가 적어도 부분적으로 하나 이상의 레귤레이션 신호를 기초로 하여 복수의 메모리 블록에 제공된다.
이상의 설명은 당업자가 본 개시내용을 더욱 잘 이해할 수 있게 하기 위해 여러 가지 실시예의 특징의 개요를 설명한다. 당업자는 그들이 본 명세서에 도입된 실시예들의 동일한 목적을 수행하기 위해 및/또는 동일한 이점을 얻기 위해 다른 프로세스 및 구조를 설계하거나 변형하기 위한 기반으로서 본 개시내용을 쉽게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한, 그러한 등가의 구성이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시내용의 사상 및 범위를 벗어남 없이 본 명세서에서 여러 가지 변경, 치환, 및 수정을 행할 수 있다는 것을 인지할 것이다.

Claims (10)

  1. 메모리 동작용 시스템에 있어서,
    메모리 디바이스의 복수의 메모리 블록들에 의해 공유되고, 메모리 동작을 위해 하나 이상의 레귤레이션 신호들을 제공하도록 구성되는 래치 회로;
    상기 복수의 메모리 블록들에 의해 공유되고, 적어도 부분적으로 상기 하나 이상의 레귤레이션 신호들을 기초로 하여 상기 메모리 동작을 위해 상기 복수의 메모리 블록들에 소스 라인 전압을 제공하도록 구성되는 소스 라인 회로; 및
    적어도 부분적으로 상기 하나 이상의 레귤레이션 신호들을 기초로 하여 상기 복수의 메모리 블록들에 복수의 구동 신호들을 제공하도록 구성되는 복수의 드라이버 회로들
    을 포함하는, 메모리 동작용 시스템.
  2. 제1항에 있어서,
    상기 래치 회로에 하나 이상의 제어 신호들을 제공하도록 구성되는 제어 신호 발생기를 더 포함하며,
    상기 래치 회로는 적어도 부분적으로 상기 하나 이상의 제어 신호들을 기초로 하여 상기 하나 이상의 레귤레이션 신호들을 제공하도록 구성되는 것인, 메모리 동작용 시스템.
  3. 제1항에 있어서,
    적어도 부분적으로 상기 메모리 동작을 기초로 하여 상기 복수의 드라이버 회로들에 복수의 제어 신호들을 제공하도록 구성되는 제어 신호 발생기를 더 포함하는, 메모리 동작용 시스템.
  4. 제1항에 있어서, 상기 복수의 드라이버 회로들은 각각 상기 복수의 메모리 블록들에 대응하는 것인, 메모리 동작용 시스템.
  5. 제1항에 있어서,
    메모리 블록이 하나 이상의 메모리 셀들을 포함하고,
    메모리 셀은 전하를 저장하기 위한 플로팅 게이트, 상기 플로팅 게이트를 제어하기 위한 제어 게이트, 및 상기 전하를 제거하기 위한 소거 게이트를 포함하는 것인, 메모리 동작용 시스템.
  6. 제1항에 있어서, 상기 래치 회로는 또한, 상기 복수의 드라이버 회로들에 제1 레귤레이션 신호를 제공하고 상기 소스 라인 회로에 제2 레귤레이션 신호를 제공하도록 구성되는 것인, 메모리 동작용 시스템.
  7. 제1항에 있어서, 상기 래치 회로는,
    제1 입력 터미널 및 제2 출력 터미널을 포함하는 제1 인버터; 및
    제2 입력 터미널 및 제2 출력 터미널을 포함하는 제2 인버터
    를 포함하며,
    상기 제2 입력 터미널은 상기 제1 출력 터미널에 연결되고, 상기 제2 출력 터미널은 상기 제1 입력 터미널에 연결되는 것인, 메모리 동작용 시스템.
  8. 제1항에 있어서,
    상기 소스 라인 회로는 복수의 제1 n-형 트랜지스터들을 포함하고,
    드라이버 회로는 하나 이상의 p-형 트랜지스터들 및 하나 이상의 제2 n-형 트랜지스터들을 포함하는 것인, 메모리 동작용 시스템.
  9. 메모리 디바이스에 있어서,
    복수의 메모리 블록들;
    상기 복수의 메모리 블록들에 의해 공유되는 공통 소스 라인; 및
    상기 복수의 메모리 블록들에 의해 공유되는 섹터 드라이버 회로
    를 포함하며,
    상기 섹터 드라이버 회로는 상기 공통 소스 라인에 소스 라인 전압을 제공하고 메모리 동작을 위해 상기 복수의 메모리 블록들에 복수의 구동 신호들을 제공하도록 구성되는 것인, 메모리 디바이스.
  10. 방법에 있어서,
    메모리 디바이스의 복수의 메모리 블록들을 수반하는 메모리 동작을 위한 하나 이상의 레귤레이션 신호들을 제공하는 단계;
    적어도 부분적으로 상기 하나 이상의 레귤레이션 신호들을 기초로 하여 상기 메모리 동작을 위해 상기 복수의 메모리 블록들에 공통 소스 라인 전압을 제공하는 단계; 및
    적어도 부분적으로 상기 하나 이상의 레귤레이션 신호들을 기초로 하여 상기 복수의 메모리 블록들에 복수의 구동 신호들을 제공하는 단계
    를 포함하는, 방법.
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