DE102020116322A1

DE102020116322A1 - Speichervorrichtung und betriebsverfahren

Info

Publication number: DE102020116322A1
Application number: DE102020116322.3A
Authority: DE
Inventors: Yu-Der Chih; Cheng-Hsiung Kuo; Chung-chieh Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-05-27
Filing date: 2020-06-22
Publication date: 2021-12-02
Also published as: US20230343396A1; CN113362876B; CN113362876A; US11742024B2; US20210375363A1; TWI755829B; KR20210147824A; KR102373736B1; TW202145226A

Abstract

Eine Speichervorrichtung weist eine Spalte von mindestens drei Speicherzellen und eine Source-Leitung, gekoppelt an den Source-Anschluss jeder Speicherzelle, auf. Ein Source-Leitungstreiber ist an die Source-Leitung, einen Spannungsanschluss und eine Programmierungsspannungsquelle gekoppelt und ist zwischen einem Programmierbetrieb, einem Löschbetrieb und einem Lesebetrieb umschaltbar.

Description

ALLGEMEINER STAND DER TECHNIK
Speichervorrichtungen sind in flüchtige Speichervorrichtungen und nicht flüchtige Speichervorrichtungen klassifiziert. Flüchtige Speichervorrichtungen sind typischerweise konfiguriert, Daten durch Ladungs- oder Entladungskondensatoren in Speicherzellen zu speichern. Nicht flüchtige Speichervorrichtungen halten gespeicherte Daten, selbst wenn sie von einer Leistungsquelle getrennt sind. Floating Gate-Speicher ist eine Art von nicht flüchtigem Speicher, der Spannungen zum Programmieren und Löschen von Daten in einer Speicherzelle verwendet.
Figurenliste
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

1 ist eine schematische Darstellung einer Speichervorrichtung gemäß manchen Ausführungsformen.
2 ist eine schematische Darstellung von Speichervorrichtungstreiberschaltungen gemäß manchen Ausführungsformen.
3 ist eine schematische Darstellung eines Zwischenspeichers einer Speichervorrichtung gemäß manchen Ausführungsformen.
4A ist eine schematische Darstellung einer Speichervorrichtung gemäß manchen Ausführungsformen.
4B veranschaulicht eine Querschnittsansicht einer Speichervorrichtung gemäß manchen Ausführungsformen.
5 ist eine schematische Darstellung einer Speichervorrichtung gemäß manchen Ausführungsformen.
6 veranschaulicht ein Verfahren zum Betreiben einer Speichervorrichtung gemäß manchen Ausführungsformen.
7 veranschaulicht eine Speichervorrichtung und eine Speichervorrichtungssteuerschaltung gemäß manchen Ausführungsformen.
8 ist eine schematische Darstellung einer Speichervorrichtungssteuerschaltung gemäß manchen Ausführungsformen.
9 veranschaulicht ein Speichervorrichtungssteuersystem und Signalpegel zum Durchführen von Speichervorrichtungsbetrieben gemäß manchen Ausführungsformen.
10 ist eine schematische Darstellung einer Speichervorrichtung gemäß manchen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
Gruppen von Speicherzellen eines Speicherarrays sind als entsprechende Seiten von Speicherzellen angeordnet. Zum Beispiel kann ein Speicherarray von 100.000 Speicherzellen in 10 Seiten organisiert sein. Jede Seite umfasst mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind. Die Speichervorrichtung umfasst auch mehrerer Source-Leitungstreiber. Jeder Source-Leitungstreiber ist an einen Teilsatz der Speicherzellen innerhalb einer Seite gekoppelt. Zum Beispiel kann ein erster Source-Leitungstreiber an die Speicherzellen einer ersten Spalte und einer zweiten Spalte gekoppelt sein, ein zweiter Source-Leitungstreiber kann an die Speicherzellen einer dritten Spalte und einer vierten Spalte gekoppelt sein usw. Wenn ein Lesebetrieb einer Speicherzelle erfolgt, wird Strom von einer ausgewählten Speicherzelle durch die Source-Leitung und den Source-Leitungstreiber entladen, der mit der Speicherzelle verbunden ist. Da jeder Source-Leitungstreiber an einen Teilsatz von Speicherzellen gekoppelt ist, empfängt der Source-Leitungstreiber den Strom nur von ausgewählten Speicherzellen, mit welchen der Source-Leitungstreiber verbunden ist. Daher kann die Größe des Source-Leitungstreibers abhängig von der Anzahl von Speicherzellen, die an den Source-Leitungstreiber gekoppelt sind, die gleichzeitig lesen können, und dem Strom, der von jeder der Speicherzellen fließt, kontrolliert werden.
Als ein nicht einschränkendes Beispiel wird angenommen, dass 1000 Bits gleichzeitig aus 1000 Speicherzellen in einer einzigen Seite gelesen werden. Wenn der Strom, der von jeder Speicherzelle während des Lesebetriebs fließt, 40 µA ist und die Source-Leitungen für alle Speicherzellen in der Seite mit einem selben Source-Leitungstreiber verbunden sind, muss die Größe des Source-Leitungstreibers so bemessen sein, dass sie einen Strom von 40 mA (40 µA * 1000 Speicherzellen) ohne anhaltenden Schaden aufnehmen kann. Wenn ein Teilsatz dieser 1000 Speicherzellen mit einem ersten Source-Leitungstreiber verbunden ist und ein anderes Subjekt der 1000 Speicherzellen mit einem zweiten Source-Leitungstreiber verbunden ist, wie hier beschrieben, ist der Gesamtstrom, der durch jeden Source-Leitungstreiber fließt, geringer. Daher kann eine Größe des Source-Leitungstreibers so verringert werden, dass sie ausreichend ist, den hindurchfließenden Strom zu unterstützen, wobei die Größe von der Anzahl von Speicherzellen, die an den Source-Leitungstreiber gekoppelt sind, die gleichzeitig gelesen werden können, und dem Strom, der von jeder der Speicherzellen fließt, abhängig ist.
1 ist eine schematische Darstellung einer Speichervorrichtung 100 gemäß manchen Ausführungsformen. Die Speichervorrichtung 100 weist ein Speicherarray 101, einen ersten Source-Leitungstreiber 132, einen zweiten Source-Leitungstreiber 134 und einen Zwischenspeicher 136 auf. Das Speicherarray 101 weist Speicherzellen 106 auf, die zur Bildung von Speicherarray Reihen 102a-102c und Speicherarray Spalten 104a-104d angeordnet sind. Das Speicherarray 101 umfasst auch Bit-Leitungen (BL[o]-BL[3]) 140 und Wort-Leitungen (WL[o]-WL[2]) 120. In 1 ist jeder Speicherzellenort einer Speicherzelle 106 durch die Bezeichnung „[Reihe, Spalte]“ im Speicherarray 101 angegeben. Gemäß manchen Ausführungsformen weist Speicherarray 101 m × n Speicherzellen auf, wo „m“ die Anzahl von Reihen von Speicherzellen ist und „n“ die Anzahl von Spalten von Speicherzellen ist. M und n sind jeweils größer null.
Jede der Speicherzellen 106 weist einen Transistor 108 auf, der einen Wortleitungsanschluss 110, einen ersten Source/Drain-Anschluss 112 und einen zweiten Source/Drain-Anschluss 114 aufweist. Gemäß manchen Ausführungsformen weist der Transistor 108 auch ein Steuer-Gate 116 und ein Floating-Gate 118 auf. Gemäß manchen Ausführungsformen ist die Speicherzelle 106 eine Floating-Gate-Speicherzelle oder andere geeignete Speicherzellenkonfiguration.
Eine Wortleitung 120 ist an den Wortleitungsanschluss 110 jeder Speicherzelle 106 innerhalb einer oder mehrerer Speicherarrayreihen 102a-102c gekoppelt. In 1 ist eine Wortleitung 120 durch die Bezeichnung „WL[r]“ angegeben, wo „r“ die Reihenanzahl der Wortleitung 120 identifiziert. Gemäß manchen Ausführungsformen ist in jeder Reihe der Speicherarrayreihen 102a-102e ein Wortleitungstreiber 122 an die Wortleitung 120 gekoppelt. Zum Beispiel ist ein erster Wortleitungstreiber 122 an eine erste Wortleitung 120 gekoppelt, die an Wortleitungsanschlüsse 110 von Speicherzellen 106 mit einer ersten Speicherarrayreihe 102a gekoppelt ist, ein zweiter Wortleitungstreiber 122 ist an eine zweite Wortleitung 120 gekoppelt, die an Wortleitungsanschlüsse 110 von Speicherzellen 106 mit einer zweiten Speicherarrayreihe 102b gekoppelt ist, usw.
Gemäß manchen Ausführungsformen weist Speicherarray 101 eine erste Source-Leitung 124 auf, die an den ersten Source/Drain-Anschluss 112 mindestens einer Speicherzelle 106 in jeder von zwei angrenzenden Spalten von Speicherarray Spalten 104a-104b gekoppelt ist. Der erste Source/Drain-Anschluss 112 kann ein Source-Anschluss oder ein Drain-Anschluss sein. In der beispielhaften Ausführungsform ist die erste Source-Leitung 124 an den ersten Source/Drain-Anschluss 112 jeder Speicherzelle 106 in einer ersten Speicherarrayspalte 104a und einer zweiten Speicherarrayspalte 104b gekoppelt und die erste Source-Leitung 124 ist mit „SL[o/i]‟ bezeichnet um anzugeben, dass die erste Source-Leitung 124 an den ersten Source/Drain-Anschluss 112 jeder Speicherzelle 106 in der ersten („o“) Speicherarrayspalte 104a und in der zweiten („1“) Speicherarrayspalte 104b gekoppelt ist. Gemäß manchen Ausführungsformen ist die erste Source-Leitung 124 an den ersten Source-Leitungstreiber 132 gekoppelt. Gemäß manchen Ausführungsformen ist der erste Source-Leitungstreiber 132 durch einen Leiter 138 an den Zwischenspeicher 136 gekoppelt.
Gemäß manchen Ausführungsformen weist Speicherarray 101 eine zweite Source-Leitung 126 auf, die an den ersten Source/Drain-Anschluss 112 mindestens einer Speicherzelle 106 in jeder von zwei angrenzenden Spalten von Speicherarrayspalten 104c-104d gekoppelt ist. Der erste Source/Drain-Anschluss 112 kann ein Source-Anschluss oder ein Drain-Anschluss sein. In der beispielhaften Ausführungsform ist die zweite Source-Leitung 126 an den ersten Source/Drain-Anschluss 112 jeder Speicherzelle 106 in einer dritten Speicherarrayspalte 104c und einer vierten Speicherarrayspalte 104d gekoppelt und die zweite Source-Leitung 126 ist mit „SL[2/3]“ bezeichnet um anzugeben, dass die zweite Source-Leitung 126 an den ersten Source/Drain-Anschluss 112 jeder Speicherzelle 106 in der dritten („2“) Speicherarrayspalte 104c und in der vierten („3“) Speicherarrayspalte 104d gekoppelt ist. Gemäß manchen Ausführungsformen ist die zweite Source-Leitung 126 an den zweiten Source-Leitungstreiber 134 gekoppelt. Gemäß manchen Ausführungsformen ist der zweite Source-Leitungstreiber 134 durch den Leiter 138 an den Zwischenspeicher 136 gekoppelt.
Gemäß manchen Ausführungsformen weist Speicherarray 101 eine oder mehrere dritte Source-Leitungen 128 in jeder Speicherarrayreihe 102a-102c auf. Eine dritte Source-Leitung 128 ist an den ersten Source/Drain-Anschluss 112 jeder Speicherzelle 106 in einer Speicherarrayreihe 102a-102c gekoppelt. Die dritte Source-Leitung 128 ist an den ersten Source/Drain-Anschluss 112 einer Speicherzelle 106 in einer Speicherarrayreihe 102a-102c und an einen anderen ersten Source/Drain-Anschluss 112 einer anderen Speicherzelle 106 in derselben Speicherarrayreihe 102a-102c gekoppelt. Gemäß manchen Ausführungsformen ist eine dritte Source-Leitung 128 an den ersten Source/Drain-Anschluss 112 von nur zwei Speicherzellen 106 in einer Speicherarrayreihe 102a-102c gekoppelt. Gemäß manchen Ausführungsformen ist eine dritte Source-Leitung 128 an den ersten Source/Drain-Anschluss 112 von mehr als zwei Speicherzellen 106 in einer Speicherarrayreihe 102a-102c gekoppelt. Gemäß manchen Ausführungsformen weist Speicherarray 101 mehr als eine dritte Source-Leitung 128 in einer Speicherarrayreihe 102a-102c auf. Gemäß manchen Ausführungsformen ist der erste Source/Drain-Anschluss 112 einer Speicherzelle 106 in einer Speicherarrayreihe 102a-102c elektrisch von dem ersten Source/Drain-Anschluss 112 einer angrenzenden Speicherzelle 106 in derselben Speicherarrayreihe 102a-102c elektrisch isoliert, sodass ein offenes Schaltungsgebiet 130 zwischen den angrenzenden Speicherzellen vorliegt.
Die erste Source-Leitung 124 ist an zwei oder mehr dritte Source-Leitungen 128 zwischen zwei Speicherarrayspalten 104a-104b von Speicherarrayspalten 104a-104d gekoppelt. Gemäß manchen Ausführungsformen ist die zweite Source-Leitung 126 an zwei oder mehr dritte Source-Leitungen 128 zwischen zwei Spalten 104c-104d von Speicherarrayspalten 104a-104d gekoppelt. Der erste Source/Drain-Anschluss 112 kann ein Source-Anschluss oder ein Drain-Anschluss sein.
Gemäß manchen Ausführungsformen sind die Bit-Leitungen (BL[o]-BL[3]) 140 an den zweiten Source/Drain-Anschluss 114 mindestens einer Speicherzelle 106 in einer oder mehreren Speicherarrayspalten 104a-104d gekoppelt. Der zweite Source/Drain-Anschluss 114 ist ein Source-Anschluss oder ein Drain-Anschluss. Gemäß manchen Ausführungsformen ist jede Bit-Leitung von Bit-Leitungen (BL[o]-BL[3]) 140 mit „BL[Spalte#]“ bezeichnet, um die Anzahl der Bit-Leitung der Speicherarrayspalte anzugeben.
2 ist eine schematische Darstellung des ersten Source-Leitungstreibers 132 und des zweiten Source-Leitungstreibers 134 der Speichervorrichtung 100 gemäß manchen Ausführungsformen. Jeder des ersten Source-Leitungstreibers 132 und des zweiten Source-Leitungstreibers 134 weist einen ersten Schalter 200 auf, der an die erste Source-Leitung 124 bzw. die zweite Source-Leitung 126 und an den Leiter 138 gekoppelt ist. Jeder des ersten Source-Leitungstreibers 132 und des zweiten Source-Leitungstreibers 134 weist auch einen zweiten Schalter 202 auf, der an die erste Source-Leitung 124 bzw. die zweite Source-Leitung 126 und an einen Spannungsanschluss 204, wie einen Masseanschluss gekoppelt ist. Der erste Schalter 200 und der zweite Schalter 202 können ein n-Metalloxidhalbleitertransistor (NMOS-Transistor), ein p- Metalloxidhalbleitertransistor (PMOS-Transistor), ein komplementärer Metalloxidhalbleitertransistor (CMOS-Transistor) oder ein anderes geeignetes Schaltelement sein.
Gemäß manchen Ausführungsformen ist während eines Programmierbetriebs einer Speicherzelle, die an die erste Source-Leitung 124 gekoppelt ist, der erste Schalter 200 geschlossen und der zweite Schalter 202 ist offen, um den Zwischenspeicher 136 an die erste Source-Leitung 124 zu koppeln. Der Zwischenspeicher 136 leitet eine Source-Leitungsprogrammierspannung über Leiter 138 zu der ersten Source-Leitung 124.
Gemäß manchen Ausführungsformen funktioniert während eines Programmierbetriebs einer Speicherzelle, die an die zweite Source-Leitung 126 gekoppelt ist, der zweite Source-Leitungstreiber 134 wie oben in Bezug auf den ersten Source-Leitungstreiber 132 während eines Programmierbetriebs erklärt.
Gemäß manchen Ausführungsformen ist während eines Löschbetriebs einer Speicherzelle, die an die erste Source-Leitung 124 gekoppelt ist, der erste Schalter 200 offen und der zweite Schalter 202 ist geschlossen, um den Spannungsanschluss 204 an die erste Source-Leitung 124 zu koppeln. Der Spannungspegel am Spannungsanschluss 204 ist eine Massespannung des Speicherarrays 101 oder einer anderen geeigneten Spannung.
Gemäß manchen Ausführungsformen funktioniert während eines Löschbetriebs einer Speicherzelle, die an die zweite Source-Leitung 126 gekoppelt ist, der zweite Source-Leitungstreiber 134 wie oben in Bezug auf an den ersten Source-Leitungstreiber 132 während eines Löschbetriebs erklärt.
Gemäß manchen Ausführungsformen ist während eines Lesebetriebs einer Speicherzelle, die an die erste Source-Leitung 124 gekoppelt ist, der erste Schalter 200 offen und der zweite Schalter 202 ist geschlossen, um den Spannungsanschluss 204 an die erste Source-Leitung 124 zu koppeln, und Zellenstrom einer zu lesenden Speicherzelle und Strom der ersten Source-Leitung 124 werden durch den ersten Source-Leitungstreiber 132 entladen. Da die erste Source-Leitung 124 und der erste Source-Leitungstreiber 132 nicht an Speicherzellen gekoppelt sind, die nicht in der ersten Speicherarrayspalte 104a oder der zweiten Speicherarrayspalte 104b enthalten sind, wird Strom vorteilhaft bei einer verbesserten (schnelleren) Rate verglichen mit der Entladungsrate durch eine Source-Leitung und einen Source-Leitungstreiber entladen, der an zusätzliche Speicherzellen gekoppelt ist, die nicht in der ersten Speicherarrayspalte 104a oder der zweiten Speicherarrayspalte 104b liegen. Ferner verbessert die verbesserte Entladungsrate den Lesespielraum einer Speicherzelle.
Gemäß manchen Ausführungsformen funktioniert während eines Lesebetriebs einer Speicherzelle, die an die zweite Source-Leitung 126 gekoppelt ist, der zweite Source-Leitungstreiber 134 wie oben in Bezug auf den ersten Source-Leitungstreiber 132 während des Lesebetriebs erklärt.
3 ist eine schematische Darstellung des Zwischenspeichers 136 der Speichervorrichtung 100 gemäß manchen Ausführungsformen. In manchen Ausführungsformen leitet der Zwischenspeicher 136 eine Source-Leitungsprogrammierspannung über den Leiter 138 zu dem ersten Source-Leitungstreiber 132 und dem zweiten Source-Leitungstreiber 134.
Gemäß manchen Ausführungsformen weist der Zwischenspeicher 136 einen ersten Wechselrichter 300 auf, der mit einem zweiten Wechselrichter 302 in einer Schleifenkonfiguration gekoppelt ist. Der erste Wechselrichter 300 ist mit einer ersten Stromquelle 304 gekoppelt, die eine erste Versorgungsspannung V1 zuleitet, und der zweite Wechselrichter 302 ist mit einer zweiten Stromquelle 306 gekoppelt, die eine zweite Versorgungsspannung V2 zuleitet. Der Spannungspegel der ersten Versorgungsspannung V1 kann derselbe wie oder anders als der Spannungspegel der zweiten Versorgungsspannung V2 sein. Gemäß manchen Ausführungsformen weist der Zwischenspeicher 136 auch einen Rücksetzschalter 308 und einen Programmierschalter 310 auf. In einem Programmierbetrieb der Speichervorrichtung 100 ist der Programmierschalter 310 geschlossen und der Rücksetzschalter 308 ist offen und der zweite Wechselrichter 302 gibt die zweite Versorgungsspannung V2 an Leiter 138 aus. In einem Lösch- oder Lesebetrieb der Speichervorrichtung 100 ist der Programmierschalter 310 offen und der Rücksetzschalter 308 ist geschlossen und der Zwischenspeicher 136 gibt eine spezifizierte Spannung des Speicherarrays 101, wie eine Masse. oder andere geeignete Spannung, an Leiter 138 aus.
Unter erneuter Bezugnahme auf 1 leitet in einem Programmierbetrieb einer Speicherzelle 106, wie Speicherzelle [0,0], der Wortleitungstreiber 122 eine erste Spannung an den Wortleitungsanschluss 110 der Speicherzelle 106, die programmiert wird, der erste Source-Leitungstreiber 132 leitet eine zweite Spannung an den ersten Source/Drain-Anschluss 112 der Speicherzelle 106, die programmiert wird, und ein Bit Leitungstreiber (nicht dargestellt) leitet eine dritte Spannung an den zweiten Source/Drain-Anschluss 114 der Speicherzelle 106, die programmiert wird. Gemäß manchen Ausführungsformen ist die erste Spannung größer als die zweite Spannung und die zweite Spannung ist größer als die dritte Spannung. Zum Beispiel kann die hohe Spannung 11 Volt sein, die mittlere Spannung kann 4,3 Volt sein und die niedere Spannung kann 0,2 Volt sein.
Gemäß manchen Ausführungsformen leitet in einem Löschbetrieb einer Speicherzelle 106, wie Speicherzelle [0,0], der Wortleitungstreiber 122 eine erste Spannung an den Wortleitungsanschluss 110 der Speicherzelle 106, die gelöscht wird, der erste Source-Leitungstreiber 132 leitet eine zweite Spannung an den ersten Source/Drain-Anschluss 112 der Speicherzelle 106, die gelöscht wird, und ein Bit-Leitungstreiber (nicht dargestellt) leitet die zweite Spannung an den zweiten Source/Drain-Anschluss 114 der Speicherzelle 106, die gelöscht wird. Gemäß manchen Ausführungsformen ist die erste Spannung größer als die zweite Spannung. Zum Beispiel kann die erste Spannung 13 Volt sein und die zweite Spannung kann o Volt sein.
Gemäß manchen Ausführungsformen leitet in einem Lesebetrieb einer Speicherzelle 106, wie Speicherzelle [0,0], der Wortleitungstreiber 122 eine Schwellenspannung des Wortleitungsanschlusses 110 der Speicherzelle 106, die gelesen wird, der erste Source-Leitungstreiber 132 leitet eine erste Spannung an den ersten Source/Drain-Anschluss 112 der Speicherzelle 106, die gelesen wird, und ein Bit-Leitungstreiber (nicht dargestellt) leitet eine Lesespannung an den zweitem Source/Drain-Anschluss 114 der Speicherzelle 106, die gelesen wird. Gemäß manchen Ausführungsformen ist die Schwellenspannung größer als die erste Spannung und die Lesespannung, und die Lesespannung ist größer als die erste Spannung. Zum Beispiel kann die Schwellenspannung 5 Volt sein, die niedere Spannung kann 0 Volt sein und die Lesespannung kann 0,6 Volt sein.
4A ist eine schematische Darstellung einer Speichervorrichtung 400 gemäß manchen Ausführungsformen. Die Speichervorrichtung 400 weist eine Superzelle 401, einen ersten Wortleitungstreiber 416, der mit einer ersten Wortleitung 458 (WL[o]) gekoppelt ist, einen zweiten Wortleitungstreiber 424, der mit einer zweiten Wortleitung 460 (WL[i]) gekoppelt ist, eine Bit-Leitung 429, die mit einer ersten Speicherzellen-Bit-Leitung 428 und einer zweiten Speicherzellen-Bit-Leitung 430 gekoppelt ist, eine Lösch-Gate-Leitung 414, eine erste Gate-Steuerleitung 410 (CG[o]), eine zweite Gate-Steuerleitung 422 (CG[1]), eine Source-Leitung 462, die an einem Source-Leitungsübergang 426 an eine gemeinsame Source-Leitung 464 und den ersten Source-Leitungstreiber 132 gekoppelt ist, auf. Gemäß manchen Ausführungsformen weist die Superzelle 401 eine erste Speicherzelle 402 und eine zweite Speicherzelle 404 auf. Gemäß manchen Ausführungsformen sind die erste Speicherzelle 402 und die zweite Speicherzelle 404 Multi-Gate-Transistoren, wie Floating-Gate Transistoren.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung 400 einen ersten Wortleitungsanschluss 406 der Superzelle 401 und einen ersten Steuer-Gate-Anschluss 408 der Superzelle 401 auf. Der erste Wortleitungsanschluss 406 der Superzelle 401 ist mit einem ersten Auswahl-Gate 450 und der ersten Wortleitung 458 gekoppelt. Der erste Steuer-Gate-Anschluss 408 ist mit einem ersten Steuer-Gate 454 und der ersten Gate-Steuerleitung 410 gekoppelt.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung 400 einen zweiten Wortleitungsanschluss 418 und einen zweiten Steuer-Gate-Anschluss 420 auf. Der zweite Wortleitungsanschluss 418 ist mit einem zweiten Auswahl-Gate 452 und der zweiten Wortleitung 460 gekoppelt. Der zweite Steuer-Gate-Anschluss 420 ist mit einem zweiten Steuer-Gate 456 und der zweiten Gate-Steuerleitung 422 gekoppelt.
Gemäß manchen Ausführungsformen teilen sich die erste Speicherzelle 402 und die zweite Speicherzelle 404 ein Lösch-Gate 412, das an die Lösch-Gate-Leitung 414 gekoppelt ist.
Gemäß manchen Ausführungsformen weist die Superzelle 401 einen gemeinsamen Source/Drain-Anschluss 444 auf, der der ersten Speicherzelle 402 und der zweiten Speicherzelle 404 gemein ist. Der gemeinsame Source/Drain-Anschluss 444 ist an die gemeinsame Source-Leitung 464 gekoppelt.
Gemäß manchen Ausführungsformen weist die erste Speicherzelle 402 einen ersten Source/Drain-Anschluss 446 auf, der an die erste Speicherzelle Bit-Leitung 428 gekoppelt ist, und die zweite Speicherzelle 404 weist einen zweiten Source/Drain-Anschluss 448 auf, der an die zweite Speicherzelle Bit-Leitung 430 gekoppelt ist.
Unter Bezugnahme auf 4B weist gemäß manchen Ausführungsformen die Superzelle 401 ein erstes Floating-Gate 432 über einer ersten Isolierschicht 466 und ein zweites Floating-Gate 434 über einer zweiten Isolierschicht 468 auf. Die erste Isolierschicht 466 und die zweite Isolierschicht 468 befinden sich über Kanal-Gebieten der Superzelle 401. Eine erste Floating-Gate-Isolierschicht 470 liegt über dem ersten Floating-Gate 432 und eine zweite Floating-Gate-Isolierschicht 436 liegt über dem zweiten Floating-Gate 434. Ein gemeinsames Source/Drain-Gebiet 442 liegt zwischen der ersten Floating-Gate Isolierschicht 470 und der zweiten Floating-Gate Isolierschicht 436 und ist an den gemeinsamen Source/Drain-Anschluss 444 gekoppelt. Ein erstes Drain/Source-Gebiet 438 liegt unter der ersten Isolierschicht 466 und ist an den ersten Source/Drain-Anschluss 446 gekoppelt und ein zweites Source/Drain-Gebiet 440 liegt unter der zweiten Isolierschicht 468 und ist an den zweiten Source/Drain-Anschluss 448 gekoppelt.
Unter Bezugnahme auf 5 weist in manchen Ausführungsformen die Speichervorrichtung 400 „j“ Eingangs-/Ausgangsspalten (I/O-Spalten) auf, wo „j“ eine positive ganze Zahl ist. In manchen Ausführungsformenweist die Speichervorrichtung 400 Spalte I/0[o] 500 bis Spalte I/O[j-1] 501 auf, die jeweils mehrere Superzellen 540 aufweisen. Eine Spalte der einen oder mehreren Spalten von Superzellen 540 weist „m/2 - 1“ Superzellen auf, wo „m“ eine positive gerade ganze Zahl größer als 3 ist.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung 400 eine erste Superzelle 502, eine zweite Superzelle 503, eine dritte Superzelle 504, eine vierte Superzelle 524, eine fünfte Superzelle 542, eine sechste Superzelle 544, eine siebente Superzelle 546 und eine achte Superzelle 548 auf. Unter Bezugnahme auf Spalte I/O[o] 500 weist die erste Superzelle 502 die erste Speicherzelle 402 und die zweite Speicherzelle 404 auf, die zweite Superzelle 503 weist eine dritte Speicherzelle 506 und eine vierte Speicherzelle 508 auf, die dritte Superzelle 504 weist eine fünfte Speicherzelle 532 und eine sechste Speicherzelle 534 auf und die sechste Superzelle 544 weist eine siebente Speicherzelle 510 und eine achte Speicherzelle 512 auf. In manchen Ausführungsformen sind die Superzellen von Spalte I/O[j-1] 501 den Superzellen von Spalte I/0[o] 500 strukturell ähnlich. Somit wird hier auf eine ausführliche Erklärung von Spalte I/O[j-1] 501 verzichtet, um eine Wiederholung der Offenbarung zu vermeiden.
Gemäß manchen Ausführungsformen sind die erste Superzelle 502, die zweite Superzelle 503, die dritte Superzelle 504, die vierte Superzelle 524, die fünfte Superzelle 542, die sechste Superzelle 544, die siebente Superzelle 546 und die achte Superzelle 548 strukturell der Superzelle 401 von 4 ähnlich. Daher wird hier auf eine ausführliche Erklärung der Superzellen von 5 verzichtet, um eine Wiederholung der Offenbarung zu vermeiden.
Gemäß manchen Ausführungsformen ist die erste Wortleitung 458 elektrisch an den ersten Wortleitungsanschluss 406, einen Wortleitungsanschluss 522 der zweiten Superzelle 503 und einen Wortleitungsanschluss 528 der vierten Superzelle 524 gekoppelt. Gemäß manchen Ausführungsformen ist die Lösch-Gate-Leitung 414 an das Lösch-Gate 412 der ersten Superzelle 502 und ein Lösch-Gate 530 der zweiten Superzelle 503 gekoppelt. Eine dritte Wortleitung 518 ist elektrisch an einen Wortleitungsanschluss 516 der dritten Superzelle 504 gekoppelt.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung 400 eine Source-Leitung 462 auf, die elektrisch an den gemeinsamen Source/Drain-Anschluss 444 der ersten Superzelle 502, einen gemeinsamen Source/Drain-Anschluss 520 der zweiten Superzelle 503, einen gemeinsamen Source/Drain-Anschluss 514 der dritten Superzelle 504 und einen gemeinsamen Source/Drain-Anschluss 554 der sechsten Superzelle 544 gekoppelt ist. Die gemeinsame Source-Leitung 464 ist elektrisch an die Source-Leitung 462, den gemeinsamen Source/Drain-Anschluss 444 der ersten Superzelle 502 und den gemeinsamen Source/Drain-Anschluss 520 der zweiten Superzelle 503 gekoppelt. Eine gemeinsame Source-Leitung 556 ist elektrisch an die Source-Leitung 462, den gemeinsamen Source/Drain-Anschluss 514 der dritten Superzelle 504 und den gemeinsamen Source/Drain-Anschluss 554 der sechsten Superzelle 544 gekoppelt.
Gemäß manchen Ausführungsformen ist die Source-Leitung 462 von Spalte I/O[j-1] 501 elektrisch an einen gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524, einen gemeinsamen Source/Drain-Anschluss 538 der fünften Superzelle 542, einen gemeinsamen Source/Drain-Anschluss 550 der siebenten Superzelle 546 und einen gemeinsamen Source/Drain-Anschluss 552 der achten Superzelle 548 gekoppelt. Eine erste gemeinsame Source-Leitung 558 von Spalte IjO[j-1] 501 ist elektrisch an Source-Leitung 462 (SL[j/2]), einen gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 und den gemeinsamen Source/Drain-Anschluss 520 der zweiten Superzelle 503 gekoppelt. Eine zweite gemeinsame Source-Leitung 560 von Spalte I/O[j-1] ist elektrisch an die Source-Leitung 462 (SL[j/2]), einen gemeinsamen Source/Drain-Anschluss 550 der siebenten Superzelle 546 und den gemeinsamen Source/Drain-Anschluss 552 der achten Superzelle 548 gekoppelt.
Gemäß manchen Ausführungsformen ist der gemeinsame Source/Drain-Anschluss 520 der zweiten Superzelle 503 elektrisch (Kopplungsleiter nicht dargestellt) an den gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 gekoppelt. Gemäß manchen anderen Ausführungsformen ist der gemeinsame Source/Drain-Anschluss 520 der zweiten Superzelle 503 elektrisch von dem gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 isoliert.
Gemäß manchen Ausführungsformen ist der erste Source-Leitungstreiber 132 konfiguriert, die Source-Leitung 462 elektrisch an den Spannungsanschluss 204 zu koppeln. Der erste Source-Leitungstreiber 132 ist konfiguriert, die Source-Leitung 462 elektrisch an den Zwischenspeicher 136 zu koppeln. In manchen Ausführungsformen, in welchen der gemeinsame Source/Drain-Anschluss 520 der zweiten Superzelle 503 elektrisch von dem gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 isoliert ist, ist während eines Programmierbetriebs einer Speicherzelle in Spalte I/0[o] 500 die Source-Leitung 462 (SL[j/2]) an den Spannungsanschluss 204 gekoppelt. In manchen Ausführungsformen, in welchen der gemeinsame Source/Drain-Anschluss 520 der zweiten Superzelle 503 elektrisch von dem gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 isoliert ist, ist während eines Programmierbetriebs einer Speicherzelle in Spalte I/0[o] 500 die Source-Leitung 462 (SL[j/2]) an Leiter 138 gekoppelt. In manchen Ausführungsformen, in welchen der gemeinsame Source/Drain-Anschluss 520 der zweiten Superzelle 503 elektrisch an den gemeinsamen Source/Drain-Anschluss 526 der vierten Superzelle 524 gekoppelt ist, ist während eines Programmierbetriebs einer Speicherzelle in Spalte I/0[o] 500 die Source-Leitung 462 (SL[j/2]) an Leiter 138 gekoppelt.
Unter Bezugnahme auf 6 umfasst ein Verfahren 600 zum Betreiben einer Speichervorrichtung 400 einen Programmierbetrieb 602, einen Löschbetrieb 604 und einen Lesebetrieb 606 gemäß manchen Ausführungsformen. In dem Programmierbetrieb 602 ist ein erster Schalter geschlossen, um eine Programmspannung an Source-Leitungskontakte von mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen. In dem Löschbetrieb 604 der Speichervorrichtung ist ein zweiter Schalter geschlossen, um eine Löschspannung an die Source-Anschlüsse der mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen. In dem Lesebetrieb 606 der Speichervorrichtung ist der erste Schalter offen und der zweite Schalter ist geschlossen. Gemäß manchen Ausführungsformen ist der erste Schalter der erste Schalter 200 von 2, der zweite Schalter ist der zweite Schalter 202 von 2, die Programmspannung ist V2 von 3, die Löschspannung ist 0 Volt und Speicherzellen der mindestens drei Reihen von Speicherzellen weisen die erste Speicherzelle 402, die zweite Speicherzelle 404 und die fünfte Speicherzelle 532 von 5 auf.
7 veranschaulicht eine Speichervorrichtung 400, die eine Speichervorrichtungssteuerschaltung 700 gemäß manchen Ausführungsformen aufweist. In manchen Ausführungsformen weist die Speichervorrichtungssteuerschaltung 700 eine Spannungszwischenspeicher- und Pufferschaltung 702, einen Lösch-Gate-Treiber 704 und einen Steuer-Gate-Treiber 706 auf. Die Spannungszwischenspeicher- und Pufferschaltung 702 ist an den Lösch-Gate-Treiber 704 und den Steuer-Gate-Treiber 706 gekoppelt. Der Lösch-Gate-Treiber 704 ist an eine Lösch-Gate-Leitung 708 einer Reihe von Speicherzellen 710 der Speichervorrichtung 400 gekoppelt. Der Steuer-Gate-Treiber 706 ist an eine Gate-Steuerleitung 712 der Reihe von Speicherzellen 710 gekoppelt. Ein Wortleitungstreiber 716 ist an eine Wortleitung 714 der Reihe von Speicherzellen gekoppelt.
8 ist eine schematische Darstellung der Speichervorrichtungssteuerschaltung 700 gemäß manchen Ausführungsformen. Gemäß manchen Ausführungsformen weist die Spannungszwischenspeicher- und Pufferschaltung 702 der Speichervorrichtungssteuerschaltung 700 eine erste Spannungsquelle VDD 800 und eine zweite Spannungsquelle VPP1 801 auf. Die Spannungszwischenspeicher- und Pufferschaltung 702 weist einen Rücksetzschalter 802 gekoppelt mit einem ersten Knoten 804 auf. In einem geschlossenen Zustand koppelt der Rücksetzschalter 802 den ersten Knoten 804 an einen Spannungsanschluss 806, wobei die Spannung am ersten Knoten 804 gemäß manchen Ausführungsformen nieder eingestellt wird. In manchen Ausführungsformen entspricht eine niedere Spannung Massepotential. Wenn die Spannung am ersten Knoten 804 nieder ist, schließt ein erster Schalter 808, wodurch die Spannung an einem Ausgangsknoten 810 der Spannungszwischenspeicher- und Pufferschaltung 702 auf VDD gestellt wird.
Gemäß manchen Ausführungsformen weist die Spannungszwischenspeicher- und Pufferschaltung 702 einen Stellschalter 812 gekoppelt mit einem zweiten Knoten 814 auf. In einem geschlossenen Zustand koppelt der Stellschalter 812 den zweiten Knoten 814 an einen Spannungsanschluss 806, wodurch die Spannung am zweiten Knoten 814 gemäß manchen Ausführungsformen nieder eingestellt wird. Wenn die Spannung am zweiten Knoten 814 nieder ist, stellt ein erster Wechselrichter 816 die Spannung am ersten Knoten 804 auf VPP1, wodurch der erste Schalter 808 geöffnet wird. In manchen Ausführungsformen, wenn die Spannung am zweiten Knoten 814 nieder ist, wird ein zweiter Schalter 818 geschlossen. Wenn der zweite Schalter 818 geschlossen ist, ist die Spannung am Ausgangsknoten 810 VPP1. Gemäß manchen Ausführungsformen weist die Spannungszwischenspeicher- und Pufferschaltung 702 einen zweiten Wechselrichter 820 auf, dessen Ausgang an den Eingang des ersten Wechselrichters 816 gekoppelt ist. Der erste Wechselrichter 816 und der zweite Wechselrichter 820 weisen eine Wechselrichterschleife auf.
Gemäß manchen Ausführungsformen empfängt der Rücksetzschalter 802 ein Rücksetzsignal „R“ und der Stellschalter 812 empfängt ein Stellsignal „S“. Wenn „R“ hoch ist und „S“ nieder ist, ist die Spannung am Ausgangsknoten 810 VDD. In manchen Ausführungsformen, wenn „R“ nieder ist und „S“ hoch ist, ist die Spannung am Ausgangsknoten 810 VPP1.
Gemäß manchen Ausführungsformen weist der Lösch-Gate-Treiber 704 einen Eingangsknoten 822 auf, der an den Ausgangsknoten 810 der Spannungszwischenspeicher- und Pufferschaltung 702 gekoppelt ist. Der Lösch-Gate-Treiber 704 weist eine dritte Spannungsquelle VPP3 824 auf, die an einen ersten Lösch-Gate Schalter 826 gekoppelt ist. Der erste Lösch-Gate Schalter 826 ist einer von einem n-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), einem p-Kanal-MOSFET oder einem anderen geeigneten Schaltelement. Gemäß manchen Ausführungsformen sind der erste Lösch-Gate Schalter 826 und ein zweiter Lösch-Gate Schalter 830 an einen Ausgangsknoten 828 des Lösch-Gate-Treibers 704 gekoppelt. Der zweite Lösch-Gate Schalter 830 ist einer von einem n-Kanal-MOSFET, einem p-Kanal-MOSFET oder einem anderen geeigneten Schaltelement. Gemäß manchen Ausführungsformen, falls der erste Lösch-Gate Schalter 826 ein n-Kanal-MOSFET ist, ist der zweite Lösch-Gate Schalter 830 ein p-Kanal-MOSFET. Falls der erste Lösch-Gate Schalter 826 ein p-Kanal-MOSFET ist, ist der zweite Lösch-Gate Schalter 830 ein n-Kanal-MOSFET. Wenn die Gate-Anschlüsse des ersten Lösch-Gate Schalters 826 und des zweiten Lösch-Gate Schalters 830 eine hohe Spannung empfangen (wenn EGCNTLN und EGCNTLP hohe Signale sind), ist der erste Lösch-Gate Schalter 826 geschlossen und der zweite Lösch-Gate Schalter 830 ist offen. Wenn der erste Lösch-Gate Schalter 826 geschlossen ist und der zweite Lösch-Gate Schalter 830 offen ist, ist der Ausgangsknoten 828 des Lösch-Gate-Treibers 704 bei VPP3. Wenn die Gate-Anschlüsse des ersten Lösch-Gate Schalters 826 und des zweiten Lösch-Gate Schalters 830 eine niedere Spannung empfangen (wenn EGCNTLN und EGCNTLP niedere Signale sind), ist der erste Lösch-Gate Schalter 826 offen und der zweite Lösch-Gate Schalter 830 ist geschlossen. Wenn der erste Lösch-Gate Schalter 826 offen ist und der zweite Lösch-Gate Schalter 830 geschlossen ist, ist die Spannung am Ausgangsknoten 828 des Lösch-Gate-Treibers 704 die Spannung am Eingangsknoten 822 des Lösch-Gate-Treibers 704.
Gemäß manchen Ausführungsformen weist der Steuer-Gate-Treiber 706 einen Eingangsknoten 822 auf, der an den Ausgangsknoten 810 der Spannungszwischenspeicher- und Pufferschaltung 702 gekoppelt ist. Der Steuer-Gate-Treiber 706 weist eine vierte Spannungsquelle VPP4 832 auf, die an einen ersten Steuer-Gate Schalter 834 gekoppelt ist. Der erste Steuer-Gate Schalter 834 ist einer von einem n-Kanal-MOSFET, einem p-Kanal-MOSFET oder einem anderen geeigneten Schaltelement. Der erste Steuer-Gate Schalter 834 und ein zweiter Steuer-Gate Schalter 838 sind an einen Ausgangsknoten 836 des Steuer-Gate-Treibers 706 gekoppelt. Der zweite Steuer-Gate Schalter 838 ist einer von einem n-Kanal-MOSFET, einem p-Kanal-MOSFET oder einem anderen geeigneten Schaltelement. Gemäß manchen Ausführungsformen, falls der erste Steuer-Gate Schalter 834 ein n-Kanal-MOSFET ist, ist der zweite Steuer-Gate Schalter 838 ein p-Kanal-MOSFET. Falls der erste Steuer-Gate Schalter 834 ein p-Kanal-MOSFET ist, ist der zweite Steuer-Gate Schalter 838 ein n-Kanal-MOSFET. Gemäß manchen Ausführungsformen, wenn die Gate-Anschlüsse des ersten Steuer-Gate Schalters 834 und des zweiten Steuer-Gate Schalters 838 ein hohes Spannungssignal empfangen (wenn CGCNTLN und CGCNTLP hohe Signale sind), ist der erste Steuer-Gate Schalter 834 geschlossen und der zweite Steuer-Gate Schalter 838 ist offen. Wenn der erste Steuer-Gate Schalter 834 geschlossen ist und der zweite Steuer-Gate Schalter 838 offen ist, ist der Ausgangsknoten 836 des Steuer-Gate-Treibers 706 VPP4. Wenn die Gate-Anschlüsse des ersten Steuer-Gate Schalters 834 und des zweiten Steuer-Gate Schalters 838 eine niederer Spannung empfangen (wenn CGCNTLN und CGCNTLP niedere Signale sind), ist der erste Steuer-Gate Schalter 834 offen und der zweite Steuer-Gate Schalter 838 ist geschlossen. Wenn der erste Steuer-Gate Schalter 834 offen ist und der zweite Steuer-Gate Schalter 838 geschlossen ist, ist die Spannung am Ausgangsknoten 836 des Steuer-Gate-Treibers 706 die Spannung am Eingangsknoten 822 des Steuer-Gate-Treibers 706.
9 veranschaulicht ein Speichervorrichtungssteuersystem 900 und Signal- und Leistungszuleitungspegel zum Durchführen von Speichervorrichtungsoperationen gemäß manchen Ausführungsformen. Das Speichervorrichtungssteuersystem 900 weist eine Steuerung 902 auf. Die Steuerung 902 ist eines oder mehrere von einem Prozessor, einem Steuersignalschaltungsblock oder einem anderen geeigneten Steuersignalgenerator und einem Eingangsanschluss 906, der konfiguriert ist, Speichervorrichtungsbefehle 904 zu empfangen. Gemäß manchen Ausführungsformen sind die Speichervorrichtungsbefehle einer oder mehrere von Programmierungs-, Lösch, Lese- oder anderen geeigneten Befehlen. Gemäß manchen Ausführungsformen weist die Steuerung 902 auch einen Ausgangsanschluss 908 auf, der konfiguriert ist, mindestens eines von Steuersignalen oder anderen geeigneten Signalen oder Spannungen auszugeben. Die Steuersignale werden von der Speichervorrichtungssteuerschaltung 700 und dem Zwischenspeicher 136 empfangen. Die Speichervorrichtungssteuerschaltung 700 weist Leistungsversorgungsanschlüsse 910 auf, die Spannungen zu Komponenten der Speichervorrichtungssteuerschaltung 700 leiten. Die Speichervorrichtungssteuerschaltung 700 weist einen oder mehrere von einem Lösch-Gate-Ausgangsanschluss 914, einem Steuer-Gate-Ausgangsanschluss 916 oder anderen geeigneten Ausgangsanschlüssen auf. Gemäß manchen Ausführungsformen gibt der Zwischenspeicher 136 eine Source-Leitungsprogrammierspannung (SLP) bei Leiter 138 aus.
Tabelle 912 veranschaulicht Betriebsmodi des Speichervorrichtungssteuersystems 900 gemäß manchen Ausführungsformen. Die Betriebsmodi entsprechen den Speichervorrichtungsbefehlen 904 oder anderen geeigneten Signalen. Tabelle 912 zeigt Steuersignalpegel des Speichervorrichtungssteuersystems 900 für jeden Betriebsmodus, Leistungsversorgungsspannungspegel und Lösch-Gate- und Steuer-Gate Signalpegel für jeden Betriebsmodus. Gemäß manchen Ausführungsformen $HV 2 \geq HV 1 \geq MV \geq VDD > 0$
Zum Beispiel kann HV2 gleich 13V sein, HV1 kann gleich 11V sein, MV kann gleich 4,3V sein und 1,8V < VDD < 2,3V.
Gemäß manchen Ausführungsformen wird während eines Programmierbetriebs einer ausgewählten Speicherzelle die Bit-Leitung, die an die ausgewählte Speicherzelle gekoppelt ist, auf eine Bit-Leitungsprogrammierspannung (VPBL) vorgeladen. Zum Beispiel kann VPBL 0,2V sein. Ebenso wird während des Programmierbetriebs der ausgewählten Speicherzelle eine Bit-Leitung, die an eine oder mehrere nicht ausgewählte Speicherzellen gekoppelt ist, auf eine nicht ausgewählte Bit-Leitungsspannung geladen. Zum Beispiel kann die nicht ausgewählte Bit-Leitungsspannung 1,3V sein.
10 ist eine schematische Darstellung einer Speichervorrichtung 1000 gemäß manchen Ausführungsformen. Die Speichervorrichtung 1000 ist der Speichervorrichtung 100 von 1 ähnlich, wobei eine vierte Source-Leitung 131 in jeder Speicherarrayreihe 102a-102c hinzugefügt wurde. Die vierte Source-Leitung 131 ist an angrenzende dritte Source-Leitungen 128 in jeder Speicherarrayreihe 102a-102c gekoppelt. Da die vierte Source-Leitung 131 einen durchgehenden leitfähigen Pfad durch die Source-Anschlüsse jeder Speicherzelle 106 in einer Speicherarrayreihe 102a-102c errichtet, kann Strom durch mehr als einen leitfähigen Pfad zu dem ersten Source-Leitungstreiber 132 und den zweiten Source-Leitungstreiber 134 entladen. Zum Beispiel kann ein erster Teil von Source-Strom von Speicherzelle [0,1] durch die dritte Source-Leitung 128 zu der ersten Source-Leitung 124 (SL[o/1]) und zu dem ersten Source-Leitungstreiber 132 entladen und ein zweiter Teil des Source-Stroms von Speicherzelle [0,1] kann durch die vierte Source-Leitung 131 zu der dritten Source-Leitung 128, zu der zweiten Source-Leitung 126 (SL[2/3]) und zu dem zweiten Source-Leitungstreiber 134 entladen.
Gemäß manchen Ausführungsformen wird in Vorbereitung für einen Lesebetrieb einer Speicherzelle einer Seite von Speicherzellen Zellenstrom aus dem Source-Anschluss der zu lesenden Speicherzelle durch eine Source-Leitung, die an mindestens drei Speicherzellen gekoppelt ist, und an einen Source-Leitungstreiber entladen. Da der Source-Leitungstreiber Strom von nur der zu lesenden Speicherzelle empfängt, besteht keine Notwendigkeit für einen M-mal größeren Source-Leitungstreiber in der Seitenrichtung, wobei M die Anzahl von Zellen der Seite ist. Ebenso, da Zellenstrom von nur der zu lesenden Speicherzelle zu dem Source-Leitungstreiber entladen wird, werden der Lesespielraum der Speicherzelle und Stromabfall entlang der Source-Leitung im Vergleich zu dem Lesespielraum und Stromabfall der Konfiguration verbessert, in der Zellenstrom von jeder Speicherzelle einer Seite zu einem Source-Leitungstreiber in der Seitenrichtung entladen wird.
Gemäß manchen Ausführungsformen weist eine Speichervorrichtung eine erste Speicherzelle, eine zweite Speicherzelle und eine dritte Speicherzelle auf. Gemäß manchen Ausführungsformen weist die erste Speicherzelle einen ersten Source-Anschluss und einen ersten Wortleitungsanschluss auf, die zweite Speicherzelle weist einen zweiten Source-Anschluss und einen zweiten Wortleitungsanschluss auf und die eine dritte Speicherzelle weist einen dritten Source-Anschluss und einen dritten Wortleitungsanschluss auf. Gemäß manchen Ausführungsformen weist die Speicherzelle einen ersten Wortleitungstreiber, eine erste Wortleitung, gekoppelt an den ersten Wortleitungstreiber und den ersten Wortleitungsanschluss, einen zweiten Wortleitungstreiber, eine zweite Wortleitung, gekoppelt an den zweiten Wortleitungstreiber und den zweiten Wortleitungsanschluss, einen dritten Wortleitungstreiber, eine dritte Wortleitung, gekoppelt an den dritten Wortleitungstreiber und den dritten Wortleitungsanschluss, einen ersten Source-Leitungstreiber und eine Source-Leitung, gekoppelt an den ersten Source-Anschluss, den zweiten Source-Anschluss, den dritten Source-Anschluss und den ersten Source-Leitungstreiber, auf.
Gemäß manchen Ausführungsformen sind der erste Source-Anschluss und der zweite Source-Anschluss derselbe Source-Anschluss.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung eine vierte Speicherzelle auf, die einen vierten Source-Anschluss und einen vierten Wortleitungsanschluss aufweist, und eine fünfte Speicherzelle weist einen fünften Source-Anschluss und einen fünften Wortleitungsanschluss auf. Gemäß manchen Ausführungsformen ist der erste Source-Anschluss elektrisch an den vierten Source-Anschluss gekoppelt, der fünfte Source-Anschluss ist elektrisch von dem vierten Source-Anschluss isoliert und der fünfte Wortleitungsanschluss ist elektrisch an den vierten Wortleitungsanschluss gekoppelt.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung einen zweiten Source-Leitungstreiber auf, der elektrisch an den fünften Source-Anschluss gekoppelt ist.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung einen Zwischenspeicher auf, der elektrisch an den ersten Source-Leitungstreiber und den zweiten Source-Leitungstreiber gekoppelt ist.
Gemäß manchen Ausführungsformen weisen die erste Speicherzelle und die zweite Speicherzelle eine Superzelle auf.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung eine Spannungszwischenspeicher- und Pufferschaltung, einen Lösch-Gate-Treiber, gekoppelt an die Spannungszwischenspeicher- und Pufferschaltung, die erste Speicherzelle und die zweite Speicherzelle, und einen Steuer-Gate-Treiber, gekoppelt an die Spannungszwischenspeicher- und Pufferschaltung und die erste Speicherzelle auf.
Gemäß manchen Ausführungsformen weist die erste Speicherzelle einen ersten Steuer-Gate-Anschluss und ein erstes Lösch-Gate auf und die zweite Speicherzelle weist einen zweiten Steuer-Gate-Anschluss und ein zweites Lösch-Gate auf.
Gemäß manchen Ausführungsformen sind das erste Lösch-Gate und das zweite Lösch-Gate ein selbes Lösch-Gate.
Gemäß manchen Ausführungsformen weist eine Speichervorrichtung eine erste Superzelle, eine zweite Superzelle mit Abstand zu der ersten Superzelle in einer ersten Richtung, eine dritte Superzelle mit Abstand zu der ersten Superzelle in einer zweiten Richtung, die sich von der ersten Richtung unterscheidet, und eine erste Source-Leitung, die an die erste Superzelle, die zweite Superzelle und die dritte Superzelle gekoppelt ist, auf.
Gemäß manchen Ausführungsformen weist die erste Superzelle eine erste Speicherzelle und eine zweite Speicherzelle auf, wobei sich die erste Speicherzelle und die zweite Speicherzelle ein gemeinsames Source/Drain-Gebiet teilen und die Source-Leitung an das gemeinsame Source/Drain-Gebiet gekoppelt ist.
Gemäß manchen Ausführungsformen ist die zweite Richtung senkrecht zu der ersten Richtung.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung einen Zwischenspeicher und einen ersten Source-Leitungstreiber auf, der elektrisch an die erste Source-Leitung gekoppelt ist. Gemäß manchen Ausführungsformen weist der erste Source-Leitungstreiber einen ersten Schalter, der elektrisch an die erste Source-Leitung und den Zwischenspeicher gekoppelt ist, und einen zweiten Schalter, der elektrisch an die erste Source-Leitung und einen Spannungsanschluss gekoppelt ist, auf.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung eine vierte Superzelle mit Abstand zu der ersten Superzelle in der ersten Richtung, eine zweite Source-Leitung, elektrisch gekoppelt an die vierte Superzelle, und einen zweiten Source-Leitungstreiber, elektrisch gekoppelt an den Zwischenspeicher und die zweiten Source-Leitung, auf.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung eine erste Bit-Leitung, elektrisch gekoppelt an eine erste Speicherzelle der ersten Superzelle, eine zweite Speicherzelle der ersten Superzelle und die dritte Superzelle, und eine zweite Bit-Leitung, elektrisch gekoppelt an die zweite Superzelle, auf.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung eine erste Speicherzelle der ersten Superzelle, eine zweite Speicherzelle der ersten Superzelle und ein Lösch-Gate, das sich die erste Speicherzelle und die zweite Speicherzelle teilen, auf.
Gemäß manchen Ausführungsformen weist die Speichervorrichtung ein erstes Lösch-Gate der ersten Superzelle und ein zweites Lösch-Gate der zweiten Superzelle und elektrisch gekoppelt an das erste Lösch-Gate auf.
Gemäß manchen Ausführungsformen umfasst ein Verfahren zum Betreiben einer Speichervorrichtung, in einem Programmierbetrieb der Speichervorrichtung, Schließen eines ersten Schalters, um eine erste Spannung an Source-Leitungskontakte von mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen, und in einem Löschbetrieb der Speichervorrichtung, Schließen eines zweiten Schalters, um eine zweite Spannung an die Source-Leitungskontakte der mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen.
Gemäß manchen Ausführungsformen umfasst das Verfahren in einem Lesebetrieb der Speichervorrichtung Stellen des ersten Schalters in einen offenen Zustand und Stellen des zweiten Schalters in einen geschlossenen Zustand.
Gemäß manchen Ausführungsformen umfasst der Löschbetrieb Entladen von Strom durch den zweiten Schalter auf eine spezifizierte Spannung.
Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die für strukturelle Merkmale oder methodologische Handlungen spezifisch ist, ist klar, dass der Gegenstand der beiliegenden Ansprüche nicht unbedingt auf die spezifischen oben beschriebenen Merkmale und Handlungen beschränkt ist. Vielmehr sind die spezifischen oben beschriebenen Merkmale und Handlungen als beispielhafte Formen zum Implementieren mindestens einiger der Ansprüche offenbart.
Es sind hier verschiedene Betriebe von Ausführungsformen bereitgestellt. Die Reihenfolge, in der manche oder alle der Operationen beschrieben sind, sollten nicht in dem Sinn ausgelegt werden, dass diese Operationen unbedingt von der Reihenfolge abhängig sind. Alternative Reihenfolgen werden offensichtlich sein, die den Vorteil dieser Beschreibung haben. Weiter ist klar, dass nicht alle Operationen unbedingt in jeder hier bereitgestellten Ausführungsform vorhanden sind. Es ist auch klar, dass nicht alle Operationen unbedingt in manchen Ausführungsformen notwendig sind.
Es ist offensichtlich, dass Schichten, Merkmale, Elemente usw., die hier gezeigt sind, mit besonderen Abmessungen, wie strukturellen Abmessungen oder Ausrichtungen, zum Beispiel, zum Zwecke der Vereinfachung und für ein leichtes Verständnis relativ zueinander veranschaulicht sind und dass tatsächliche Abmessungen derselben in manchen Ausführungsformen sich wesentlich von den hier veranschaulichten unterscheiden können.
Überdies wird „beispielhaft“ hier in der Bedeutung „als ein Beispiel, ein Fall, eine Veranschaulichung usw. dienend“ verwendet und nicht unbedingt als vorteilhaft. Wie in dieser Anmeldung verwendet, soll „oder“ ein inklusives „oder“ und nicht ein exklusives „oder“ bedeuten. Zusätzlich soll „einer, eine, eines“, wie in dieser Anmeldung und den beiliegenden Ansprüchen verwendet, im Allgemeinen in der Bedeutung „eine oder mehrere“ ausgelegt werden, falls nicht anderes spezifiziert ist oder aus dem Zusammenhang klar hervorgeht, der auf eine Singularform gerichtet ist. Ebenso soll mindestens eines von A und B und/oder dergleichen im Allgemeinen A oder B oder sowohl A als auch B bedeuten. Ferner sollen in dem Ausmaß, in dem „enthält, „aufweisend“, „weist auf“, „mit“ oder Varianten davon verwendet werden, solche Begriffe als inklusive verstanden werden, ähnlich wie der Begriff „umfassend“. Ebenso, falls nicht anderes spezifiziert ist, sollen „erster“, „zweiter“ oder dergleichen nicht in einem zeitlichen Aspekt, einem räumlichen Aspekt, einer Reihenfolge usw. ausgelegt werden. Vielmehr werden solche Begriffe nur als Kennungen, Namen usw. für Merkmale, Elemente, Artikel usw. verwendet. Zum Beispiel entsprechen ein erstes Element und ein zweites Element im Allgemeinen Element A und Element B oder zwei verschiedenen oder zwei identischen Elementen oder demselben Element.
Ebenso, obwohl die Offenbarung in Bezug auf eine oder mehrere Implementierungen gezeigt und beschrieben wurde, werden Durchschnittsfachleute auf dem Gebiet beim Lesen und Verstehen dieser Anmeldung und den beiliegenden Zeichnungen äquivalente Änderungen und Modifizierungen erkennen. Die Offenbarung weist alle solchen Modifizierungen und Änderungen auf und ist nur durch den Umfang der folgenden Ansprüche beschränkt. Insbesondere in Bezug auf die verschiedenen Funktionen, die durch die oben beschriebenen Komponenten (z.B. Elemente Ressourcen usw.) durchgeführt werden, sollen die Begriffe, die zur Beschreibung solcher Komponenten verwendet werden, jeder Komponente entsprechen, falls nicht anderes angegeben ist, die die spezifizierte Funktion der beschriebenen Komponente durchführt (die z.B. funktionell äquivalent ist), auch wenn sie der offenbarten Struktur nicht strukturell äquivalent ist. Zusätzlich, während ein besonderes Merkmal der Offenbarung in Bezug auf nur eine von mehreren Implementierungen offenbart worden sein könnte, kann ein solches Merkmal mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, wenn dies für eine gegebene oder bestimmte Anwendung gewünscht und vorteilhaft ist.

Claims

Speichervorrichtung, aufweisend: eine erste Speicherzelle, die einen ersten Source-Anschluss und einen ersten Wortleitungsanschluss aufweist; eine zweite Speicherzelle, die einen zweiten Source-Anschluss und einen zweiten Wortleitungsanschluss aufweist; eine dritte Speicherzelle, die einen dritten Source-Anschluss und einen dritten Wortleitungsanschluss aufweist; einen ersten Wortleitungstreiber; eine erste Wortleitung, die an den ersten Wortleitungstreiber und den ersten Wortleitungsanschluss gekoppelt ist; einen zweiten Wortleitungstreiber; eine zweite Wortleitung, die an den zweiten Wortleitungstreiber und den zweiten Wortleitungsanschluss gekoppelt ist; einen dritten Wortleitungstreiber; eine dritte Wortleitung, die an den dritten Wortleitungstreiber und den dritten Wortleitungsanschluss gekoppelt ist; einen ersten Source-Leitungstreiber; und eine Source-Leitung, die an den ersten Source-Anschluss, den zweiten Source-Anschluss, den dritten Source-Anschluss und den ersten Source-Leitungstreiber gekoppelt ist.
Speichervorrichtung nach Anspruch 1, wobei: der erste Source-Anschluss und der zweite Source-Anschluss ein selber Source-Anschluss sind.
Speichervorrichtung nach Anspruch 1, aufweisend: eine vierte Speicherzelle, die einen vierten Source-Anschluss und einen vierten Wortleitungsanschluss aufweist; und eine fünfte Speicherzelle, die einen fünften Source-Anschluss und einen fünften Wortleitungsanschluss aufweist, wobei: der erste Source-Anschluss elektrisch an den vierten Source-Anschluss gekoppelt ist, der fünfte Source-Anschluss elektrisch von dem vierten Source-Anschluss isoliert ist und der fünfte Wortleitungsanschluss elektrisch an den vierten Wortleitungsanschluss gekoppelt ist.
Speichervorrichtung nach Anspruch 3, aufweisend: einen zweiten Source-Leitungstreiber, der elektrisch an den fünften Source-Anschluss gekoppelt ist.
Speichervorrichtung nach Anspruch 4, aufweisend: einen Zwischenspeicher, der elektrisch an den ersten Source-Leitungstreiber und den zweiten Source-Leitungstreiber gekoppelt ist.
Speichervorrichtung nach Anspruch 1, wobei: die erste Speicherzelle und die zweite Speicherzelle eine Superzelle aufweisen.
Speichervorrichtung nach Anspruch 1, aufweisend: eine Spannungszwischenspeicher- und Pufferschaltung; einen Lösch-Gate-Treiber, der an den Spannungszwischenspeicher- und Pufferschaltung, die erste Speicherzelle und die zweite Speicherzelle gekoppelt ist; und einen Steuer-Gate-Treiber, der an die Spannungszwischenspeicher- und Pufferschaltung und die erste Speicherzelle gekoppelt ist.
Speichervorrichtung nach Anspruch 1, wobei: die erste Speicherzelle einen ersten Steuer-Gate-Anschluss und ein erstes Lösch-Gate aufweist und die zweite Speicherzelle einen zweiten Steuer-Gate-Anschluss und ein zweites Lösch-Gate aufweist.
Speichervorrichtung nach Anspruch 8, wobei: das erste Lösch-Gate und das zweite Lösch-Gate ein selbes Lösch-Gate sind.
Speichervorrichtung, aufweisend: eine erste Superzelle; eine zweite Superzelle mit Abstand zu der ersten Superzelle in einer ersten Richtung; eine dritte Superzelle mit Abstand zu der ersten Superzelle in einer zweiten Richtung, die sich von der ersten Richtung unterscheidet; und eine erste Source-Leitung, die an die erste Superzelle, die zweite Superzelle und die dritte Superzelle gekoppelt ist.
Speichervorrichtung nach Anspruch 10, wobei: die erste Superzelle eine erste Speicherzelle und eine zweite Speicherzelle aufweist, die erste Speicherzelle und die zweite Speicherzelle sich ein gemeinsames Source/Drain-Gebiet teilen und die erste Source-Leitung an das gemeinsame Source/Drain-Gebiet gekoppelt ist.
Speichervorrichtung nach Anspruch 10, wobei die zweite Richtung senkrecht zu der ersten Richtung ist.
Speichervorrichtung nach Anspruch 10, aufweisend: einen Zwischenspeicher; und einen ersten Source-Leitungstreiber, der elektrisch an die erste Source-Leitung gekoppelt ist und aufweisend: einen ersten Schalter, der elektrisch an die erste Source-Leitung und den Zwischenspeicher gekoppelt ist; und einen zweiten Schalter, der elektrisch an die erste Source-Leitung und einen Spannungsanschluss gekoppelt ist.
Speichervorrichtung nach Anspruch 13, aufweisend: eine vierte Superzelle mit Abstand zu der ersten Superzelle in der ersten Richtung; eine zweite Source-Leitung, die elektrisch n die vierte Superzelle gekoppelt ist; und einen zweiten Source-Leitungstreiber, die elektrisch an den Zwischenspeicher und die zweite Source-Leitung gekoppelt ist.
Speichervorrichtung nach Anspruch 10, aufweisend: eine erste Bit-Leitung, die elektrisch an eine erste Speicherzelle der ersten Superzelle, eine zweite Speicherzelle der ersten Superzelle und die dritte Superzelle gekoppelt ist; und eine zweite Bit-Leitung, elektrisch gekoppelt an die zweite Superzelle.
Speichervorrichtung nach Anspruch 10, aufweisend: eine erste Speicherzelle der ersten Superzelle; eine zweite Speicherzelle der ersten Superzelle; und ein Lösch-Gate, das an die erste Speicherzelle und die zweite Speicherzelle gekoppelt ist.
Speichervorrichtung nach Anspruch 10, aufweisend: ein erstes Lösch-Gate der ersten Superzelle; und ein zweites Lösch-Gate der zweiten Superzelle, das elektrisch an das erste Lösch-Gate gekoppelt ist.
Verfahren zum Betreiben einer Speichervorrichtung, das Verfahren umfassend: in einem Programmierbetrieb der Speichervorrichtung, Schließen eines ersten Schalters, um eine erste Spannung an Source-Leitungskontakte von mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen; und in einem Löschbetrieb der Speichervorrichtung, Schließen eines zweiten Schalters, um eine zweite Spannung an die Source-Leitungskontakte der mindestens drei Reihen von Speicherzellen der Speichervorrichtung anzulegen.
Verfahren nach Anspruch 18, umfassend: in einem Lesebetrieb der Speichervorrichtung, Stellen des ersten Schalters in einen offenen Zustand und Stellen des zweiten Schalters in einen geschlossenen Zustand.
Verfahren nach Anspruch 18, wobei der Löschbetrieb Entladen von Strom durch den zweiten Schalter auf eine spezifizierte Spannung umfasst.