DE102005014627B4

DE102005014627B4 - Flashspeicher und Halbleiterbauelement

Info

Publication number: DE102005014627B4
Application number: DE200510014627
Authority: DE
Inventors: Dae-Seok Yongin Byeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-03-25
Filing date: 2005-03-24
Publication date: 2009-07-09
Anticipated expiration: 2025-03-25
Also published as: JP4772350B2; DE102005014627A1; CN1674158A; JP2005276422A; CN100568389C

Abstract

Flashspeicher mit
– einem ersten Seitenpuffer (PB0), welcher ein erstes Bitleitungspaar (BL0_E, BL0_O) und eine Schaltung (22) für hohe Spannung zum Auswählen einer Bitleitung des Bitleitungspaares sowie eine Schaltung (26) für niedrige Spannung zum Abtasten von Speicherzellendaten über die Bitleitung umfasst, und
– einem zweiten Seitenpuffer (PB1), welcher ein zweites Bitleitungspaar (BL1_E, BL1_O) und eine Schaltung (22) für hohe Spannung zum Auswählen einer Bitleitung des Bitleitungspaares sowie eine Schaltung (26) für niedrige Spannung zum Abtasten von Speicherzellendaten über die Bitleitung umfasst,
dadurch gekennzeichnet, dass
– der erste und/oder der zweite Seitenpuffer (PB0, PB1) einen Schalttransistor (LT4) umfasst, welcher mit einer Abtastleitung (SO0, SO1) verbunden ist, wobei die Abtastleitungen (SO0, SO1) des ersten und zweiten Seitenpuffers stufenweise versetzt angeordnet sind, so dass sie in einer Richtung orthogonal zu den Bitleitungen (BL0_E, BL0_O, BL1_E, BL1_O) nicht überlappen.

Description

Die Erfindung betrifft einen Flashspeicher und ein zugehöriges Halbleiterbauelement.
Neuere Entwicklungen im Bereich von Multimediaanwendungen, wie Mobiltelefonen, PDAs, digitalen Kameras usw., haben einen zunehmenden Bedarf an Speicherbauelementen mit einer höheren Dichte. Herkömmliche Speicher umfassen dynamische Speicher mit direktem Zugriff (DRAM), statische Speicher mit direktem Zugriff (SRAM) und nichtflüchtige Speicher (NVM). Die nichtflüchtigen Speicher umfassen maskierte Nur-Lese-Speicher (ROM), elektrisch löschbare und programmierbare Nur-Lese-Speicher (EEPROM) und Flashspeicher. Die nichtflüchtigen Speicher verlieren keine Daten, wenn die Energieversorgung ausfällt, ermöglichen aber im Allgemeinen keinen wahlfreien Zugriff und sind langsamer als flüchtige Speicher.
Flashspeicher können aus einer Kombination von löschbaren und programmierbaren Nur-Lese-Speichern (EPROM) und elektrisch löschba ren und programmierbaren Nur-Lese-Speichern (EEPROM) gebildet werden. Die Flashspeicher können als NAND- oder NOR-Flashspeicher ausgeführt werden. Lösch- und Programmiervorgänge können in einem Flashspeicher durch Anlegen von verschiedenen Spannungen an jede der Flashspeicherzellen ausgeführt werden.
Durch den zunehmenden Bedarf an Speichern mit einer großen Dichte werden Flashspeicher, wie Flash-EEPROMs, in Zusatzspeichern oder in Systemprogrammierungsanwendungen verwendet, in welchen eine kontinuierliche Aktualisierung erforderlich ist. Zudem können Flash-EEPROMs eine höhere Integrationsdichte als herkömmliche EEPROMs aufweisen.
Flashspeicher können jedoch durch Kopplungsrauschen zwischen Abtastleitungen eines Seitenpuffers Lesefehler aufweisen. Um das Kopplungsrauschen und die resultierenden Lesefehler zu reduzieren, kann ein Abstand zwischen Abtastknoten vergrößert werden oder eine Signalleitung, beispielsweise eine VDD-Leitung oder eine VSS-Leitung, zwischen Abtastleitungen eingefügt werden. Beide Lösungen haben den Nachteil, dass die Speicherchipgröße und/oder die Herstellungskosten erhöht werden.
1 zeigt ein herkömmliches Flashspeicherbauelement, wie ein Flashspeicherbauelement vom NAND-Typ, das ein Speicherzellenfeld 10 zum Speichern von Daten umfasst. Das Speicherzellenfeld 10 kann eine Mehrzahl von Speicherzellenketten umfassen, welche nachfolgend auch als NAND-Ketten bezeichnet werden und mit korrespondierenden Bitleitungen verbunden sind. Jede Speicherzellenkette umfasst einen Kettenauswahltransistor, welcher mit einer korrespondierenden Bitleitung verbunden ist, einen Masseauswahltransistor, welcher mit einer gemeinsamen Sourceleitung verbunden ist, und Speicherzellen, welche in Reihe zwischen dem Kettenauswahltransistor und dem Masseauswahltransistor eingeschleift sind.
1 zeigt vier Bitleitungspaare (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O) und (BL3_E, BL3_O), wobei eine beliebige Anzahl von Bitleitungen mit dem Speicherzellenfeld 10 verbunden sein können. Jedes Bitleitungspaar ist elektrisch mit einem korrespondierenden Seitenpuffer PB0, PB1, PB2 und PB3 verbunden. Jeder der Seitenpuffer PB0, PB1, PB2 und PB3 kann als Abtastverstärker für einen Lese-/Verifiziervorgang und als Treiber zum Treiben einer Bitleitung gemäß den während eines Programmiervorgangs zu programmierenden Daten wirken. Die Seitenpuffer PB0, PB1, PB2 und PB3 können identisch aufgebaut sein, wobei der Einfachheit halber korrespondierende Komponenten der Seitenpuffer PB0, PB1, PB2 und PB3 mit den gleichen Bezugszeichen bezeichnet sind und nachfolgend nur der Aufbau eines der Seitenpuffer, z. B. des Seitenpuffers PB0, beschrieben wird.
Der Seitenpuffer PB0 umfasst eine Bitleitungsauswahl- und Vorspannungsschaltung 22, eine Vorladeschaltung 24 und eine Abtast- und Zwischenspeicherschaltung 26. Die Bitleitungsauswahl- und Vorspannungsschaltung 22 umfasst NMOS-Transistoren HT0, HT1, HT2 und HT3. Der NMOS-Transistor HT0 ist zwischen einer Versorgungsleitung VIRPWR und einer Bitleitung BL0_E eingeschleift und wird durch ein Steuersignal VBLe gesteuert. Der NMOS-Transistor HT1 ist zwischen der Versorgungsleitung VIRPWR und der Bitleitung BL0_O eingeschleift und wird durch ein Steuersignal VBLo gesteuert. Der NMOS-Transistor HT2 ist zwischen der Bitleitung BL0_E und einem Abtastknoten SO0 eingeschleift und der NMOS-Transistor HT3 ist zwischen der Bitleitung BL0_O und dem Abtastknoten SO0 eingeschleift. Die NMOS-Transistoren HT2 und HT3 werden von einem jeweiligen Steuersignal BLSLTe bzw. BLSLTo gesteuert. Jeder der NMOS-Transistoren HT0 bis HT3 kann beispielsweise als Hochspannungstransistor mit einer Durchbruchspannung von ungefähr 28 V ausgeführt sein.
Die Vorladeschaltung 24 umfasst einen PMOS-Transistor LT0, welcher zwischen einer Versorgungsspannung und dem Abtastknoten SO0, der auch als Abtastleitung bezeichnet wird, eingeschleift ist und von einem Steuersignal PLOAD gesteuert wird.
Die Abtast- und Zwischenspeicherschaltung 26 umfasst NMOS-Transistoren LT1, LT2 und LT3 und einen Zwischenspeicher LAT, welcher Inverter INV0 und INV1 aufweist. Die NMOS-Transistoren LT2 und LT3 können in Reihe zwischen einem Zwischenspeicherknoten N2 des Zwischenspeichers LAT und einer Massespannung eingeschleift sein. Ein Gate des NMOS-Transistors LT2 ist elektrisch mit dem Abtastknoten SO0 verbunden und ein Gate des NMOS-Transistors LT3 wird von einem Steuersignal PBLCH beaufschlagt. Der NMOS-Transistor LT1 ist elektrisch zwischen dem Abtastknoten SO0 und einem Zwischenspeicherknoten N1 des Zwischenspeichers LAT eingeschleift und wird von einem Steuersignal LCHDRV gesteuert. Der Zwischenspeicherknoten N1 kann als Dateneingabe-/Datenausgabeknoten PB_DIO0 des Seitenpuffers verwendet werden und ist mit einem Spaltendecoder 60 verbunden. Jeder der NMOS-Transistoren LT0 bis LT3 und der PMOS- und NMOS-Transistoren, welche die Inverter INV0 und INV1 bilden, können beispielsweise als Niederspannungstransistoren mit einer Durchbruchspannung von ungefähr 7 V ausgeführt sein.
Wie oben ausgeführt ist, können die Hochspannungstransistoren in der Bitleitungsauswahl- und Vorspannungsschaltung 22 von jedem Seitenpuffer PB0, PB1, PB2 und PB3 verwendet werden. Dies ist darin begründet, dass eine höhere, an einen Volumenbereich des Speicherzellenfelds 10 angelegte Spannung, z. B. ungefähr 20 V, über die Sourcebereiche der Kettenauswahltransistoren des Speicherzellenfelds 10 zu den Bitleitungen (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O) und (BL3_E, BL3_O) übertragen werden kann. Aus diesem Grund sind die NMOS-Transistoren HT2 und HT3 in jedem Seitenpuffer PB0, PB1, PB2 und PB3 als Hochspannungstransistoren ausgeführt, um zu verhindern, dass eine höhere Spannung an die korrespondierende Vorladeschaltung 24 und die Abtast- und Zwischenspeicherschaltung 26 übertragen wird.
Analog können die NMOS-Transistoren HT0 und HT1 in jedem Seitenpuffer PB0, PB1, PB2 und PB3 als Hochspannungstransistoren ausgeführt sein, welche eine höhere Spannung aushalten, die während eines Löschvorgangs an die korrespondierenden Bitleitungen (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O) und (BL3_E, BL3_O) übertragen wird.
Ein Hochspannungstransistor kann beispielsweise mit einer Durchbruchspannung von ungefähr 28 V ausgeführt werden, während ein Niedrigspannungstransistor in einer Mulde vom p-leitenden bzw. n-leitenden Typ mit einer Durchbruchspannung von ungefähr 7 V ausgeführt wird. Hierbei wird ein Bereich, in welchem Hochspannungstransistoren ausgebildet werden, als Hochspannungsbereich oder als Hochspannungsschaltungsbereich bezeichnet, und ein Bereich, in welchem Niedrigspannungstransistoren ausgebildet werden, wird als Niedrigspannungsbereich oder als Niedrigspannungsschaltungsbereich bezeichnet.
In jedem Seitenpuffer PB0, PB1, PB2 und PB3 können NMOS-Transistoren einer korrespondierenden Bitleitungsauswahl- und Vorspannungsschaltung 22 in einem Hochspannungsbereich ausgebildet werden und MOS-Transistoren in einer korrespondierenden Vorladeschaltung 24 und in einer Abtast- und Zwischenspeicherschaltung 26 können in einem Niedrigspannungsbereich ausgebildet werden.
Wie beispielsweise aus 2a, welche ein Zeitablaufdiagramm eines Lesevorgangs des Flashspeichers aus 1 darstellt, und aus 2b ersichtlich ist, welche beispielhaft ein Layout der Seitenpuffer PB0, PB1, PB2 und PB3 aus 1 zeigt, können Komponenten der Bitleitungsauswahl- und Vorspannungsschaltung 22, d. h. die Hochspannungstransistoren, im Seitenpuffer PB0 in einem Hochspannungsbereich 30 angeordnet sein, und Komponenten der Vorladeschaltung 24 und der Abtast- und Zwischenspeicherschaltung 26, d. h. die Niedrigspannungstransistoren, im Seitenpuffer PB0 in einem Niedrigspannungsbereich 32 angeordnet sein. Analog können Komponenten der Bitleitungsauswahl- und Vorspannungsschaltung 22, d. h. die Hochspannungstransistoren, im Seitenpuffer PB1 ebenfalls in einem Hochspannungsbereich 34 angeordnet sein, und Komponenten der Vorladeschaltung 24 und der Abtast- und Zwischenspeicherschaltung 26, d. h. die Niedrigspannungstransistoren, im Seitenpuffer PB1 können in einem Niedrigspannungsbereich 36 angeordnet sein. Hochspannungstransistoren der anderen Seitenpuffer PB2, PB3 usw. können beispielsweise ebenfalls in korrespondierenden Hochspannungsbereichen 38, 42 usw. angeordnet sein, und Niedrigspannungstransistoren der anderen Seitenpuffer können ebenfalls in korrespondierenden Niedrigspannungsbereichen 40, 44 usw. angeordnet sein.
Wie aus 2b ersichtlich ist, sind die Hochspannungsbereiche 30, 34, 38 und 42 gemeinsam näher an den Bitleitungen (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O) und (BL3_E, BL3_O) angeordnet und die Niedrigspannungsbereiche 32, 36, 40 und 44 sind gemeinsam weiter weg von den Bitleitungen (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O) und (BL3_E, BL3_O) angeordnet. Ein Vorteil einer solchen Anordnung besteht darin, dass eine Wiederholung eines Muldenabstandes zwischen dem Hochspannungsbereich und dem Niedrigspannungsbereich reduziert wird. Wird die in 2b dargestellte Struktur nicht umge setzt, dann muss ein Muldenabstand zwischen je einem Hochspannungsbereich und einem Niedrigspannungsbereich wiederholt werden, wodurch die Layoutgröße erhöht wird.
Durch die Anwendung des Seitenpufferlayouts aus 2b für die Abtastknoten der Seitenpuffer PB0, PB1, PB2 und PB3 können sich jedoch die Abtastleitungen SO0, SO1, SO2 und SO3 von den Hochspannungsbereichen 30, 34, 38 und 42 in die Niedrigspannungsbereiche 32, 36, 40, 44 erstrecken. Dieses Layout kann Lesefehler verursachen, was in 2a deutlicher dargestellt ist.
Wie oben ausgeführt, zeigt 2a ein Zeitablaufdiagramm für einen Lesevorgang eines Flashspeicherbauelements, wie dem Bauelement aus 1. Wie aus 2a ersichtlich, kann ein Lesevorgang eines Flashspeicherbauelements ein Seitenpufferrücksetzintervall T0, ein Bitleitungsvorladungsintervall T1, ein Abtastintervall T2 und ein Zwischenspeicherintervall T3 umfassen. Jedes Intervall wird nachfolgend detaillierter beschrieben.
Im Seitenpufferrücksetzintervall T0 können die Steuersignale VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV und PLOAD auf einen ersten Pegel gesetzt werden, z. B. auf einen hohen Pegel, und eine Massespannung kann an die Versorgungsleitung VIRPWR angelegt werden. Dadurch werden die Bitleitungen BLi_E und BLi_O mit i = 0 bis 3 und der Zwischenspeicherknoten N1 mit der Versorgungsleitung VIRPWR verbunden und auf die Massespannung gesetzt, was bedeutet, dass sie im Seitenpufferrücksetzintervall T0 zurückgesetzt werden können.
Wenn die geraden Bitleitungen BLi_E der Bitleitungspaare ausgewählt sind und die ungeraden Bitleitungen BLi_O nicht ausgewählt sind, können die Steuersignale VBLe, BLSLTo, LCHDRV und PLOAD während des Bitleitungsvorladungsintervalls T1 auf einen zweiten Pegel gesetzt werden, z. B. einen niedrigen Pegel, während das Steuersignal VBLo auf dem ersten, z. B. hohen Pegel gehalten wird. Das Steuersignal BLSLTe kann auf eine Spannung von ungefähr 1,5 V gesetzt werden.
Unter diesen Bedingungen können die nicht ausgewählten Bitleitungen BLi_O über die NMOS-Transistoren HT1 der korrespondierenden Bitleitungsauswahl- und Vorspannungsschaltungen 22 elektrisch mit der Versorgungsleitung VIRPWR verbunden werden. Das bedeutet, dass entladene Spannungen auf den nicht ausgewählten Bitleitungen BLi_O gehalten werden können.
Zum gleichen Zeitpunkt, an welchem die PMOS-Transistoren LT0 der Seitenpuffer PB0 bis PB3 leitend geschaltet werden, können die Abtastknoten SO0 bis SO3 mit einer Versorgungsspannung geladen werden. Da das Steuersignal BLSLTe mit einem Spannungspegel von ungefähr 1,5 V an die Gates der NMOS-Transistoren HT2 der Seitenpuffer PB0 bis PB3 angelegt wird, werden die ausgewählten Bitleitungen BLi_E mit einer Spannung von 1,5 V–Vth vorgeladen, wobei die Spannung Vth der Schwellwertspannung der NMOS-Transistoren entspricht. Die ausgewählten Bitleitungen BLi_E können beispielsweise auf einen Spannungspegel von ungefähr 0,8 V vorgeladen werden.
Im Abtastintervall T2 können die Steuersignale VBLe, VBLo, BLSLTo, LCHDRV und PLOAD mit den gleichen Zuständen wie im Bitleitungsvorladungsintervall T1 gehalten werden, während das Steuersignal BLSLTe auf den zweiten, z. B. niedrigen Pegel gesetzt wird. Dadurch werden die NMOS-Transistoren HT2 der Seitenpuffer PB0 bis PB3 sperrend geschaltet. In diesem Zustand können die Vorladespannungen auf den ausgewählten Bitleitungen BLi_E entsprechend einem Zustand, d. h. entsprechend einem An-Zustand oder einem Aus-Zustand, der Speicherzellen gehalten oder abgesenkt werden, welche mit den ausgewählten Bitleitungen BLi_E verbunden sind. Unter der Voraussetzung, dass Speicherzellen mit einem An-Zustand mit den ausgewählten Bitleitungen BL0_E, BL2_E und BL3_E verbunden sind und eine Speicherzelle mit einem Aus-Zustand mit der ausgewählten Bitleitung BL1_E verbunden ist, wie in 2a dargestellt, können die Vorladespannungen auf den Bitleitungen BL0_E, BL2_E und BL3_E auf die Massespannung abgesenkt werden, während die Vorladespannung auf der Bitleitung BL1_E beibehalten werden kann.
Mit dem Setzen des Steuersignals PLOAD auf den ersten, z. B. hohen Pegel im Zwischenspeicherintervall T3 können die PMOS-Transistoren LT0 der Seitenpuffer PB0 bis PB3 sperrend geschaltet werden, so dass die Abtastknoten SO0, SO1, SO2 und SO3 einen floatenden Zustand einnehmen. In diesem Zustand wird eine Spannung von ungefähr 1,0 V an die Steuersignalleitung BLSLTe angelegt. Da die Vorladespannung auf der Bitleitung BL1_E gehalten wird, wird der NMOS-Transistor HT2 des Seitenpuffers PB1 sperrend geschaltet. Dies ist darin begründet, dass die Gate-Source-Spannung Vgs (Vgs = 1,0 V–0,8 V = 0,2 V) des NMOS-Transistors HT2 im Seitenpuffer PB1 niedriger als eine Schwellwertspannung von 0,7 V ist. Anderseits sind die NMOS-Transistoren HT2 der anderen Seitenpuffer PB0, PB2 und PB3 leitend geschaltet, weil die Vorladespannungen auf den Bitleitungen BL0_E, BL2_E und BL3_E über die Speicherzellen im An-Zustand entladen sind. Die Spannungen der Abtastknoten SO0, SO2 und SO3 können von der Versorgungsspannung auf die Massespannung entladen werden, während die Spannung am Abtastknoten SO1 gehalten wird.
Dies schaltet einen mit dem Abtastknoten SO1 verbundenen NMOS-Transistor LT2 in einen leitenden Zustand und die mit den Abtastknoten SO0, SO2 und SO3 verbundenen NMOS-Transistoren LT2 in einen sperrenden Zustand. Anschließend werden, wie aus 2a ersichtlich, Werte der Zwischenspeicher LAT in den Seitenpuffern PB0 bis PB3 ab hängig von den Spannungen an den Abtastknoten SO0 bis SO3 bestimmt, wenn das Steuersignal PBLCH gepulst wird.
Wie oben ausgeführt, können die Spannungen an den Abtastknoten SO0 bis SO3 in einem floatenden Zustand selektiv von der Versorgungsspannung auf die Massespannung verändert werden. Ein Abtastknoten im floatenden Zustand kann durch Spannungsveränderungen an einem benachbarten Abtastknoten beispielsweise über eine Koppelkapazität beeinflusst werden.
Wie aus 2b ersichtlich, können wegen der Überlappung benachbarter Abtastknoten oder Abtastleitungen im Layout in einer Richtung senkrecht zu einer Bitleitung zwischen den benachbarten Abtastleitungen Koppelkapazitäten auftreten, welche in 2b mit C0 bis C2 bezeichnet sind.
Dadurch kann eine Spannung an einem Abtastknoten SO1 in einem floatenden Zustand auf eine mit einem Kopplungsverhältnis (α) einer Koppelkapazität korrespondierende Spannung abgesenkt werden, wenn Spannungen an benachbarten Abtastknoten SO0 und SO2 von der Versorgungsspannung auf die Massespannung abgesenkt werden, was als Kopplungsrauschen oder als Abtastrauschen bezeichnet wird.
Wird eine Spannung an einem Abtastknoten SO1 in einem floatenden Zustand durch das Kopplungsrauschen unter eine Auslösespannung des NMOS-Transistors LT2 abgesenkt, dann können fehlerhafte Daten im Zwischenspeicher LAT gespeichert werden, wenn das Steuersignal PBLCH gepulst wird. Als Resultat kann das in 2b dargestellte Seitenpufferlayout durch das Kopplungsrauschen zwischen benachbarten Abtastleitungen oder Abtastknoten Lesefehler verursachen.
Ein Flashspeicher einer solchen herkömmlichen Art ist beispielsweise in der Patentschrift US 6.704.239 B2 offenbart.
Es ist Aufgabe der Erfindung, einen Flashspeicher und ein zugehöriges Halbleiterbauelement zur Verfügung zu stellen, welche das Kopplungsrauschen zwischen Abtastknoten oder Abtastleitungen ohne signifikante Vergrößerung der Chipfläche reduzieren oder beseitigen.
Die Erfindung löst diese Aufgabe durch einen Flashspeicher mit den Merkmalen des Patentanspruchs 1 und durch ein Halbleiterbauelement mit den Merkmalen des Patentanspruchs 17.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprächen angegeben.
Erfindungsgemäße Ausführungsformen sind auf Halbleiterbauelemente, Halbleiterspeicherbauelemente oder Flashspeicher gerichtet, welche einen Hochspannungsbereich mit Elementen für eine hohe Spannung, einen Niedrigspannungsbereich mit Elementen für eine niedrige Spannung und einen Schalttransistor, wie einen Niedrigspannungs-Schalttransistor, umfassen, welcher den Hochspannungsbereich wahlweise mit dem Niedrigspannungsbereich verbindet.
In einer vorteilhaften erfindungsgemäßen Ausgestaltung überlappen benachbarte Abtastleitungen im Hochspannungsbereich in einer Richtung orthogonal zu Bitleitungen nicht.
In weiterer Ausgestaltung sind benachbarte Abtastleitungen im Hochspannungsbereich ausreichend weit voneinander entfernt angeordnet und/oder liegen sich nicht gegenüber.
In weiterer Ausgestaltung sind aufeinanderfolgende Abtastleitungen im Hochspannungsbereich stufenweise oder diagonal in einer Richtung orthogonal zu einer Bitleitung versetzt angeordnet. In weiterer Ausgestaltung umfasst der Hochspannungsbereich keine Abtastleitungen.
Weitere erfindungsgemäße Ausführungsformen richten sich auf Halbleiterbauelemente, Halbleiterspeicherbauelemente oder Flashspeicher mit einer Mehrzahl von Seitenpuffern, auf Seitenpuffer oder Puffer für einen Flashspeicher und auf eine Schaltung für einen Flashspeicher. Jeder Seitenpuffer kann eine Bitleitungsauswahl- und Vorspannungsschaltung, eine Abtast- und Zwischenspeicherschaltung und einen Schalttransistor, wie einen Niedrigspannungs-Schalttransistor, umfassen.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Schaltbild eines herkömmlichen Flashspeicherbauelements vom NAND-Typ,
2a ein Zeitablaufdiagramm für die Beschreibung eines Lesevorgangs für den Flashspeicher aus 1,
2b eine Layoutansicht eines Seitenpuffers des herkömmlichen Flashspeichers aus 1,
3 ein Schaltbild eines erfindungsgemäßen Flashspeicherbauelements,
4a ein Zeitablaufdiagramm für die Beschreibung eines Lesevorgangs für den erfindungsgemäßen Flashspeicher von 3,
4b eine Layoutansicht eines erfindungsgemäßen Seitenpuffers,
5 ein Schaltbild eines weiteren erfindungsgemäßen Flashspeicherbauelements,
6a ein Schaltbild einer im Speicherbauelement von 5 verwendbaren erfindungsgemäßen Abtast- und Zwischenspeicherschaltung und
6b ein Zeitablaufdiagramm von Signalen der Abtast- und Zwischenspeicherschaltung aus 6a.
3 zeigt ein Ausführungsbeispiel eines Seitenpuffers für ein Flashspeicherbauelement gemäß der Erfindung. In 3 sind Komponenten, welche denen aus 1 entsprechen, mit dem gleichen Bezugszeichen bezeichnet und es kann insoweit auf eine Wiederholung der Beschreibung verzichtet werden. Wie aus 3 ersichtlich, umfasst jeder Seitenpuffer PB0, PB1, PB2 und PB3 in diesem Beispiel zusätzlich einen Schalttransistor LT4, wobei in alternativen Ausführungsformen der Erfindung nur einer oder ein Teil der Seitenpuffer über diesen Schalttransistor LT4 verfügt.
Der Schalttransistor LT4 des jeweiligen Seitenpuffers PB0, PB1, PB2 und PB3 kann als Niederspannungstransistor ausgeführt sein, welcher innerhalb eines Niedrigspannungsbereichs bzw. Niederspannungs-Schaltungsbereichs ausgebildet ist, wo die Vorladeschaltung 24 und die Abtast- und Zwischenspeicherschaltung 26 des Seitenpuffers PB0, PB1, PB2 und PB3 ausgebildet sind. In jedem Seitenpuffer kann eine Drain des Schalttransistors LT4 über eine korrespondierende Abtastleitung SOi, mit i = 0 bis 3, elektrisch mit einem Gate des als Abtasttransistor ausgeführten NMOS-Transistors LT2 verbunden sein. Eine Source des Schalttransistors LT4 kann über ein korrespondierendes Bitleitungs-zu-Abtastleitungssegment BL_SOi elektrisch mit den NMOS-Transistoren HT2 und HT3 verbunden sein. Die Schalttransistoren LT4 der Seitenpuffer PB0, PB1, PB2 und PB3 können gemeinsam von einem Steuersignal BLSHF gesteuert werden.
In einer Ausführungsform des erfindungsgemäßen Flashspeicherbauelements wird während eines Lesevorgangs eine Versorgungsspannung an ein Gate eines der NMOS-Transistoren HT2 oder HT3 angelegt, welcher mit einer ausgewählten Bitleitung verbunden ist, und verschiedene Spannungen werden während verschiedener Intervalle des Lesevorgangs an das Gate des Schalttransistors LT4 angelegt.
In einer beispielhaften Ausführungsform der Erfindung wirkt der Schalttransistor LT4 während des Lesevorgangs wie die oben in Verbindung mit 1 beschriebenen NMOS-Transistoren HT2 oder HT3, was bedeutet, dass ein Bitleitungs-zu-Abtastleitungssegment BL_SOi als Teil einer ausgewählten Bitleitung benutzbar ist und nicht als Teil einer Abtastleitung. Im Gegensatz zur Darstellung in 2b existiert nur eine kleine oder gar keine Kopplungskapazität, welche in 2 mit C0 bis C2 bezeichnet ist und zwischen benachbarten Abtastleitungen in Richtung orthogonal zu der Bitleitung Kopplungsrauschen verursachen kann.
Da durch diese Layoutanordnung benachbarte Abtastleitungen ausreichend voneinander getrennt angeordnet sind und beispielsweise keine Überlappung vorliegt, indem die Abtastleitungen in Richtung orthogonal zu einer Bitleitung nicht einander gegenüberliegen, sondern schrittweise oder diagonal versetzt angeordnet sind, wird eine Abtastleitung in einem floatenden Zustand nicht von einer Spannungsveränderung, wie von einem Versorgungsspannungspegel auf einen Massenspannungspegel oder umgekehrt, auf benachbarten Abtastleitungen beeinflusst.
4a zeigt ein Zeitablaufdiagramm für die Beschreibung eines Lesevorgangs des Flashspeichers aus 3, und 4b zeigt ein Layoutbeispiel für einen Seitenpuffer eines Flashspeicherbauelements gemäß der Erfindung. Die Bezugszeichen 30, 34, 38, 42 bezeichnen wiederum Hochspannungsbereiche oder Hochspannungs-Schaltungsbereiche und die Bezugszeichen 32, 36, 40 und 44 bezeichnen Niedrigspannungsbereiche oder Niedrigspannungs-Schaltungsbereiche. In den Seitenpuffern PB0, PB1, PB2 und PB3 können NMOS-Transistoren in der Bitleitungsauswahl- und Vorspannungsschaltung 22 in einem Hochspannungsbereich ausgebildet sein und der Schalttransistor LT4 sowie MOS-Transistoren der Vorladeschaltung 24 und der Abtast- und Zwischenspeicherschaltung 26 können in einem Niedrigspannungsbereich ausgebildet sein.
So können, wie beispielsweise aus 4b ersichtlich, Komponenten der Bitleitungsauswahl- und Vorspannungsschaltung 22 des Seitenpuffers PB0, d. h. Transistoren für hohe Spannung, im Hochspannungsbereich 30 angeordnet sein und der Schalttransistor LT4 und Komponenten der Vorladeschaltung 24 und der Abtast- und Zwischenspeicherschaltung 26, d. h. Transistoren für niedrige Spannung, können im Niedrigspannungsbereich 32 angeordnet sein. Komponenten der Bitleitungsauswahl- und Vorspannungsschaltung 22 des Seitenpuffers PB1, d. h. Hochspannungstransistoren, können im Hochspannungsbereich 34 angeordnet sein und dessen Schalttransistor LT4 und Komponenten der Vorladeschaltung 24 und der Abtast- und Zwischenspeicherschaltung 26, d. h. Niedrigspannungstransistoren, können im Niedrigspannungsbereich 36 angeordnet sein. Hochspannungstransistoren von anderen Seitenpuffern können in gleicher Weise im korrespondierenden Hochspannungsbereich 38, 42 angeordnet sein, und Niedrigspannungstransistoren der anderen Seitenpuffer, einschließlich deren Schalttransistor LT4, können im korrespondierenden Niedrigspannungsbereich 40, 44 angeordnet sein.
Obwohl in den 3, 4a und 4b nicht dargestellt, kann jeder Niedrigspannungsbereich eine Mulde vom p-leitenden Typ und eine Mulde vom n-leitenden Typ umfassen. Niedrigspannungs-NMOS-Transistoren, z. B. LT1, LT2, LT3, LT4 und NMOS-Transistoren der Inverter INV0 und INV1, können innerhalb der p-Mulde ausgebildet sein und der Niedrigspannungstransistor LT0 und PMOS-Transistoren der Inverter INV0 und INV1 können innerhalb der n-Mulde ausgebildet sein.
Die Hochspannungsbereiche 30, 34, 38 und 42 können gemeinsam in einem Bereich näher an den Bitleitungen und in einer Spalte angeordnet sein und die Niedrigspannungsbereiche 32, 36, 40 und 44 können gemeinsam in einem weiter von den Bitleitungen entfernten Bereich und in einer Spalte angeordnet sein. Die Hochspannungsbereiche und die Niedrigspannungsbereiche können gemeinsam in der allgemein gleichen Position für den gleichen oben beschriebenen Zweck angeordnet sein.
Wie aus 4b ersichtlich ist, können die Abtastleitungen SO0, SO1, SO2 und SO3 im Layout lokal allein innerhalb eines korrespondierenden Niedrigspannungsbereichs verlegt sein. Insbesondere können die Abtastleitungen SO0 bis SO3 lokal innerhalb korrespondierender Niedrigspannungsbereiche verlegt werden, so dass keine Überlappung in Richtung orthogonal zu einer Bitleitung auftritt und sie sich folglich nicht in dieser Richtung gegenüberliegen. In anderen Worten ausgedrückt, die Abtastleitungen SO0 bis SO3 können schrittweise oder diagonal innerhalb korrespondierender Niedrigspannungsbereiche verlegt sein, so dass keine Überlappung in Richtung orthogonal zu einer Bitleitung auftritt.
Die Abtastleitungen SO0 bis SO3 können lokal innerhalb des korrespondierenden Niedrigspannungsbereichs so verlegt sein, dass sie im Wesentlichen die gleiche Länge oder verschiedene Längen aufweisen. Entsprechend existiert im Gegensatz zur Darstellung in 2b nur eine kleine oder gar keine Kopplungskapazität, welche in 2b mit C0 bis C2 bezeichnet ist und Kopplungsrauschen zwischen in Richtung orthogonal zu einer Bitleitung benachbarten Abtastleitungen verursachen kann.
Mit dieser Layoutstruktur wird keine Abtastleitung, die sich in einem floatenden Zustand befindet, durch eine Spannungsveränderung auf einer benachbarten Abtastleitung von einem Versorgungsspannungspegel auf einen Massespannungspegel oder umgekehrt beeinflusst, da benachbarte Abtastleitungen ausreichend voneinander beabstandet sind.
Wie oben ausgeführt, wird ein Abtastknoten in einem floatenden Zustand nicht durch Spannungsveränderungen in benachbarten Abtastknoten beeinflusst, selbst wenn Spannungen an den Abtastknoten oder Abtastleitungen SO0 bis SO3 im floatenden Zustand selektiv während eines Abtastintervalls vom Versorgungsspannungspegel auf den Massespannungspegel verändert werden.
Wie aus dem Zeitablaufdiagramm von 4a für einen nachfolgend detaillierter beschriebenen Lesevorgang eines erfindungsgemäßen Flashspeicherbauelements ersichtlich, wechseln im Seitenpufferrücksetzintervall T0 die Steuersignale VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV, PLOAD und BLSHF auf einen ersten Pegel, z. B. auf einen hohen Pegel, und eine Massespannung wird an die Versorgungsleitung VIRPWR angelegt. Dadurch werden die Bitleitungen BLi_E und BLi_O, mit i = 0 bis 3, und der Zwischenspeicherknoten N1 mit der Versorgungsleitung VIRPWR verbunden und somit auf die Massespannung gesetzt, was bedeutet, dass sie im Seitenpufferrücksetzintervall T0 zurückgesetzt werden. Es sei angenommen, dass die geraden Bitleitungen BLi_E der Bitleitungspaare ausgewählt sind und die ungeraden Bitleitungen BLi_O nicht ausgewählt sind.
Während des Bitleitungsvorladungsintervalls T1 können die Steuersignale VBLe, BLSLTo, LCHDRV und PLOAD auf einen zweiten Pegel gesetzt werden, z. B. auf einen niedrigen Pegel, während die Steuersignale VBLo und BLSLTe weiter auf dem ersten, z. B. hohen Pegel gehalten werden. Zu diesem Zeitpunkt kann das Steuersignal BLSHF, wie aus 4a ersichtlich, auf eine Spannung von ungefähr 1,5 V gesetzt werden. Unter diesen Bedingungen können die nicht ausgewählten Bitleitungen BLi_O über die NMOS-Transistoren HT1 der korrespondierenden Bitleitungsauswahl- und Vorspannungsschaltungen 22 elektrisch mit der Versorgungsleitung VIRPWR verbunden werden. Das bedeutet, dass die entladenen Spannungen auf den nicht ausgewählten Bitleitungen BLi_O gehalten werden.
Zum gleichen Zeitpunkt werden mit dem Einschalten der PMOS-Transistoren LT0 der Seitenpuffer PB0 bis PB3 die Abtastknoten SO0 bis SO3 mit einer Versorgungsspannung geladen. Da das Steuersignal BLSLTe mit einem hohen Pegel an die Gates der NMOS-Transistoren HT2 der Seitenpuffer PB0 bis PB3 angelegt wird, werden die NMOS-Transistoren HT2 ausreichend leitend geschaltet, um die Bitleitungen vorzuladen. Da das Steuersignal BLSHF mit einer Spannung von ungefähr 1,5 V an die Gates der NMOS-Transistoren LT4 angelegt wird, werden die ausgewählten Bitleitungen BLi_E mit einer Spannung von 1,5 V–Vth vorgeladen, wobei die Spannung Vth der Schwellwertspannung des NMOS-Transistors entspricht. Das bedeutet, dass die ausgewählten Bitleitungen BLi_E auf einen Spannungspegel von ungefähr 0,8 V vorgeladen werden.
Im Abtastintervall T2 können die Steuersignale VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV und PLOAD mit den gleichen Zuständen wie im Bit leitungsvorladungsintervall T1 gehalten werden, während das Steuersignal BLSHF auf den niedrigen Pegel der Massespannung gesetzt wird. Dadurch werden die NMOS-Transistoren LT4 der Seitenpuffer PB0 bis PB3 sperrend geschaltet. In diesem Zustand können die Vorladespannungen auf den ausgewählten Bitleitungen BLi_E abhängig von einem Zustand, d. h. einem An-Zustand oder einem Aus-Zustand, von Speicherzellen gehalten oder abgesenkt werden, welche mit den ausgewählten Bitleitungen BLi_E verbunden sind. Unter der Voraussetzung, dass Speicherzellen mit einem An-Zustand mit den ausgewählten Bitleitungen BL0_E, BL2_E und BL3_E verbunden sind und eine Speicherzelle mit einem Aus-Zustand mit der ausgewählten Bitleitung BL1_E verbunden ist, wie in 4a dargestellt, können die Vorladespannungen auf den Bitleitungen BL0_E, BL2_E und BL3_E auf die Massespannung abgesenkt werden, während die Vorladespannung auf der Bitleitung BL1_E gehalten wird.
Mit dem Setzen des Steuersignals PLOAD auf den ersten, z. B. hohen Pegel im Zwischenspeicherintervall T3 können die PMOS-Transistoren LT0 der Seitenpuffer PB0 bis PB3 sperrend geschaltet werden, so dass die Abtastknoten SO0, SO1, SO2 und SO3 einen floatenden Zustand einnehmen. In diesem Zustand wird eine Spannung von ungefähr 1,0 V an die Steuersignalleitung BLSHF angelegt. Da die Vorladespannung auf der Bitleitung BL1_E gehalten wird, wird der NMOS-Transistor LT4 des Seitenpuffers PB1 sperrend geschaltet. Dies ist darin begründet, dass die Gate-Source-Spannung Vgs (Vgs = 1,0 V–0,8 V = 0,2 V) des NMOS-Transistors LT4 im Seitenpuffer PB1 niedriger als eine Schwellwertspannung von 0,7 V ist.
Andererseits sind die NMOS-Transistoren LT4 der anderen Seitenpuffer PB0, PB2 und PB3 leitend geschaltet, weil die Vorladespannungen auf den Bitleitungen BL0_E, BL2_E und BL3_E über die Speicherzellen im An-Zustand entladen sind. Wie aus 4a ersichtlich ist, werden die Spannungen der Abtastknoten SO0, SO2 und SO3 von der Versorgungsspannung auf die Massespannung entladen, während die Spannung am Abtastknoten SO1 gehalten wird. Dies bewirkt, dass der mit dem Abtastknoten SO1 verbundene NMOS-Transistor LT2 leitend und die mit den Abtastknoten SO0, SO2 und SO3 verbundenen NMOS-Transistoren LT2 sperrend geschaltet werden. Anschließend werden, wie aus 4a ersichtlich, Werte der Zwischenspeicher LAT in den Seitenpuffern PB0 bis PB3 gemäß den Spannungen an den Abtastknoten SO0 bis SO3 bestimmt, wenn das Steuersignal PBLCH gepulst wird.
Wie oben ausgeführt, wird ein Abtastknoten oder eine Abtastleitung im floatenden Zustand nicht durch eine Spannungsveränderung an benachbarten Abtastknoten oder Abtastleitungen beeinflusst, auch wenn die Spannungen an den Abtastknoten bzw. Abtastleitungen SO0 bis SO3 in einem floatenden Zustand während eines Abtastintervalls selektiv von der Versorgungsspannung auf die Massespannung verändert werden.
Wie aus 4b ersichtlich, treten dadurch, dass benachbarte Abtastknoten bzw. Abtastleitungen so verlegt sind, dass sie in einer Richtung senkrecht zu einer Bitleitung nicht überlappen bzw. sich nicht gegenüberliegen, nur geringe oder gar keine Koppelkapazitäten, welche in 2b mit C0 bis C2 bezeichnet sind, zwischen den benachbarten Abtastknoten bzw. Abtastleitungen auf. Entsprechend werden keine Lesefehler durch Kopplungsrauschen verursacht.
Obwohl zum erfindungsgemäßen Ausführungsbeispiel aus 3 in 4a und 4b eine Layoutstruktur der Seitenpuffer mit vier Bitleitungspaaren dargestellt ist, versteht es sich, dass die in 4a und 4b dargestellte Schaltungsstruktur auch ein Mal oder mehrmals wiederholt vorgesehen sein kann.
Zudem kann das an die Gates der Schalttransistoren LT4 angelegte Steuersignal BLSHF während eines Löschvorgangs auf die Versorgungsspannung oder auf die Massespannung gesetzt werden. Während eines Programmiervorgangs kann das Steuersignal BLSHF auf den gleichen oder einen höheren Spannungspegel als die Versorgungsspannung gesetzt werden, so dass die Versorgungsspannung oder die Massespannung gemäß Daten, die in einem Zwischenspeicher gespeichert sind, an eine Bitleitung angelegt wird. Zudem kann während eines Verifizierungsvorgangs das Steuersignal BLSHF auf den gleichen Wert wie beim Lesevorgang gesetzt werden. Daraus resultiert, dass die Abtast- und Zwischenspeicherschaltung 26 in einfacher Weise modifiziert werden kann.
So zeigt beispielsweise 5 eine Ausführungsform, bei welcher der jeweilige NMOS-Transistor LT1 der Abtast- und Zwischenspeicherschaltung 26 in jedem Seitenpuffer so ausgeführt ist, dass er nicht mit einer Abtastleitung SOi, mit i = 0 bis 3, verbunden ist, sondern mit dem zugehörigen Bitleitungs-zu-Abtastleitungssegment BL_SOi. In diesem Ausführungsbeispiel, das ansonsten demjenigen von 3 entspricht, worauf verwiesen werden kann, kann wiederum jede Abtastleitung von jedem der Seitenpuffer PB0, PB1, PB2 und PB3 im Layout innerhalb eines korrespondierenden Niedrigspannungsbereichs oder Niedrigspannungs-Schaltungsbereichs so verlegt sein, dass benachbarte Abtastleitungen so angeordnet sind, dass sie in Richtung orthogonal zu einer Bitleitung nicht überlappen bzw. sich nicht gegenüberliegen.
Wie aus den 6a und 6b ersichtlich, kann die Abtast- und Zwischenspeicherschaltung 26 so realisiert sein, dass eine Spannung am Abtastknoten SOi über einen NMOS-Transistor LT5 an einen Zwischenspeicher LAT übertragen werden kann. In diesem Fall wird der Zwischenspeicher LAT von Steuersignalen CSEN, CSENB, CLAT und CLATB gesteuert, um eine Spannung oder Daten zwischenzuspeichern, welche über den Transistor LT5 übertragen werden. Um dies zu erreichen, kann, wie in 6a dargestellt ist, ein Inverter INV2 durch die Steuersignale CSEN und CSENB aktiviert werden und dann kann ein Inverter INV3 durch die Steuersignale CLAT und CLATB aktiviert werden.
Die Erfindung kann beispielsweise als Halbleiterbauelement, als nichtflüchtiger Speicher, als Flashspeicher, als NAND-Flashspeicher oder als NOR-Flashspeicher ausgeführt werden. Es versteht sich, dass vorliegend die Begriffe „hohe Spannung" bzw. „Hochspannung" und „niedrige Spannung" bzw. „Niedrigspannung" beliebige Spannungswerte umfassen, solange die „hohe Spannung" höher als die „niedrige Spannung" ist.
Obwohl die obigen erfindungsgemäßen Ausführungsformen mit vier Bitleitungspaaren und vier Seitenpuffern beschrieben sind, kann die Erfindung auch mit einer anderen Anzahl von Bitleitungspaaren und Seitenpuffern umgesetzt werden. Zudem kann statt des beschriebenen Schalttransistors auch ein anderes Schaltmittel verwendet werden.

Claims

Flashspeicher mit – einem ersten Seitenpuffer (PB0), welcher ein erstes Bitleitungspaar (BL0_E, BL0_O) und eine Schaltung (22) für hohe Spannung zum Auswählen einer Bitleitung des Bitleitungspaares sowie eine Schaltung (26) für niedrige Spannung zum Abtasten von Speicherzellendaten über die Bitleitung umfasst, und – einem zweiten Seitenpuffer (PB1), welcher ein zweites Bitleitungspaar (BL1_E, BL1_O) und eine Schaltung (22) für hohe Spannung zum Auswählen einer Bitleitung des Bitleitungspaares sowie eine Schaltung (26) für niedrige Spannung zum Abtasten von Speicherzellendaten über die Bitleitung umfasst, dadurch gekennzeichnet, dass – der erste und/oder der zweite Seitenpuffer (PB0, PB1) einen Schalttransistor (LT4) umfasst, welcher mit einer Abtastleitung (SO0, SO1) verbunden ist, wobei die Abtastleitungen (SO0, SO1) des ersten und zweiten Seitenpuffers stufenweise versetzt angeordnet sind, so dass sie in einer Richtung orthogonal zu den Bitleitungen (BL0_E, BL0_O, BL1_E, BL1_O) nicht überlappen.
Flashspeicher nach Anspruch 1, dadurch gekennzeichnet, dass jede Schaltung (26) für niedrige Spannung einen Zwischenspeicher (LAT) zum Speichern von Daten und einen Abtasttransistor (LT2) umfasst.
Flashspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede Schaltung (22) für hohe Spannung näher am korrespondierenden Bitleitungspaar als jede Schaltung (26) für niedrige Spannung angeordnet ist.
Flashspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jede Schaltung (26) für niedrige Spannung in einem Niedrigspannungsbereich (32, 36, 40, 44) angeordnet ist, wobei der Niedrigspannungsbereich einen ersten und einen zweiten Muldenbereich umfasst, die in einer Spalte angeordnet sind.
Flashspeicher nach Anspruch 4, dadurch gekennzeichnet, dass die Abtastleitung (SO0) des ersten Seitenpuffers (PB0) im ersten Muldenbereich angeordnet ist und die Abtastleitung (SO1) des zweiten Seitenpuffers (PB1) im zweiten Muldenbereich angeordnet ist.
Flashspeicher nach Anspruch 5, dadurch gekennzeichnet, dass der erste Muldenbereich eine erste Mulde vom p-leitenden Typ und eine erste Mulde vom n-leitenden Typ umfasst, in welchen Transistoren (LT1, LT2, LT3) der Niedrigspannungsschaltung (26) des ersten Seitenpuffers (PB0) ausgebildet sind, und der zweite Muldenbereich eine zweite Mulde vom p-leitenden Typ und eine zweite Mulde vom n-leitenden Typ umfasst, in welchen Transistoren (LT1, LT2, LT3) der Niedrigspannungsschaltung (26) des zweiten Seitenpuffers (PB1) ausgebildet sind.
Flashspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schalttransistor (LT4) des ersten und/oder des zweiten Seitenpuffers (PB0, PB1) als Niedrigspannungstransistor ausgebildet ist.
Flashspeicher nach Anspruch 7, dadurch gekennzeichnet, dass der Schalttransistor (LT4) des ersten und/oder des zweiten Seitenpuffers (PB0, PB1) einen Strompfad zwischen der Schaltung (22) für hohe Spannung und der zugehörigen Abtastleitung (SO0, SO1) aufweist und ein Steuersignal (BLSHF) an ein Gate des Schalttransistors (LT4) angelegt wird.
Flashspeicher nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Steuersignal (BLSHF) während eines Bitleitungsvorladungsintervalls (T1), eines Abtastintervalls (T2) und eines Zwischenspeicherintervalls (T3) verschiedene Spannungspegel aufweist.
Flashspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass jede Niedrigspannungsschaltung (26) einen Vorladetransistor (LT0) umfasst, welcher von einem Steuersignal (PLOAD) steuerbar ist.
Flashspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass – der jeweilige Seitenpuffer (PB0 bis PB3 eine Bitleitungsauswahl- und Vorladungsschaltung (22) mit Transistoren (HT0 bis HT3) für hohe Spannung zum Auswählen einer Bitleitung des Bitleitungspaares und eine Abtast- und Zwischenspeicherschaltung (26) mit Niedrigspannungstransistoren (LT1 bis LT3) zum Abtasten von Speicherzellendaten über die jeweilige Bitleitung umfasst und – wenigstens einer der Seitenpuffer (PB0 bis PB3) einen Niedrigspannungs-Schalttransistor (LT4) aufweist, welcher wenigstens einen der Transistoren (HT2, HT3) für hohe Spannung und wenigstens einen der Niedrigspannungstransistoren (LT1, LT2) verbindet und mit der Abtastleitung (SO0 bis SO3) verbunden ist.
Flashspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass – der erste und der zweite Seitenpuffer (PB0, PB1) jeweils eine erste Transistorschaltung (22) für hohe Spannung zur Bitleitungsauswahl, welche mit einem ersten Bitleitungs-zu-Auswahlleitungssegment (BL_SO0) verbunden ist, und eine zweite Transistorschaltung (22) für hohe Spannung zur Bitleitungsauswahl umfasst, welche mit einem zweiten Bitleitungs-zu-Auswahlleitungssegment (BL_SO1) verbunden ist, und – das erste Bitleitungs-zu-Auswahlleitungssegment (BL_SO0) und das zweite Bitleitungs-zu-Auswahlleitungssegment (BL_SO1) mit dem korrespondierenden Niedrigspannungs-Schalttransistor (LT4) verbunden sind.
Flashspeicher nach Anspruch 12, dadurch gekennzeichnet, dass der erste und der zweite Seitenpuffer (PB0, PB1) jeweils einen Niedrigspannungs-Vorladetransistor (LT0) zum Vorladen eines Abtastknotens umfassen.
Flashspeicher nach einem der Ansprüche 10 bis 13, gekennzeichnet durch ein Speicherzellenfeld (10), welches eine Mehrzahl von Speicherzellenketten umfasst, die jeweils elektrisch mit korrespondierenden Bitleitungen (BLi_E, BLi_O) verbunden sind.
Flashspeicher nach einem der Ansprüche 2 bis 14, dadurch gekennzeichnet, dass die Niedrigspannungsschaltung (26) einen zweiten Schalttransistor umfasst, der die Abtastleitung oder die ausgewählte Bitleitung mit einem Knoten der Zwischenspeicherschaltung (LAT) verbindet.
Flashspeicher nach Anspruch 15, dadurch gekennzeichnet, dass der zweite Schalttransistor während eines Seitenpufferrücksetzintervalls (T0) leitend schaltbar ist.
Halbleiterbauelement mit – einem Speicherzellenfeld (10), welches eine Mehrzahl von Speicherzellenketten umfasst, welche elektrisch mit korrespondierenden Bitleitungen (BLi_E, BLi_O) verbunden sind, von denen je zwei benachbarte Bitleitungen ein Bitleitungspaar bilden, – einem ersten Seitenpuffer (PB0), welcher mit einem ersten Bitleitungspaar (BL0_E, BL0_O) verbunden ist, und – einem zweiten Seitenpuffer (PB1), welcher mit einem zweiten Bitleitungspaar (BL1_E, BL1_O) verbunden ist, – wobei jeder der Seitenpuffer (PB0, PB1) eine Bitleitungsauswahl- und Vorladungsschaltung (22) zum Auswählen einer Bitleitung aus dem korrespondierenden Bitleitungspaar umfasst, um die ausgewählte Bitleitung mit einer Abtastleitung zu koppeln, wobei die Bitleitungsauswahl- und Vorladungsschaltung (22) Elemente (HT0 bis HT3) für hohe Spannung umfasst, welche in einem Bereich für hohe Spannung angeordnet sind, und eine mit dem Bitleitungspaar gekoppelte Abtast- und Zwischenspeicherschaltung (26) zum Abtasten von Speicherzellendaten über das Bitleitungspaar umfasst, wobei die Abtast- und Zwischenspeicherschaltung (26) Niedrigspannungselemente umfasst, welche in einem Niedrigspannungsbereich angeordnet sind, dadurch gekennzeichnet, dass – der jeweilige Seitenpuffer (PB0, PB1) einen Schalttransistor (LT4) umfasst, welcher die Bitleitungsauswahl- und Vorladungsschaltung (22) und die Abtast- und Zwischenspeicherschaltung (26) verbindet und mit der korrespondierenden Abtastleitung (SO0, SO1) verbunden ist, wobei benachbarte Abtastleitungen des ersten und zweiten Seitenpuffers (PB0, PB1) stufenweise versetzt angeordnet sind, so dass sie in einer Richtung orthogonal zu jeder der Bitleitungen (BLi_E, BLi_O) nicht überlappen, und – eine Spaltengatterschaitung (60) zum Auswählen eines der Seitenpuffer (PB0, PB1) vorgesehen ist, um den ausgewählten Seitenpuffer mit einem Datenbus zu koppeln.
Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass es einen Flashspeicher beinhaltet, insbesondere eine Flashspeicher nach einem der Ansprüche 1 bis 16.