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HINTERGRUND
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1.
Bereich der Erfindung
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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung
und ein Verfahren zum Programmieren und Lesen derselben, und insbesondere einen
Seitenpuffer einer nichtflüchtigen
Speichervorrichtung und ein Verfahren zum Programmieren und Lesen
derselben.
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Eine
Halbleiterspeichervorrichtung kann in eine flüchtige Speichervorrichtung,
in welcher gespeicherte Informationen bei Unterbrechung der elektrischen
Stromversorgung gelöscht
wird, und in eine nichtflüchtige
Speichervorrichtung klassifiziert werden, in welcher Informationen
gespeichert bleiben, selbst wenn die elektrische Stromversorgung unterbrochen
ist. Die nichtflüchtige
Speichervorrichtung kann EPROM (Erasable Programmable Read Only
Memory = löschbarer
programmierbarer Nurlesespeicher), EEPROM (Electrical Erasable Programmable
Read Only Memory = elektrisch löschbarer programmierbarer
Nurlesespeicher), eine Flashspeichervorrichtung und dergleichen
aufweisen.
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In
der Flashspeichervorrichtung weist eine Daten speichernde Speicherzelle
Zellentransistoren auf. Jeder der Zellentransistoren besitzt ein
Steuergate und ein Floatinggate. Die Flashspeichervorrichtung speichert
Informationen, indem sie ein Durchtunnelungsphänomen durch einen Isolierfilm
verwendet.
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Die
Flashspeichervorrichtung kann in einen NOR-Flashspeichervorrichtungstyp
und einen NAND-Flashspeichervorrichtungstyp in Abhängigkeit von
der Zellenkonfiguration klassifiziert werden. Der NOR-Flashspeichervorrichtungstyp
ist typischerweise dazu angepasst, eine kleine Menge an Informationen
in einer nicht sequenziellen Weise bei hoher Geschwindigkeit zu
lesen, wohingegen der NAND- Flashspeichervorrichtungstyp typischerweise
dazu angepasst ist, Informationen in einer sequenziellen Weise zu
lesen. Der NAND- Flashspeichervorrichtungstyp programmiert oder
speichert Daten unter Verwendung eines Seitenpuffers.
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1 ist ein schematisches
Layoutdiagramm eines Zellarraybereichs und eines Seitenpuffers in
einem Stand der Technik. In 1 sind
A' und B' vergrößerte Ansichten
von jeweiligen Abschnitten „A" und „B", und Bezugszeichen 10 bezeichnet
einen Zellarraybereich.
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Der
herkömmliche
Seitenpuffer besitzt einen Aufbau, in welchem vier Seitenpuffer
unter Berücksichtigung
des Layouts des Seitenpuffers gestapelt sind, wie in 1 gezeigt ist. Aus diesem
Grund jedoch weisen gleiche Seitenpuffer, die sich auf das gleiche
Speicherzellenarray beziehen, unterschiedliche Gestalt auf Grund
eines Unterschiedes im Layout auf. Dementsprechend ist ein SO-Knoten,
der ein Abtastknoten des Seitenpuffers ist, während eines Lesevorgangs floatend
bzw. ohne festes Potenzial, und der Grad, dass der SO-Knoten von äußerer Einwirkung
beeinflusst wird, wird so unterschiedlich, dass die vier Seitenpuffer
eine unterschiedliche Abtastdifferenz aufweisen. Deshalb existiert
ein Problem darin, dass beim Test ein Fehler auftritt. Das heißt, dass der
Abtastknoten beim Lesevorgang floatet. Dementsprechend gibt es Probleme
darin, dass der Abtastknoten keinen korrekten Wert bei Abtastung
von Daten abtastet, und somit wird ein Fehler auf Grund von Kopplungskapazität mit einem
benachbarten Abtastknoten erzeugt. Da die Halbleitertechnologie
sich weiterentwickelt, wird außerdem
das Layout des Seitenpuffers schwierig, und folglich werden verschiedene
Stufen von Seitenpuffern benutzt.
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Dementsprechend
wird ein Fehler bei der Kopplungskapazität zwischen den Abtastknoten
problematischer.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen Seitenpuffer
einer nichtflüchtigen
Speichervorrichtung zu schaffen, in der eine Kopplungskapazität zwischen
Abtastknoten unterbunden werden kann.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren
zum Programmieren einer nichtflüchtigen
Speichervorrichtung zu schaffen.
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Noch
eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren zum Lesen einer nichtflüchtigen Speichervorrichtung
zu schaffen.
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Gemäß einer
bevorzugten Ausführungsform der
vorliegenden Erfindung ist ein Seitenpuffer einer nichtflüchtigen
Speichervorrichtung vorgesehen, der Folgendes aufweist: eine erste
Latcheinheit zur Speicherung von Daten, eine oder mehrere zweite Latcheinheiten
zur Speicherung von Daten, zwischen der ersten Latcheinheit und
den zweiten Latcheinheiten verbundene Übertragungseinheiten zur Übertragung
der in der ersten Latcheinheit gespeicherten Daten zu den zweiten
Latcheinheiten, eine Pfadauswahleinheit, die bei einem Lesevorgang
Daten von Bitleitungen abtastet und die abgetasteten Daten in der
ersten Latcheinheit speichert, und bei einem Programmiervorgang
die Daten von der ersten und den zweiten Latcheinheiten auf die
Bitleitungen überträgt, eine
Abtasteinheit, die es der Pfadauswahleinheit ermöglicht Daten abzutasten, oder
es ermöglicht,
die von den Bitleitungen empfangenen Daten in dem ersten Latch zu
speichern, und eine Daten-I/O-Einheit zur Übertragung der Daten von einer
Datenleitung zu der ersten und den zweiten Latcheinheiten, oder
zur Übertragung
der in der ersten und den zweiten Latcheinheiten gespeicherten Daten
auf die Datenleitung.
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Gemäß der vorliegenden
Erfindung ist weiterhin ein Verfahren zum Programmieren einer nichtflüchtigen
Speichervorrichtung vorgesehen, welches die folgenden Verfahrensschritte
aufweist: Speichern von Daten in einer ersten Latcheinheit, sequenzielles Speichern
von Daten in einer Vielzahl von zweiten Latcheinheiten, deren Anzahl
um eins kleiner ist als die Anzahl von mehrfachen Paaren von zu
lesenden oder zu programmierenden Bitleitungen, und Auswählen einer
zu programmierenden Speicherzelle und Programmieren der in der ersten
Latcheinheit und in den zweiten Latcheinheiten gespeicherten Daten
in die ausgewählte
Speicherzelle gemäß eines Programmiersteuersignals.
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Weiterhin
ist gemäß der vorliegenden
Erfindung ein Verfahren zum Lesen einer nichtflüchtigen Speichervorrichtung
mit den folgenden Verfahrensschritten vorgesehen: Abtasten von Daten
einer ausgewählten
Speicherzelle und Speichern der abgetasteten Daten in eine erste
Latcheinheit, wobei die nichtflüchtige
Speichervorrichtung die erste Latcheinheit zur Abtastung von Daten
und Speicherung der abgetasteten Daten und eine Vielzahl von zweiten Latcheinheiten
aufweist, deren Anzahl um eins kleiner ist als die Anzahl von mehrfachen
Paaren von zu lesenden oder zu programmierenden Bitleitungen, Speichern
der in der ersten Latcheinheit gespeicherten Daten in die zweiten
Latcheinheiten durch eine Übertragungseinheit,
wenn die Daten von der ersten Latcheinheit zu den zweiten Latcheinheiten übertragen
sind, Ausschalten der Übertragungseinheit
zum elektrischen Trennen der ersten Latcheinheit und der zweiten
Latcheinheiten, Speichern von Daten in der gesamten Vielzahl der
zweiten Latcheinheiten durch wiederholtes Ausführen der Verfahrensschritte
von Speicher von neuen Daten in die erste Latcheinheit, Speichern
der in der ersten Latcheinheit gespeicherten neuen Daten in weitere
zweite Latcheinheiten durch die Übertragungseinheit,
und wenn die neuen Daten von der ersten Latcheinheit zu den weiteren zweiten
Latcheinheiten transportiert sind, Ausschalten der Übertragungseinheit
zum elektrischen Trennen der ersten Latcheinheit und der weiteren
zweiten Latcheinheiten, Speichern weiterer neuer Daten in die erste
Latcheinheit, und sequenzielles Ausgeben der in der ersten Latcheinheit
und der zweiten Latcheinheit gespeicherten Daten auf eine Datenleitung
durch die Daten-I/O-Einheit.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 ist
ein schematisches Layoutdiagramm eines Zellarraybereichs und eines
Seitenpuffers in einem Stand der Technik;
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2 ist
ein äquivalenter
Schaltplan, der ein Stück
von einem Zellarraybereich eines NAND-Flashspeichervorrichtungstyps
darstellt;
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3 ist
ein schematisches Layoutdiagramm des Zellarraybereichs und des Seitenpuffers gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung; und
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4 ist
ein Schaltplan, der einen Seitenpuffer gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung darstellt.
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DETAILLIERTE BESCHREIBUNG
VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Nun
werden die bevorzugten Ausführungsformen
gemäß der vorliegenden
Erfindung mit Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Da bevorzugte Ausführungsformen
zu dem Zweck vorgesehen sind, dass der reguläre Fachmann die vorliegende
Erfindung verstehen kann, können
sie auf verschiedene Art und Weise modifiziert werden, und der Rahmen
der vorliegenden Erfindung ist durch die später beschriebenen bevorzugten
Ausführungsformen
nicht beschränkt. Gleiche
Bezugszeichen werden zur Bezeichnung von gleichen oder ähnllichen
Teilen verwendet.
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2 ist
ein äquivalenter
Schaltplan, der ein Stück
von einem Zellarraybereich eines NAND-Flashspeichervorrichtungstyps
darstellt.
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Mit
Bezugnahme auf 2 weist der Zellarraybereich
des NAND-Flashspeichervorrichtungstyps
eine Vielzahl von Strings bzw. Reihen S1, S2, S3 und S4 auf. 16
oder 32 Zellen sind zu einem String verbunden. Jeder der Strings
S1, S2, S3 und S4 besitzt einen Drainselecttransistor bzw. Drainauswahltransistor
DST, eine Vielzahl von Zellentransistoren C1 bis Cn und einen Sourceselecttransistor
bzw. Sourceauswahltransistor SST. Ein Drainabschnitt des Drainauswahltransistors
DST ist mit Bitleitungen BLe und BLo verbunden, und ein Sourceabschnitt des
Sourceauswahltransistors SST ist mit einer gemeinsamen Sourceleitung
CSL verbunden. Gateanschlüsse
der Zellentransistoren C1 bis Cn sind an Wortleitungen WL1 bis WLn
angeschlossen. Die Drainauswahlleitung DSL ist mit einem Gateanschluss
des Drainauswahltransistors DST verbunden, und an einem Gateanschluss
des Sourceauswahltransistors SST ist die Sourceauswahlleitung SSL
angeschlossen. Mit den Biltleitungen BLe und BLo sind Bitleitungsauswahlschaltungen
(siehe "100" in 4)
verbunden, welche eine der Bitleitungen BLe und BLo bei einem Programmier-
und Lesevorgang auswählen,
eine ausgewählte
Bitleitung mit einem ersten Abtastknoten SO1 verbinden und eine nicht
ausgewählte
Bitleitung in einen Floatzustand versetzen. Ein Seitenpuffer (siehe „170" in 4)
ist an die Bitleitungsauswahlschaltungen angeschlossen.
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3 ist
ein schematisches Layoutdiagramm des Zellarraybereichs und des Seitenpuffers gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung. 4 ist ein
Schaltplan, der den Seitenpuffer gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung darstellt. In 3 sind C' und D' hervorgehobene bzw.
vergrößerte Ansichten
der Abschnitte C und D, und Bezugszeichen CA bezeichnet den Zellarraybereich.
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Mit
Bezug auf 3 und 4 kann ein
Seitenpuffer 170 verschiedene Funktionen ausführen. Wenn
Daten aus Speicherzellen einer ausgewählten Seite gelesen werden
sollen, tastet der Seitenpuffer 170 zuerst die Daten der
ausgewählten
Seite ab und latcht die abgetasteten Daten. Dieses wird als ein „Abtastvorgang" bezeichnet. Weiterhin,
wenn Daten von Speicherzellen einer ausgewählten Seite aus programmiert
werden sollen, speichert der Seitenpuffer 170 temporär Programmdaten,
die von außen empfangen
wurden. Dieses wird als ein „Datenladevorgang" bezeichnet. Wenn
ein Prüfvorgang
zum Überprüfen ausgeführt wird,
ob eine programmierie/gelöschte
Zelle eine Sollschwellspannung aufweist (oder eine programmierte/gelöschte Zelle
ausreichend programmiert/gelöscht
ist), tastet der Seitenpuffer 170 Datenbits von Speicherzellen
einer ausgewählten
Seite ab und latcht die abgetasteten Datenbits in der gleichen Art
und Weise wie bei dem Abtastvorgang.
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Der
Seitenpuffer 170 weist Folgendes auf: eine erste Latcheinheit 120 zur
Speicherung von Daten, eine oder mehrere zweite Latcheinheiten 130 zur Speicherung
von Daten, Übertragungseinheiten 140, die
jeweils zwischen der ersten Latcheinheit 120 und den zweiten
Latcheinheiten 130 verbunden sind, zur Übertragung der in der ersten
Latcheinheit 120 gespeicherten Daten zu den zweiten Latcheinheiten 130,
ein mit Bitleitungen (Bitleitungsauswahlschaltung) verbundene Pfadauswahlschaltung 110,
wobei die Pfadauswahlschaltung 110 Daten von den Bitleitungen
BLe und BLo abtastet und die abgetasteten Daten in der ersten Latcheinheit 120 bei
einem Lesevorgang speichert und die Daten von der ersten und den
zweiten Latcheinheiten 120, 130 auf die Bitleitungen
BLe und BLo bei einem Programmiervorgang überträgt, eine Abtasteinheit 150,
die es der Pfadauswahleinheit 110 ermöglicht Daten abzutasten, oder es
ermöglicht,
dass die von den Bitleitungen BLe und BLo empfangenen Daten in der
ersten Latcheinheit 120 gespeichert werden, und eine Daten-I/O-Einheit 160 zur Übertragung
von Daten von einer Datenleitung I/O zu der ersten und den zweiten
Latcheinheiten 120 und 130, oder zur Übertragung
der in der ersten und den zweiten Latcheinheiten 120 und 130 gespeicherten
Daten auf die Datenleitung I/O.
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Der
Seitenpuffer 170 weist weiterhin eine erste Latcheinheit 120 und
eine oder mehrere zweite Latcheinheiten 130 zur Speicherung
von Daten auf. Die erste Latcheinheit 120 schließt ein erstes
Latch LAT1 ein, welches aus Invertern INV1, INV2 und ersten und
zweiten Latchknoten Q1, /Q1 besteht. Die erste Latcheinheit 120 weist
auch einen siebenten NMOS-Transistor
N7 auf, der zwischen dem ersten Latchknoten Q1 und dem Massespannungsanschluss
(Vss) angeschlossen ist, welcher ein Pull-Down-Transistor zur Initialisierung
des ersten Latchknotens Q1 ist. Die zweite Latcheinheit 130 weist
zweite bis vierte Latches LAT2, LAT3 und LAT4 auf. Das zweite Latch
LAT1 weist Inverter INV3, INV4 und erste und zweite Latchknoten
Q2, /Q2 auf. Das dritte Latch LAT3 weist Inverter INV5, INV6 und
erste und zweite Latchknoten Q3, /Q3 auf. Das vierte Latch LAT4
weist Inverter INV7, INV8 und erste und zweite Latchknoten Q4, /Q4
auf. In diesem Stadium kann die Anzahl der zweiten Latcheinheiten
130 um eins kleiner sein als die Anzahl von mehrfachen Paaren der Bitleitungen
BLe und BLo, welche gelesen oder programmiert werden. In dieser
Ausführungsform
sind drei Latches LAT2, LAT3, LAT4 gezeigt.
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Jede
der Übertragungseinheiten 140 ist
zwischen der ersten Latcheinheit 120 und der zweiten Latcheinheit 130 angeschlossen
und überträgt die in der
ersten Latcheinheit 120 gespeicherten Daten an die zweite
Latcheinheit 130. Die Übertragungseinheit 140 besitzt
jeweils NMOS-Transistoren N8, N9, N10, welche jeweils durch die Übertragungssteuersignale T2,
T1 und T0 gesteuert werden. Hier steuern die Übertragungssteuersignale T2,
T1 und T0 die NMOS-Transistoren N8, N9, N10 in den eingeschalteten
Zustand, wenn die in der ersten Latcheinheit 120 gespeicherten
Daten zu den zweiten Latcheinheiten 130 übertragen
werden, und in den ausgeschalteten Zustand, wenn Daten in den zweiten Latcheinheiten 130 gespeichert
sind. Im konkreten Sinne ist ein achter NMOS-Transistor N8 zwischen dem
ersten Latch LAT1 und dem zweiten Latch LAT2 angeschlossen. Der
achte NMOS-Transistor N8 wird durch das Übertragungssteuersignal T2
gesteuert. Ein neunter NMOS-Transistor N9 ist zwischen dem ersten
Latch LAT1 und dem dritten Latch LAT3 angeschlossen. Der neunte
NMOS-Transistor N9 wird durch das Übertragungssteuersignal T1
gesteuert. Ein zehnter NMOS-Transistor N10 ist zwischen dem ersten
Latch LAT1 und dem vierten Latch LAT4 angeschlossen. Der zehnte
NMOS-Transistor
N10 wird durch das Übertragungssteuersignal
T0 gesteuert.
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Die
Pfadauswahleinheit 110 weist Folgendes auf: eine Vielzahl
von ersten Abtastknoten SO1, die mit dem Paar der Bitleitungen in
Verbindung stehen, einen zweiten Abtastknoten SO2 zur Abtastung
von Daten, erste Schalter N3, die jeweils zwischen den ersten Abtastknoten
SO1 und dem zweiten Abtastknoten SO2 angeschlossen sind, wobei die
ersten Schalter einen Lesevorgang steuern, und zweite Schalter N4,
die zwischen der ersten Latcheinheit 120 und den ersten
Abtastknoten SO1 und zwischen den zweiten Latcheinheiten 130 und
den ersten Abtastknoten SO1 angeschlossen sind, wobei die zweiten
Schalter einen Programmiervorgang steuern. Genauer gesagt ist jeder
der dritten NMOS-Transistoren N3 zwischen der Bitleitungsauswahlschaltung 100 und
dem zweiten Abtastknoten SO2 angeschlossen. Der dritte NMOS-Transistor
N3 wird durch ein Lesesteuersignal READ gesteuert. Die vierten NMOS-Transistoren
N4 werden durch ein Programmiersteuersignal PGM ein- und ausgeschaltet,
und sie sind zwischen der ersten Abtastknoten SO1 und jeweils ersten
Latchknoten Q1, Q2, Q3 und Q4 der Latches LAT1, LAT2, LAT3 und LAT4
angeschlossen. Dabei ist die Anzahl der ersten Abtastknoten die
gleiche wie die der mehrfachen Paare der Bitleitungen BLe und BLo,
welche gelesen oder programmiert werden. In dieser Ausführungsform
beträgt
die Anzahl der ersten Abtastknoten SO1 vier.
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Jede
der Bitleitungsauswahlschaltungen 100 ist mit dem Paar
von Bitleitungen BLe und BLo verbunden. Ein erster NMOS-Transistor
N1 ist zwischen der Bitleitung BLe und dem ersten Abtastknoten SO1 angeschlossen.
Der erste NMOS-Transistor N1 wird durch ein Steuersignal BSLe gesteuert.
Ein zweiter NMOS-Transistor N2 ist zwischen der Bitleitung BLo und
dem ersten Abtastknoten SO1 angeschlossen. Der erste und zweite
NMOS-Transistor
N1, N2 ist jeweils dazu angepasst, eine der Bitleitungen BLe und BLo
auszuwählen,
eine ausgewählte
Bitleitung mit dem ersten Abtastknoten SO1 zu verbinden und eine nicht
ausgewählte
Bitleitung bei einem Programmier-/Lesevorgang in eine Floating-Zustand zu versetzen.
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Die
Abtasteinheit 150 weist einen Pull-Up-Transistor P, der
zwischen einem Spannungsanschluss (Vcc) zur Leistungsversorgung
und dem zweiten Abtastknoten SO2 angeschlossen ist und durch ein
Steuersignal PRECHb zur Vorladung des zweiten Abtastknotens SO2
auf die Höhe
der Leistungsversorgungsspannung (Vcc) gesteuert wird, und Pull-Down-Transistoren
N5, N6 auf, die in Reihe zwischen der ersten Latcheinheit 120 und
dem Massespannungsanschluss (Vss) verbunden sind und jeweils durch
einen Spannungspegel des zweiten Abtastknotens SO2 und durch ein
Latchsteuersignal LATCH gesteuert werden. Genauer gesagt ist der
PMOS-Transistor P zwischen dem Spannungsanschluss (Vcc) zur Leistungsversorgung
und dem zweiten Abtastknoten SO2 angeschlossen. Der PMOS-Transistor
P wird durch ein Vorladungssteuersignal PRECHb gesteuert. Die fünften und
sechsten NMOS-Transistoren N5, N6 sind in Reihe zwischen dem zweiten
Latchknoten /Q1 des ersten Latch LAT1 und dem Massespannungsanschluss
(Vss) angeschlossen. Die fünften
und sechsten NMOS-Transistoren N5, N6 werden jeweils durch den Spannungspegel
des zweiten Abtastknotens SO2 und durch das Steuersignal LATCH gesteuert.
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Die
Daten-I/O-Einheit 160 weist NMOS-Transistoren N11, N12,
N13 und N14 auf, welche jeweils zwischen der Datenleitung I/O und
der ersten Latcheinheit 120 und zwischen der Datenleitung
I/O und den zweiten Latcheinheiten 130 in einer korrespondieren
Weise angeschlossen sind. Die NMOS-Transistoren N11, N12, N13 und
N14 werden durch I/O-Steuersignale
YA3, YA2, YA1 und YA0 zur Steuerung der von der Datenleitung I/O
empfangenen, zu der ersten und den zweiten Latcheinheiten 120, 130 zu übertragenden
Daten oder der in der ersten und den zweiten Latcheinheiten 120, 130 gespeicherten,
auf die Datenleitung I/O zu übertragenden Daten
gesteuert. Die Steuersignale YA3, YA2, YA1 und YA0 werden auf der
Grundlage von Spaltenadressinformationen erzeugt. Genauer gesagt
sind die elften bis vierzehnten NMOS-Transistoren N11, N12, N13
und N14 zwischen den ersten Latchknoten Q1, Q2, Q3 und Q4 der Latches
LAT1, LAT2, LAT3 und LAT4 und der Datenleitung I/O angeschlossen.
Die elften bis vierzehnten NMOS-Transistoren N11, N12, N13 und N14
werden durch die Steuersignale YA3, YA2, YA1 und YA0 ein- und ausgeschaltet.
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Ein
Programmiervorgang wird nun beschrieben.
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Daten
werden von der Datenleitung I/O in die jeweiligen Latcheinheiten 120, 130 geladen.
Die geladenen Daten werden durch den zwischen den Bitleitungen BLe
und Blo angeschlossenen vierten NMOS-Transistor N4 gemäß dem Programmiersignal
PGM in die Speicherzellen programmiert. Hierbei werden die Latcheinheiten 120, 130 mit
Daten in einer Byte-Einheit (korrespondierend zu 8 Bits) geladen.
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Der
Programmiervorgang wird nun ausführlich
beschrieben. Der elfte NMOS-Transistor
N11 der Daten-I/O-Einheit 160 wird eingeschaltet und zu
programmierende Daten wrden von der Datenleitung I/O in den ersten
Latchknoten Q1 des ersten Latch LAT1 geladen. Wenn die Daten in
den ersten Latchknoten Q1 des ersten Latch LAT1 geladen sind, wird
der elfte NMOS-Transistor N11 ausgeschaltet. Dann wird der zwölfte NMOS-Transistor
N12 der Daten-I/O-Einheit 160 eingeschaltet, und zu programmierende
Daten werden von der Datenleitung I/O in den ersten Latchknoten
Q2 der zweiten Latcheinheit LAT2 geladen.
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Wenn
die Daten in den ersten Latchknoten Q2 des zweiten Latch LAT2 geladen
sind, wird der zwölfte
NMOS-Transistor N12 ausgeschaltet. Als nächstes wird der dreizehnte
NMOS-Transistor
N13 der Daten-I/O-Einheit 160 eingeschaltet, und zu programmierende
Daten werden von der Datenleitung I/O in den ersten Latchknoten
Q3 der dritten Latcheinheit LAT3 geladen. Wenn die Daten in den ersten
Latchknoten Q3 des dritten Latch LAT3 geladen sind, wird der dreizehnte
NMOS-Transistor N12 ausgeschaltet. Danach wird der vierzehnte NMOS-Transistor
N14 der Daten-I/O-Einheit 160 eingeschaltet, und zu programmierende
Daten werden von der Datenleitung I/O in den ersten Latchknoten Q4
der vierten Latcheinheit LAT4 geladen. Wenn die Daten in den ersten
Latchknoten Q4 des vierten Latch LAT4 geladen sind, wird der vierzehnte NMOS-Transistor
N14 ausgeschaltet. So werden die zu programmierenden Daten sequenziell
in die ersten bis vierten Latches LAT1 bis LAT4 gespeichert. Die
in den ersten bis vierten Latches LAT1 bis LAT4 gespeicherten Daten
werden durch den vierten NMOS-Transistor N4 gemäß dem Programmiersteuersignal
PGM in eine Seite eines Speicherzellenarrays programmiert.
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Ein
Lesevorgang wird unten beschrieben.
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Bei
dem Lesevorgang oder einem Programmierprüfvorgang werden in Speicherzellen
einer ausgewählten
Seite gespeicherte Daten durch die erste Latcheinheit 120 abgetastet.
Um einen Programmierprüfvorgang
auszuführen,
werden die Bitleitungen BLe, BLo und der zweite Abtastknoten SO2
zuerst entladen. Danach wird eine ausgewählte Bitleitung (zum Beispiel
BLe) mit einer gegebenen Spannung geladen und dann in einen Floating-Zustand
versetzt.
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Um
den Lesevorgang auszuführen
wird der erste Latchknoten Q1 der ersten Latcheinheit 120 initialisiert.
Damit der erste Latchknoten Q1 „0" annimmt, welches ein logischer LOW-Pegel
durch Initialisierung des ersten Latchknotens Q1 ist, wird ein Steuersignal
SET von einem LOW-Pegel auf einen HIGH-Pegel gebracht, so dass der
siebte NMOS-Transistor N7 eingeschaltet wird. Das Steuersignal SET
behält
den LOW-Pegel bei, nachdem der erste Latchknoten Q1 initialisiert
worden ist.
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Danach
wird der zweite Abtastknoten SO2 vorgeladen. Zu diesem Zweck erhält der zweite
Abtastknoten SO2, da das Steuersignal PRECHb von einem HIGH-Pegel
auf einen LOW-Pegel wechselt, den Pegel der Leistungsversorgungsspannung (Vcc).
Da der zweite Abtastknoten SO2 den Pegel der Leistungsversorgungsspannung
(Vcc) annimmt, wird der fünfte
NMOS-Transistor N5 eingeschaltet, der zweite Latchknoten /Q1 behält „1" bei, welches ein
logischer HIGH-Pegel ist, und der erste Latchknoten Q1 behält „0" bei, welches ein
logischer LOW-Pegel ist. Hierbei ist das Steuersignal LATCH auf LOW-Pegel,
und der sechste NMOS-Transistor N6 wird ausgeschaltet.
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Um
den Lesevorgang auszuführen,
wenn das Steuersignal LATCH einen HIGH-Pegel annimmt, wird der sechste NMOS-Transistor
N6 eingeschaltet und das Steuersignal READ nimmt einen HIGH-Pegel
an, wodurch der dritte NMOS-Transistor N3 eingeschaltet wird.
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Die
Bitleitungsauswahlschaltung 100 wählt eine Bitleitung aus und
tastet Daten einer abgetasteten Zelle ab.
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Wenn
eine ausgewählte
Speicherzelle nicht programmiert ist, wird der dem zweiten Abtastknoten SO2
zugeführte
Strom durch die ausgewählte
Speicherzelle entladen. Dieses bewirkt, dass die Spannung des zweiten
Abtastknotens SO2 unter die Schwellspannung des fünften NMOS-Transistors
N5 absinkt, so dass der fünfte
NMOS-Transistor N5 ausgeschaltet wird. Obwohl der sechste NMOS-Transistor
N6 eingeschaltet ist, bleibt der Zustand der ersten Latcheinheit
LAT1 erhalten. Da das Steuersignal SET den LOW-Pegel beibehält und der
siebte NMOS-Transistor N7 eingeschaltet ist, weist der erste Latchknoten
Q1 Daten von „0" auf, was einem logischen
LOW-Pegel entspricht.
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Wenn
die ausgewählte
Zelle programmiert ist, wird der durch den PMOS-Transistor P zugeführte Strom
stufenweise in den zweiten Abtastknoten SO2 geladen. Dieses bewirkt,
dass die Spannung des zweiten Abtastknotens SO2 über die Schwellspannung des
fünften
NMOS-Transistors N5 ansteigt, so dass der fünfte NMOS-Transistor N5 eingeschaltet
wird. Wenn der sechste NMOS-Transistor N6 eingeschaltet ist, nimmt
der zweite Latchknoten /Q1 den Pegel der Massespannung an, und der
erste Latchknoten Q1 weist Daten mit „1"-Pegel auf, was ein logischer HIGH-Pegel
ist.
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Wie
oben beschrieben ist, werden die ersten in dem ersten Latch LAT1
gespeicherten Daten zu dem zweiten Latch LAT2 durch den Übertragungstransistor
N8 übertragen.
Wenn die ersten Daten von dem ersten Latch LAT1 zu dem zweiten Latch
LAT2 übertragen
sind, wird der Übertragungstransistor
N8 ausgeschaltet, um das erste Latch LAT1 und das zweite Latch LAT1
elektrisch zu trennen.
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Dann
werden neue zweite Daten in das erste Latch LAT1 gespeichert. Die
in dem ersten Latch LAT1 gespeicherten zweiten Daten werden durch den Übertragungstransistor
N9 zu dem dritten Latch LAT3 übertragen..
Wenn die zweiten Daten von dem ersten Latch LAT1 zu dem dritten
Latch LAT3 übertragen
sind, wird der Übertragungstransistor
N9 ausgeschaltet, um das erste Latch LAT1 und das dritte Latch LAT3
elektrisch zu trennen.
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Danach
werden neue dritte Daten in dem ersten Latch LAT1 gespeichert. Die
in dem ersten Latch LAT1 gespeicherten dritten Daten werden durch
den Übertragungstransistor
N10 zu dem vierten Latch LAT4 übertragen..
Wenn die dritten Daten von dem ersten Latch LAT1 zu dem vierten
Latch LAT4 übertragen
sind, wird der Übertragungstransistor
N10 ausgeschaltet, um das erste Latch LAT1 und das vierte Latch
LAT4 elektrisch zu trennen.
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Neue
vierte Daten werden dann in dem ersten Latch LAT1 gespeichert.
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Wie
oben werden Übertragung
und Speicherung von Daten durch elektrische Trennung des ersten
Latch LAT1 und der Latches LAT2, LAT3 und LAT4 ermöglicht.
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Wie
oben beschrieben ist, werden die Daten der ausgewählten Zellen,
die in den jeweiligen Latches LAT1, LAT2, LAT3 und LAT4 gespeichert
sind, sequenziell auf die Datenleitung I/O durch die Daten-I/O-Einheit 160 ausgegeben.
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Bei
der vorliegenden Erfindung kann ein Seitenpuffer vier herkömmliche
Seitenpuffer ersetzen. Ebenfalls kann ein Seitenpuffer gemäß der vorliegenden
Erfindung vier oder mehr Seitenpuffer unter der Bedingung ersetzen,
dass die Pfadauswahleinheit 110, die zweiten Latcheinheiten 130,
die Übertragungseinheit 140 und
die Daten-I/O-Einheit 160 in Übereinstimmung mit der Anzahl
von Paaren von Bitleitungen, die gelesen oder programmiert werden, geeignet
angeordnet sind.
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Wie
oben beschrieben ist, ist gemäß der vorliegenden
Erfindung die Anzahl eines Seitenpuffers durch die Verwendung von
Datenlatches reduziert. Es ist somit möglich, ein Fehlerphänomen zu
verhindern, dass auf Kopplungskapazitäten von Abtastknoten zurückzuführen ist.
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Weiterhin
kann gemäß der vorliegenden
Erfindung ein Seitenpuffer vier oder mehr herkömmliche Seitenpuffer ersetzen.
Deshalb ist die vorliegende Erfindung darin vorteilhaft, dass das
Layout reduziert werden kann, da sich die Anzahl der Seitenpuffer
verringert.
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Obwohl
die vorstehende Beschreibung mit Bezugnahme auf die bevorzugten
Ausführungsformen
erstellt worden ist, ist es selbstverständlich, dass Änderungen
und Modifikationen der vorliegenden Erfindung von dem regulären Fachmann
vorgenommen werden können,
ohne den Sinn und Bereich der vorliegenden Erfindung und der beigefügten Ansprüche zu verlassen.