CN103700400B - 用于Flash EEPROM的数据锁存电路 - Google Patents

Abstract

本发明公开了一种用于Flash EEPROM的数据锁存电路，每个数据锁存电路控制两条存储器位线。本发明能有效地解决高压器件与存储单元比例缩小不一致的问题，从而实现存储芯片的面积能够随工艺节点进步而等比缩小。

Description

用于Flash EEPROM的数据锁存电路

技术领域

本发明涉及非易失性存储器领域，特别是涉及一种用于Flash EEPROM(快闪式电可擦写只读存储器)的数据锁存电路。

背景技术

随着半导体技术的不断进步，器件特征尺寸不断缩小，使得芯片面积能够不断地减小，这对于存储器芯片来说是至关重要的。然而，不同类型的器件，尺寸的缩小幅度是不同的，甚至大相径庭。因此在许多情况下，需要从架构上进行创新，以消弥这种不一致带来的问题。

传统的数据锁存电路宽度与存储器位线宽度一致，即数据锁存电路的数目与存储器位线数目保持一致。由于数据锁存电路需要大量使用高压器件，而高压器件的比例缩小要比存储单元缓慢许多，因此导致数据锁存电路的版图设计必须在位线方向上大大扩展。由此引起的芯片面积增加甚至有可能抵消工艺升级后存储器阵列面积的减小。

发明内容

本发明要解决的技术问题是提供一种用于Flash EEPROM的数据锁存电路，能有效地解决高压器件与存储单元比例缩小不一致的问题，从而实现存储芯片的面积能够随工艺节点进步而等比缩小。

为解决上述技术问题，本发明的用于Flash EEPROM的数据锁存电路是采用如下技术方案实现的，每个数据锁存电路控制两条存储器位线；

所述数据锁存电路包括：

第一NMOS管，其栅极输入清零信号，其源极接地，其漏极与第一反相器的输入端和第二反相器的输出端相连接，并与目标数据端相连接；

第二NMOS管，其栅极输入锁存信号，其源极接地，其漏极与第一反相器的输出端和第二反相器的输入端相连接，并与目标数据非端相连接；

第一PMOS管，其栅极与目标数据非端相连接，输入目标数据非信号，其源极与编程高压端相连接，其漏极与公共数据端相连接；

第三NMOS管，其栅极与目标数据非端相连接，输入目标数据非信号，其漏极与钳位电平端相连接，其源极与公共数据端相连接；

第四NMOS管，其栅极输入第一高压使能信号，其源极与第一存储器位线相连接，其漏极与公共数据端相连接；

第五NMOS管，其栅极输入第二高压使能信号，其源极与第二存储器位线相连接，其漏极与公共数据端相连接。

所述数据锁存电路通过使能选通管控制两条存储器位线。

本发明与现有的数据锁存电路相比，在保持总体宽度与位线宽度一致的前提下，将数据锁存电路的数量减少一半，每一个数据锁存电路对应两条存储器位线。如此，可以将数据锁存电路在位线方向的高度减小近一半。当然，遵循相同原则，可以将数据锁存电路数目进一步减少，相应的版图面积也会进一步压缩。因此，本发明能有效地解决高压器件与存储单元比例缩小不一致的问题，从而实现存储芯片的面积能够随工艺节点进步而等比缩小。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

附图是所述用于Flash EEPROM的数据锁存电路原理图。

具体实施方式

所述用于Flash EEPROM的数据锁存电路是一种面积优化的数据锁存电路，使用一个数据锁存电路控制两条存储器位线。编程数据由数据锁存电路进行锁存，并转换为相应的高电平。两个高压使能信号分别控制两条电压(电平)传输通路，由地址译码(第一高压使能信号或第二高压使能信号)来决定哪条电压(电平)通路开启，相应的存储器位线将被选中。

参见附图所示，所述用于Flash EEPROM的数据锁存电路在下面的实施例中，包括：第一NMOS管M1，第二NMOS管M2，第一反相器FX1，第二反相器FX2，第一PMOS管M3，第三NMOS管M4，第四NMOS管M5(高压使能选通管)，第五NMOS管M6(高压使能选通管)。

第一NMOS管M1的栅极输入清零信号QL，其源极接地，其漏极与第一反相器FX1的输入端和第二反相器FX2的输出端相连接，并与目标数据端MBSJ相连接。

第二NMOS管M2的栅极输入锁存信号SC，其源极接地，其漏极与第一反相器FX1的输出端和第二反相器FX2的输入端相连接，并与目标数据非端MBSJF相连接。

当清零信号QL有效时，数据锁存电路内的数据清零。当锁存信号SC有效时，数据锁存电路锁存目标数据。

第一PMOS管M3的栅极与目标数据非端MBSJF相连接，输入目标数据非信号，其源极与编程高压端BCGY相连接，其漏极与公共数据端GGSJ相连接。

第三NMOS管M4的栅极与目标数据非端MBSJF相连接，输入目标数据非信号，其漏极与钳位电平端QWDP相连接，其源极与公共数据端GGSJ相连接。

第四NMOS管M5的栅极输入第一高压使能信号GYSN1，其源极与第一存储器位线CCWX1相连接，其漏极与公共数据端GGSJ相连接。

第五NMOS管M6的栅极输入第二高压使能信号GYSN2，其源极与第二存储器位线CCWX2相连接，其漏极与公共数据端GGSJ相连接。

如果经地址译码得到的目标数据信号为“1”，即需要进行编程操作，则目标数据非信号为“0”；第一PMOS管M3导通，将编程高压传至公共数据端GGSJ。当地址译码得到的第一高压使能信号GYSN1或第二高压使能信号GYSN2有效，将编程高压送至相应存储器位线。若目标数据信号为“0”，即不需要进行编程，则目标数据非信号为“1”；第三NMOS管M4导通，将钳位电平送至公共数据端GGSJ，当第一高压使能信号GYSN1或第二高压使能信号GYSN2有效，则将钳位电平送至相应的存储器位线。

所述高压是指大于10V的电压。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改，器件类型替换或者可以对实施例进行组合；例如，遵循相同原则，可以根据需要，将每个数据锁存电路灵活的改为同时控制4条存储器位线，或者同时控制8条存储器位线，或者同时控制16条存储器位线，或者同时控制的存储器位线数量与存储器位线总数相等。只要每在公共电平端增加一个高压使能选通管，就能相应增加一条存储器位线。可以将数据锁存电路数目进一步减少，相应的版图面积也会进一步压缩。这些也应视为本发明的保护范围。

Claims (5)

1.一种用于快闪式电可擦写只读存储器Flash EEPROM的数据锁存电路，其特征在于：每个数据锁存电路控制两条存储器位线；

所述数据锁存电路包括：

第一NMOS管，其栅极输入清零信号，其源极接地，其漏极与第一反相器的输入端和第二反相器的输出端相连接，并与目标数据端相连接；

第二NMOS管，其栅极输入锁存信号，其源极接地，其漏极与第一反相器的输出端和第二反相器的输入端相连接，并与目标数据非端相连接；

第一PMOS管，其栅极与目标数据非端相连接，输入目标数据非信号，其源极与编程高压端相连接，其漏极与公共数据端相连接；

第三NMOS管，其栅极与目标数据非端相连接，输入目标数据非信号，其漏极与钳位电平端相连接，其源极与公共数据端相连接；

第四NMOS管，其栅极输入第一高压使能信号，其源极与第一存储器位线相连接，其漏极与公共数据端相连接；

第五NMOS管，其栅极输入第二高压使能信号，其源极与第二存储器位线相连接，其漏极与公共数据端相连接。

2.如权利要求1所述的数据锁存电路，其特征在于：所述数据锁存电路通过使能选通管控制两条存储器位线。

3.如权利要求1所述的数据锁存电路，其特征在于：当所述清零信号有效时，数据锁存电路内的数据清零；当锁存信号有效时，数据锁存电路锁存目标数据。

4.如权利要求1-3任一所述的数据锁存电路，其特征在于：如果目标数据信号为“1”，即需要进行编程操作，则目标数据非信号为“0”；第一PMOS管导通，将编程高压传至公共数据端；当第一高压使能信号或第二高压使能信号有效时，将编程高压送至相应存储器位线；

若目标数据信号为“0”，即不需要进行编程，则目标数据非信号为“1”；第三NMOS管导通，将钳位电平送至公共数据端，当第一高压使能信号或第二高压使能信号有效时，则将钳位电平送至相应的存储器位线。

5.如权利要求1所述的数据锁存电路，其特征在于：每个数据锁存电路控制4条存储器位线，或者控制8条存储器位线，或者控制16条存储器位线，或者控制的存储器位线数量与存储器位线总数相等。