CN103632710B - 半导体存储器件 - Google Patents

Abstract

本发明公开了一种半导体存储器件，所述半导体存储器件包括：电流镜，所述电流镜被配置成包括用于将第一线的电流镜像到第二线的电流镜部和并联耦接的晶体管；检测器，所述检测器被配置成基于感测节点的电压来控制第一线的电压；失败比特设定部，所述失败比特设定部被配置成控制第二线的电压；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较，并且基于比较结果产生通过和失败检查信号。

Description

半导体存储器件

相关申请的交叉引用

本申请要求2012年8月24日提交的申请号为10-2012-0093116的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种电子器件，更具体而言，涉及一种半导体存储器件。

背景技术

半导体存储器件可以包括利用诸如硅Si、锗Ge、砷化镓GaAs、磷化铟InP等半导体实现的存储器件。可以将半导体存储器件分成易失性存储器件和非易失性存储器件。

易失性存储器件可以包括如果不供应电源则储存的数据就会丢失的存储器件。易失性存储器件可以包括：静态RAM SRAM、动态RAM DRAM、同步DRAM SDRAM等。非易失性存储器件可以包括即使不供应电源储存的数据也保留下来的存储器件。非易失性存储器件可以包括：只读存储器ROM、可编程ROM PROM、电可编程ROM EPROM、电可擦除且可编程ROMEEPROM、快闪存储器、相变RAM PRAM、磁性RAM MRAM、阻变RAM RRAM、铁电RAM FRAM等。快闪存储器件可以包括NOR型存储器件和NAND型存储器件。

具有操作错误率较低的改良的半导体存储器件是有利的。具体能适应在创造器件的制造步骤和工艺中的变化和/或变型的改良的半导体存储器件是有利的。

发明内容

本发明的实施例提供了一种具有提高的可靠性的半导体存储器件。

根据一个实施例，一种半导体存储器件可以包括：电流镜，所述电流镜包括电流镜部和并联耦接在电流镜部与电源节点之间的晶体管，所述电流镜部被配置成将流经第一线电流镜像到第二线；检测器，所述检测器经由第一线与电流镜耦接，并且被配置成基于感测节点的电压来控制第一线的电压；失败比特设定部，所述失败比特设定部被配置成响应于比特设定信号而控制第二线的电压；比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较，并且基于比较结果来产生通过和失败检查信号；以及控制逻辑，所述控制逻辑被配置成导通或关断晶体管。

可以通过选择性地导通所述晶体管的一个或更多个来控制流经第一线的电流。可以通过选择性地导通晶体管中的一个或更多个来控制流经第二线的电流。

所述并联耦接到电流镜部的晶体管可以包括第一晶体管和第二晶体管。电流镜部可以包括第三晶体管和第四晶体管，所述第三晶体管并联耦接到第一线；所述第四晶体管并联耦接到第二线。所述第一晶体管耦接在第三晶体管与电源节点之间，所述第二晶体管耦接在第四晶体管与电源节点之间。第三晶体管的栅极与第一线耦接，并且第三晶体管的栅极与第四晶体管的栅极耦接。

根据另一个实施例，一种半导体存储器件包括：存储器单元阵列；页缓冲器，所述页缓冲器经由感测节点与存储器单元阵列耦接；以及通过和失败检查电路，存储器单元阵列与通过和失败检查电路之间的第一距离比存储器单元阵列与页缓冲器之间的第二距离高。页缓冲器被配置成基于感测节点的电压来控制第一线的电压。通过和失败检查电路包括：电流镜部，所述电流镜部被配置成将第一线的电流镜像到第二线；晶体管，所述晶体管并联耦接在电流镜部与电源节点之间；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较以产生通过和失败检查信号。

根据另一个实施例，一种半导体存储器件包括：电流镜，所述电流镜包括电流镜部和并联耦接在电流镜部与电源节点之间的晶体管，所述电流镜部被配置成将第一线的电流镜像到第二线；检测晶体管，所述检测晶体管并联耦接在第一线与参考节点之间，并且响应于感测节点的电压而导通；参考晶体管，所述参考晶体管并联耦接在第二线与参考节点之间；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较以产生通过和失败检查信号。

根据一些实施例，可以增强半导体存储器件的可靠性。

附图说明

通过结合附图参考以下详细描述，本发明的以上和其它的特点和优点将变得明显，其中：

图1是说明根据一些实施例的半导体存储器件的框图。

图2是说明根据一些实施例的图1中的存储块中的一个的电路图。

图3是说明根据一些实施例的图1中的半导体存储器件的编程方法的流程图。

图4是说明根据一些实施例的在选中的存储器单元的编程操作期间阈值电压分布的示图。

图5是说明根据一些实施例的图1中的页缓冲器的框图。

图6是说明根据一些实施例的检测器以及通过和失败检查电路的框图。

图7是根据一些实施例的图6中的失败比特设定部的电路图。

图8是说明根据一些实施例的以组块为单位划分的页缓冲器部的框图。

图9是说明根据一些实施例的检测器的示图。

图10是说明根据一些实施例的通过和失败检查电路以及检测器的框图。

图11是根据一些实施例的图10中的第一偏置控制器的电路图。

图12是根据一些实施例的图10中的第二偏置控制器的电路图。

图13是说明根据一些实施例的图1中的存储块中的一个的示图。

图14是说明根据一些实施例的图1中的页缓冲器的框图。

图15是说明根据一些实施例的包括图1中的半导体存储器件的存储系统的框图。

图16是说明根据一些实施例的存储系统的框图。

图17是说明根据一些实施例的包括图16中的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图更加详细地解释本发明的实施例。尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出将落入本公开原理的精神和范围内的大量其它的变型和实施例。

将理解的是，当一个元件被提及与另一个元件“连接”、“耦接”时，其可以是直接与其它的元件连接、耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”、“直接耦接”时，则不存在中间元件。描述元件之间关系的其它的词语应当以相同的方式来解释(即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”等)。

图1是说明根据一些实施例的半导体存储器件的框图。图2是根据一些实施例的图1中的存储块中的一个的电路图。

在图1中，半导体存储器件100可以包括存储器单元阵列110、地址译码器120、页缓冲器130、列选择器140、通过和失败检查电路150以及控制逻辑160。

存储器单元阵列110可以经由行线RL与地址译码器120耦接，并且可以经由位线BL与页缓冲器130耦接。行线RL可以包括：漏极选择线、字线以及源极选择线。每个存储块BLK1-BLKz可以包括存储器单元。根据一些实施例，沿着行方向设置的存储器单元可以与字线耦接。根据一些实施例，沿着列方向设置的存储器单元可以与位线BL耦接。

在图2中，存储块BLK1可以经由第一至第m位线BL1-BLm与页缓冲器(图1中的130)耦接。图1中的位线BL可以包括第一至第m位线BL1-BLm。

存储块BLK1可以经由源极选择线SSL、第一至第n字线WL1-WLn以及漏极选择线DSL与地址译码器(图1中的120)耦接。图2中的源极选择线SSL、第一至第n字线WL1-WLn以及漏极选择线DSL可以包括在图1中的行线RL中。

存储块BLK1可以包括第一至第m单元串CS1-CSm。第一至第m单元串CS1-CSm可以分别与第一至第m位线BL1-BLm耦接。每个单元串可以包括：与源极选择线SSL耦接的源极选择晶体管SST、与第一至第n字线WL1-WLn耦接的第一至第n存储器单元M1-Mn、以及与漏极选择线DSL耦接的漏极选择晶体管DST。在单元串中的源极选择晶体管SST的源极端子可以共同与公共源极线CSL耦接。在每个单元串中的每个漏极选择晶体管DST的漏极端子可以与相应的位线BL1-BLm耦接。

第一至第m单元串CS1-CSm中的与一个字线耦接的存储器单元可以形成一个或更多个页。在一些实施例中，存储器单元可以与一个字线耦接，并且当存储器单元是单电平单元SLC时形成一个页。在一些实施例中，当存储器单元是多电平单元MLC时与一个字线耦接的存储器单元可以形成两个或更多个页。

第二至第z存储块BLK2-BLKz可以与图2中的第一存储块BLK1具有大体相同的结构。

再次参见图1，地址译码器120可以经由行线RL与存储器单元阵列110耦接。地址译码器120可以响应于控制逻辑160的控制来操作。地址译码器120可以从控制逻辑160接收地址ADDR的块地址BA和行地址RA。

地址译码器120可以将接收的地址ADDR的块地址BA译码。地址译码器120可以根据译码的块地址来选择一个存储块。

地址译码器120可以将接收的地址ADDR的行地址译码。地址译码器120可以根据译码的行地址来选择与选中的存储块耦接的字线中的一个。

地址译码器120可以包括块译码器、行译码器和/或地址缓冲器等。

页缓冲器130可以经由位线BL与存储器单元阵列110耦接。页缓冲器130可以响应于控制逻辑160的控制来操作。

在一些实施例中，在编程操作期间，页缓冲器130可以经由列选择器140来接收数据，并且将接收的数据传送到位线BL。可以将传送的数据编程到选中的字线的存储器单元。在读取操作中，页缓冲器130可以经由位线BL从选中的字线的存储器单元读取数据，并且输出读取的数据。

在一些实施例中，可以在执行编程操作之后，执行验证选中的存储器单元是否具有期望的阈值电压的验证操作。在一些实施例中，可以在执行擦除操作之后，执行验证选中的存储器单元是否具有期望的阈值电压的验证操作。在一些实施例中，在验证操作期间，页缓冲器130可以读取选中的存储器单元的阈值电压并且将读取的结果传送到通过和失败检查单元150。在下文中，将结合在编程操作之后执行的验证操作来描述本发明的实施例。然而，验证操作不限制于此并且可以在其它的存储器操作之后执行。

列选择器140可以与半导体存储器件100的外部器件或输入/输出缓冲器(未示出)交换数据DATA。列选择器140可以响应于控制逻辑160的控制来操作。列选择器140可以从控制逻辑160接收地址ADDR的列地址CA。

列选择器140可以将列地址CA译码。当执行编程操作时，列选择器140可以将列选择器140所接收的数据DATA中的与译码的列地址相对应的数据提供给页缓冲器130。列选择器140可以将从页缓冲器130读取的数据中的与译码的列地址相对应的数据DATA输出到半导体存储器件100的外部器件或输入/输出缓冲器。

通过和失败检查电路150可以与页缓冲器130耦接。通过和失败检查电路150可以响应于控制逻辑160的控制来操作。通过和失败检查电路150与存储器单元阵列110之间的第一距离可以比页缓冲器130与存储器单元阵列110之间的第二距离高。在半导体存储器件100的制造期间，应用于通过和失败检查电路150的第一设计规则可以与应用于页缓冲器130的第二设计规则不同。

在验证操作中，通过和失败检查电路150可以基于页缓冲器130的检测节点(图5中的DN)的电压来检测验证操作的通过或失败。通过和失败检查电路150可以基于检测结果将检查信号CS提供给控制逻辑160。

在一些实施例中，通过和失败检查电路150可以在选中的存储器单元的每个阈值电压达到期望的电平的情况下激活检查信号CS。在另一个实施例中，通过和失败检查电路150可以在阈值电压未达到期望电平的存储器单元的数目比预定的数目小的情况下激活检查信号CS。

控制逻辑160可以从半导体存储器件100的外部器件或输入/输出缓冲器中接收控制信号CTRL和地址ADDR。控制逻辑160可以响应于控制信号CTRL来控制半导体存储器件100的操作。控制逻辑160可以将地址ADDR的块地址BA和行地址RA传送到地址译码器120。控制逻辑160可以将地址ADDR的列地址CA提供给列选择器140。

控制逻辑160可以从通过和失败检查电路150中接收检查信号CS。控制逻辑160可以控制半导体存储器件100，使得可以基于检查信号CS来重复编程操作。

即使在图1中未示出，但是半导体存储器件100还可以包括输入/输出缓冲器。输入/输出缓冲器可以从外部器件接收控制信号CTRL和地址ADDR，并且将控制信号CTRL和地址ADDR传送到控制逻辑160。输入/输出缓冲器可以将从外部器件中输入的数据DATA传送到列选择器140，并且将从列选择器140输入的数据DATA传送到外部器件。

在一些实施例中，半导体存储器件可以是快闪存储器件。

图3是说明根据一些实施例的图1中的半导体存储器件的编程方法的流程图。图4是说明根据一些实施例的在选中的存储器单元的编程操作期间的阈值电压分布的图。

在步骤S110中，可以执行编程操作。地址译码器120可以将具有高电压的编程脉冲提供给选中的存储块的选中的字线，并且提供电压比编程脉冲的电压低的脉冲至未选中的字线。可以根据要储存的数据将参考电压例如0V或编程禁止电压例如电源电压提供到位线(图2中的BL1-BLm)。结果，具有擦除状态E的存储器单元具有增加的阈值电压或与擦除状态E相对应的阈值电压。

在步骤S120中，可以执行验证操作。在验证操作中，地址译码器120可以将验证电压Vvrf提供至选中的字线，并且可以将验证通过电压Vvp提供至未选中的字线。

在一些实施例中，要被编程的存储器单元具有中间编程状态MP。当存储器单元具有与中间编程状态MP相对应的比验证电压Vvrf低的阈值电压时，这些存储器单元的编程失败，并且这些存储器单元被判定为储存比特值“1”。当存储器单元具有与编程状态P相对应的比验证电压Vvrf高的阈值电压时，这些存储器单元的编程通过，并且这些存储器单元被判定为储存比特值“0”。

在步骤S130中，可以判断验证操作是否通过。当验证操作的结果为通过时，可以完成编程操作。当验证操作失败时，可以重复步骤S110。当编程失败的存储器单元的数目比预定数目小时，验证操作的结果可以被判定为通过。当编程失败的存储器单元的数目比预定数目高时，验证操作的结果可以被判定为失败。可以根据传送给通过和失败检查电路150的比特设定信号(在图6中的BS)来调整预定数目。

要被编程的存储器单元可以通过重复执行步骤S110至S130来达到与编程状态P相对应的阈值电压。

图5是说明根据一些实施例的图1中的页缓冲器的框图。

在图5中，页缓冲器130可以包括第一至第m页缓冲器部131-13m。图5省略了第二至第m页缓冲器部132-13m的内部元件。然而，第二至第m页缓冲器部132-13m可以与第一页缓冲器部131具有大体相同的结构。

第一页缓冲器部131可以包括：预充电电路210、位线选择电路220、锁存器电路230、输入/输出电路240以及串联耦接在检测节点ND与接地或参考节点之间的控制晶体管CT和检测晶体管DT。

预充电电路210可以与感测节点SO耦接。预充电电路210可以在验证操作开始时将感测节点SO预充电到特定电压。

位线选择电路220可以耦接在第一位线BL1与感测节点SO之间。位线选择电路220可以在感测节点SO被预充电之后，将感测节点SO与第一位线BL1电连接。感测节点SO的电压可以根据相应的存储器单元的阈值电压来判定。

锁存器电路230可以储存与感测节点SO的电压相对应的数据比特。即，锁存器电路230可以储存与相应的存储器单元的阈值电压相对应的数据。锁存器电路230可以包括一个或更多个锁存器。可以将储存在锁存器电路230中的数据提供给感测节点SO。

输入/输出电路240可以耦接在锁存器电路230与列选择器(图1中的140)之间。输入/输出电路240可以在读取操作期间将暂时储存在锁存器电路230中的数据输出到列选择器140，并且在编程操作期间将从列选择器140提供来的数据传送到锁存器电路230。

控制晶体管CT可以响应于验证信号VS而导通或关断。可以从控制逻辑160中接收验证信号VS。检测晶体管DT可以根据感测节点SO的电压而导通或关断。结果，可以基于感测节点SO的电压来判定检测节点DN的电压。

在一些实施例中，每个页缓冲器部的检测节点DN可以共同耦接，这在图5中未示出。如图6中所示，检测节点DN可以与通过和失败检查电路150耦接。

图6是说明根据一些实施例的检测器310以及通过和失败检查电路的框图。

在图6中，检测器310可以包括控制晶体管CT1-CTm和检测晶体管DT1-DTm。如图5所描述的，每个控制晶体管例如CT1和每个检测晶体管例如DT1被包括在一个页缓冲器部例如图1的131中。控制晶体管CT1-CTm和检测晶体管DT1-DTm可以被包括在页缓冲器130中。

一个控制晶体管例如CT1和一个检测晶体管例如DT1可以串联耦接在检测节点DN与参考节点之间。控制晶体管CT1-CTm和检测晶体管DT1-DTm可以并联耦接在检测节点DN与参考节点之间。控制晶体管CT1-CTm和检测晶体管DT1-DTm可以形成第一线L1的电流流向参考节点所经的路径。

可以将验证信号VS从控制逻辑160传送到控制晶体管CT1-CTm。控制晶体管CT1-CTm可以响应于验证信号VS而导通。在验证操作中。验证信号VS可以被激活具有导通控制晶体管CT1-CTm的逻辑“1”。

第一至第m检测晶体管DT1-DTm可以分别响应于第一至第m感测节点SO1-SOm来操作。在一些实施例中，当相应的存储器单元的阈值电压比验证电压Vvrf小时，每个感测节点可以具有逻辑“1”。这与编程失败的存储器单元相对应。在一些实施例中，当相应的存储器单元的阈值电压比验证电压Vvrf高时，每个感测节点可以具有逻辑“0”。这与编程通过的存储器单元相对应。

因为可以重复地执行编程操作和验证操作，所以具有逻辑“0”的感测节点的数目可以增加，而具有逻辑“1”的感测节点的数目可以减小。即，导通的检测晶体管的数目可以减小。因此，可以阻断第一线L1的电流流向参考节点所经的路径。结果，检测节点DN的电压可以增加。

通过和失败检查电路150可以包括：电流镜151、失败比特设定部152以及比较器153。

电流镜151可以经由第一线L1与检测器310耦接，并且可以经由第二线L2与失败比特设定部152耦接。电流镜151可以从电源节点Vdd接收电源电压。电流镜151可以从控制逻辑160接收感测电流控制信号SDC和镜像电流控制信号SMC，并且响应于感测电流控制信号SDC和镜像电流控制信号SMC来操作。图6中的感测电流控制信号SDC包括第一至第r感测电流控制信号SDC1-SDCr，并且镜像电流控制信号SMC包括第一至第r镜像电流控制信号SMC1-SMCr。

电流镜151可以包括电流镜部350、第一晶体管T11-T1r以及第二晶体管T21-T2r。

电流镜部350可以将流经第一线L1的电流镜像到第二线L2。如图6所示，电流镜部350可以包括与第一线L1耦接的第三晶体管T31-T3r、以及与第二线L2耦接的第四晶体管T41-T4r。然而，图6中的电流镜部350的电路仅是一个实例，可以提供与第一线L1耦接的至少一个第三晶体管以及与第二线L2耦接的一个或更多个第四晶体管。

第三晶体管T31-T3r可以分别耦接在第一线L1与第一晶体管T11-T1r之间。在每个第三晶体管T31-T3r中，栅极可以与漏极耦接。第四晶体管T41-T4r可以分别耦接在第二线L2与第二晶体管T21-T2r之间。第三晶体管T31-T3r的栅极可以与第四晶体管T41-T4r的栅极耦接。

第一晶体管T11-T1r可以并联耦接在电源节点Vdd与电流镜部350之间。第一晶体管T11-T1r可以分别响应于第一至第r感测电流控制信号SDC1-SDCr而导通或关断。第二晶体管T21-T2r可以并联耦接在电源节点Vdd与电流镜部350之间。第二晶体管T21-T2r可以分别响应于第一至第r镜像电流控制信号SMC1-SMCr而导通。

在一些实施例中，可以通过控制感测电流控制信号SDC1-SDCr和镜像电流控制信号SMC1-SMCr来调整流经第一线L1和第二线L2的电流。在一些实例中，可以通过利用感测电流控制信号SDC1-SDCr来控制导通的第一晶体管的数目，且因而调整流经第一线L1的电流。在一些实例中，当导通的第一晶体管T11-T1r的数目减小时流经第一线L1的电流会变低。

在一些实施例中，可以利用镜像电流控制信号SMC1-SMCr来控制导通的第二晶体管的数目，且因而调整流经第二线L2的电流。在一些实例中，当导通的第二晶体管的数目减小时，流经第二线L2的电流会变低。

失败比特设定部152可以经由第二线L2与电流镜151耦接。失败比特设定部152响应于验证信号VS来操作。失败比特设定部152可以从控制逻辑(图1中的160)中接收比特设定信号BS。失败比特设定部152的阻抗可以由比特设定信号BS来控制。比特设定信号BS可以与编程失败但根据验证操作的结果被判定为通过的存储器单元的最小数目相对应。当失败比特设定部152的阻抗增加时比较节点CN的电压可以增加。

比较器153可以将检测节点DN的电压与比较节点CN的电压进行比较，并且基于比较结果产生检查信号CS。当检测节点DN的电压高于比较节点CN的电压时，检查信号CS可以被激活。控制逻辑160可以在接收到激活的检查信号CS时完成编程操作。当检测节点DN的电压小于较节点CN的电压时，检查信号CS不会被激活。控制逻辑160可以控制半导体存储器件100以在检查信号未被激活时重复编程操作。

在一些实施例中，流经第一线L1的电流可以大体与流经第二线L2的电流相等。比较节点CN的电压可以基于失败比特设定部152的阻抗来判定。随着重复地执行编程操作和验证操作，导通的第一至第m检测晶体管DT1-DTm的数目会减小，并且检测节点DN的电压会增加。当检测节点DN的电压变得高于比较节点CN的电压时，导通的第一至第m检测晶体管DT1-DTm的数目达到与比特设定信号BS相对应的最小数目。结果，可以激活检查信号CS。

在一些实施例中，流经第一线L1的电流可以与流经第二线L2的电流不同。例如，在半导体存储器件的制造期间，应用于页缓冲器(图1中的130)的第一设计规则可以不同于应用于通过和失败检查电路(图1的150)的第二设计规则，并且流经第一线L1的电流同样可以与流经第二线L2的电流不同。在一些实例中，随着导通的第一至第m检测晶体管DT1-DTm的数目减小，检测节点DN的电压可以在导通的晶体管的数目达到与比特设定信号BS相对应的最小数目之前，就变得高于比较节点CN的电压。在一些实例中，随着导通的第一至第m检测晶体管DT1-DTm的数目减小，即使导通的晶体管的数目达到与比特设定信号BS相对应的数目，但检测节点DN的电压仍小于比较节点CN的电压。因此，验证操作的可靠性会降低。

在一些实施例中，可以分别通过第一晶体管T11-T1r和第二晶体管T21-T2r来调整流经第一线L1和第二线L2的电流。

在一些实例中，当导通的第一晶体管T11-T1r的数目减小时，供应到电流镜部350的电压会变低，并且流经第一线L1的电流会减小。此外，当导通的第二晶体管T21-T2r的数目减小时，供应到电流镜部350的电压会变低，并且流经第二线L2的电流会减小。在一些实施例中，半导体存储器件可以控制电流镜151，使得利用以上方法流经第一线L1的电流与流经第二线L2的电流大体相等。因此，可以改善验证操作的可靠性。

图6中的检测器310以及通过和失败检查电路150也可以应用于除了验证操作之外的操作。在一些实施例中，与存储器单元阵列110的一行耦接的存储器单元还可以包括标志单元，所述标志单元用于检测存储器单元储存单比特数据还是多比特数据。在一些实例中，与一行耦接的存储器单元可以包括八个标志单元。在存储器单元储存多比特数据的情况下可以将“00000000”储存在标志单元中，而在存储器单元储存单比特数据的情况下可以将“11111111”储存在标志单元中。在一些实施例中，当半导体存储器件利用图6中的检测器310以及通过和失败检查电路150时，半导体存储器件即使从标志单元读取的数据是“00000001”，也可以检测出存储器单元储存多比特数据。

图7是根据一些实施例的图6中的失败比特设定部的电路图。

在图7中，失败比特设定部152可以包括阻抗元件。失败比特设定部152可以包括第五晶体管T51-T5q以及参考晶体管RT1-RTq。第五晶体管T51-T5q以及参考晶体管RT1-RTq可以并联耦接在第二线L2与参考节点之间。

第五晶体管T51-T5q可以响应于验证信号VS而导通。第一至第q参考晶体管RT1-RTq可以分别响应于第一至第q比特设定信号BS1-BSq而导通。第一至第q比特设定信号BS1-BSq可以与图6中的比特设定信号BS相对应。当与比特设定信号相对应的参考晶体管的数目减小时，失败比特设定部152的阻抗可以增加，并且比较节点CN的电压增加。当导通的参考晶体管的数目减小时，第二线L2的电流可以流向参考节点的电流所经的路径的数目可以减小，并且比较节点CN的电压可以增加。

在一些实施例中，导通的第五晶体管T51-T5q的数目可以与编程失败的且根据验证操作的结果被判定为通过的存储器单元的最小数目大体相等。即，具有逻辑“1”的比特设定信号的数目可以与编程失败的且根据验证操作的结果而被判定为通过的存储器单元的数目大体相等。

图8是说明根据一些实施例的以组块为单元划分的页缓冲器部的框图。图9是说明根据一些实施例的检测器的示图。

在图8中，可以将第一至第m页缓冲器部131-13m分成组块CH1和CH2。页缓冲器部131-13m可分成的组块的数目不限于此。在一些实施例中，可以将第一至第m页缓冲器131-13m分成三个或更多个组块。

在图9中，检测器400还可以包括：第一至第x晶体管HT1-HTx，所述第一至第x晶体管HT1-HTx响应于第一组块信号CHS1而操作；以及第x+1至第m组块晶体管HTx+1-HTm，所述第x+1至第m组块晶体管HTx+1-HTm响应于第二组块信号CHS2而操作。第一组块信号CHS1和第二组块信号CHS2可以由控制逻辑160来提供。

在一些实施例中，如果如图8中所示将第一至m页缓冲器部131-13m分成第一组块CH1和第二组块CH2，则检测器400可以包括第一检测部410和第二检测部420。

在一些实施例中，当第一组块信号CHS1具有逻辑“1”时，第一至第x组块晶体管HT1-HTx可以导通，并且可以选择第一检测部410。当第二组块信号CHS2具有逻辑“0”时，第二检测部420可以与第一线L1电分开。因此，当执行检测操作时，检测节点DN的电压可以基于第一至第x感测节点SO1-SOx来判定。在一些实施例中，当响应于第二组块信号CHS2来选择第二检测部420时，第一检测部410可以与第一线L1电分开。

在一些实施例中，可以以组块为单位执行验证操作。

图10是说明根据一些实施例的通过和失败检查电路以及检测器310的框图。

在图10中，检测器310与图6的检测器310可以具有大体相同的结构。

通过和失败检查电路500可以包括：电流镜510、失败比特设定部520、比较器530以及第一偏置控制器540和第二偏置控制器550。电流镜510、失败比特设定部520以及比较器530可以分别与图6的电流镜151、失败比特设定部152以及比较器153具有大体相同的结构。

第一偏置控制器540和第二偏置控制器550可以分别与检测节点DN和比较节点CN耦接。第一偏置控制器540可以响应于从控制逻辑(图1中的160)提供的第一偏置信号OS1来调整检测节点DN的电压。第二偏置控制器550可以响应于从控制逻辑160提供的第二偏置信号OS2来调整比较节点CN的电压。

图11是根据一些实施例的图10中的第一偏置控制器的电路图。

在图11中，第一偏置控制器540可以包括：第六晶体管T61-T6p，所述第六晶体管T61-T6p并联耦接在检测节点DN与参考节点之间；以及第一偏置晶体管OT11-OT1p。当执行验证操作时，第六晶体管T61-T6p响应于由控制逻辑(图1中的160)提供的验证信号VS而导通。第一偏置晶体管OT11-OT1p可以分别响应于第一偏置信号OS11-OS1p而导通。第一线L1的电流流向参考节点所经的路径可以基于第一偏置信号OS11-OS1p来确定。因此，检测节点DN的电压可以由第一偏置信号OS11-OS1p来控制。

图12是根据一些实施例的图10中的第二偏置控制器的电路图。

在图12中，第二偏置控制器550可以包括第七晶体管T71-T7q和第二偏置晶体管OT21-OT2q，所述第二偏置晶体管OT21-OT2q并联耦接在比较节点CN与参考节点之间。当执行验证操作时，第七晶体管T71-T7q可以响应于验证信号VS而导通。第二偏置晶体管OT21-OT2q可以分别响应于第二偏置信号OS21-OS2q而导通。第二线L2的电流流向参考节点所经的路径可以基于第二偏置信号OS21-OS2q来确定。因此，比较节点CN的电压可以由第二偏置信号OS21-OS2q来控制。

在一些实施例中，流经第一线L1和第二线L2的电流可以通过第一偏置控制器540和第二偏置控制器550以及电流镜510来调整。因此，可以进一步地改善验证操作的可靠性。

图13是说明根据一些实施例的图1中的存储块BLK1-BLKz中的一个的示图。

参见图1和图13，存储块BLK1’可以经由第一至第i偶数位线BLe1-BLei以及第一至第i奇数位线BLo1-BLoi来与页缓冲器130耦接。存储块BLK1’可以经由源极选择线SSL、第一至第n字线WL1-WLn以及漏极选择线DSL来与地址译码器120耦接。

存储块BLK1’可以包括单元串CSe1-CSei和CSo1-CSoi。偶数单元串CSe1-CSei可以分别与第一至第i偶数位线BLe1-BLei耦接。奇数单元串CSo1-CSoi可以分别与第一至第i奇数位线BLo1-BLoi耦接。每个单元串包括：与源极选择线SSL耦接的源极选择晶体管SST、与第一至第n字线WL1-WLn耦接的第一至第n存储器单元M1-Mn、以及与漏极选择线DSL耦接的漏极选择晶体管DST。

偶数单元串CSe1-CSei中的与一个字线耦接的存储器单元可以形成一个或更多个页。在一些实例中，当存储器单元是单电平单元时，偶数单元串CSe1-CSei中的与一个字线耦接的存储器单元可以形成一个页。

相似地，奇数单元串CSo1-CSoi中的与一个字线耦接的存储器单元可以形成一个或更多个页。

偶数单元串CSe1-CSei中的与一个字线耦接的存储器单元可以被称作为偶数页。奇数单元串CS01-CSoi中的与一个字线耦接的存储器单元可以被称作为奇数页。

一个偶数位线例如BLe1和一个奇数位线例如BLo1形成一对位线，所述一对位线可以与一个页缓冲器部耦接。这将参照附图图14来进一步详细地描述。

图14是说明根据一些实施例的图1中的页缓冲器的框图。

在图14中，页缓冲器600可以包括第一至第i页缓冲器部610-6i0。第一至第i页缓冲器部610-6i0可以与图5所示的页缓冲器部131具有大体相同的配置，除了一个页缓冲器部与偶数位线或奇数位线耦接以外。

一个页缓冲器部610可以包括：预充电电路611、位线选择电路612、锁存器电路613、输入/输出电路614以及串联耦接在检测节点DN与参考节点之间的控制晶体管CT和检测晶体管DT。预充电电路611、锁存器电路613、输入/输出电路614、控制晶体管CT以及检测晶体管DT可以与图5中的相应的元件具有大体相同的结构。

位线选择电路612可以与一对位线中的偶数位线BLe1和奇数位线BLo1耦接。位线选择电路612可以响应于控制逻辑160的控制来选择偶数位线BLe1和奇数位线BLo1中的一个。

可以在编程操作期间选择偶数位线BLe1-BLei或奇数位线BLo1-BLoi。即，可以在编程操作期间选择并编程偶数页或奇数页。当执行偶数页的编程操作时，感测节点SO可以与偶数位线BLe1-BLei耦接。当执行奇数页的编程操作时，感测节点SO与奇数位线BLo1-BLoi耦接。

图15是说明根据一些实施例的包括图1中的半导体存储器件的存储系统的框图。

在图15中，存储系统1000可以包括半导体存储器件100和控制器1200。

半导体存储器件100可以包括图1至图14中的元件。

控制器1200可以与主机和半导体存储器件100耦接。控制器1200可以响应于主机的请求来访问半导体存储器件100。例如，控制器1200可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或背景操作。控制器1200可以提供半导体存储器件100与主机之间的接口。控制器1200可以包括用于控制半导体存储器件100的固件。

在一些实施例中，控制器1200可以包括诸如随机存取存储器RAM、处理单元、主机接口以及存储器接口的元件。RAM可以用作处理单元的操作存储器、位于半导体存储器件100与主机之间的高速缓存存储器、和/或位于半导体存储器件100与主机之间的缓冲存储器中的至少一个。处理单元可以控制控制器1200的操作。

主机接口可以包括用于在主机与控制器1200之间交换数据的协议。在一些实施例中，控制器1200可以通过诸如通用串行总线USB协议、多媒体卡MMC协议、外围组件互连PCI协议、PCI-express PCI-E协议、高级技术附件ATA协议、串行ATA协议、并行ATA协议、小型计算机小型接口SCSI协议、加强型小型硬盘接口ESDI协议、电子集成驱动器IDE协议、和/或私有协议等各种协议中的至少一种与主机通信。

存储器接口可以与半导体存储器件100接口。例如，存储器接口可以包括NAND闪存接口或NOR闪存接口。

存储系统1000还可以包括错误纠正模块。错误纠正模块可以利用错误纠正码ECC来检测并纠正从半导体存储器件100读取的数据中的错误。在一些实施例中，可以在控制器1200中包括错误纠正模块。

在半导体存储器件的编程操作中，即使存在失败的存储器单元，但当编程失败的存储器单元的数目比预定的数目小时，编程操作可以完成。即，储存在半导体存储器件100中的数据可以包括错误。错误纠正模块可以在读取操作中检测并校正错误。

可以将控制器1200和半导体存储器件100集成在一个存储器件中。在一些实施例中，可以通过将控制器1200和半导体存储器件100集成在一个存储器件中来实现存储卡。例如，可以通过将控制器1200和半导体存储器件100集成在一个存储器件中来实现诸如个人计算机存储卡国际协会PCMCIA、紧凑型闪存卡CF、智能媒体卡SMC、记忆棒、多媒体卡MMC、RS-MMC或MMCmicro、SD卡SD、迷你型SD、微型SD或SDHC、和/或通用快闪储存器件UFS等的存储卡。

可以通过将控制器1200和半导体存储器件100集成在一个存储器件中来实现固态驱动SSD。SSD可以包括用于将数据储存在半导体存储器中的储存器件。当存储系统1000用作SSD时，可以创新地改善与存储系统1000耦接的主机的操作速率。

在一些实施例中，存储系统1000可以用作在诸如计算机、超级移动PC UMPC、工作站、上网本、个人数字助理PDA、便携式计算机、web表格、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器PMP、便携式游戏机、导航设备、黑盒子、数码照相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、在无线环境中用于传送/接收信息的设备、用于家庭网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、和/或用于计算系统的其它设备等的各种电子设备中的若干种元件中的一种。

在一些实施例中，可以采用各种方式来封装半导体存储器件100或存储系统1000。在一些实例中，可以通过诸如层叠封装(package on package，PoP)、球栅阵列(ball gridarray，BGA)、芯片级封装(chip scale package，CSP)、塑料引线芯片载体(plastic leadedchip carrier，PLCC)、塑料双列直插式封装(plastic dual in line package，PDIP)、采用窝伏尔组件的裸片(a die in waffle pack)、采用晶圆形式的裸片(a die in waferform)、板上芯片(chip on board，COB)、陶瓷双列直插式封装(ceramic dual in linepackage，CERDIP)、塑料度量四方扁平封装(plastic metric quad flat pack，P-MQFP)、薄型四方扁平封装(thin quad flatpack，TQFP)、小外型SOIC(small outline SOIC)、收缩型小外型封装(shrink small outline package，SSOP)、薄型小外型封装(thin smalloutline package，TSOP)、薄型四方扁平封装(thin quad flatpack，TQFP)、系统封装(system in package，SIP)、多芯片封装(multi chip package，MCP)、晶圆级制造封装(wafer-level fabricated package，WFP)和/或晶圆级处理层叠封装(wafer-levelprocessed stack package，WSP)等的各种方法来封装半导体存储器件100或存储系统1000。

图16是说明根据一些实施例的存储系统的框图。

在图16中，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储器芯片。可以将半导体存储器芯片分成组。每个组可以经由一个公共通道与控制器2200通信。图16示出组可以经由第一至第k通道CH1-CHk与控制器2200通信。每个半导体存储芯片可以执行与参照图1描述的半导体存储器件100相同的操作。

在图16中，许多半导体存储器芯片可以与一个通道耦接。在一些实施例中，仅一个半导体存储器芯片可以与一个通道耦接。

图17是说明根据一些实施例的包括图16中的存储系统的计算系统3000的框图。在图17中，计算系统3000可以包括中央处理单元3100、随机存取存储器RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统200可以经由系统总线3500与中央处理单元3100、RAM 3200、用户接口3300以及电源3400电连接。可以将经由用户接口3300提供的或由中央处理单元3100处理的数据储存在存储系统2000中。

在图17中，半导体存储器件2100可以经由控制器2200与系统总线3500耦接。在一些实施例中，半导体存储器件2100可以直接与系统总线3500耦接。在一些实施例中，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。

在一些实施例中，图16中的存储系统2000可以包括在存储系统3000中。在一些实施例中，存储系统2000可以用如图15所示的存储系统1000来替换。在一些实施例中，计算系统3000可以包括存储系统1000和2000。

尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出将落入本公开原理的精神和范围内的大量其它的变型和实施例。

Claims (29)

1.一种半导体存储器件，包括：

电流镜，所述电流镜包括电流镜部和晶体管，所述电流镜部被配置成将流经第一线的电流镜像到第二线，所述晶体管并联耦接在所述电流镜部与电源节点之间；

检测器，所述检测器经由所述第一线与所述电流镜耦接，并且被配置成基于感测节点的电压来控制所述第一线的电压；

失败比特设定部，所述失败比特设定部被配置成响应于比特设定信号而控制所述第二线的电压；

比较器，所述比较器被配置成将所述第一线的电压与所述第二线的电压进行比较，并且基于比较结果产生通过和失败检查信号；以及

控制逻辑，所述控制逻辑被配置成导通或关断所述晶体管。

2.如权利要求1所述的半导体存储器件，其中，流经所述第一线的电流是通过选择性地导通所述晶体管中的一个或更多个来控制的。

3.如权利要求1所述的半导体存储器件，其中，流经所述第二线的电流是通过选择性地导通所述晶体管中的一个或更多个来控制的。

4.如权利要求1所述的半导体存储器件，其中，所述晶体管包括控制流经所述第一线的电流的第一晶体管、和控制流经所述第二线的电流的第二晶体管。

5.如权利要求1所述的半导体存储器件，其中：

并联耦接到所述电流镜部的晶体管包括第一晶体管以及第二晶体管；

所述电流镜部包括并联耦接到所述第一线的第三晶体管、和并联耦接到所述第二线的第四晶体管；以及

所述第一晶体管耦接在所述第三晶体管与所述电源节点之间，所述第二晶体管耦接在所述第四晶体管与所述电源节点之间。

6.如权利要求5所述的半导体存储器件，其中：

所述第三晶体管的栅极与所述第一线耦接；以及

所述第三晶体管的栅极与所述第四晶体管的栅极耦接。

7.如权利要求5所述的半导体存储器件，其中，所述控制逻辑被配置成提供：

检测电流控制信号到所述第一晶体管的栅极；以及

镜像电流控制信号到所述第二晶体管的栅极。

8.如权利要求1所述的半导体存储器件，其中，所述失败比特设定部包括并联耦接在所述第二线与参考节点之间的参考晶体管。

9.如权利要求8所述的半导体存储器件，其中，所述参考晶体管响应于所述比特设定信号而导通或关断。

10.如权利要求1所述的半导体存储器件，其中：

所述检测器包括并联耦接在所述第一线与参考节点之间的检测晶体管；以及

所述检测晶体管的栅极与所述感测节点耦接。

11.如权利要求1所述的半导体存储器件，还包括：

第一偏置晶体管，所述第一偏置晶体管并联耦接在所述第一线与参考节点之间；以及

第二偏置晶体管，所述第二偏置晶体管并联耦接在所述第二线与所述参考节点之间。

12.如权利要求11所述的半导体存储器件，其中：

通过选择性地导通所述第一偏置晶体管中的一个或更多个来进一步控制所述第一线的电压；以及

通过选择性地导通所述第二偏置晶体管中的一个或更多个来进一步控制所述第二线的电压。

13.如权利要求1所述的半导体存储器件，还包括：

存储器单元阵列；

其中：

所述感测节点与所述存储器单元阵列耦接；以及

在所述存储器单元阵列中的选中的存储器单元的验证操作中，从所述选中的存储器单元中读取的数据被反映到所述感测节点。

14.一种半导体存储器件，包括：

存储器单元阵列；

页缓冲器，所述页缓冲器经由感测节点与所述存储器单元阵列耦接；以及

通过和失败检查电路，所述存储器单元阵列与所述通过和失败检查电路之间的第一距离比所述存储器单元阵列与所述页缓冲器之间的第二距离高；

其中，所述页缓冲器被配置成基于所述感测节点的电压来控制第一线的电压；

其中，所述通过和失败检查电路包括：

电流镜部，所述电流镜部被配置成将所述第一线的电流镜像到第二线；

晶体管，所述晶体管并联耦接在所述电流镜部与电源节点之间；以及

比较器，所述比较器被配置成将所述第一线的电压与所述第二线的电压进行比较，以产生通过和失败检查信号。

15.如权利要求14所述的半导体存储器件，其中，流经所述第一线的电流通过选择性地导通所述晶体管中的一个或更多个来控制。

16.如权利要求14所述的半导体存储器件，其中，流经所述第二线的电流通过选择性地导通所述晶体管中的一个或更多个来控制。

17.如权利要求14所述的半导体存储器件，其中：

所述并联耦接的晶体管包括第一晶体管和第二晶体管；

所述电流镜部包括与所述第一线耦接的至少一个第三晶体管、和与所述第二线耦接的至少一个第四晶体管；以及

所述第一晶体管耦接在所述第三晶体管与所述电源节点之间，所述第二晶体管耦接在所述第四晶体管与所述电源节点之间。

18.如权利要求17所述的半导体存储器件，其中：

所述第三晶体管的栅极与所述第一线耦接；以及

所述第三晶体管的栅极与所述第四晶体管的栅极耦接。

19.如权利要求17所述的半导体存储器件，还包括控制逻辑，所述控制逻辑被配置成提供：

检测电流控制信号到所述第一晶体管的栅极；以及

镜像电流控制信号到所述第二晶体管的栅极。

20.如权利要求14所述的半导体存储器件，其中，所述通过和失败检查电路还包括并联耦接在所述第二线与参考节点之间的参考晶体管。

21.如权利要求20所述的半导体存储器件，还包括控制逻辑，所述控制逻辑被配置成将比特设定信号提供至所述参考晶体管的栅极。

22.如权利要求14所述的半导体存储器件，其中：

所述页缓冲器包括并联耦接在所述第一线与参考节点之间的检测晶体管；以及

所述检测晶体管的栅极与所述感测节点耦接。

23.一种半导体存储器件，包括：

电流镜，所述电流镜包括电流镜部和晶体管，所述电流镜部被配置成将第一线的电流镜像到第二线，所述晶体管并联耦接在所述电流镜部与电源节点之间；

检测晶体管，所述检测晶体管并联耦接在所述第一线与参考节点之间，并且响应于感测节点的电压而导通；

参考晶体管，所述参考晶体管并联耦接在所述第二线与所述参考节点之间；以及

比较器，所述比较器被配置成将所述第一线的电压与所述第二线的电压进行比较，以产生通过和失败检查信号。

24.如权利要求23所述的半导体存储器件，其中：

并联耦接在所述电流镜部与所述电源节点之间的所述晶体管包括第一晶体管和第二晶体管；

所述电流镜部包括第三晶体管和第四晶体管，所述第三晶体管并联耦接到所述第一线，所述第四晶体管并联耦接到所述第二线；以及

所述第一晶体管耦接在所述第三晶体管与所述电源节点之间，所述第二晶体管耦接在所述第四晶体管与所述电源节点之间。

25.如权利要求24所述的半导体存储器件，其中：

所述第三晶体管的栅极与所述第一线耦接；以及

所述第三晶体管的栅极与所述第四晶体管的栅极耦接。

26.如权利要求24所述的半导体存储器件，还包括控制逻辑，所述控制逻辑被配置成选择性地导通所述第一晶体管中的一个或更多个以及所述第二晶体管中的一个或更多个。

27.如权利要求23所述的半导体存储器件，其中，所述参考晶体管响应于比特设定信号而导通或关断。

28.如权利要求23所述的半导体存储器件，还包括并联耦接在所述第一线与所述参考节点之间的偏置晶体管。

29.如权利要求23所述的半导体存储器件，还包括并联耦接在所述第二线与所述参考节点之间的偏置晶体管。