TWI612530B - 半導體記憶體裝置 - Google Patents

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TWI612530B
TWI612530B TW102103345A TW102103345A TWI612530B TW I612530 B TWI612530 B TW I612530B TW 102103345 A TW102103345 A TW 102103345A TW 102103345 A TW102103345 A TW 102103345A TW I612530 B TWI612530 B TW I612530B
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梁仁坤
安聖薰
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愛思開海力士有限公司
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Abstract

本發明揭示一種半導體記憶體裝置。該半導體記憶體裝置包含：一電流鏡，經組態以包含用於將一第一線之電流鏡射至一第二線之一電流鏡區段及並聯耦合之電晶體；一偵測器，其經組態以基於感測節點之電壓而控制該第一線之一電壓；一失效位元設定區段，其經組態以控制該第二線之一電壓；及一比較器，其經組態以比較該第一線之該電壓與該第二線之該電壓且基於該比較結果而產生一通過及失敗檢查信號。

Description

半導體記憶體裝置 (相關專利申請案交叉參考)
本申請案主張於2012年8月24日提出申請之第10-2012-0093116號韓國專利申請案之優先權，該韓國專利申請案之內容以全文引用方式併入本文中。
本發明係關於一種電子裝置，更特定而言係關於一種半導體記憶體裝置。
一半導體記憶體可包含藉由使用一半導體(諸如矽Si、鍺Ge、砷化鎵GaAs、磷化銦Inp等)而體現之記憶體裝置。半導體記憶體可劃分成一揮發性記憶體裝置及一非揮發性記憶體裝置。
揮發性記憶體裝置可包含其中若不供應一電力則所儲存資料丟失之記憶體裝置。揮發性記憶體裝置可包含一靜態RAM SRAM、一動態RAM DRAM、一同步DRAM SDRAM等等。非揮發性記憶體裝置可包含其中雖然不供應一電力但所儲存資料仍保持之記憶體裝置。非揮發性記憶體裝置可包含一唯讀記憶體ROM、一可程式化ROM PROM、一電可程式化ROM EPROM、一電可抹除及可程式化ROM EEPROM、一快閃記憶體、一相變RAM PRAM、一磁性RAM MRAM、一電阻式RAM RRAM、一鐵電RAM FRAM等。快閃記憶體裝置可包含NOR型記憶體裝置及NAND型記憶體裝置。
包含具有一較低運算錯誤似然之經改良半導體記憶體裝置將係有利的。具有可適應製作步驟及製程之改變及/或變化之經改良半導體記憶體裝置亦將係有利的，該等製作步驟及製程用以形成該等裝置。
本發明之實施例提供一種具有經增強可靠性之半導體記憶體裝置。
一種根據一項實施例之半導體記憶體裝置包含：一電流鏡，其包含經組態以將流動通過一第一線之電流鏡射至一第二線之一電流鏡區段及並聯耦合於該電流鏡區段與一供應節點之間的電晶體；一偵測器，其透過該第一線耦合至該電流鏡且經組態以基於感測節點之電壓而控制該第一線之一電壓；一失效位元設定區段，其經組態以回應於位元設定信號而控制該第二線之一電壓；一比較器，其經組態以比較該第一線之該電壓與該第二線之該電壓且基於該比較結果而產生一通過及失敗檢查信號；及一控制邏輯，其經組態以接通或關斷該等電晶體。
可藉由選擇性地接通該等電晶體中之一或多者而控制流動通過該第一線之該電流。可藉由選擇性地接通該等電晶體中之一或多者而控制流動通過該第二線之電流。
該電流鏡區段可包含並聯耦合至該第一線之第一電晶體及並聯耦合至該第二線之第二電晶體。並聯耦合至該電流鏡區段之該等電晶體可包含耦合於該等第一電晶體與該供應節點之間的第三電晶體及耦合於該等第二電晶體與該供應節點之間的第四電晶體。該等第一電晶體之閘極耦合至該第一線且該等第一電晶體之閘極耦合至該等第二電晶體之閘極。
一種根據另一實施例之半導體記憶體裝置包含：一記憶體胞元 陣列；一頁緩衝器，其透過感測節點耦合至該記憶體胞元陣列；及一通過及失敗檢查電路，該記憶體胞元陣列與該通過及失敗檢查電路之間的一第一距離高於該記憶體胞元陣列與該頁緩衝器之間的一第二距離。該頁緩衝器經組態以基於該等感測節點之電壓而控制一第一線之一電壓。該通過及失敗檢查電路包含：一電流鏡區段，其經組態以將該第一線之電流鏡射至一第二線；電晶體，其並聯耦合於該電流鏡區段與一供應節點之間；及一比較器，其經組態以比較該第一線之該電壓與該第二線之一電壓以產生一通過及失敗檢查信號。
一種根據又一實施例之半導體記憶體裝置包含：一電流鏡，其包含經組態以將一第一線之電流鏡射至一第二線之一電流鏡區段及並聯耦合於該電流鏡區段與一供應節點之間的電晶體；偵測電晶體，其並聯耦合於該第一線與一參考節點之間且回應於感測節點之電壓而接通；參考電晶體，其並聯耦合於該第二線與該參考節點之間；及一比較器，其經組態以比較該第一線之一電壓與該第二線之一電壓以產生一通過及失敗檢查信號。
根據某些實施例，可增強一半導體記憶體裝置之一可靠性。
6i0‧‧‧第i頁緩衝器區段
13m‧‧‧第m頁緩衝器區段/頁緩衝器區段/頁緩衝器
100‧‧‧外部裝置/半導體記憶體裝置
110‧‧‧記憶體胞元陣列
120‧‧‧位址解碼器
130‧‧‧頁緩衝器
131‧‧‧第一頁緩衝器區段/頁緩衝器區段/頁緩衝器
132‧‧‧第二頁緩衝器區段
140‧‧‧行選擇器
150‧‧‧通過及失敗檢查電路
151‧‧‧電流鏡
152‧‧‧失效位元設定區段
153‧‧‧比較器
160‧‧‧控制邏輯
210‧‧‧預充電電路
220‧‧‧位元線選擇電路
230‧‧‧鎖存器電路
240‧‧‧輸入/輸出電路
310‧‧‧偵測器
350‧‧‧電流鏡區段
400‧‧‧偵測器
410‧‧‧第一偵測區段
420‧‧‧第二偵測區段
510‧‧‧電流鏡
520‧‧‧失效位元設定區段
530‧‧‧比較器
540‧‧‧第一偏移控制器
550‧‧‧第二偏移控制器
600‧‧‧頁緩衝器
610‧‧‧第一頁緩衝器區段/頁緩衝器區段
611‧‧‧預充電電路
612‧‧‧位元線選擇電路
613‧‧‧鎖存器電路
614‧‧‧輸入/輸出電路
1000‧‧‧記憶體系統
1200‧‧‧控制器
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧記憶體系統/計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
ADDR‧‧‧位址
BA‧‧‧區塊位址
BL‧‧‧位元線
BL1至BLm‧‧‧第一至第m位元線/位元線
BLe1至BLei‧‧‧第一至第i偶數位元線/偶數位元線
BLk1‧‧‧記憶體區塊/第一記憶體區塊
BLK1'‧‧‧記憶體區塊
BLK2‧‧‧第二記憶體區塊
BLKz‧‧‧記憶體區塊/第z記憶體區塊
BLo1至BLoi‧‧‧第一至第i奇數位元線/奇數位元線
BS‧‧‧位元設定信號
BS1至BSq‧‧‧第一至第q位元設定信號
CA‧‧‧行位址
CH1‧‧‧組塊/第一組塊/第一通道
CH2‧‧‧組塊/第二組塊
CHk‧‧‧第k通道
CHS1‧‧‧第一組塊信號
CHS2‧‧‧第二組塊信號
CN‧‧‧比較節點
CS‧‧‧檢查信號
CS1至CSm‧‧‧第一至第m胞元串
CSe1至CSei‧‧‧胞元串/偶數胞元串
CSL‧‧‧共同源極線
CSo1至CSoi‧‧‧胞元串/奇數胞元串
CT‧‧‧控制電晶體
CT1至CTm‧‧‧控制電晶體
CTRL‧‧‧控制信號
DATA‧‧‧資料
DN‧‧‧偵測節點
DSL‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
DT‧‧‧偵測電晶體
DT1至DTm‧‧‧偵測電晶體/第一至第m偵測電晶體
HT1‧‧‧第一電晶體/第一組塊電晶體
HTx‧‧‧第x電晶體/第x組塊電晶體
HTx+1‧‧‧第(x+1)組塊電晶體
L1‧‧‧第一線
L2‧‧‧第二線
M1至Mn‧‧‧第一至第n記憶體胞元
OS1‧‧‧第一偏移信號
OS11至OS1p‧‧‧第一偏移信號
OS2‧‧‧第二偏移信號
OS21至OS2q‧‧‧第二偏移信號
OT11至OT1p‧‧‧第一偏移電晶體
OT21至OT2q‧‧‧第二偏移電晶體
RA‧‧‧列位址
RL‧‧‧列線
RT1至RTq‧‧‧參考電晶體/第一至第q參考電晶體
SDC‧‧‧感測電流控制信號
SDC1至SDCr‧‧‧第一至第r感測電流控制信號/感測電流控制 信號
SMC‧‧‧鏡射電流控制信號
SMC1至SMCr‧‧‧第一至第r鏡射電流控制信號/鏡射電流控制 信號
SO‧‧‧感測節點
SO1‧‧‧第一感測節點
SOm‧‧‧第m感測節點
SOx‧‧‧第x感測節點
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
T11至T1r‧‧‧第一電晶體
T21至T2r‧‧‧第二電晶體
T31至T3r‧‧‧第三電晶體
T41至T4r‧‧‧第四電晶體
T51至T5q‧‧‧第五電晶體
T61至T6p‧‧‧第六電晶體
T71至T7q‧‧‧第七電晶體
Vdd‧‧‧供應節點
VS‧‧‧驗證信號
Vvp‧‧‧驗證通過電壓
Vvrf‧‧‧驗證電壓
WL1至WLn‧‧‧第一至第n字線
當連同隨附圖式一起考量時，本發明之上文及其他特徵以及優點將參考以下詳細闡述變得更易於明瞭，其中：圖1係圖解說明根據某些實施例之一半導體記憶體裝置之一方塊圖。
圖2係根據某些實施例之圖1中之記憶體區塊中之一者之一電路圖。
圖3係圖解說明根據某些實施例之程式化圖1中之半導體記憶體裝置之一方法之一流程圖。
圖4係圖解說明根據某些實施例之在針對選定記憶體胞元之一程 式化操作期間之一臨限電壓分佈之一圖式。
圖5係圖解說明根據某些實施例之圖1中之頁緩衝器之一方塊圖。
圖6係圖解說明根據某些實施例之一偵測器及一通過及失敗檢查電路之一方塊圖。
圖7係根據某些實施例之圖6中之失效位元設定區段之一電路圖。
圖8係圖解說明根據某些實施例之按一組塊單位劃分之頁緩衝器區段之一方塊圖。
圖9係圖解說明根據某些實施例之一偵測器之一視圖。
圖10係圖解說明根據某些實施例之一通過及失敗檢查電路及一偵測器之一方塊圖。
圖11係根據某些實施例之圖10中之第一偏移控制器之一電路圖。
圖12係根據某些實施例之圖10中之第二偏移控制器之一電路圖。
圖13係圖解說明根據某些實施例之圖1中之記憶體區塊中之一者之一視圖。
圖14係圖解說明根據某些實施例之圖1中之頁緩衝器之一方塊圖。
圖15係圖解說明根據某些實施例之包含圖1中之半導體記憶體裝置之一記憶體系統之一方塊圖。
圖16係圖解說明根據某些實施例之一記憶體系統之一方塊圖。
圖17係圖解說明根據某些實施例之包含圖16中之記憶體系統之一計算系統之一方塊圖。
下文中，將參考隨附圖式更詳細地解釋本發明之實施例。雖然 已參考本發明之若干個說明性實施例闡述了實施例，但應理解，熟習此項技術者可構想出將屬於本發明之原理之精神及範疇內之眾多其他修改及實施例。
應理解，當稱一元件「連接」或「耦合」至另一元件時，其可直接連接或耦合至另一元件，或可存在介入元件。相比而言，當稱一元件「直接連接」或「直接耦合」至另一元件時，則不存在介入元件。用以闡述元件之間的關係之其他措辭應以一相同方式理解(亦即，「在...之間」對「直接在...之間」，「毗鄰」對「直接毗鄰」等)。
圖1係圖解說明根據某些實施例之一半導體記憶體裝置之一方塊圖。圖2係根據某些實施例之圖1中之記憶體區塊中之一者之一電路圖。
在圖1中，半導體記憶體裝置100可包含一記憶體胞元陣列110、一位址解碼器120、一頁緩衝器130、一行選擇器140、一通過及失敗檢查電路150及一控制邏輯160。
記憶體胞元陣列110可透過列線RL耦合至位址解碼器120且可透過位元線BL耦合至頁緩衝器130。列線RL可包含一汲極選擇線、字線及一源極選擇線。記憶體區塊BLK1至BLKz中之每一者可包含若干記憶體胞元。根據某些實施例，沿一列方向安置之記憶體胞元可耦合至字線。根據某些實施例，沿一行方向安置之記憶體胞元可耦合至位元線BL。
在圖2中，記憶體區塊BLK1可透過一第一至一第m位元線BL1至BLm耦合至頁緩衝器(圖1中之130)。圖1中之位元線BL可包含第一至第m位元線BL1至BLm。
記憶體區塊BLK1可透過一源極選擇線SSL、一第一至一第n字線WL1至WLn及一汲極選擇線DSL耦合至位址解碼器(圖1中之120)。圖2中之源極選擇線SSL、第一至第n字線WL1至WLn及汲極選擇線DSL可 包含於圖1中之列線RL中。
記憶體區塊BLK1可包含一第一至一第m胞元串CS1至CSm。第一至第m胞元串CS1至CSm可分別耦合至第一至第m位元線BL1至BLm。每一胞元串可包含耦合至源極選擇線SSL之一源極選擇電晶體SST、耦合至第一至第n字線WL1至WLn之一第一至一第n記憶體胞元M1至Mn及耦合至汲極選擇線DSL之一汲極選擇電晶體DST。胞元串中之源極選擇電晶體SST之源極端子可共同耦合至一共同源極線CSL。每一胞元串中之每一汲極選擇電晶體DST之一汲極端子可耦合至對應位元線BL1至BLm。
耦合至第一至第m胞元串CS1至CSm之一個字線之記憶體胞元可形成一或多個頁。在某些實施例中，當記憶體胞元係一單位階胞元SLC時，該等記憶體胞元可耦合至一個字線且形成一個頁。在某些實施例中，當記憶體胞元係一多位階胞元MLC時，耦合至一個字線之記憶體胞元可形成兩個或兩個以上頁。
一第二至第z記憶體區塊BLK2至BLKz可具有與圖2中之第一記憶體區塊BLK1實質上相同之結構。
返回參考圖1，位址解碼器120可透過列線RL耦合至記憶體胞元陣列110。位址解碼器120可回應於控制邏輯160之控制而操作。位址解碼器120可自控制邏輯160接收一位址ADDR之一區塊位址BA及一列位址RA。
位址解碼器120可解碼所接收位址ADDR之區塊位址BA。位址解碼器120可根據經解碼區塊位址選擇一個記憶體區塊。
位址解碼器120可解碼所接收位址ADDR之列位址。位址解碼器120可根據經解碼列位址選擇耦合至一選定記憶體區塊之字線中之一者。
位址解碼器120可包含一區塊解碼器、一列解碼器及/或一位址緩 衝器等。
頁緩衝器130可透過位元線BL耦合至記憶體胞元陣列110。頁緩衝器130可回應於控制邏輯160之控制而操作。
在某些實施例中，在一程式化操作期間，頁緩衝器130可透過行選擇器140接收資料且將該所接收資料遞送至位元線BL。該所遞送資料可經程式化至一選定字線之記憶體胞元。在一讀取操作中，頁緩衝器130可透過位元線BL自該選定字線之記憶體胞元讀取資料且輸出所讀取資料。
在某些實施例中，可在執行程式化操作之後執行驗證選定記憶體胞元是否具有期望之臨限電壓之一驗證操作。在某些實施例中，可在執行一抹除操作之後執行驗證選定記憶體胞元是否具有一期望之臨限電壓之一驗證操作。在某些實施例中，在驗證操作期間，頁緩衝器130可讀取選定記憶體胞元之臨限電壓且將讀取結果遞送至通過及失敗檢查電路150。下文中，將關於在程式化操作之後執行之驗證操作闡述本發明之實施例。然而，驗證操作不限於此且可在其他記憶體操作之後執行。
行選擇器140可與一外部裝置或半導體記憶體裝置100中之一輸入/輸出緩衝器(未展示)交換資料DATA。行選擇器140可回應於控制邏輯160之控制而操作。行選擇器140可自控制邏輯160接收位址ADDR之一行位址CA。
行選擇器140可解碼行位址CA。當執行程式化操作時，行選擇器140可將對應於自行選擇器140接收之資料DATA之經解碼行位址的資料提供至頁緩衝器130。行選擇器140可將對應於自頁緩衝器130讀取之資料之經解碼行位址的資料DATA輸出至一外部裝置或半導體記憶體裝置100之輸入/輸出緩衝器。
通過及失敗檢查電路150可耦合至頁緩衝器130。通過及失敗檢 查電路150可回應於控制邏輯160之控制而操作。通過及失敗檢查電路150與記憶體胞元陣列110之間的一第一距離可高於頁緩衝器130與記憶體胞元陣列110之間的一第二距離。在製作半導體記憶體裝置100期間，適用於通過及失敗檢查電路150之第一設計規則可不同於適用於頁緩衝器130之第二設計規則。
在驗證操作中，通過及失敗檢查電路150可基於頁緩衝器130之一偵測節點(圖5中之DN)之一電壓而偵測驗證操作之通過或失敗。通過及失敗檢查電路150可基於偵測結果而將一檢查信號CS提供至控制邏輯160。
在某些實施例中，通過及失敗檢查電路150可在選定記憶體胞元之每一臨限電壓達到期望之位準之情況下啟動檢查信號CS。在另一實施例中，通過及失敗檢查電路150可在臨限電壓未達到期望之位準所針對之記憶體胞元之一數目少於一預設定數目之情況下啟動檢查信號CS。
控制邏輯160可自一外部裝置或半導體記憶體裝置100之輸入/輸出緩衝器接收一控制信號CTRL及位址ADDR。控制邏輯160可回應於控制信號CTRL而控制半導體記憶體裝置100之操作。控制邏輯160可將位址ADDR之區塊位址BA及列位址RA遞送至位址解碼器120。控制邏輯160可將位址ADDR之行位址CA提供至行選擇器140。
控制邏輯160可自通過及失敗檢查電路150接收檢查信號CS。控制邏輯160可控制半導體記憶體裝置100以使得可基於檢查信號CS而重複程式化操作。
即使圖1中未展示，但半導體記憶體裝置100可進一步包含輸入/輸出緩衝器。該輸入/輸出緩衝器可自一外部裝置接收控制信號CTRL及位址ADDR且將控制信號CTRL及位址ADDR遞送至控制邏輯160。該輸入/輸出緩衝器可將自外部裝置輸入之資料DATA遞送至行選擇器 140且將自行選擇器140輸入之資料DATA遞送至一外部裝置。
在某些實施例中，該半導體記憶體裝置可係一快閃記憶體裝置。
圖3係圖解說明根據某些實施例之程式化圖1中之半導體記憶體裝置之一方法之一流程圖。圖4係圖解說明根據某些實施例之在對選定記憶體胞元之一程式化操作期間之一臨限電壓分佈之一圖式。
可在步驟S110中執行一程式化操作。位址解碼器120可將具有一高電壓之一程式化脈衝提供至一選定記憶體區塊之一選定字線且將電壓低於該程式化脈衝之一脈衝提供至未選擇之字線。可根據將儲存之資料將一參考電壓(例如，0 V)或一程式化抑制電壓(例如，一供應電壓)供應至位元線(圖2中之BL1至BLm)。因此，具有一抹除狀態E之記憶體胞元具有一增加之臨限電壓或對應於抹除狀態E之一臨限電壓。
在步驟S120中，可執行一驗證操作。在該驗證操作中，位址解碼器120可將一驗證電壓Vvrf供應至選定字線且可將一驗證通過電壓Vvp供應至未選擇之字線。
在某些實施例中，將程式化之記憶體胞元具有一中間程式化狀態MP。當記憶體胞元具有低於驗證電壓Vvrf之臨限電壓(其對應於中間程式化狀態MP)時，程式化此等記憶體胞元已失敗且將此等記憶體胞元判定為儲存一位元值「1」。當記憶體胞元具有高於驗證電壓Vvrf之臨限電壓(其對應於程式化狀態P)時，程式化此等記憶體胞元已通過且將此等記憶體胞元判定為儲存一位元值「0」。
在步驟S130中，可判定驗證操作是否通過。當驗證操作之結果通過時，可完成程式化操作。當驗證操作失敗時，可重複步驟110。可在程式化已失敗所針對之記憶體胞元之一數目小於一預設定數目時將驗證操作之結果判定為通過。可在程式化失敗所針對之記憶體胞元之該數目高於該預設定數目時將驗證操作之結果判定為失敗。可根據 傳輸至通過及失敗檢查電路150之位元設定信號(圖6中之BS)調整該預設定數目。
將程式化之記憶體胞元可藉由重複地執行步驟S110至步驟S130而達到對應於程式化狀態P之臨限電壓。
圖5係圖解說明根據某些實施例之圖1中之頁緩衝器之一方塊圖。
在圖5中，頁緩衝器130可包含一第一至一第m頁緩衝器區段131至13m。圖5省略第二至第m頁緩衝器區段132至13m之內部元件。然而，第二至第m頁緩衝器區段132至13m可具有與第一頁緩衝器區段131實質上相同之結構。
第一頁緩衝器區段131可包含一預充電電路210、一位元線選擇電路220、一鎖存器電路230、一輸入/輸出電路240以及串聯耦合於偵測節點DN與一接地或一參考節點之間的一控制電晶體CT及一偵測電晶體DT。
預充電電路210可耦合至感測節點SO。預充電電路210可在驗證操作開始時將感測節點SO預充電至一特定電壓。
位元線選擇電路220可耦合於一第一位元線BL1與感測節點SO之間。在將感測節點SO預充電之後，位元線選擇電路220可將感測節點SO電連接至第一位元線BL1。可根據一對應記憶體胞元之臨限電壓判定感測節點SO之一電壓。
鎖存器電路230可儲存對應於感測節點SO之電壓之一資料位元。亦即，鎖存器電路230可儲存對應於對應記憶體胞元之一臨限電壓之資料。鎖存器電路230可包含一或多個鎖存器。儲存於鎖存器電路230中之資料可提供至感測節點SO。
輸入/輸出電路240可耦合於鎖存器電路230與一行選擇器(圖1中之140)之間。輸入/輸出電路240可在讀取操作期間將暫時儲存於鎖存 器電路230中之資料輸出至行選擇器140，且在程式化操作期間將自行選擇器140提供之資料遞送至鎖存器電路230。
控制電晶體CT可回應於一驗證信號VS而接通或關斷。可自控制邏輯160接收驗證信號VS。偵測電晶體DT可根據感測節點SO之電壓而接通或關斷。因此，可基於感測節點SO之電壓判定一偵測節點DN之一電壓。
在某些實施例中，可共同耦合每一頁緩衝器區段之偵測節點DN，此未展示於圖5中。偵測節點DN可耦合至通過及失敗檢查電路150，如圖6中所展示。
圖6係圖解說明根據某些實施例之一偵測器310及一通過及失敗檢查電路之一方塊圖。
在圖6中，偵測器310可包含控制電晶體CT1至CTm及偵測電晶體DT1至DTm。如圖5中所闡述，控制電晶體中之每一者(例如，CT1)及偵測電晶體中之每一者(例如，DT1)包含於一個頁緩衝器區段(例如，圖1中之131)中。控制電晶體CT1至CTm及偵測電晶體DT1至DTm可包含於頁緩衝器130中。
一個控制電晶體(例如，CT1)及一個偵測電晶體(例如，DT1)可串聯耦合於偵測節點DN與一參考節點之間。控制電晶體CT1至CTm及偵測電晶體DT1至DTm可並聯耦合於偵測節點DN與該參考節點之間。控制電晶體CT1至CTm與偵測電晶體DT1至DTm可形成一第一線L1之電流通過其流動至該參考節點之路徑。
驗證信號VS可自控制邏輯160傳輸至控制電晶體CT1至CTm。控制電晶體CT1至CTm可回應於驗證信號VS而接通。在驗證操作中，可啟動具有邏輯「1」之驗證信號VS，從而接通控制電晶體CT1至CTm。
第一至第m偵測電晶體DT1至DTm可分別回應於一第一至一第m 感測節點SO1至SOm而操作。在某些實施例中，該等感測節點中之每一者可在一對應記憶體胞元之臨限電壓小於驗證電壓Vvrf時具有邏輯「1」。此對應於程式化已失敗所針對之一記憶體胞元。在某些實施例中，該等感測節點中之每一者可在該對應記憶體胞元之該臨限電壓高於驗證電壓Vvrf時具有邏輯「0」。此對應於程式化已通過所針對之一記憶體胞元。
由於可重複地執行程式化操作及驗證操作，因此具有邏輯「0」之感測節點之數目可增加且具有邏輯「1」之感測節點之數目可減小。亦即，接通之感測電晶體之數目可減小。因此，可阻塞第一線L1之電流通過其流動至參考節點之路徑。因此，偵測節點DN之一電壓可增加。
通過及失敗檢查電路150可包含一電流鏡151、一失效位元設定區段152及一比較器153。
電流鏡151可透過第一線L1耦合至偵測器310且可透過一第二線L2耦合至失效位元設定區段152。電流鏡151可自一供應節點Vdd接收一供應電壓。電流鏡151可自控制邏輯160接收感測電流控制信號SDC及鏡射電流控制信號SMC且回應於感測電流控制信號SDC及鏡射電流控制信號SMC而操作。圖6中之感測電流控制信號SDC包含一第一至一第r感測電流控制信號SDC1至SDCr，且鏡射電流控制信號SMC包含一第一至一第r感測電流控制信號SMC1至SMCr。
電流鏡151可包含一電流鏡區段350、第一電晶體T11至T1r及第二電晶體T21至T2r。
電流鏡區段350可將流動通過第一線L1之電流鏡射至第二線L2。電流鏡區段350可包含耦合至第一線L1之第三電晶體T31至T3r及耦合至第二線L2之第四電晶體T41至T4r，如圖6中所展示。然而，圖6中之電流鏡區段350之電路僅係一實例，可提供耦合至第一線L1之至少 一個第三電晶體及耦合至第二線L2之一或多個第四電晶體。
第三電晶體T31至T3r可分別耦合於第一線L1與第一電晶體T11至T1r之間。在第三電晶體T31至T3r中之每一者中，一閘極可耦合至一汲極。第四電晶體T41至T4r可分別耦合於第二線L2與第二電晶體T21至T2r之間。第三電晶體T31至T3r之閘極可耦合至第四電晶體T41至T4r之閘極。
第一電晶體T11至T1r可並聯耦合於供應節點Vdd與電流鏡區段350之間。第一電晶體T11至T1r可分別回應於第一至第r感測電流控制信號SDC1至SDCr而接通或關斷。第二電晶體T21至T2r可並聯耦合至供應節點Vdd及電流鏡區段350。第二電晶體T21至T2r可分別回應於第一至第r鏡射電流控制信號SMC1至SMCr而接通。
在某些實施例中，可藉由控制感測電流控制信號SDC1至SDCr及鏡射電流控制信號SMC1至SMCr而調整流動通過第一線L1及第二線L2之電流。在某些實例中，可藉由使用感測電流控制信號SDC1至SDCr而控制接通之第一電晶體之數目，且因此調整流動通過第一線L1之電流。在某些實例中，流動通過第一線L1之電流可在接通之第一電晶體T11至T1r之一數目減小時變低。
在某些實施例中，可藉由使用鏡射電流控制信號SMC1至SMCr而控制接通之第二電晶體之數目，且因此調整流動通過第二線L2之電流。在某些實例中，流動通過第二線L2之電流可在接通之第二電晶體之一數目減小時變低。
失效位元設定區段152可透過第二線L2耦合至電流鏡151。失效位元設定區段152回應於驗證信號VS而操作。失效位元設定區段152可自控制邏輯(圖1中之160)接收位元設定信號BS。失效位元設定區段152之一阻抗可由位元設定信號BS控制。位元設定信號BS可對應於程式化失敗所針對之記憶體胞元之一最小數目，但可根據驗證操作之一 結果而判定為通過。一比較節點CN之一電壓可在失效位元設定區段152之阻抗增加時增加。
比較器153可比較偵測節點DN之一電壓與比較節點CN之一電壓且基於比較結果而產生一檢查信號CS。當偵測節點DN之該電壓高於比較節點CN之該電壓時，可啟動檢查信號CS。控制邏輯160可在其接收到經啟動檢查信號CS時結束程式化操作。當偵測節點DN之該電壓小於比較節點CN之該電壓時，可不啟動檢查信號CS。控制邏輯160可控制半導體記憶體裝置100以在未啟動該檢查信號時重複程式化操作。
在某些實施例中，流動通過第一線L1之電流可與流動通過第二線L2之電流實質上相同。可基於失效位元設定區段152之阻抗判定比較節點CN之電壓。由於重複地執行程式化操作及驗證操作，因此接通之第一至第m偵測電晶體DT1至DTm之數目可降低且偵測節點DN之電壓可增加。當偵測節點DN之電壓變得高於比較節點CN之彼電壓時，接通之第一至第m偵測電晶體DT1至DTm之數目達到對應於位元設定信號BS之最小數目。因此，可啟動檢查信號CS。
在某些實施例中，流動通過第一線L1之電流可不同於流動通過第二線L2之電流。舉例而言，當在製作半導體記憶體裝置期間適用於頁緩衝器(圖1中之130)之第一設計規則可不同於適用於通過及失敗檢查電路(圖1中之150)之第二設計規則時，且因此流動通過第一線L1之電流可不同於流動通過第二線L2之彼電流。在某些實例中，由於接通之第一至第m偵測電晶體DT1至DTm之數目減小，因此在接通之電晶體之數目達到對應於位元設定信號BS之最小數目之前，偵測節點DN之電壓可變得高於比較節點CN之電壓。在某些實例中，由於接通之第一至第m偵測電晶體DT1至DTm之數目減小，因此即使接通之電晶體之數目達到對應於位元設定信號BS之數目，偵測節點DN之電壓仍 可小於比較節點CN之電壓。因此，可降低驗證操作之一可靠性。
在某些實施例中，可分別由第一電晶體T11至T1r及第二電晶體T21至T2r調整流動通過第一線L1及第二線L2之電流。
在某些實例中，當接通之第一電晶體T11至T1r之數目降低時，供應至電流鏡區段350之一電壓可變低且流動通過第一線L1之電流可減小。此外，當接通之第二電晶體T21至T2r之數目降低時，供應至電流鏡區段350之一電壓可變低且流動通過第二線L2之電流可減小。在某些實施例中，半導體記憶體裝置可使用上文方法控制電流鏡151以使得流動通過第一線L1之電流與流動通過第二線L2之電流實質上相同。因此，可改良驗證操作之可靠性。
圖6中之偵測器310及通過及失敗檢查電路150亦可適用於除驗證操作之外的一操作。在某些實施例中，耦合成記憶體胞元陣列110中之一列之記憶體胞元可進一步包含用於偵測該等記憶體胞元是儲存一單位元資料還是一多位元資料之旗標胞元。在某些實例中，耦合成一列之記憶體胞元可包含八個旗標胞元。在記憶體胞元儲存多位元資料之情況下，可將「00000000」儲存於旗標胞元中，且在記憶體胞元儲存單位元資料之情況下，可將「11111111」儲存於旗標胞元中。在某些實施例中，當半導體記憶體裝置採用圖6中之偵測器310及通過及失敗檢查電路150時，即使自旗標胞元讀取之資料係「00000001」仍可偵測到記憶體胞元儲存多位元資料。
圖7係根據某些實施例之圖6中之失效位元設定區段之一電路圖。
在圖7中，失效位元設定區段152可包含阻抗元件。失效位元設定區段152可包含第五電晶體T51至T5q及參考電晶體RT1至RTq。第五電晶體T51至T5q及參考電晶體RT1至RTq可並聯耦合於第二線L2與參考節點之間。
第五電晶體T51至T5q可回應於驗證信號VS而接通。第一至第q參考電晶體RT1至RTq可分別回應於一第一至一第q位元設定信號BS1至BSq而接通。第一至第q位元設定信號BS1至BSq可對應於圖6中之位元設定信號BS。當對應於該等位元設定信號之參考電晶體之一數目減小時，失效位元設定區段152之阻抗可增加且比較節點CN之電壓增加。當接通之參考電晶體之數目減小時，第二線L2之電流可通過其流動至參考節點之路徑之數目可減小，且比較節點CN之電壓可增加。
在某些實施例中，接通之第五電晶體T51至T5q之數目可與程式化已失敗所針對之記憶體胞元之最小數目實質上相同，且可根據驗證操作之結果判定為已通過。亦即，具有邏輯「1」之位元設定信號之數目可與程式化失敗所針對之記憶體胞元之數目實質上相同，且可根據驗證操作之結果判定為已通過。
圖8係圖解說明根據某些實施例之按一組塊單位劃分之頁緩衝器區段之一方塊圖。圖9係圖解說明根據某些實施例之一偵測器之一視圖。
在圖8中，一第一至一第m頁緩衝器區段131至13m可劃分成組塊CH1與組塊CH2。頁緩衝器區段131至13m可劃分成之組塊之一數目不受限制。在某些實施例中，第一至第m頁緩衝器131至13m可劃分成三個或三個以上組塊。
在圖9中，一偵測器400可進一步包含回應於一第一組塊信號CHS1而操作之一第一至一第x電晶體HT1至HTx及回應於一第二組塊信號CHS2而操作之一第(x+1)至一第m組塊電晶體HTx+1至HTx。第一組塊信號CHS1及第二組塊信號CHS2可由控制邏輯160提供。
在某些實施例中，若第一至第m頁緩衝器區段131至13m劃分成第一組塊CH1與第二組塊CH2(如圖8中所展示)，則偵測器400可包含一第一偵測區段410及一第二偵測區段420。
在某些實施例中，當第一組塊信號CHS1具有邏輯「1」時，可接通第一至第x組塊電晶體HT1至HTx，且可選擇第一偵測區段410。當第二組塊信號CHS2具有邏輯「0」時，可將第二偵測區段420與第一線L1電分離。因此，當執行偵測操作時，可基於第一至第x感測節點SO1至SOx而判定偵測節點DN之電壓。在某些實施例中，當回應於第二組塊信號CHS2而選擇第二偵測區段420時，可將第一偵測區段410與第一線L1電分離。
在某些實施例中，可按組塊單位執行驗證操作。
圖10係圖解說明根據某些實施例之一通過及失敗檢查電路及一偵測器310之一方塊圖。
在圖10中，偵測器310可具有與圖6之偵測器310實質上相同之結構。
通過及失敗檢查電路500可包含一電流鏡510、一失效位元設定區段520、一比較器530以及一第一偏移控制器540及一第二偏移控制器550。電流鏡510、失效位元設定區段520及比較器530可具有分別與圖6之電流鏡151、失效位元設定區段152及比較器153實質上相同之結構。
第一偏移控制器540及第二偏移控制器550可分別耦合至一偵測節點DN及一比較節點CN。第一偏移控制器540可回應於自控制邏輯(圖1中之160)提供之第一偏移信號OS1而調整偵測節點DN之一電壓。第二偏移控制器550可回應於自控制邏輯160提供之第二偏移信號OS2而調整偵測節點DN之一電壓。
圖11係根據某些實施例之圖10中之第一偏移控制器之一電路圖。
在圖11中，第一偏移控制器540可包含並聯耦合於偵測節點DN與一參考節點之間的第六電晶體T61至T6p及第一偏移電晶體OT11至OT1p。當執行驗證操作時，第六電晶體T61至T6p係回應於由控制邏 輯(圖1中之160)提供之驗證信號VS而接通。第一偏移電晶體OT11至OT1p可分別回應於第一偏移信號OS11至OS1p而接通。第一線L1之電流通過其流動至參考節點之路徑可基於第一偏移信號OS11至OS1p而判定。因此，偵測節點DN之電壓可由第一偏移信號OS11至OS1p控制。
圖12係根據某些實施例之圖10中之第二偏移控制器之一電路圖。
在圖12中，第二偏移控制器550可包含並聯耦合於比較節點CN與參考節點之間的第七電晶體T71至T7q及第二偏移電晶體OT21至OT2q。當執行驗證操作時，第七電晶體T71至T7q可回應於驗證信號VS而接通。第二偏移電晶體OT21至OT2q可分別回應於第二偏移信號OS21至OS2q而接通。第二線L2之電流通過其流動至參考節點之路徑可基於第二偏移信號OS21至OS2q而判定。因此，比較節點CN之電壓可由第二偏移信號OS21至OS2q控制。
在某些實施例中，可由第一偏移控制器540及第二偏移控制器550以及電流鏡510調整流動通過第一線L1及第二線L2之電流。因此，可進一步改良驗證操作之可靠性。
圖13係圖解說明根據某些實施例之圖1中之記憶體區塊BLK1至BLKz中之一者之一視圖。
參考圖1及圖13，一記憶體區塊BLK1'可透過一第一至一第i偶數位元線BLe1至BLei及一第一至一第i奇數位元線BLo1至BLoi耦合至頁緩衝器130。記憶體區塊BLK1'可透過源極選擇線SSL、第一至第n字線WL1至WLn及汲極選擇線DSL耦合至位址解碼器120。
記憶體區塊BLK1'可包含胞元串CSe1至CSei及CSo1至CSoi。偶數胞元串CSe1至CSei可分別耦合至第一至第i偶數位元線BLe1至BLei。奇數胞元串CSo1至CSoi可分別耦合至第一至第i奇數位元線BLo1至 BLoi。該等胞元串中之每一者包含耦合至源極選擇線SSL之一源極選擇電晶體SST、耦合至第一至第n字線WL1至WLn之一第一至一第n記憶體胞元M1至Mn及耦合至一汲極選擇線DSL之一汲極選擇電晶體DST。
耦合至偶數胞元串CSe1至CSei之一個字線之記憶體胞元可形成一或多個頁。在某一實例中，當記憶體胞元係單位階胞元時，耦合至偶數胞元串CSe1至CSei之一個字線之記憶體胞元可形成一個頁。
類似地，耦合至奇數胞元串CSo1至CSoi之一個字線之記憶體胞元可形成一或多個頁。
耦合至偶數胞元串CSe1至CSei之一個字線之記憶體胞元可稱為一偶數頁。耦合至奇數胞元串CSo1至CSoi之一個字線之記憶體胞元可稱為一奇數頁。
一個偶數位元線(例如，BLe1)與一個奇數位元線(例如，BLo1)形成一對位元線，且該對位元線可耦合至一個頁緩衝器區段。將參考隨附圖式圖14進一步詳細地闡述此情況。
圖14係圖解說明根據某些實施例之圖1中之一頁緩衝器之一方塊圖。
在圖14中，一頁緩衝器600可包含一第一至一第i頁緩衝器區段610至6i0。第一至第i頁緩衝器區段610至6i0可具有與如圖5中所展示之頁緩衝器區段131實質上相同之結構，惟一個頁緩衝器區段耦合至偶數位元線或奇數位元線除外。
一個頁緩衝器區段610可包含一預充電電路611、一位元線選擇電路612、一鎖存器電路613、一輸入/輸出電路614以及串聯耦合於一偵測節點DN與一參考節點之間的一控制電晶體CT及一偵測電晶體DT。預充電電路611、鎖存器電路613、輸入/輸出電路614、控制電晶體CT及偵測電晶體DT可具有與圖5中之對應元件實質上相同之結構。
位元線選擇電路612可耦合至成一對位元線之偶數位元線BLe1及奇數位元線BLo1。位元線選擇電路612可回應於控制邏輯160之控制而選擇偶數位元線BLe1及奇數位元線BLo1中之一者。
可在一程式化操作期間選擇偶數位元線BLe1至BLei或奇數位元線BLo1至BLoi。亦即，可在程式化操作期間選擇並程式化偶數頁或奇數頁。當執行偶數頁之一程式化操作時，感測節點SO可耦合至偶數位元線BLe1至BLei。當執行奇數頁之一程式化操作時，感測節點SO耦合至奇數位元線BLo1至BLoi。
圖15係圖解說明根據某些實施例之包含圖1中之半導體記憶體裝置之一記憶體系統之一方塊圖。
在圖15中，記憶體系統1000可包含半導體記憶體裝置100及一控制器1200。
半導體記憶體裝置100可包含圖1至圖14中之元件。
控制器1200可耦合至一主機及半導體記憶體裝置100。控制器1200可回應於該主機之請求而存取半導體記憶體裝置100。舉例而言，控制器1200可控制半導體記憶體裝置100之一讀取操作、一程式化操作、一抹除操作及/或一背景操作。控制器1200可提供半導體記憶體裝置100與主機之間的一介面。控制器1200可包含用於控制半導體記憶體裝置100之一韌體。
在某些實施例中，控制器1200可包含諸如一隨機存取記憶體RAM、一處理單元、一主機介面及一記憶體介面之元件。RAM可用作以下各項中之至少一者：處理單元之一操作記憶體、半導體記憶體裝置100與主機之間的一快取記憶體及/或半導體記憶體裝置100與主機之間的一緩衝記憶體。該處理單元可控制控制器1200之操作。
該主機介面可包含用於在主機與控制器1200之間交換資料之一協定。在某些實施例中，控制器1200可透過諸如以下各項之各種協定 中之至少一者與主機通信：一通用串列匯流排USB協定、一多媒體卡MMC協定、一周邊組件互連PCI協定、一PCI-express PCI-E協定、一先進技術附件ATA協定、一串列ATA協定、一並列ATA協定、一小型電腦小型介面SCSI協定、一增強型小型磁碟介面ESDI協定、一整合式驅動電子IDE協定及/或一私人協定等。
記憶體介面可與半導體記憶體裝置100介接。舉例而言，記憶體介面可包含一NAND快閃介面或一NOR快閃介面。
記憶體系統1000可進一步包含一錯誤校正區塊。該錯誤校正區塊可藉由使用一錯誤校正碼ECC而偵測並校正自半導體記憶體裝置100讀取之資料中之錯誤。在某些實施例中，該錯誤校正區塊可包含於控制器1200中。
在半導體記憶體裝置之程式化操作中，即使可存在失敗之記憶體胞元，程式化操作仍可在程式化已失敗所針對之記憶體胞元之數目小於一預設定數目時結束。亦即，儲存於半導體記憶體裝置100中之資料可包含錯誤。錯誤校正區塊可偵測並校正讀取操作中之錯誤。
控制器1200與半導體記憶體裝置100可整合於一個記憶體裝置中。在某些實施例中，可藉由將控制器1200與半導體記憶體裝置100整合於一個記憶體裝置中而達成一記憶體卡。舉例而言，可藉由將控制器1200與半導體記憶體裝置100整合於一個記憶體裝置中而達成諸如以下各項之記憶體卡：一個人電腦記憶體卡國際協會PCMCIA、一小型快閃卡CF、一智慧媒體卡SMC、一記憶體棒、一多媒體卡MMC、RS-MMC或MMCmicro、一SD卡SD、miniSD、微型SD或SDHC及/或一通用快閃儲存裝置UFS等。
可藉由將控制器1200與半導體記憶體裝置100整合於一個記憶體裝置中而形成一固態磁碟機SSD。該SSD可包含用於將資料儲存於一半導體記憶體中之一儲存裝置。當記憶體系統1000用作SSD時，可以 創新方式改良耦合至記憶體系統1000之主機之操作率。
在某些實施例中，記憶體系統1000可用作諸如以下各項之各種電子裝置中之數個元件中之一者：一電腦、一超行動PC UMPC、一工作站、一小筆電、一個人數位助理PDA、一可攜式電腦、一web表(web table)、一無線電話、一行動電話、一智慧電話、一電子書、一可攜式多媒體播放器PMP、一可攜式遊戲機、一導覽裝置、一黑盒子、一數位相機、一種三維電視機、一數位音訊記錄器、一數位音訊播放器、一數位圖片記錄器、一數位圖片播放器、一數位視訊記錄器、一數位視訊播放器、用於在無線環境中傳輸/接收資訊之一裝置、用於家庭網路之裝置、用於電腦網路之裝置、用於遠端資訊服務網路之裝置、一RFID裝置及/或用於計算系統之其他裝置等。
在某些實施例中，可以各種方式封裝半導體記憶體裝置100或記憶體系統1000。在某些實例中，可藉由諸如以下各項之各種方法封裝半導體記憶體裝置100或記憶體系統1000：一封裝上封裝PoP、一球形柵格陣列BGA、一晶片級別封裝CSP、一塑膠晶片承載封裝PLCC、一塑膠雙列直插式封裝PDIP、一晶粒碟片包裝、一晶粒晶圓形式、一晶片直接封裝COB、一陶瓷雙列直插式封裝CERDIP、一塑膠公製四邊平坦包裝MQFP、一薄四邊平坦包裝TQFP、一小型SOIC、一收縮小型封裝SSOP、一薄小型TSOP、一系統級封裝SIP、一多晶片封裝MCP、一晶圓級製作封裝WFP及/或一晶圓級處理堆疊封裝WSP等。
圖16係圖解說明根據某些實施例之一記憶體系統之一方塊圖。
在圖16中，一記憶體系統2000可包含一半導體記憶體裝置2100及一控制器2200。半導體記憶體裝置2100可包含若干半導體記憶體晶片。該等半導體記憶體晶片可劃分成若干群組。該等群組中之每一者可透過一個共同通道與控制器2200通信。圖16展示該等群組可透過一 第一至一第k通道CH1至CHk與控制器2200通信。該等半導體記憶體晶片中之每一者可執行與如參考圖1所闡述之半導體記憶體裝置100相同之操作。
在圖16中，諸多半導體記憶體晶片可耦合至一個通道。在某些實施例中，僅一個半導體記憶體晶片可耦合至一個通道。
圖17係圖解說明根據某些實施例之包含圖16中之記憶體系統之一計算系統3000之一方塊圖。在圖17中，計算系統3000可包含一中央處理單元3100、一隨機存取記憶體RAM 3200、一使用者介面3300、一電源3400、一系統匯流排3500及一記憶體系統2000。
記憶體系統2000可透過系統匯流排3500電連接至中央處理單元3100、RAM 3200、使用者介面3300及電源3400。透過使用者介面3300提供或由中央處理單元3100處理之資料可儲存於記憶體系統2000中。
在圖17中，半導體記憶體裝置2100可透過控制器2200耦合至系統匯流排3500。在某些實施例中，半導體記憶體裝置2100可直接耦合至系統匯流排3500。在某些實施例中，可由中央處理單元3100及RAM 3200執行控制器2200之功能。
在某些實施例中，圖16中之記憶體系統2000可包含於記憶體系統3000中。在某些實施例中，可用如圖15所展示之記憶體系統1000替換記憶體系統2000。在某些實施例中，計算系統3000可包含記憶體系統1000及2000兩者。
雖然已參考本發明之若干個說明性實施例闡述了實施例，但應理解，熟習此項技術者可構想出將屬於本發明之原理之精神及範疇內之眾多其他修改及實施例。
100‧‧‧外部裝置/半導體記憶體裝置
110‧‧‧記憶體胞元陣列
120‧‧‧位址解碼器
130‧‧‧頁緩衝器
140‧‧‧行選擇器
150‧‧‧通過及失敗檢查電路
160‧‧‧控制邏輯
ADDR‧‧‧位址
BA‧‧‧區塊位址
BL‧‧‧位元線
BLk1‧‧‧記憶體區塊/第一記憶體區塊
BLK2‧‧‧第二記憶體區塊
BLKz‧‧‧記憶體區塊/第z記憶體區塊
CA‧‧‧行位址
CS‧‧‧檢查信號
CTRL‧‧‧控制信號
DATA‧‧‧資料
RA‧‧‧列位址
RL‧‧‧列線

Claims (29)

  1. 一種半導體記憶體裝置，其包括：一電流鏡，其包含由複數個第一電晶體構成之一電流鏡區段，該電流鏡區段經組態以將流動通過一第一線之電流鏡射至一第二線，該等第一電晶體之一者之一第一端子耦合至該第一線，該等第一電晶體之另一者之一第一端子耦合至該第二線，且第二電晶體耦合在該等第一電晶體之第二端子與一電源供應節點之間；一偵測器，其透過該第一線耦合至該電流鏡且經組態以基於感測節點之電壓而控制該第一線之一電壓；一失效位元設定區段，其經組態以回應於位元設定信號而控制該第二線之一電壓；一比較器，其經組態以比較該第一線之該電壓與該第二線之該電壓且基於該比較結果而產生一通過及失敗檢查信號；及一控制邏輯，其經組態以接通或關斷該等電晶體。
  2. 如請求項1之半導體記憶體裝置，其中藉由選擇性地接通該等第一電晶體及該等第二電晶體中之一或多者而控制流動通過該第一線之該電流。
  3. 如請求項1之半導體記憶體裝置，其中藉由選擇性地接通該等第一電晶體及該等第二電晶體中之一或多者而控制流動通過該第二線之電流。
  4. 如請求項1之半導體記憶體裝置，其中該等第一電晶體控制流動通過該第一線之該電流，且該等第二電晶體控制流動通過該第二線之該電流。
  5. 如請求項1之半導體記憶體裝置，其中： 該電流鏡區段包含並聯耦合至該第一線之第三電晶體及並聯耦合至該第二線之第四電晶體；且該等第一電晶體耦合於該等第三電晶體與該電源供應節點之間，且該等第二電晶體耦合於該等第四電晶體與該電源供應節點之間。
  6. 如請求項5之半導體記憶體裝置，其中：該等第三電晶體之閘極耦合至該第一線；且該等第三電晶體之該等閘極耦合至該等第四電晶體之閘極。
  7. 如請求項5之半導體記憶體裝置，其中該控制邏輯經組態以：將偵測電流控制信號提供至該等第一電晶體之閘極；及將鏡射電流控制信號提供至該等第二電晶體之閘極。
  8. 如請求項1之半導體記憶體裝置，其中該失效位元設定區段包含並聯耦合於該第二線與一參考節點之間的參考電晶體。
  9. 如請求項8之半導體記憶體裝置，其中該等參考電晶體係回應於該等位元設定信號而接通或關斷。
  10. 如請求項1之半導體記憶體裝置，其中：該偵測器包含並聯耦合於該第一線與一參考節點之間的偵測電晶體；且該等偵測電晶體之閘極耦合至該等感測節點。
  11. 如請求項1之半導體記憶體裝置，其進一步包括：第一偏移電晶體，其並聯耦合於該第一線與一參考節點之間；及第二偏移電晶體，其並聯耦合於該第二線與該參考節點之間。
  12. 如請求項11之半導體記憶體裝置，其中：藉由選擇性地接通該等第一偏移電晶體中之一或多者而進一 步控制該第一線之該電壓；且藉由選擇性地接通該等第二偏移電晶體中之一或多者而進一步控制該第二線之該電壓。
  13. 如請求項1之半導體記憶體裝置，其進一步包括：一記憶體胞元陣列；其中：該等感測節點耦合至該記憶體胞元陣列；且在該記憶體胞元陣列中之選定記憶體胞元之一驗證操作中，自該等選定記憶體胞元讀取之資料被反映至該等感測節點。
  14. 一種半導體記憶體裝置，其包括：一記憶體胞元陣列；一頁緩衝器，其透過感測節點耦合至該記憶體胞元陣列；及一通過及失敗檢查電路，該記憶體胞元陣列與該通過及失敗檢查電路之間的一第一距離高於該記憶體胞元陣列與該頁緩衝器之間的一第二距離；其中該頁緩衝器經組態以基於該等感測節點之電壓而控制一第一線之一電壓；其中該通過及失敗檢查電路包含：一電流鏡區段，其由複數個第一電晶體構成，該電流鏡區段經組態以將該第一線之電流鏡射至一第二線，其中該等第一電晶體之一者之一第一端子耦合至該第一線，該等第一電晶體之另一者之一第一端子耦合至該第二線，且第二電晶體耦合在該等第一電晶體之第二端子與一電源供應節點之間；及一比較器，其經組態以比較該第一線之該電壓與該第二線之一電壓以產生一通過及失敗檢查信號。
  15. 如請求項14之半導體記憶體裝置，其中藉由選擇性地接通該等第一電晶體及該等第二電晶體中之一或多者而控制流動通過該第一線之該電流。
  16. 如請求項14之半導體記憶體裝置，其中藉由選擇性地接通該等第一電晶體及該等第二電晶體中之一或多者而控制流動通過該第二線之電流。
  17. 如請求項14之半導體記憶體裝置，其中：該電流鏡區段包含耦合至該第一線之至少一個第三電晶體及耦合至該第二線之至少一個第四電晶體；且該等第一電晶體耦合於該等第三電晶體與該電源供應節點之間，且該等第二電晶體耦合於該等第四電晶體與該電源供應節點之間。
  18. 如請求項17之半導體記憶體裝置，其中：該等第三電晶體之閘極耦合至該第一線；且該等第三電晶體之該等閘極耦合至該等第四電晶體之閘極。
  19. 如請求項17之半導體記憶體裝置，其進一步包括一控制邏輯，該控制邏輯經組態以：將偵測電流控制信號提供至該等第一電晶體之閘極；及將鏡射電流控制信號提供至該等第二電晶體之閘極。
  20. 如請求項14之半導體記憶體裝置，其中該通過及失敗檢查電路進一步包含並聯耦合於該第二線與一參考節點之間的參考電晶體。
  21. 如請求項20之半導體記憶體裝置，其進一步包括經組態以將位元設定信號提供至該等參考電晶體之閘極之一控制邏輯。
  22. 如請求項14之半導體記憶體裝置，其中：該頁緩衝器包含並聯耦合於該第一線與一參考節點之間的偵 測電晶體；且該等偵測電晶體之閘極耦合至該等感測節點。
  23. 一種半導體記憶體裝置，其包括：一電流鏡，其包含由複數個第一電晶體構成之一電流鏡區段，該電流鏡區段經組態以將一第一線之電流鏡射至一第二線，該等第一電晶體之一者之一第一端子耦合至該第一線，該等第一電晶體之另一者之一第一端子耦合至該第二線，且第二電晶體耦合在該等第一電晶體之第二端子與一電源供應節點之間；偵測電晶體，其並聯耦合於該第一線與一參考節點之間且回應於感測節點之電壓而接通；參考電晶體，其並聯耦合於該第二線與該參考節點之間；及一比較器，其經組態以比較該第一線之一電壓與該第二線之一電壓以產生一通過及失敗檢查信號。
  24. 如請求項23之半導體記憶體裝置，其中：該電流鏡區段包含並聯耦合至該第一線之第三電晶體及並聯耦合至該第二線之第四電晶體；且該等第一電晶體耦合於該等第三電晶體與該電源供應節點之間，且該等第二電晶體耦合於該等第四電晶體與該電源供應節點之間。
  25. 如請求項24之半導體記憶體裝置，其中：該等第三電晶體之閘極耦合至該第一線；且該等第三電晶體之該等閘極耦合至該等第四電晶體之閘極。
  26. 如請求項24之半導體記憶體裝置，其進一步包括一控制邏輯，該控制邏輯經組態以選擇性地接通該等第一電晶體中之一或多者及該等第二電晶體中之一或多者。
  27. 如請求項23之半導體記憶體裝置，其中該等參考電晶體係回應於位元設定信號而接通或關斷。
  28. 如請求項23之半導體記憶體裝置，其進一步包括並聯耦合於該第一線與該參考節點之間的偏移電晶體。
  29. 如請求項23之半導體記憶體裝置，其進一步包括並聯耦合於該第二線與該參考節點之間的偏移電晶體。
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