CN104637534A - 半导体存储器件及操作其的方法 - Google Patents

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Abstract

一种半导体存储器件包括：存储器单元阵列，其具有主块的第一组、主块的第二组、以及替换主块的第一组或主块的第二组的冗余块；修复逻辑，其适于在主块的第二组中的一个或更多个有缺陷时将替换信号使能；控制逻辑，其适于响应于用于访问主块的第二组中的一个或更多个的专用命令来产生用于主块的第二组的地址；以及地址译码器，其适于在替换信号被使能时，基于用于主块的第二组的地址来选择冗余块中的一个或更多个。

Description

半导体存储器件及操作其的方法
相关申请的交叉引用
本申请要求于2013年11月14日提交的韩国专利申请第10-2013-0138532号的优先权，其全部内容通过引用并入本文中。
技术领域
本发明的各个示例性实施例总体而言涉及电子器件，更具体而言涉及半导体存储器件及操作半导体存储器件的方法。
背景技术
随着利用半导体存储器件作为存储媒介的移动信息设备的使用激增，尤其是智能手机和平板电脑，这些半导体存储器件已得到越来越多的关注与重视。应用的广泛出现以及高速处理器和多核心并行化需要半导体存储器件提高性能及可靠性。
半导体存储器件是利用半导体来实现的存储设备，所述半导体例如用硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)制成。半导体存储器件可以分为易失性存储器件或非易失性存储器件。易失性存储器件在电源关闭时不能保留所储存的数据。易失性存储器件包括静态随机存取存储器(SRAM)设备、动态随机存取存储器(DRAM)设备、同步动态随机存取存储器(SDRAM)设备等。非易失性存储器件在电源关闭时能够保留所储存的数据，非易失性存储器可包括只读存储器(ROM)设备、可编程只读存储器(PROM)设备、电可编程只读存储器(EPROM)设备、电可擦除可编程只读存储器(EEPROM)设备、快闪存储设备、相变RAM(PRAM)设备、磁性RAM(MRAM)设备、电阻式RAM(RRAM)设备、铁电式RAM(FRAM)设备等。快闪存储器件可分为NOR型或NAND型。
非易失性存储器件可包括多个存储块。所述多个存储块可能由于制造过程中的错误而产生缺陷块。具有预定数目或更少数目的缺陷块的非易失性存储器件可视为正常。
然而，可储存安全数据、例如存储器件ID信息的特定存储块不应有缺陷。无论缺陷块的总数是多少，在特定存储块中具有缺陷的非易失性存储器件都可能被视作不合格。这会导致非易失性存储器件的产量降低。
发明内容
本发明的示例性实施例针对提高半导体存储器件的产量。
根据本发明的一个实施例的半导体存储器件可包括：存储器单元阵列，其包括主块的第一组、主块的第二组、以及替换主块的第一组或主块的第二组的冗余块；修复逻辑，其适于在主块的第二组中的一个或更多个有缺陷时将替换信号使能；控制逻辑，其适于响应于用于访问主块的第二组中的一个或更多个的专用命令来产生用于主块的第二组的地址；以及地址译码器，其适于在替换信号被使能时基于用于主块的第二组的地址来选择冗余块中的一个或更多个，以及在替换信号被禁止时根据主块的第一组的缺陷、基于用于主块的第一组的地址来选择冗余块中的一个或更多个。
根据本发明的另一个实施例的半导体存储器件可包括：主块的第一组、主块的第二组、以及冗余块；保证块控制器，其适于接收保证块选择地址以及经由保证块控制线来传输译码保证块选择地址；路由器，其包括耦接至保证块控制线的第一输入端、耦接至冗余块选择线的第一输出端、以及耦接至保证块控制线的第二输出端；冗余块选择器，其适于响应于经由冗余块选择线输入的第一信号来选择冗余块中的一个；以及保证块选择器，其适于响应于经由保证块控制线输入的第二信号来选择主块的第二组中的一个，其中，路由器响应于替换信号来将译码保证块选择地址作为第一信号传输至冗余块选择线。
本发明的一个实施例可包括一种操作半导体存储器件的方法，所述半导体存储器件具有主块和替换主块的冗余块。所述方法还可包括：从外部设备接收命令；判断命令是否是用于访问主块的预定部分；根据判断的结果来产生保证块选择地址，所述保证块选择地址指示主块的预定部分；以及响应于在主块的预定部分中的一个或更多个有缺陷时被使能的替换信号，根据保证块选择地址来选择冗余块中的一个。
附图说明
图1是示出根据本发明实施例的半导体存储器件的方框图；
图2是示出用于访问主块和保证块的信号序列的概念图；
图3是示出根据本发明实施例的操作半导体存储器件的方法的流程图；
图4是示出图1所示的地址译码器的详细方框图；
图5是示出图4所示的块译码单元的方框图；
图6是示出图5所示的块译码单元的详细方框图；
图7是示出包括图1所示的半导体存储器件的存储系统的方框图；
图8是示出图7所示的存储系统的应用实例的方框图；以及
图9是示出包括参照图8描述的存储系统的计算系统的方框图。
具体实施方式
以下将参考附图详细描述本发明的各种示例性实施例。提供附图使本领域普通技术人员能够根据本发明的示例性实施例来作出和使用本发明。
在说明书中，附图标记在本发明的各个附图和实施例中直接对应于相似标记的部分。此外，在本说明书中，“连接/耦接”不仅指一个部件直接耦接另一个部件，而且还指经由中间部件间接耦接另一部件。此外，只要未在句中特意提及，单数形式可以包括多数形式。
图1是示出根据本发明实施例的半导体存储器件100的方框图。
参见图1，半导体存储器件100可包括存储器单元阵列110、地址译码器120、修复逻辑130、电压发生器140、读写电路150、输入/输出缓冲器160和控制逻辑170。
存储器单元阵列110可包括多个存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2。存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2可经由局部字线LWL耦接至地址译码器120。存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2可经由位线BL耦接至读写电路150。存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2中的每个可包括多个存储器单元。根据一个实施例，所述多个存储器单元可以是非易失性存储器单元。
半导体存储器件100的擦除操作可以存储块为单位来执行。半导体存储器件的读取和编程操作可以局部字线为单位来执行。
存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2可包括主块MBLK1至MBLKz、冗余块RBLK1至RBLKn以及保证块GBLK1和GBLK2。
冗余块RBLK1至RBLKn可替换主块MBLK1和MBLK2以及保证块GBLK1和GBLK2。
外部设备(未示出)可访问保证块GBLK1和GBLK2以及主块MBLK1至MBLKz，例如，在半导体存储器件100的测试操作之后。半导体存储器件100可以将保证块GBLK1和GBLK2以及主块MBLK1至MBLKz编程数据，以及可以响应于来自外部设备的请求来读取储存在保证块GBLK1和GBLK2以及主块MBLK1至MBLKz中的数据。
在主块MBLK1至MBLKz之中具有预定数目或更少数目的缺陷块的半导体存储器件100可视作为正常。公知的是，缺陷主块可被冗余存储块RBLK1至RBLKn中的一个替换，或者可不进行替换而保持无效。
在另一方面，无论缺陷主块的总数是多少，具有缺陷保证块GBLK1和GBLK2的半导体存储器件100都可能被视为不合格，除非通过冗余块RBLK1至RBLKn中的一个来替换缺陷保证块。根据一个实施例，保证块GBLK1和GBLK2可储存半导体存储器件100的ID，例如，诸如制造商的序列号及制造日期的安全数据。保证块GBLK1和GBLK2可为一次性编程(OTP)存储块，其被一次性编程数据且储存的数据不会丢失。
主块MBLK1至MBLKz中的一个或更多个可储存修复信息。修复信息可表示要由冗余块RBLK1至RBLKn中的一个来替换的缺陷存储块。在制造半导体存储器件100之后，可对其进行测试以判断在主块MBLK1至MBLKz中是否存在缺陷主块。因此，修复信息可储存在主块MBLK1至MBLKz中的一个或更多个中。
修复信息可加载至控制逻辑170中。控制逻辑170可基于外部输入地址ADDR而产生转换地址CA以访问主块MBLK1至MBLKz。当外部输入地址ADDR表示主块MBLK1至MBLKz中的缺陷主块时，控制逻辑170可根据修复信息将外部输入地址ADDR转换为表示冗余块RBLK1至RBLKn中的一个的转换地址CA，在此情况下，对应于转换地址CA的冗余块可替换外部输入地址ADDR所表示的缺陷主块。当外部输入地址ADDR表示正常主块时，控制逻辑170可输出外部输入地址ADDR作为转换地址CA。
地址译码器120可经由局部字线LWL耦接至存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2。地址译码器120可通过控制逻辑170来控制。
地址译码器120可接收来自控制逻辑170的转换地址CA。转换地址CA中的块地址可指示主块MBLK1至MBLKz或冗余块RBLK1至RBLKn。地址译码器120可将转换地址CA中的块地址译码，以及基于译码的块地址来选择主块MBLK1至MBLKz和冗余块RBLK1至RBLKn中的一个。
此外，地址译码器120可将转换地址CA中的行地址译码。地址译码器120可基于译码的行地址来选择局部字线LWL中的耦接至选中的主块的一个局部字线。
控制逻辑170可响应于用于访问保证块GBLK1和GBLK2中的一个的外部输入命令来产生指示保证块GBLK1和GBLK2中的一个的保证块选择地址GSA。地址译码器120可接收来自控制逻辑170的保证块选择地址GSA。
根据本发明的实施例，当保证块GBLK1和GBLK2中的一个或更多个有缺陷时，地址译码器120可将保证块选择地址GSA译码，以及基于译码的保证块选择地址来选择冗余块RBLK1至RBLKn中的一个，以便用选中的冗余块来替换缺陷保证块。根据一个实施例，当提供两个保证块GBLK1和GBLK2时，通常可为主块MBLK1至MBLKz以及保证块GBLK1和GBLK2保留两个冗余块(例如RBLK1和RBLK2)，以及可为主块MBLK1至MBLKz保留其余的冗余块(例如RBLK3至RBLKn)。
当保证块GBLK1和GBLK2中的一个或更多个有缺陷时，地址译码器120可以接收替换信号GRP，其通过修复逻辑130被使能，这将在后文中描述。地址译码器120可响应于保证块选择地址GSA以及被使能的替换信号GRP来选择为保证块GBLK1和GBLK2保留的冗余块RBLK1至RBLKn中的一个，而不选择保证块GBLK1和GBLK2。例如，当提供表示第一保证块GBLK1的保证块选择地址GSA时，可响应于使能的替换信号GRP来选择第一冗余块RBLK1。当提供表示第二保证块GBLK2的保证块选择地址GSA时，可响应于使能的替换信号GRP来选择第二冗余块RBLK2。
当替换信号GRP被禁止时，地址译码器120可响应于译码的保证块选择地址来选择保证块GBLK1和GBLK2中的一个。
因此，当保证块GBLK1和GBLK2中的一个有缺陷时，地址译码器120可响应于替换信号GRP而选择用于缺陷保证块的冗余块，以便用选中的冗余块来替换缺陷保证块。
修复逻辑130可由控制逻辑170来控制。修复逻辑130可产生和传输替换信号GRP至地址译码器120。当保证块GBLK1和GBLK2中的一个或更多个有缺陷时，修复逻辑130可将替换信号GRP使能。
根据一个实施例，与保证块GBLK1和GBLK2中的一个为缺陷有关的信息可作为设定信息储存在主块MBLK1至MBLKz中。当半导体存储器件100上电时，设定信息可加载至修复逻辑130中，并且修复逻辑130可基于加载的设定信息来产生并选择性地将替换信号GRP使能。
根据一个实施例，修复逻辑130可包括电熔丝(E-fuse)。电熔丝可根据保证块GBLK1和GBLK2中的哪一个有缺陷而切断，且相应地替换信号GRP可被使能或禁止。
电压发生器140可利用施加到半导体存储器件100的外部电压来产生多个电压。电压发生器140可通过控制逻辑170来控制。电压发生器140可利用多个泵浦电容(pumpingcapacitor)来调整外部电压或放大外部电压而产生多个电压。这些电压可提供至地址译码器120、修复逻辑130、读写电路150、输入/输出缓冲器160和控制逻辑170。
读写电路150可经由位线BL耦接至存储块MBLK1至MBLKz、RBLK1至RBLKn、GBLK1和GBLK2。读写电路150可耦接至输入/输出缓冲器160。读写电路150可通过控制逻辑170来控制。
在读取和编程操作期间，读写电路150可与输入/输出缓冲器160交换数据DATA。
在编程操作期间，读写电路150可经由输入/输出缓冲器160接收来自外部设备的数据DATA，以及经由位线BL将选中的局部字线的存储器单元编程所述数据DATA。在读取操作期间，读写电路150可经由位线BL读取来自选中的局部字线的存储器单元的数据DATA，以及经由输入/输出缓冲器160来输出数据DATA至外部设备。
根据本发明的示例性实施例，读写电路150可包括页缓冲器或页寄存器。
输入/输出缓冲器160可耦接至读写电路150和控制逻辑170。输入/输出缓冲器160可通过控制逻辑170来控制。输入/输出缓冲器160可传输来自外部设备的命令CMD和地址ADDR至控制逻辑170。此外，输入/输出缓冲器160可在外部设备与读写电路150之间传输数据DATA。
控制逻辑170可响应于经由输入/输出缓冲器160从外部设备输入的命令CMD和地址ADDR而操作。
命令CMD可为用于访问主块MBLK1至MBLKz的正常命令，或为用于访问保证块GBLK1和GBLK2的特殊命令。
图2是示出用于访问主块和保证块的信号序列的概念图。
参见图2，用于访问主块MBLK1至MBLKz的信号序列可包括正常命令CMD_n和指示主块MBLK1至MBLKz中的一个的地址ADDR。控制逻辑170可基于修复信息来判断地址ADDR所指示的主块是否有缺陷，以及从外部输入地址ADDR产生转换地址CA。当地址ADDR所指示的主块为正常(或无缺陷)时，转换地址CA可与地址ADDR相同。当地址ADDR所指示的主块有缺陷时，地址ADDR可转换成表示冗余块RBLK1至RBLKn中的一个的转换地址CA。如图2所示，在编程操作期间，用于访问主块MBLK1至MBLKz的信号序列还可包括数据DATA。数据DATA可经由输入/输出缓冲器160传输至读写电路150。
因此，用于访问主块MBLK1至MBLKz的信号序列可包括正常命令CMD_n和地址ADDR，控制逻辑170可将地址ADDR与修复信息相比较，并根据比较结果来产生转换地址CA以选择冗余块RBLK1至RBLKn中的一个。
用于访问保证块GBLK1和GBLK2的信号序列可包括特殊命令CMD_s，而没有用于保证块GBLK1和GBLK2的地址。控制逻辑170可基于特殊命令CMD_s来产生指示保证块GBLK1和GBLK2之间的一个的保证块选择地址GSA。
根据本发明的实施例，当保证块GBLK1和GBLK2中的一个或更多个有缺陷时，地址译码器120可响应于使能的替换信号GRP而利用保证块选择地址GSA来选择用于缺陷保证块的冗余块RBLK1至RBLKn中的一个。因此，保证块GBLK1和GBLK2的缺陷块可由为缺陷保证块而保留的冗余块RBLK1至RBLKn替换。因此，当保证块GBLK1和GBLK2用来储存安全数据且因此不应故障时，可以用为缺陷保证块保留的冗余块RBLK1至RBLKn来替换缺陷保证块，因此半导体存储器件100可视为正常。因此，可提高半导体存储器件的产量。
根据一个示例性实施例，半导体存储器件100可为快闪存储器件。
图3是示出根据本发明实施例的操作半导体存储器件100的方法的流程图。
参见图1至图3，在步骤S110，可从外部设备输入命令CMD。在步骤S120，可判断命令CMD是否是用于访问保证块，或命令CMD是否为特殊命令CMD_s。当命令CMD不是用于访问保证块或命令CMD不是特殊命令CMD_s时，可以执行步骤S130。当命令CMD是用于访问保证块或命令CMD是特殊命令CMD_s时，可以执行步骤S150。
在步骤S130，可基于地址ADDR产生转换地址CA，所述地址ADDR被包括在用于访问主块MBLK1至MBLKz的信号序列中。在步骤S140中，可以响应于转换地址CA来选择主块MBLK1至MBLKz以及冗余块RBLK1至RBLKn中的一个。
在步骤S150，可基于特殊命令CMD_s而产生保证块选择地址GSA。例如，当特殊命令CMD_s为第一命令时，可产生指示第一保证块GBLK1的保证块选择地址GSA。当特殊命令CMD_s为第二命令时，可产生指示第二保证块GBLK2的保证块选择地址GSA。
在步骤S160，可判断替换信号GRP是否被使能。当保证块GBLK1和GBLK2中的一个或更多个有缺陷时，替换信号GRP被使能。
在步骤S170，当替换信号GRP被使能时，可以基于保证块选择地址GSA而选择冗余块RBLK1至RBLKn中的一个。在步骤S180，当替换信号GRP被禁止时，可以基于保证块选择地址GSA而选择保证块GBLK1和GBLK2中的一个。
图4是示出图1的地址译码器120的详细方框图。
参见图4，地址译码器120可包括行译码单元121、块译码单元122和通过晶体管(pass transistor)组123。
行译码单元121可接收转换地址CA中的行地址RA。行译码单元121可将行地址RA译码以选择全局字线GWL。
块译码单元122可接收转换地址CA中的块地址BA。块译码单元122可将块地址BA译码，以及响应于译码的块地址BA而将第一主块字线MBWL1至第z主块字线MBWLz以及第一冗余块字线RBWL1至第n冗余块字线RBWLn中的一个使能。
此外，块译码单元122可接收保证块选择地址GSA和替换信号GRP。
当替换信号GRP被禁止时，块译码单元122可响应于保证块选择地址GSA而将第一保证块字线GBWL1和第二保证块字线GBWL2中的一个使能。
当替换信号GRP被使能时，块译码单元122可基于保证块选择地址GSA来将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个使能，所述第一冗余块字线RBWL1和第二冗余块字线RBWL2对应于为保证块GBLK1和GBLK2保留的第一冗余块RBLK1和第二冗余块RBLK2。
通过晶体管组123可包括主通过晶体管组MPT1至MPTz、冗余通过晶体管组RPT1至RPTn、以及保证通过晶体管组GPT1和GPT2。第一至第z主通过晶体管组MPT1至MPTz可响应于第一主块字线MBWL1至第z主块字线MBWLz的使能而分别被激活。第一至第n冗余通过晶体管组RPT1至RPTn可响应于第一冗余块字线RBWL1至第n冗余块字线RBWLn的使能而分别被激活。第一保证通过晶体管GPT1和第二保证通过晶体管GPT2可响应于第一保证块字线GBWL1和第二保证块字线GBWL2的使能而分别被激活。
通过晶体管组123可分别耦接在全局字线GWL与对应的局部字线之间。第一至第z主通过晶体管组MPT1至MPTz可分别耦接至主块MBLK1至MBLKz的第一局部字线LWL1_1至第z局部字线LWL1_z。第一至第n冗余通过晶体管组RPT1至RPTn可分别耦接至冗余块RBLK1至RBLKn的第一局部字线LWL2_1至第n局部字线LWL2_n。第一和第二保证通过晶体管组GPT1和GPT2可分别耦接至保证块GBLK1和GBLK2的第一局部字线LWL3_1和第二局部字线LWL3_2。
当通过晶体管组被激活时，全局字线GWL与对应的局部字线可彼此电耦接。局部字线可通过全局字线GWL的电压来偏置。换句话说，可通过将对应的局部字线使能而选择存储块。
图5是示出图4所示的块译码单元122的方框图。
参见图4和图5，块译码单元122可包括主块选择器210、冗余块选择器220、保证块选择器230、主块控制器240、冗余块控制器250、保证块控制器260和路由器270。
主块选择器210可包括第一主块选择部210_1至第z主块选择部210_z。第一主块选择部210_1至第z主块选择部210_z可响应于经由主块控制线MCL从主块控制器240传输的第一译码信号DEC1来将第一主块字线MBWL1至第z主块字线MBWLz中的一个使能。第一主块选择部210_1至第z主块选择部210_z中的每个可耦接至主块控制线MCL中的一个或更多个，以及可响应于第一译码信号DEC1而选择性地将第一主块字线MBWL1至第z主块字线MBWLz中的相应一个使能，从而选择相应的主块。
冗余块选择器220可包括冗余块选择部220_1和220_2。根据一个实施例，第三冗余块RBLK3至第n冗余块RBLKn可为主块MBLK1至MBLKz保留，第一冗余块RBLK1和第二冗余块RBLK2可为主块MBLK1至MBLKz以及保证块GBLK1和GBLK2保留，如下文所述。为了提供更清楚的说明，图5未示出用于选择第三冗余块RBLK3至第n冗余块RBLKn的第三至第n冗余块选择部分RBWL3至RBWLn。
第一冗余块选择部220_1和第二冗余块选择部220_2可响应于经由冗余选择线RSL从冗余块控制器240传输的第二译码信号DEC2来将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个使能，以及可响应于第二译码信号DEC2而选择性地将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的相应一个使能，从而选择要替换主块MBLK1至MBLKz中的缺陷主块的相应冗余块。
此外，第一冗余块选择部220_1和第二冗余块选择部220_2可响应于经由保证选择线GSL从保证块控制器260传输的第三译码信号DEC3而将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个使能，以及可响应于第三译码信号DEC3而选择性地将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的相应一个使能，从而选择要替换保证块GBLK1和GBLK2中的缺陷保证块的相应冗余块。
如下文所述，路由器270可响应于替换信号GRP而控制第三译码信号DEC3选择性传输至冗余块选择器220和保证块选择器230中的一个。
保证块选择器230可包括第一保证块选择部230_1和第二保证块选择部230_2。第一保证块选择部230_1和第二保证块选择部230_2可分别耦接至第一保证块字线GBWL1和第二保证块字线GBWL2。第一保证块选择部230_1和第二保证块选择部230_2可响应于经由保证块选择线GSL从保证块控制器260传输的第三译码信号DEC3而将第一保证块字线GBWL1和第二保证块字线GBWL2中的一个使能。
主块控制器240和冗余块控制器250可接收图1中所示的转换地址CA中包括的块地址BA。块地址BA可包括主块地址MBA和冗余块地址RBA。例如，块地址BA可包括多个比特，所述多个比特中的一部分可表示主块地址MBA，所述多个比特中的其他部分可表示冗余块地址RBA。
主块控制器240可接收块地址BA中的主块地址MBA。主块控制器240可通过将主块地址MBA译码而产生第一译码信号DEC1，以及将第一译码信号DEC1作为译码的主块地址MBA传输至主块控制线MCL。第一块字线MBWL1至第z块字线MBWLz中的一个可响应于第一译码信号DEC1而被使能。当块地址BA指示第一冗余块RBLK1和第二冗余块RBLK2中的一个时，第一块字线MBWL1至第z块字线MBWLz中没有一个可响应于第一译码信号DEC1而被使能。
冗余块控制器250可接收块地址BA中的冗余块地址RBA。冗余块控制器250可通过将冗余块地址RBA译码而产生第二译码信号DEC2，以及将第二译码信号DEC2作为译码的冗余块地址RBA传输至冗余控制线RCL。第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个可响应于第二译码信号DEC2而被使能。当块地址BA指示第一冗余块RBLK1和第二冗余块RBLK2中的一个时，第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个可响应于第二译码信号DEC2而被使能。
保证块控制器260可接收保证块选择地址GSA。例如，如图1所示，当提供两个保证块GBLK1和GBLK2时，保证块选择地址GSA可包括1比特。当产生保证块选择地址GSA时，其可以意味着如图2中所示的特殊命令CMD_s是输入。根据一个实施例，保证块选择地址GSA可具有逻辑值“高”或是逻辑值“低”。
保证块控制器260可通过将保证块选择地址GSA译码来产生第三译码信号DEC3，以及将第三译码信号DEC3作为译码的保证块选择地址GSA而经由保证块控制线GCL来传输。第一保证块字线GBWL1和第二保证块字线GBWL2中的一个可响应于第三译码信号DEC3而被使能。当保证块选择地址GSA指示第一保证块GBLK1和第二保证块GBLK2中的一个时，第一保证块字线GBWL1和第二保证块字线GBWL2中的一个可响应于第三译码信号DEC3而被使能。
路由器270可响应于从修复逻辑130输入的替换信号GRP来控制第三译码信号DEC3选择性传输至冗余块选择器220或保证块选择器230。路由器270可包括第一输入端，其耦接至保证块控制线GCL；第二输入端，其耦接至冗余块控制线RCL；第一输出端，其耦接至保证块选择线GSL；以及第二输出端，其耦接至冗余块选择线RSL。
当替换信号GRP被禁止时，路由器270可将保证块控制线GCL与保证块选择线GSL彼此电耦接，以及将冗余块控制线RCL与冗余块选择线RSL彼此电耦接。第二译码信号DEC2可传输至冗余块选择器220。第三译码信号DEC3可传输至保证块选择器230。换句话说，当替换信号GRP被禁止时，第一冗余块RBLK1和第二冗余块RBLK2可被用来替换主块MBLK1至MBLKz。
当替换信号GRP被使能时，路由器270可将保证块控制线GCL与冗余块选择线RSL彼此电耦接，以及将经由保证块控制线GCL输入的第三译码信号DEC3传输至冗余块选择线RSL。第三译码信号DEC3可传输至冗余块选择部220_1和220_2。第三译码信号DEC3可不传输至保证块选择线GSL。例如，逻辑值“低”可传输至保证块选择线GSL中的每个。冗余块选择部220_1和220_2可响应于第三译码信号DEC3而选择第一冗余块字线RBWL1和第二冗余块字线RBWL2中的一个。
图6是示出图5所示的块译码单元122的详细方框图。
参见图6，路由器270可包括第一开关单元SW1至第三开关单元SW3以及设定单元375。
第一开关单元SW1可响应于第三译码信号DEC3和替换信号GRP而选择地将第一冗余块控制线RCL1和第二冗余块控制线RCL2或第一保证块控制线GCL1和第二保证块控制线GCL2经由第一冗余块选择线RSL1和第二冗余块选择线RSL2耦接至冗余块选择器220。
也就是说，响应于第三译码信号DEC3和替换信号GRP，第一开关单元SW1可从第一保证块控制线GCL1和第二保证块控制线GCL2传输第三译码信号DEC3至冗余块选择线RSL1和RSL2，或是从第一冗余块控制线RCL1和第二冗余块控制线RCL2传输第二译码信号DEC2至冗余块选择线RSL1和冗余块选择线RSL2。
第一开关单元SW1可包括第一或门OR1、第一与门AND1以及第一多路复用器MUX1。
第一或门OR1可经由第一保证块控制线GCL1和第二保证块控制线GCL2来接收第三译码信号DEC3以对第三译码信号DEC3执行“或”操作。当第三译码信号DEC3中的一个或更多个比特具有逻辑值“高”时，第一或门OR1可输出逻辑值“高”，其意味着输入了用于访问保证块GBLK1和GBLK2的特殊命令CMD_s，以及产生了保证块选择地址GSA。
第一与门AND1可接收替换信号GRP和第一或门OR1的输出并对其执行“与”操作。替换信号GRP可以逻辑值“高”使能，而以逻辑值“低”禁止。当第一或门OR1的输出信号具有逻辑值“高”并且替换信号GRP具有逻辑值“高”时，第一与门AND1可以输出逻辑值“高”，其意味着替换信号GRP被使能且产生了保证块选择地址GSA，或者意味着第一保证块GBLK1和第二保证块GBLK2中的一个或更多个有缺陷，并且要访问有缺陷的保证块。
当第一与门AND1输出逻辑值“低”时，其可意味着替换信号GRP被禁止，或者即使替换信号GRP被使能时也未产生保证块选择地址GSA。例如，当替换信号GRP被禁止时，第一与门AND1可输出逻辑值“低”。例如，即使替换信号GRP被使能时，如果输入了用于访问第一主块MBLK1至第z主块MBLKz的正常命令CMD，第一与门AND1也可输出逻辑值“低”。
当第一与门AND1输出逻辑值“高”时，第一多路复用器MUX1可将第一保证块控制线GCL1和第二保证块控制线GCL2与冗余块选择线RSL1和RSL2彼此电耦接。当第一与门AND1输出逻辑值“低”时，第一多路复用器MUX1可将第一冗余块控制线RCL1和第二冗余块控制线RCL2与冗余块选择线RSL1和RSL2彼此电耦接。
第二开关单元SW2可耦接在第一保证块控制线GCL1与第一保证块选择线GSL1间，并且可响应于替换信号GRP来控制从第一保证块控制线GCL1传输第三译码信号DEC3至第一保证块选择线GSL1。
第二开关单元SW2可包括反相器IV和第二与门AND2。反相器IV可接收替换信号GRP。反相器IV可在替换信号GRP被使能时输出逻辑值“低”，以及在替换信号GRP被禁止时输出逻辑值“高”。
第二与门AND2可接收第三译码信号DEC3和反相的替换信号GRP并对其执行“与”操作。当反相器IV输出逻辑值“低”时，第二与门AND2可输出逻辑值“低”至第一保证块选择线GSL1。此外，当反相器IV输出逻辑值“高”时，第二与门AND2可将经由第一保证块控制线GCL1输入的第三译码信号DEC3传输至第一保证块选择线GSL。
因此，可响应于替换信号GRP选择性地将第三译码信号DEC3从第一保证块控制线GCL1传输至第一保证块选择线GSL1。第三译码信号DEC3可在替换信号GRP被使能时切断，以及在替换信号GRP被禁止时传输至第一保证块选择线GSL1。
第三开关单元SW3可以与第二开关单元SW2相同，除了第三开关单元SW3耦接在第二保证块控制线GCL2与第二保证块选择线GSL2之间以外。当替换信号GRP被使能时，第三开关单元SW3可电阻止经由第二保证块控制线GCL2输入的第三译码信号DEC3。当替换信号GRP被禁止时，第三开关单元SW3可将经由第二保证块控制线GCL2输入的第三译码信号DEC3传输至第二保证块选择线GSL2。
设定单元375可设定冗余块选择部220_1和220_2，使得冗余块RBLK1和RBLK2可替换主块MBLK1至MBLKz或保证块GBLK1和GBLK2。
设定单元375可将从主块控制线MCL中选择的线MCL’(例如，从主块控制线MCL中选择的三个线)和电源电压VCC电耦接至设定线STL。经由一些线MCL’输入的设定信号可表示第一冗余块RBWL1和第二冗余块RBWL2中的一个或更多个被替换用于缺陷保证块或缺陷主块。当第一冗余块RBWL1和第二冗余块RBWL2中的一个或更多个被替换用于缺陷保证块时，经由所述一些线MCL’输入的设定信号中的一个或更多比特可具有逻辑值“低”。当替换信号GRP被使能且第一保证块控制线GCL1和第二保证块控制线GCL2中的一个或更多个具有逻辑值“高”时，设定单元375可提供电源电压VCC至设定线STL。当替换信号GRP被使能、同时第一保证块控制线GCL1和第二保证块控制线GCL2具有逻辑值“低”时，设定单元375可将主块控制线MCL的所述一些线MCL’电耦接至设定线STL。
设定单元375可包括第二或门OR2、第三与门AND3以及第二多路复用器MUX2。
第二或门OR2可经由第一保证块控制线GCL1和第二保证块控制线GCL2来接收第三译码信号DEC3以对第三译码信号DEC3执行“或”操作。当经由第一保证块控制线GCL1和第二保证块控制线GCL2输入的第三译码信号DEC3中的一个或更多个比特具有逻辑值“高”时，第一或门OR1可输出逻辑值“高”，其意味着输入了用于访问保证块GBLK1和GBLK2的特殊命令CMD_s，并且产生了保证块选择地址GSA。当输入了用于访问第一主块MBWL1至第z主块MBWLz的正常命令CMD_n时，第二或门OR2可输出逻辑值“低”。
第三与门AND3可接收替换信号GRP和第二或门OR2的输出并对其执行“与”操作。替换信号GRP可以逻辑值“高”被使能，而以逻辑值“低”时被禁止。当第二或门OR2的输出信号具有逻辑值“高”并且替换信号GRP具有逻辑值“高”时，第三与门AND3可以输出逻辑值“高”，这意味着替换信号GRP被使能且产生了保证块选择地址GSA，或意味着第一保证块GBLK1和第二保证块GBLK2中的一个或更多个有缺陷，并且要访问缺陷保证块。
当第三与门AND3输出逻辑值“低”时，可意味着替换信号GRP被禁止，或者即使替换信号GRP被使能也未产生保证块选择地址GSA。例如，当替换信号GRP被禁止时，第三与门AND3可输出逻辑值“低”。即使当替换信号GRP被使能时，如果输入用于访问第一主块MBLK1至第z主块MBLKz的正常命令CMD，第三与门AND3也可输出逻辑值“低”。
当第三与门AND3输出逻辑值“低”时，第二多路复用器MUX2可将主块控制线MCL的线MCL’电耦接至设定线STL。换句话说，当替换信号GRP被禁止时，或当第一保证块控制线GCL1和第二保证块控制线GCL2的第三译码信号DEC3具有逻辑值“低”时，设定线STL可电耦接至主块控制线MCL的线MCL’。当第三与门AND3输出逻辑值“高”时，第二多路复用器MUX2可提供电源电压VCC至设定线STL。换句话说，当替换信号GRP被使能、并且当第一保证块控制线GCL1和第二保证块控制线GCL2的第三译码DEC3中的一个或更多个比特具有逻辑值“高”时，可将电源电压VCC提供至设定线STL。
第一主块选择部210_1至第z主块选择部210_z可响应于经由主块控制线MCL输入的第一译码信号DEC1来选择性地将第一主块字线MBWL1至第z主块字线MBWLz使能。
第一冗余块选择部220_1和第二冗余块选择部220_2中的每个可包括多个输入端。第一冗余块选择部221的第一输入端X1_A可耦接至第一冗余块选择线RSL1，第一冗余块选择部221的第二输入端X1_B至第四输入端X1_D可耦接至设定线STL。第二冗余块选择部222的第一输入端X2_A可耦接至第二冗余块选择线RSL2，第二冗余块选择部222的第二输入端X2_B至第四输入端X2_D可耦接至设定线STL。
冗余块选择部220_1和220_2中的每个可响应于来自第一冗余块选择线RSL1和第二冗余块选择线RSL2以及设定线STL的输入信号而将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的相应一个使能，所述输入信号全部都具有逻辑值“高”。
当替换信号GRP被使能、产生保证块选择地址GSA、并且提供第三译码信号DEC3时，电源电压VCC可被施加至设定线STL。当第一冗余块选择线RSL1和第二冗余块选择线RSL2分别具有逻辑值“高”以及逻辑值“低”时，第一冗余块字线RBWL1可被使能，并且第二冗余块字线RBWL2可被禁止。当第一冗余块选择线RSL1和第二冗余块选择线RSL2分别具有逻辑值“低”和逻辑值“高”，第一冗余块字线RBWL1可被禁止，并且第二冗余块字线RBWL2可被使能。
当替换信号GRP被禁止时，设定线STL可电耦接至主块控制线MCL中的线MCL’。冗余块选择部220_1和220_2中的每个可响应于来自第一冗余块选择线RSL1和第二冗余块选择线RSL2以及设定线STL的输入信号而选择性地将第一冗余块字线RBWL1和第二冗余块字线RBWL2中的相应一个使能。例如，当第一冗余块RBWL1和第二冗余块RBWL2中的一个或更多个被替换用于缺陷主块时，经由一些线MCL’输入的设定信号可具有逻辑值“高”。换句话说，当保证块GBLK1和保证块GBLK2二者都没有缺陷时，第一冗余块RBLK1和第二冗余块RBLK2可替换主块MBLK1至MBLKz。
第一保证块选择部230_1和第二保证块选择部230_2可包括多个输入端。第一保证块选择部231的第一输入端X1_A可与第一保证块选择线GSL1耦接，第二保证块选择部232的第一输入端X2_A可与第二保证块选择线GSL2耦接。第一保证块选择部230_1和第二保证块选择部230_2的第二输入端X1_B至第四输入端X1_D和X2_B至X2_D可共同耦接至电源电压VCC。
当逻辑值“高”输入至每个输入端时，第一保证块选择部230_1和第二保证块选择部230_2中的每个可将第一保证块字线GBWL1和第二保证块字线GBWL2中的相应一个使能。
当替换信号GRP被使能时，第一保证块选择线GSL1和第二保证块选择线GSL2可具有逻辑值“低”。第一保证块字线GBWL1和第二保证块字线GBWL2可被禁止。
当替换信号GRP被禁止、从外部设备输入特殊命令CMD_s、并且产生保证块选择地址GSA时，可经由第一保证块选择线GSL1和第二保证块选择线GSL2来传输第三译码信号DEC3。当第一保证块选择线GSL1和第二保证块选择线GSL2分别具有逻辑值“高”和“低”时，第一保证块字线GBWL1可被使能，第二保证块字线GBWL2可被禁止。当第一保证块选择线GSL1和第二保证块选择线GSL2分别具有逻辑值“低”和“高”时，第一保证块字线GBWL1可被禁止，第二保证块字线GBWL2可被使能。
根据本发明的实施例，当替换信号GRP被使能时，路由器270可将译码信号DEC3从保证块控制器260传输至冗余块选择器220。冗余块选择器220可响应于传输的译码信号DEC3来选择第一冗余块RBLK1和第二冗余块RBLK2中的一个。因此，可通过冗余块RBLK1和RBLK2来替换保证块GBLK1和GBLK2。
图7是示出包括图1所示的半导体存储器件100的存储系统1000的方框图。
参见图7，存储系统1000可包括半导体存储器件100和控制器1200。
半导体存储器件100可与以上参照图1至图6所描述的大体相同的方式来配置和操作。因此，将省略其详细的描述。
控制器1200可耦接至主机和半导体存储器件100。控制器1200可响应于来自主机的请求而访问半导体存储器件100。例如，存储器控制器1200可控制半导体存储器件100的读取、写入、擦除和后台作业。控制器1200可提供半导体存储器件100与主机之间的接口。控制器1200可驱动用于控制半导体存储器件100的固件。
控制器1200可包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正码块1250。RAM 1210可作为处理单元1220的操作存储器、存储器件200与主机之间的高速缓冲存储器、半导体存储器件100与主机之间的缓冲存储器之中的一个源。处理单元1220可控制控制器1200的一般操作。
主机接口1230可包括用于主机与控制器1200之间的数据交换的协议。根据示例性实施例，控制器1200可配置为经由各种接口协议来与主机通信，所述各种接口协议包括通用串行总线(USB)协议、多媒体存储卡(MMC)协议、外设互联(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和私人协议。
存储器接口1240可包括用于与半导体存储器件100通信的协议。例如，存储器接口1240可包括诸如NAND接口和NOR接口的快闪接口中的至少一种。
ECC块1250可利用错误校正码(ECC)来检测来自半导体存储器件100的数据中的错误。
控制器1200和半导体存储器件100可被集成于单个半导体器件中。在一个示例性实施例中，控制器1200和半导体存储器件100可被集成于单个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件100可被集成于单个半导体器件中以形成PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型快闪(CF)卡、智能多媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、或通用快闪存储(UFS)。
控制器1200和半导体存储器件100可被集成在单个半导体器件中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)可包括被配置为将数据储存在半导体存储器中的储存设备。当使用存储系统1000作为半导体驱动器(SSD)时，可显著改善与存储系统1000耦接的主机的操作速度。
在另一实例中，存储系统1000可用作如下的电子设备的各种部件之一，所述电子设备诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的设备、用于家庭网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、RFID设备、和/或用于计算系统的各种设备之一等。
在示例性实施例中，半导体存储器件100或存储系统1000可以多种方式来封装。例如，半导体存储器件100或存储系统1000可使用如下的多种方式来封装，如封装上封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片式管芯(die in waferform)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四平面封装(MQFP)、薄型四平面封装(TQFP)、小外型(SOIC)、缩小外型封装(SSOP)、薄小型(TSOP)、薄型四平面封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、芯片级制造封装(WFP)和/或芯片级处理层叠封装(WSP)等。
图8是示出图7所示的存储系统的应用实例(2000)的方框图。
参见图8，存储系统2000可包括半导体存储器件2100和控制器2200。半导体存储器件2100可包括多个半导体存储芯片。半导体存储芯片可被分为多个组。
图8示出分别经由第一通道CH1至第k通道CHk与控制器2200进行通信的多个组。每个存储芯片可以与如图1所述的半导体存储器件100大体相同的方法来配置和操作。
每个组可经由单个共同通道与控制器2200通信。控制器2200可以如以上参照图7所述的控制器1200大体相同的方法来配置，并且可控制半导体存储器件2100的多个存储芯片。
图8示出多个半导体存储芯片耦接至单个通道。然而，存储系统2000可修改成使得单个半导体存储芯片可耦接至单个通道。
图9是示出包括图8所示的存储系统2000的计算系统3000的方框图。
参见图9，计算系统3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可经由系统总线3500来电耦接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或由中央处理器3100处理的数据可储存在存储系统2000中。
图9示出经由控制器2200耦接至系统总线3500的半导体存储器件2100。然而，半导体存储器件2100可直接地耦接至系统总线3500。控制器2200的功能可通过中央处理单元3100和RAM 3200来执行。
图9示出以上参照图8所述的存储系统2000。然而，存储系统2000可由以上参照图7所述的存储系统1000来替换。在一个示例性实施例中，计算系统3000可包括以上分别参照图7和图8所述的存储系统1000和存储系统2000。
根据本发明的实施例，半导体存储器件的制造工艺的产量可提高。
虽然已经结合具体的实施例描述了本发明，但是应当注意的是，实施例仅用于描述而不是限制本发明。而且，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域技术人员可将本发明通过替换、变化和修改而用各种方式来实现。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储器单元阵列，其包括主块的第一组、主块的第二组、以及替换所述主块的第一组或所述主块的第二组的冗余块；
修复逻辑，其适于在所述主块的第二组中的一个或更多个有缺陷时将替换信号使能；
控制逻辑，其适于响应于用于访问所述主块的第二组中的一个或更多个的专用命令而产生用于所述主块的第二组的地址；以及
地址译码器，其适于在所述替换信号被使能时基于用于所述主块的第二组的地址来选择所述冗余块中的一个或更多个。
技术方案2.如技术方案1所述的半导体存储器件，其中，所述地址译码器包括：
路由器，其适于响应于所述替换信号和用于所述主块的第二组的地址来选择性地传输用于所述主块的第一组的地址和用于所述主块的第二组的地址中的一个；
冗余块选择器，其响应于从所述路由器传输的用于所述主块的第一组的地址或用于所述主块的第二组的地址来选择所述冗余块中的一个；以及
保证块选择器，其响应于从所述路由器传输的用于所述主块的第二组的地址来选择所述主块的第二组中的一个。
技术方案3.如技术方案2所述的半导体存储器件，其中，所述路由器在所述替换信号被使能时将所述主块的第二组的地址传输至所述冗余块选择器，以及在所述替换信号被禁止时将所述主块的第二组的地址传输至所述保证块选择器。
技术方案4.如技术方案2所述的半导体存储器件，其中，根据用于访问所述主块的第一组中的一个或更多个的命令，所述路由器根据所述主块的第一组的缺陷而将用于所述主块的第一组的地址传输至所述冗余块选择器，并且
还包括设定单元，其适于在所述替换信号被使能时响应于从所述路由器传输的用于所述主块的第一组的地址来防止所述冗余块选择器选择所述冗余块中的一个。
技术方案5.如技术方案4所述的半导体存储器件，其中，当所述替换信号被使能时，所述路由器将用于所述主块的第二组的地址传输至所述冗余块选择器。
技术方案6.如技术方案4所述的半导体存储器件，其中，当所述替换信号被禁止时，所述路由器根据所述主块的第一组的缺陷来将用于所述主块的第一组的地址传输至所述冗余块选择器，以及将用于所述主块的第二组的地址传输至所述保证块选择器。
技术方案7.如技术方案1所述的半导体存储器件，其中，所述主块的第一组储存设定信息，所述设定信息指示所述主块的第二组中的一个或更多个是否有缺陷，以及
所述修复逻辑根据所述设定信息来将所述替换信号使能。
技术方案8.一种半导体存储器件，包括：
主块的第一组、主块的第二组以及冗余块；
保证块控制器，其适于接收保证块选择地址以及经由保证块控制线来传输译码保证块选择地址；
路由器，其包括耦接至所述保证块控制线的第一输入端、耦接至冗余块选择线的第一输出端、以及耦接至所述保证块控制线的第二输出端；
冗余块控制器，其适于响应于经由所述冗余块选择线输入的第一信号来选择所述冗余块中的一个；以及
保证块选择器，其适于响应于经由所述保证块控制线输入的第二信号来选择所述主块的第二组中的一个，
其中，所述路由器响应于替换信号来将所述译码保证块选择地址作为所述第一信号传输至所述冗余块选择线。
技术方案9.如技术方案8所述的半导体存储器件，其中，当所述主块的第二组中的一个或更多个有缺陷时，所述替换信号被使能。
技术方案10.如技术方案8所述的半导体存储器件，还包括冗余块控制器，其适用接收冗余块地址以及经由冗余块控制线来传输译码冗余块地址，
其中，所述路由器还包括耦接至所述冗余块控制线的第二输入端。
技术方案11.如技术方案10所述的半导体存储器件，还包括控制逻辑，其适于在外部输入命令是用于访问所述主块的第二组中的一个或更多个时提供所述保证块选择地址，以及在所述外部输入命令是用于访问所述主块的第一组中的一个或更多个时提供所述冗余块地址。
技术方案12.如技术方案11所述的半导体存储器件，其中，所述路由器包括：
第一开关单元，其适于将所述冗余块控制线或所述保证块控制线耦接至所述冗余块选择线；以及
第二开关单元，其适于将所述保证块控制线耦接至所述保证块选择线。
技术方案13.如技术方案12所述的半导体存储器件，其中，当所述替换信号被使能时，所述第一开关单元在所述译码保证块选择地址被输入时将所述译码保证块选择地址传输至所述冗余块选择线，以及在所述译码冗余块地址被输入时将所述译码冗余块地址传输至所述冗余块选择线。
技术方案14.如技术方案12所述的半导体存储器件，其中，当所述替换信号被禁止时，所述第一开关单元将所述译码冗余块地址传输至所述冗余块选择线，以及阻止所述译码保证块选择地址。
技术方案15.如技术方案12所述的半导体存储器件，其中，所述第二开关单元在所述替换信号被使能时阻止所述译码保证块选择地址，以及在所述替换信号被禁止时将所述译码保证块选择地址传输至所述保证块选择线。
技术方案16.一种操作半导体存储器件的方法，所述半导体存储器件包括主块和用于替换所述主块的冗余块，所述方法包括：
从外部设备接收命令；
判断所述命令是否是用于访问所述主块的预定部分；
根据判断的结果来产生保证块选择地址，所述保证块选择地址指示所述主块的所述预定部分；以及
响应于在所述主块的所述预定部分中的至少一个有缺陷时被使能的替换信号，根据所述保证块选择地址来选择所述冗余块中的一个。
技术方案17.如技术方案16所述的方法，其中，当所述替换信号被使能时，响应于所述保证块选择地址来选择所述冗余块中的一个，以及当所述替换信号被禁止时，响应于所述保证块选择地址来选择所述主块的所述预定部分中的一个。
技术方案18.如技术方案16所述的方法，其中，选择所述冗余块中的一个包括：
将所述保证块选择地址译码；以及
响应于译码保证块选择地址来选择所述冗余块中的一个。

Claims (10)

1.一种半导体存储器件，包括：
存储器单元阵列，其包括主块的第一组、主块的第二组、以及替换所述主块的第一组或所述主块的第二组的冗余块；
修复逻辑，其适于在所述主块的第二组中的一个或更多个有缺陷时将替换信号使能；
控制逻辑，其适于响应于用于访问所述主块的第二组中的一个或更多个的专用命令而产生用于所述主块的第二组的地址；以及
地址译码器，其适于在所述替换信号被使能时基于用于所述主块的第二组的地址来选择所述冗余块中的一个或更多个。
2.如权利要求1所述的半导体存储器件，其中，所述地址译码器包括：
路由器，其适于响应于所述替换信号和用于所述主块的第二组的地址来选择性地传输用于所述主块的第一组的地址和用于所述主块的第二组的地址中的一个；
冗余块选择器，其响应于从所述路由器传输的用于所述主块的第一组的地址或用于所述主块的第二组的地址来选择所述冗余块中的一个；以及
保证块选择器，其响应于从所述路由器传输的用于所述主块的第二组的地址来选择所述主块的第二组中的一个。
3.如权利要求2所述的半导体存储器件，其中，所述路由器在所述替换信号被使能时将所述主块的第二组的地址传输至所述冗余块选择器，以及在所述替换信号被禁止时将所述主块的第二组的地址传输至所述保证块选择器。
4.如权利要求2所述的半导体存储器件，其中，根据用于访问所述主块的第一组中的一个或更多个的命令，所述路由器根据所述主块的第一组的缺陷而将用于所述主块的第一组的地址传输至所述冗余块选择器，并且
还包括设定单元，其适于在所述替换信号被使能时响应于从所述路由器传输的用于所述主块的第一组的地址来防止所述冗余块选择器选择所述冗余块中的一个。
5.如权利要求4所述的半导体存储器件，其中，当所述替换信号被使能时，所述路由器将用于所述主块的第二组的地址传输至所述冗余块选择器。
6.如权利要求4所述的半导体存储器件，其中，当所述替换信号被禁止时，所述路由器根据所述主块的第一组的缺陷来将用于所述主块的第一组的地址传输至所述冗余块选择器，以及将用于所述主块的第二组的地址传输至所述保证块选择器。
7.如权利要求1所述的半导体存储器件，其中，所述主块的第一组储存设定信息，所述设定信息指示所述主块的第二组中的一个或更多个是否有缺陷，以及
所述修复逻辑根据所述设定信息来将所述替换信号使能。
8.一种半导体存储器件，包括：
主块的第一组、主块的第二组以及冗余块；
保证块控制器，其适于接收保证块选择地址以及经由保证块控制线来传输译码保证块选择地址；
路由器，其包括耦接至所述保证块控制线的第一输入端、耦接至冗余块选择线的第一输出端、以及耦接至所述保证块控制线的第二输出端；
冗余块控制器，其适于响应于经由所述冗余块选择线输入的第一信号来选择所述冗余块中的一个；以及
保证块选择器，其适于响应于经由所述保证块控制线输入的第二信号来选择所述主块的第二组中的一个，
其中，所述路由器响应于替换信号来将所述译码保证块选择地址作为所述第一信号传输至所述冗余块选择线。
9.如权利要求8所述的半导体存储器件，其中，当所述主块的第二组中的一个或更多个有缺陷时，所述替换信号被使能。
10.一种操作半导体存储器件的方法，所述半导体存储器件包括主块和用于替换所述主块的冗余块，所述方法包括：
从外部设备接收命令；
判断所述命令是否是用于访问所述主块的预定部分；
根据判断的结果来产生保证块选择地址，所述保证块选择地址指示所述主块的所述预定部分；以及
响应于在所述主块的所述预定部分中的至少一个有缺陷时被使能的替换信号，根据所述保证块选择地址来选择所述冗余块中的一个。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106250266A (zh) * 2016-07-22 2016-12-21 珠海市魅族科技有限公司 一种系统的修复方法及装置
CN107665719A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN110322923A (zh) * 2018-03-29 2019-10-11 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
TWI774356B (zh) * 2021-03-24 2022-08-11 大陸商長江存儲科技有限責任公司 記憶體元件、具有記憶體元件的系統及用於操作記憶體元件的方法
US11862270B2 (en) 2021-03-24 2024-01-02 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102440362B1 (ko) 2015-09-25 2022-09-05 삼성전자주식회사 이미지 센서, 적층형 이미지 센서, 이미지 처리 장치 및 이미지 센서 칩 패키지의 제조 방법
US10725933B2 (en) * 2016-12-30 2020-07-28 Intel Corporation Method and apparatus for redirecting memory access commands sent to unusable memory partitions
US10872678B1 (en) 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11361812B2 (en) 2020-10-27 2022-06-14 Taiwan Semiconductor Manufacturing Company Limited Sub-word line driver placement for memory device
EP4270397A4 (en) 2022-03-09 2023-11-01 Changxin Memory Technologies, Inc. REPAIR SYSTEM AND REPAIR METHOD FOR SEMICONDUCTOR STRUCTURE AS WELL AS STORAGE MEDIUM AND ELECTRONIC DEVICE
CN116779010A (zh) * 2022-03-09 2023-09-19 长鑫存储技术有限公司 半导体结构的修复系统、修复方法、存储介质及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501405A (zh) * 2002-09-25 2004-06-02 ��ʽ���������Ƽ� 非易失性存储器
US7149135B2 (en) * 2003-10-30 2006-12-12 Kabushiki Kaisha Toshiba Multi chip package type memory system and a replacement method of replacing a defect therein
CN103198022A (zh) * 2011-12-20 2013-07-10 富士通株式会社 信息处理设备和存储器访问方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550394A (en) * 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
TW594775B (en) * 2001-06-04 2004-06-21 Toshiba Corp Semiconductor memory device
US6552939B1 (en) * 2001-10-15 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having disturb test circuit
JP2004047017A (ja) * 2002-07-15 2004-02-12 Renesas Technology Corp 救済回路付き半導体記憶装置
KR100648281B1 (ko) 2005-01-14 2006-11-23 삼성전자주식회사 보안 리던던시 블록을 구비한 낸드 플래시 메모리 장치
KR20090084531A (ko) * 2008-02-01 2009-08-05 삼성전자주식회사 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치
KR20100045739A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
JP5474332B2 (ja) * 2008-10-30 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその制御方法
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8208334B2 (en) * 2010-02-08 2012-06-26 Micron Technology, Inc. Systems, memories, and methods for refreshing memory arrays
US8289790B2 (en) * 2010-05-13 2012-10-16 Micron Technology, Inc. Memory repair systems and methods for a memory having redundant memory
JP2012014805A (ja) * 2010-07-01 2012-01-19 Toshiba Corp 半導体記憶装置
US8599615B2 (en) * 2011-10-18 2013-12-03 Elpida Memory, Inc. Memory device in particular extra array configured therein for configuration and redundancy information
US8885425B2 (en) * 2012-05-28 2014-11-11 Kabushiki Kaisha Toshiba Semiconductor memory and method of controlling the same
US9128822B2 (en) * 2012-06-22 2015-09-08 Winbond Electronics Corporation On-chip bad block management for NAND flash memory
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR102054272B1 (ko) * 2013-06-18 2019-12-10 에스케이하이닉스 주식회사 칩 테스터, 그것을 포함하는 테스트 시스템, 그리고 그것의 테스트 방법
US9275168B2 (en) * 2013-07-19 2016-03-01 International Business Machines Corporation Hardware projection of fixed and variable length columns of database tables

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501405A (zh) * 2002-09-25 2004-06-02 ��ʽ���������Ƽ� 非易失性存储器
US7149135B2 (en) * 2003-10-30 2006-12-12 Kabushiki Kaisha Toshiba Multi chip package type memory system and a replacement method of replacing a defect therein
CN103198022A (zh) * 2011-12-20 2013-07-10 富士通株式会社 信息处理设备和存储器访问方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106250266A (zh) * 2016-07-22 2016-12-21 珠海市魅族科技有限公司 一种系统的修复方法及装置
CN106250266B (zh) * 2016-07-22 2020-03-20 珠海市魅族科技有限公司 一种系统的修复方法及装置
CN107665719A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN110322923A (zh) * 2018-03-29 2019-10-11 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
CN110322923B (zh) * 2018-03-29 2023-08-29 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
TWI774356B (zh) * 2021-03-24 2022-08-11 大陸商長江存儲科技有限責任公司 記憶體元件、具有記憶體元件的系統及用於操作記憶體元件的方法
US11726667B2 (en) 2021-03-24 2023-08-15 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank
US11862270B2 (en) 2021-03-24 2024-01-02 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank

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