CN102096647B - 多芯片存储器系统和相关的数据传送方法 - Google Patents

Abstract

多芯片存储器系统包括：源和目标存储器；存储器控制器，配置用于控制所述源和目标存储器装置的操作；以及数据总线，配置用于所述存储器控制器、源和目标存储器的数据传送。所述存储器控制器控制所述源存储器执行读取操作以向数据总线输出数据。同时，所述存储器控制器控制所述目标存储器存储来自所述数据总线的数据。

Description

多芯片存储器系统和相关的数据传送方法

相关申请的交叉引用

该申请在35U.S.C.§119条款下要求2009年11月25日递交的韩国专利申请No.10-2009-0114684的优先权，将其公开全部结合在此作为参考。

技术领域

本发明的实施例通常涉及一种电子存储器技术。更具体地，本发明的实施例涉及一种多芯片存储器系统和在多芯片存储器系统的存储器装置之间传送数据的方法。

背景技术

非易失性存储器是一种当断电时仍然保持所存储数据的存储器。非易失性存储器的一种流行形式是闪速存储器，在诸如计算机、便携式存储驱动器、家用电器、蜂窝电话和数字照相机之类的较宽范围的现代电子装置可以发现闪速存储器，这里仅仅列举一小部分。

大多数闪速存储器采用两种单元阵列结构之一，即“与非”闪存结构和“或非”闪存结构。将具有这两种结构的闪速存储器分别称作“与非”闪速存储器和“或非”闪速存储器。

在“或非”闪速存储器中，存储器单元独立地与相应的位线和字线相连。由于这种组织结构，“或非”闪速存储器倾向于具有相对有效的存取定时。在“与非”闪速存储器中，将存储器串联设置在位线和公共源线之间，使得通过共同的路径存取多个存储器单元。由于这种组织结构，“与非”闪速存储器倾向于具有相对高程度的集成。

可以将多个存储器装置集成到单独的存储器系统中，以提供大量的数据存储。将包括多个存储器芯片的存储器系统称作多芯片存储器系统。

发明内容

本发明的实施例提供了一种能够在存储器装置之间执行直接数据传送的多芯片存储器系统，以及操作所述多芯片存储器系统的方法。在一些实施例中，所述直接的数据传送改进了多芯片存储器系统的性能。

根据本发明的实施例，多芯片存储器系统包括：第一和第二非易失性存储器装置；存储器控制器，配置用于控制所述第一和第二非易失性存储器装置；以及数据总线，配置用于在所述存储器控制器、所述第一和第二非易失性存储器装置之间传送数据。所述存储器控制器同时控制所述第一和第二非易失性存储器装置执行第一操作和第二操作，所述第一操作用于将数据从所述第一非易失性存储器装置传送到所述数据总线，以及所述第二操作用于将数据从所述数据总线传送到所述第二非易失性存储器装置，其中所述存储器控制器在所述第一和第二操作的至少之一的期间同时激活所述第一和第二非易失性存储器装置的使能信号。

在特定的实施例中，所述第一和第二非易失性存储器装置已经共享了对于所述数据总线上数据的存取。

在特定的实施例中，将所述数据从所述第一非易失性存储器装置传送到所述第二非易失性存储器装置，而无需通过所述存储器控制器。

在特定的实施例中，所述存储器控制器配置用于产生本地写入命令和读取控制信号，用于控制所述第一和第二非易失性存储器装置之间的数据传送。

在特定的实施例中，所述第一非易失性存储器装置响应于所述读取控制信号来输出数据，并且所述第二非易失性存储器装置在接收到所述本地写入命令时，响应于所述读取控制信号来存储所述数据。

在特定的实施例中，所述存储器控制器包括错误校正电路，所述错误校正电路配置用于检测在所述第一和第二非易失性存储器装置之间传送的数据中的错误。

在特定的实施例中，响应于检测所述数据中错误的错误校正电路，在所述第一和第二非易失性存储器装置之间重新传送数据。

在特定的实施例中，响应于检测所述数据中错误的错误校正电路，校正所述错误以产生错误校正的数据，并且通过所述存储器控制器将所述错误校正的数据传输到所述第二非易失性存储器装置。

在特定的实施例中，所述第一和第二非易失性存储器装置的每一个均包括数据选通信号发生器，所述数据选通信号发生器配置用于接收表示数据输入的选通信号，并且配置用于产生表示数据输出的选通信号。所述数据选通信号发生器在所述第一和第二非易失性存储器装置之间的直接数据传送期间将数据选通信号的相位调节到预定的偏移值。

在特定的实施例中，所述第二非易失性存储器装置接收本地写入命令时，并且在接收到所述本地写入命令时，将接收到的读取数据选通信号输入调节为具有与写入数据选通信号相同的相位，以及根据所调节的读取数据选通信号存储数据。

根据本发明的实施例，提供了一种在多芯片存储器系统中执行数据传送的方法，所述多芯片存储器系统包括第一和第二非易失性存储器装置、存储器控制器和数据总线。所述方法包括：(a)控制所述第一非易失性存储器装置向所述数据总线输出数据；(b)控制所述第二非易失性存储器装置接收由所述第一非易失性存储器装置输出的数据；(c)向所述第一和第二非易失性存储器装置提供控制信号；以及(d)控制所述第二非易失性存储器装置存储所述数据。同时使能所述第一和第二非易失性存储器装置，使得当所述第一非易失性存储器装置向所述数据总线输出数据时，所述第二非易失性存储器装置从所述数据总线接收数据。

在特定的实施例中，所述控制信号是读取控制信号。

在特定的实施例中，所述控制信号是写入控制信号。

在特定的实施例中，所述方法还包括：检测从所述第一非易失性存储器装置输出的数据中的错误。

在特定的实施例中，所述方法包括：在检测从所述第一非易失性存储器装置输出的数据中的错误时，控制所述第一非易失性存储器装置向所述数据总线输出数据，重复步骤(a)-(d)。

在特定的实施例中，所述方法还包括：在检测从所述第一非易失性存储器装置输出的数据中的错误时，校正所述错误以产生校正的数据，并且将所述校正的数据存储在所述第二非易失性存储器装置中。

在特定的实施例中，所述控制信号是数据选通信号。

在特定的实施例中，所述方法还包括：通过所述第一或第二非易失性存储器装置的操作将所述数据选通信号的相位调节到预定的偏移值。

根据本发明的另一个实施例，提出了一种在多芯片存储器系统中执行数据传送的方法，所述多芯片存储器系统包括第一和第二非易失性存储器装置以及与所述第一和第二非易失性存储器装置相连的数据总线。所述方法包括：通过同时使能所述第一和第二非易失性存储器装置将数据从所述第一非易失性存储器装置传送到所述第二非易失性存储器装置；以及操作所述第一非易失性存储器装置在所述数据总线上呈现数据，同时操作所述第二非易失性存储器装置从所述数据总线上感测数据。

在特定的实施例中，所述方法还包括将控制信号同时传输至所述第一和第二非易失性存储器装置以控制所述数据传送。

附图说明

附图示出了本发明的选定实施例。附图中，相似的参考数字表示相似的特征。

图1是根据本发明实施例的多芯片存储器系统的方框图。

图2是示出了图1的多芯片存储器系统中的闪速存储器装置的实施例的图。

图3是示出了图2的闪速存储器的写入操作的时序图。

图4是示出了图2的闪速存储器的读取操作的时序图。

图5是示出了在根据本发明实施例的多芯片存储器系统的存储器装置之间的直接数据传送的时序图。

图6是示出了根据本发明实施例的多芯片存储器系统的存储器装置之间执行直接数据传送方法的流程图。

图7是示出了根据本发明实施例的多芯片存储器系统的存储器装置之间的直接数据传送的时序图。

图8是根据本发明实施例的多芯片存储器系统的方框图。

图9是示出了如果在根据本发明实施例的多芯片存储器系统中发生传送错误时执行的处理方法的流程图。

图10A和图10B是示出了如果在根据本发明实施例的多芯片存储器系统中发生传送错误时执行的另一种处理方法的流程图。

图11是根据本发明实施例的多芯片存储器系统的方框图。

图12是示出了根据本发明实施例的数据选通信号的时序图。

图13是根据本发明实施例的数据选通逻辑的方框图。

图14是根据本发明实施例的包括闪速存储器的存储器系统的方框图。

具体实施方式

下面参考附图描述本发明的实施例。这些实施例表现为教导性示例，并且不应该解释为限制本发明的范围。

在以下描述中，术语“和/或”包含了相关联列出项目的一个或多个的任意和全部组合。同样在将一个部分(或元件、装置等)称为与另一个部分(或元件、装置等)“相连/耦合”的情况下，前者可以与后者“直接相连”、或者通过至少一个中间部分(或元件、装置等)与后者“间接相连”。

单数形式的术语可以包括多数形式，除非另有声明。同样，术语“包括”“包含”表示存在诸如性质、区域、固定个数、步骤、工艺元件和/或部件之类的特定特征，但是它们并不排除其他性质、区域、固定个数、步骤、工艺元件和/或部件。

图1是根据本发明实施例的多芯片存储器系统100的方框图。为了简化起见，图1示出了包括四个存储器装置的多芯片存储器系统。然而，可以将所述多芯片存储器系统修改为结合了附加的或者更少的存储器装置。

参考图1，多芯片存储器系统100包括存储器控制器10、多个信道20和50以及多个非易失性存储器装置(NVM)装置30、40、60和70。

为了解释的目的，将假设非易失性存储器装置30、40、60和70包括“与非”闪速存储器。然而，本发明不局限于“与非”闪速存储器，并且可以利用不同类型的非易失性存储器装置来实现，例如“或非”闪速存储器、相变RAM(PRAM)、铁电RAM(FRAM)和磁性RAM(MRAM)。

存储器控制器10控制存储器系统100执行由主机系统请求的命令。在一些实施例中，存储器控制器10通过驱动固件来控制存储器系统100。尽管图1中未示出，存储器控制器10还可以包括用于存储所述固件的随机存取存储器(RAM)和用于与主机交互的主机接口。

存储器控制器10和闪速存储器30、40、60和70与信道20和50相连，并且每一个所述信道包括数据总线和控制总线。因此，存储器控制器10和闪速存储器30、40、60和70可以通过信道20和50彼此共享数据信号和控制信号。信道20与闪速存储器30和40相连，而信道50与所述存储器60和70相连。

闪速存储器30包括接口逻辑33、控制逻辑35和存储器核37。接口逻辑33对从存储器控制器10输入的控制信号进行解码，并且向控制逻辑35提供已解码的控制信号。基于从接口逻辑33接收到的所述已解码的控制信号，控制逻辑35产生用于控制所述闪速存储器30的部件(例如存储器核37)的控制信号或电压。存储器核37包括用于存储数据的存储器单元阵列(例如参见图2中的元件38)和用于从存储器单元阵列读取数据/将数据写入存储器单元阵列的读取/写入电路(例如参见图2的元件39)。闪速存储器40、60和70与闪速存储器30具有实质上相同的结构。

存储器控制器10通过信道20和50的控制总线向闪速存储器30、40、60和70提供控制信号。响应于所述控制信号，闪速存储器30、40、60和70通过信道20和50的数据总线向存储器控制器10传送存储的数据。此外，闪速存储器30、40、60和70通过信道20和50的数据总线存储从存储器控制器10接收到的数据。因为通过信道20和50将控制信号和数据传送到闪速存储器30、40、60和70，与每个信道相连的闪速存储器可以彼此共享相应的控制信号和数据。

在一些实施例中，通过信道20的数据总线将从闪速存储器30输出的数据与闪速存储器40共享。因此，可以将在信道20的数据总线上传输的数据直接提供给闪速存储器40，而无需将所述数据传送至存储器控制器10，并且闪速存储器40可以在存储器控制器10的控制下对在信道20的数据总线上加载的数据执行写入操作。将这种操作称作直接数据传送操作，并且参考图5进一步详细解释。

图2是示出了图1的闪速存储器30的实施例的图。提供图2的图作为闪速存储器30的内部操作的示例。

参考图2，当将本地写入命令从存储器控制器10提供给闪速存储器30时，接口逻辑33接收并且解码所述本地写入命令，并且将相应的控制信号发送给控制逻辑35。控制逻辑35接收所述控制信号，并且响应于所述控制信号来控制与所述本地写入命令相对应的写入操作。将所述本地写入命令提供用于在存储器系统10的存储器之间直接传送数据。具体地，所述本地写入命令用于将从源闪速存储器30输出的、并且通过信道20的数据总线共享的数据写入到目标闪速存储器40中。

根据诸如读取使能信号RE#之类的读取控制信号来执行所述写入操作。例如，在本地写入操作中，控制逻辑或者接口逻辑33可以向读取/写入电路39提供读取使能信号RE#作为控制信号(例如，时钟信号)。根据所述时钟信号，读取/写入电路39从存储器控制器10接收数据，并且将所接收到的数据存储在存储器单元阵列38中。

图3是示出了闪速存储器40的写入操作的时序图。

在图3的示例中，存储器控制器10产生控制信号CE#、CMD、ADD和WE#以将数据写入到闪速存储器40中。存储器控制器10也通过信道20的数据总线将数据信号“数据(Data)”发送给闪速存储器40。闪速存储器40产生状态信号R/B来表示其已经准备好还是忙碌。

参考图3，当芯片使能信号CE#是逻辑“0”(或者逻辑“低”)时使能闪速存储器40。因此，在闪速存储器40在选定的存储器单元中接收和写入数据时，在遍及包括时间段t1～t5的间隔内，存储器控制10维持芯片使能信号CE#处于逻辑“0”(或者逻辑“低”)。

在时间段t1，存储器控制器10向闪速存储器40提供第一写入命令WR_f。然后在时间段t2，存储器控制器10向闪速存储器40提供将数据写入的选定存储器单元的地址ADD。随后在时间段t3，存储器控制器10输入待写入的数据，并且触发(toggle)写入使能信号WE#。在触发写入使能信号WE#的同时将所述数据输入到闪速存储器40。将所述数据临时存储在数据输入/输出电路，例如闪速存储器40的页缓冲器。

接下来在时间段t4，存储器控制器10向闪速存储器40提供第二写入命令WR_s。那么在时间段t5，闪速存储器40将所述数据从数据输入/输出电路写入到选定的存储器单元中。

图4是示出了闪速存储器30的读取操作的时序图。

在图4的示例中，存储器控制器10产生控制信号CE#、CMD、ADD和RE#以从闪速存储器30读取数据。此外，存储器控制器10接收从闪速存储器30输出到信道20的数据总线的数据信号“数据(Data)”。闪速存储器30产生状态信号R/B以表示其已经准备好还是忙碌。

参考图4，当芯片使能信号CE#是逻辑“0”(或者逻辑“低”)时使能闪速存储器30。在包括时间段t1-t5的间隔期间，存储器控制器10维持芯片使能信号CE#处于逻辑“0”(或者逻辑“低”)，同时闪速存储器30从选定的存储器单元读取数据，并且输出所述读取的数据。

在时间段t1，存储器控制器10向闪速存储器30提供第一读取命令RD_f。在时间段t2，存储器控制器10向闪速存储器30提供从中读取数据的选定存储器单元的地址ADD。在时间段t3，存储器控制10向闪速存储器30提供第二读取命令RD_s。然后在时间段t4，闪速存储器30读取在选定存储器单元中存储的数据。将这一时间段称作读取时间tR或存取时间。

在时间段t5，闪速存储器30输出从选定存储器单元中读取的数据。在这一点上，存储器控制器10触发读取使能信号RE#。将从选定存储器单元读取的数据从闪速存储器30输出，同时触发读取使能信号RE#。

图5是示出了根据本发明实施例的存储器系统100的存储器装置之间的直接数据传送的时序图。在图5的示例中，直接数据传送用于将数据从闪速存储器30传送到闪速存储器40。因此，将闪速存储器30称作源闪速存储器，并且将闪速存储器40称作目标闪速存储器。

图5示出了用于控制存储器系统100中直接数据传送的控制信号源CE#、目标CE#、CMD、ADD和RE#以及响应于所述控制信号输出到信道20的数据总线的数据信号“数据(Data)”。

参考图5，在时间段t1，存储器控制器10使用芯片使能信号源CE#、命令CMD和地址ADD来控制源闪速存储器30。当芯片使能信号源CE#是逻辑“0”(或者逻辑“低”)时使能源闪速存储器30。这样，在时间段t1和t3期间，存储器控制器10维持芯片使能信号源CE#处于逻辑“0”(或者逻辑“低”)，同时源闪速存储器30从选定的源存储器单元中读取数据，并且输出所读取的数据。在时间段t1，存储器控制器10继续产生第一读取命令RD_f、地址ADD和第二读取命令RD_s，使得源闪速存储器30输出所存储的数据。这种控制操作可以根据源存储器存储待传送数据的类型而改变。

接下来在时间段t2，存储器控制器10使用芯片使能信号目标CE#、命令CMD和地址ADD控制目标闪速存储器40。当芯片使能信号目标CE#处于逻辑“0”(或者逻辑“低”)时，使能目标闪速存储器40。这样，在时间段t2～t4期间，存储器控制器10维持芯片使能信号目标CE#处于逻辑“0”(或者逻辑“低”)，同时目标闪速存储器40接收数据并且将数据写入到选定的目标存储器单元中。在时间段t2，存储器控制器10继续产生第一本地写入命令L.WR_f和地址ADD，使得目标闪速存储器40写入所接收的数据。这种控制操作可以根据目标闪速存储器存储所传送数据的类型而改变。

通过存储器控制器10控制目标闪速存储器40的时间段t2与从源闪速存储器30的选定源存储器单元读取数据的时间段相对应。换句话说，时间段t2与读取时间tR或存取时间相对应。源闪速存储器30的读取时间tR可以是大约数十微秒(μs)，并且在所述读取时间期间可以将源闪速存储器30的芯片使能信号源CE#维持处于逻辑“1”(或者逻辑“高”)。同样，存储器控制器110可以在源闪速存储器30的读取时间tR期间控制目标闪速存储器40。

在时间段t3，源闪速存储器30输出从选定源存储器单元读取的数据。在这一点上，存储器控制器10触发读取使能信号RE#。无论何时触发读取使能信号RE#，从源闪速存储器30输出从选定的源存储器单元读取的数据。存储器控制器10和目标闪速存储器40通过信道20的数据总线共享输出数据。

同时在时间段t3，目标闪速存储器40接收通过信道20的数据总线共享的数据。将所接收到的数据临时存储在目标闪速存储器40的数据输入/输出电路，例如页缓冲器。因为目标闪速存储器40触发有本地读取命令L.WR，无论何时触发读取使能信号RE#，将共享的数据存储在目标闪速存储器40的数据输入/输出电路。

在时间段t4，存储器控制器10向目标闪速存储器40提供第二本地写入命令L.WR_s。当接收所述第二本地写入命令L.WR_s时，目标闪速存储器40将在所述数据输入/输出电路中存储的数据写入到选定的目标存储器单元中。

在时间段t3，同时激活源闪速存储器30的芯片使能信号源CE#和目标闪速存储器40的芯片使能信号目标CE#。即，同时使能与相同信道相连的存储器的芯片使能信号，用于所述存储器之间的直接数据传送。

图6是示出了在根据本发明实施例的存储器系统100的存储器装置之间执行直接数据传送的方法的流程图。在以下描述中，通过括号(SXXX)表示示例方法步骤。

参考图6，存储器控制器10向源存储器装置30提供第一读取命令(S110)。然后，存储器控制器10向源存储器装置30提供从其中读取数据的源存储器单元的地址(S120)。接下来，存储器控制器10向源存储器装置30提供第二读取命令(S130)。

在源存储器装置30读取在所述存储器单元中存储的数据的预定时间段期间(例如，读取时间tR)，存储器控制器10向目标存储器装置40提供第一本地写入命令和存储器单元的地址以在其中写入地址(S140)。

在所述预定的时间段之后，存储器控制器10向源存储器装置30和目标存储器装置40提供读取控制信号。例如，可以触发读取使能信号RE#。响应于所触发的读取使能信号RE#，源存储器装置30通过所述数据总线输出从所述源存储器单元读取的数据以共享所述数据，并且目标存储器装置40接收所共享的数据(S150)。

随后，存储器控制10向目标存储器装置40提供第二本地写入命令(S160)。当接收到所述第二本地写入命令时，目标存储器装置40将接收到的数据写入到目标存储器单元。将从源存储器装置30输出的数据输入到目标存储器装置40，而无需通过存储器控制器10。即，通过信道20的数据总线将数据在存储器装置30和40之间直接传送。

图7是示出了在根据本发明实施例的存储器系统100的存储器装置之间的直接数据传送的时序图。在图7的示例中，所述直接数据传送用于将数据从闪速存储器30传送到闪速存储器40。因此，将闪速存储器30称作源闪速存储器，以及将闪速存储器40称作目标闪速存储器。

在图7的示例中，所述直接数据传送用于从闪速存储器30到闪速存储器40传送数据。因此，将闪速存储器30称作源闪速存储器，以及将闪速存储器40称作目标闪速存储器。

图7示出了用于控制存储器系统100的闪速存储器30和40之间的直接数据传送的控制信号源CE#、目标CE#、CMD、ADD和WE#，以及响应于所述控制信号从源闪速存储器30输出到信道20的数据总线的数据信号“数据(Data)”。

参考图7，在时间段t1，存储器控制器10使用芯片使能信号源CE#、命令CMD和地址ADD控制源闪速存储器30。当芯片使能信号源CE#处于逻辑“0”(或者逻辑“低”)时使能源闪速存储器30。这样，在时间段t1和t3，存储器控制器10维持芯片使能信号源CE#处于逻辑“0”(或者逻辑“低”)，同时源闪速存储器30从选定的源存储单元读取数据并且输出所读取的数据。在时间段t1，存储器控制器10继续产生第一本地读取命令L.RD_f、地址ADD和第二本地读取命令L.RD_s，使得源闪速存储器30输出所存储的数据。这种控制操作可以根据源存储器存储待传送数据的类型而变化。

在时间段t2，存储器控制器10使用对于目标闪速存储器40的芯片使能信号目标CE#、命令CMD和地址ADD来控制目标闪速存储器40。当芯片使能信号目标CE#处于逻辑“0”(或者逻辑“低”)时使能目标闪速存储器40。这样，在时间段t2至t4，存储器控制器10维持芯片使能信号目标CE#处于逻辑“0”(或者逻辑“低”)，同时目标闪速存储器40接收数据并且将数据写入到存储器单元。同样在时间段t2，存储器控制器10继续提供第一写入命令WR_f和地址ADD，使得目标闪速存储器40写入所接收的数据。这种控制操作可以根据目标存储器存储所传送数据的类型而变化。

在时间段t2期间，源闪速存储器30也读取在选定源存储器单元中存储的数据。即，时间段t2与读取时间tR或存取时间相对应。源闪速存储器30的读取时间tR典型地持续数十微秒，并且在所述读取时间期间将源闪速寄存器30的芯片使能信号源CE#维持处于逻辑“1”(或逻辑“高”)。同样，在源闪速寄存器30的读取时间tR期间，存储器控制器10控制目标闪速存储器40。

在时间段t3，源闪速存储器30输出从选定的源存储器单元读取的数据。在这一点上，存储器控制器10触发写入使能信号WE#。因为源闪速存储器30配置有本地读取命令L.RD，从源闪速存储器30输出从存储器单元读取的数据，同时触发写入使能信号WE#。存储器控制器10和目标闪速存储器40通过信道20的数据总线共享输出数据。同时在时间段t3，目标闪速存储器40接收通过信道20的数据总线共享的数据。将所接收到的数据临时存储在目标闪速存储器40的数据输入/输出电路(例如页缓冲器)。在触发写入使能信号WE#的同时，将所共享的数据存储在目标闪速存储器40的数据输入/输出电路。

在时间段t4，存储器控制器10向目标闪速存储器40提供第二写入命令WR_s.当接收第二写入命令WR_s时，目标闪速存储器40将在数据输入/输出电路中存储的所述数据写入到存储器单元中。

在时间段t3，同时激活源闪速存储器30的芯片使能信号源CE#和目标闪速存储器40的芯片使能信号目标CE#。即，同时使能与相同信道相连的存储器的芯片使能信号，用于闪速存储器30和40之间的直接数据传送。

图8是根据本发明实施例的多芯片存储系统的方框图。为了简单起见，图8示出了包括四个存储器装置的多芯片存储器系统。然而，可以将所述多芯片存储器系统修改为结合了附加的或者更少的存储器。

参考图8，多芯片存储器系统200包括存储器控制器110、多个信道120和150以及多个NVM装置130、140、160和170。除了存储器控制器110之外，存储器系统200的特征与图1的相应特征相同，因此为了避免赘述将省略这些特征的描述。具体地，信道120和150与相应的信道20和50相同，NVM装置130、140、160和170与相应的NVM装置30、40、60和70相同。

存储器控制器110包括控制逻辑113和错误校正码(ECC)电路115。

控制逻辑113控制存储器系统200执行主机系统所请求的诸如数据读取/写入命令之类的命令。典型地，控制逻辑113驱动固件来控制存储器系统200。尽管图8中未示出，存储器控制器110还可以包括用于存储所述固件的随机存取存储器和用于与所述主机交互的主机接口。

在写入操作时，ECC电路115根据提供给闪速存储器的数据产生ECC数据，并且将所产生的ECC数据提供给所述闪速存储器。将所述ECC数据和所提供的数据一起存储在闪速存储器。在读取操作时，ECC电路115在从闪速存储器传送的数据中检测和校正可能的错误。

在所述闪速存储器包括多级单元的情况下，ECC电路115对与错误的N-比特存储器单元相对应的N-比特错误进行校正，其中N是大于1的整数。另一方面，在闪速存储器包括单级单元的情况下，ECC电路115对与错误的1-比特存储器单元相对应的1比-特错误进行校正。

在一些实施例中，在存储器系统200中的闪速存储器130和140之间直接传送数据的情况下，ECC电路115检测所传送的数据是否包含任何错误。存储器控制器110和目标闪速存储器140通过数据总线120共享从源闪速存储器130输出的数据。ECC电路115检测在所共享的数据中是否存在错误。在所共享的数据中存在错误的情况下，存储器控制器110使用参考图9描述的操作控制数据在闪速存储器130和140之间直接传送。

在一些实施例中，在存储器系统200中的闪速存储器130和140之间直接传送数据的情况下，ECC电路115检测和校正所传送数据中的错误。存储器控制器110和目标闪速存储器140通过数据总线120共享从源闪速存储器130输出的数据。ECC电路115检测在所共享的数据中是否存在错误。在所共享的数据中存在错误的情况下，ECC电路115校正所述错误，并且存储器控制器110使用参考图10A和10B所述的操作控制目标闪速存储器140存储错误校正的数据。

图9是示出了在根据本发明实施例的多芯片存储器系统200中发生传送错误的情况下所执行的处理方法的流程图。

参考图9，存储器控制器110向源存储器装置130提供第一读取命令(S310)。存储器控制器110向源存储器装置130提供将要从中读取数据的选定源存储器单元的地址(S320)。存储器控制器110向源存储器1装置30提供第二读取命令(S330)。

在用于读取在选定源存储器单元中存储的数据的预定时间段(例如，读取时间tR)期间，存储器控制器110向目标存储器装置140提供第一本地写入命令和将要写入数据的选定目标存储器单元的地址(S340)。

在所述预定的时间段之后，存储器控制器110向源存储器装置130和目标存储器装置140提供控制信号。例如，触发读取使能信号RE#。响应于所述触发的读取使能信号RE#，源存储器装置130通过数据总线输出从选定源存储器单元读取的数据以共享所述数据，并且目标存储器装置140接收所共享的数据(S350)。

同时，ECC电路115接收所述共享的数据，并且检测在所述数据中是否存在错误(S360)。在从源存储器装置130输出的数据中不存在错误的情况下，ECC电路115产生通过信号。响应于所述通过信号，存储器控制器110向目标存储器装置140提供第二本地写入命令(S370)。响应于所述第二本地写入命令，目标存储器140将所接收到的数据写入到选定的目标存储器单元。

另一方面，在从源存储器装置130输出的数据中存在错误的情况下，ECC电路115向存储器控制器110发送故障信号。响应于所述故障信号，存储器控制器110对源存储器装置130和目标存储器140装置进行复位。随后，用于在闪速存储器130和140之间直接数据传送的操作回到步骤S310。

图10A和10B是示出了根据本发明实施例的多芯片存储器系统中发生传送错误的情况下要执行的另一种处理方法的流程图。

参考图10A和10B，存储器控制器110向源存储器装置130提供第一读取命令(S405)。存储器控制器110向源存储器装置130提供从中读取数据的选定源存储器单元的地址(S410)。存储器控制器110向源存储器装置130提供第二读取命令(S415)。

在用于读取选定源存储器单元中存储的数据的预定时间段(例如，读取时间tR)期间，存储器控制器110向目标存储器140装置提供第一本地写入命令和向其写入数据的选定目标存储器单元的地址(S420)。

在预定的时间段之后，存储器控制器110向源存储器装置130和目标存储器装置140提供控制信号。例如，触发读取使能信号RE#。响应于所触发的读取使能信号RE#，源存储器装置130通过数据总线输出从选定源存储器单元读取的数据以共享所述数据，并且目标存储器装置140接收所共享的数据(S425)。

同时，ECC电路115接收所共享的数据，并且检测所述数据是否包含任何错误(S430)。在从源存储器装置130输出的数据中不存在错误的情况下，ECC电路115产生通过信号。响应于所述通过信号，存储器控制器110向目标存储器装置140提供第二本地写入命令(S435)。响应于第二本地写入命令，目标存储器装置140将接收到的数据写入到选定的目标存储器单元。

另一方面，在从源存储器装置130输出的数据中存在错误的情况下，ECC电路115检测所述检测到的错误是否是可以校正的(S445)。如果所检测到的错误不是可校正的，存储器控制器110对源存储器装置130和目标存储器装置140进行复位(S480)。随后，用于在闪速存储器130和140之间直接数据传送的操作回到步骤S405。

另一方面，如果所检测到的错误是可校正的，ECC电路115对在所接收到的数据中检测到的错误进行校正(S450)。存储器控制器110对目标存储器装置140进行复位，并且向目标存储器装置140提供第一写入命令(S455)。同样，存储器控制器110向目标存储器装置140提供向其写入数据的其他选定目标存储器单元的地址(S460)。在一个实施例中，步骤S460的地址与在步骤S420中提供的选定目标存储器单元的地址相同。在其他实施例中，步骤S460的地址与步骤S420的地址不同。

存储器控制器110将由ECC电路115校正的数据传送给目标存储器装置140(S465)。存储器控制器110向目标存储器装置140提供第二写入命令以存储所传送的数据(S470)。响应于第二写入命令，目标存储器装置140将所接收到的数据写入到其他选定的目标存储器单元。

图11是根据本发明实施例的多芯片存储器系统的方框图。

为了简单起见，图11示出了包括四个存储器装置的多芯片存储器系统。然而，可以将所述多芯片存储器系统修改为结合了附加或更少的存储器。

参考图11，多芯片存储器系统300包括存储器控制器210、多个信道220和250以及多个NVM装置230、240、260和270。除了NVM装置230、240、260和270之外，存储器系统200的特征与图1的相应特征相同，因此为了避免赘述将省略掉这些特征的描述。具体地，信道220和250与相应的信道20和50相同，以及存储器控制器210与存储器控制器10相同。

闪速存储器230包括接口逻辑231、控制逻辑233和存储器核235。控制逻辑233响应于闪速存储器230请求的命令来产生控制信号或电压，例如读取、写入或擦除命令。存储器核235包括用于存储数据的存储器单元(未示出)和用于从存储器单元读取数据/将数据写入到存储器单元的读取/写入电路(未示出)。

接口电路231对从存储器控制器210接收到的控制信号进行解码，以产生用于控制逻辑233的输入信号。控制信号包括芯片使能信号CE#、地址闭锁使能信号ALE、命令闭锁使能信号CLE、写入使能信号WE#和读取使能信号RE#。

为了增加主机和存储器系统300之间的数据传送率，可以要求闪速存储器230增加其数据输入/输出率。因此，为了增加数据输入/输出率，闪速存储器230可以使用双倍数据率(DDR)方案。在DDR方案中，与数据选通信号的上升沿/下降沿同步地输入/输出数据。这里，将数据选通信号用作闪速存储器230的读取/写入操作中的输入/输出数据的参考时钟。

在图11的实施例中，接口逻辑231还包括数据选通逻辑237。数据选通逻辑237接收外部数据选通信号，或者向外部装置提供数据选通信号。同样，当接收以上的本地读取/写入命令时，数据选通逻辑237可以将所述数据选通信号调节到预定的偏移值。闪速存储器240、260和270具有与闪速存储器230相同的结构。

图12是示出了根据本发明实施例的数据选通信号的时序图。更具体地，图12示出了根据读取/写入操作中的数据选通信号的数据信号的时序图。

参考图12，当触发数据选通信号时，将数据从闪速存储器230输出/输入到闪速存储器230中。例如，在数据选通信号从逻辑“0”(或者逻辑“低”)变化为逻辑“1”(或逻辑“高”)的情况下，将数据从闪速存储器230输出/输入到闪速存储器230中。作为另一个示例，在数据选通信号从逻辑“1”(或者逻辑“高”)变化为逻辑“0”(或者逻辑“低”)的情况下，将数据从闪速存储器230输出/输入到闪速存储器230中。

在闪速存储器230的读取操作中，与数据信号的边缘同步地将数据选通信号和数据信号一起从闪速存储器235输出。换句话说，数据选通信号的上升沿/下降沿与数据信号的边缘同步。在闪速存储器230的写入操作中，与数据信号的中央同步地将数据选通信号和数据信号一起输入到闪速存储器230中。换句话说，数据选通信号的上升沿/下降沿与数据信号的中央同步。因此，在读取操作的数据选通信号和写入操作的数据选通信号之间存在时间差Δt。

在一些实施例中，在闪速存储器230和240之间直接传送数据的情况下，将读取命令、数据和读取数据选通信号提供给源闪速存储器230。同样，将本地写入命令、通过数据总线220共享的数据和通过数据总线220共享的读取选通信号提供给目标闪速存储器240。因此，目标闪速存储器240通过数据选通逻辑237将读取选通信号调节到预定的偏移值来执行本地写入操作。

在一些实施例中，在闪速存储器230和240之间直接传送数据的情况下，将本地读取命令、数据和写入命令选通信号提供给源闪速存储器230。同样，将写入命令、通过数据总线220共享的数据和通过数据总线共享的写入数据选通信号提供给目标闪速存储器240。因此，源闪速存储器240通过数据选通逻辑237将写入选通信号调节到预定的偏移值来执行本地读取操作。

图13是根据本发明实施例的数据选通逻辑237的方框图。

参考图13，数据选通逻辑237包括数据选通信号发生器238和选通偏移逻辑239。数据选通信号发生器238产生或者接收数据选通信号。例如，数据选通信号发生器238与从闪速存储器230输出的数据同步地产生和输出数据选通信号。同样，数据选通信号发生器238对与输入到闪速存储器230中的数据同步输入的数据选通信号进行接收和解码。

根据本地写入/读取命令，使能选通偏移逻辑239以将输入/输出数据选通信号调节到预定的偏移值。例如，响应于本地写入命令将本地写入使能信号提供给选通偏移逻辑239，并且选通偏移逻辑239将输入的读取数据选通信号延迟预定值。所延迟的读取数据选通信号具有与写入数据选通信号相同的相位。同样，响应于本地读取命令将本地读取使能信号提供给选通偏移逻辑239，并且选通偏移逻辑239将输入的写入数据选通信号延迟预定的值。所延迟的写入数据选通信号可以具有与读取数据选通信号相同的相位。

选通偏移逻辑239的偏移值可以是固定值。作为另一个示例，可以通过存储器控制器210测试所述闪速存储器来确定选通偏移逻辑239的偏移值。

在一些实施例中，与相同数据总线相连的目标闪速存储器通过所述数据总线共享从源闪速存储器输出的数据。将在所述数据总线上加载的数据直接提供给目标闪速存储器，而无需传送给存储器控制器。在这一点上，在存储器控制器的控制下，目标闪速存储器对在数据总线上加载的数据执行写入操作。按照这种方式，通过管理闪速存储器的必要操作来执行存储器之间的直接数据传送的操作。

在一些实施例中，在闪速存储器的磨损均衡(wear-leveling)期间执行直接数据传送的操作。例如，当将数据从高磨损存储器块传送到低磨损存储器块时，可以产生用于闪速存储器之间直接数据传送的操作。在一些实施例中，可以在有效地使用闪速存储器容量的垃圾收集操作期间执行用于所述直接数据传送的操作。例如，如果按照分布方式将分段的数据存储在几个页中，当将所述分段的数据合并并且存储到一个存储器块时，可以执行用于所述闪速存储器之间的直接数据传送的操作。可以在存储器控制器的控制下执行这些操作。

在一些实施例中，存储器控制器通过根据操作模式向存储器装置提供命令和控制信号来控制用于在存储器装置之间直接数据传送的操作。例如，响应于写入控制信号，所述存储器控制器可以向源存储器装置提供命令和控制信号以读取源数据。作为另一个示例，响应于读取控制信号，所述存储器控制器可以向目标存储器装置提供命令和控制信号以存储源数据。作为另一个示例，如果在源/目标存储器装置之间的直接数据传送期间发生了错误，存储器控制器将源/目标存储器装置复位，并且控制所述源/目标存储器装置再次执行所述数据传送操作。同样，所述存储器控制器可以通过ECC电路校正源数据中的错误，并且向目标存储器装置提供命令和控制信号以存储已校正的数据。作为另一个示例，所述存储器控制器可以与命令和控制信号一起设置和提供用于输入/输出数据的数据选通信号。

图14是包括根据本发明实施例的闪速存储器装置的存储器系统的方框图。

参考图14，存储器系统1000包括存储器控制器950和NVM装置990至992。

存储器控制器950与主机910和非易失性存储器装置990至992相连。存储器控制器950配置用于响应于主机910的请求存取非易失性存储器装置990至992。例如，存储器控制器950配置用于控制非易失性存储器装置990至992的读取/写入/擦除操作。存储器控制器950配置用于控制非易失性存储器装置990至992之间的直接数据传送。存储器控制器950提供主机910和非易失性存储器装置990至992之间的接口。存储器控制器950驱动固件控制所述非易失性存储器装置990。

存储器控制器950包括随机存取存储器(RAM)951、中央处理单元(CPU)953、主机接口(I/F)955、错误校正码(ECC)957和存储器接口(I/F)959。可以讲RAM951用作CPU953的工作存储器。CPU953控制存储器控制器950的整体操作。

主机接口955实现用于主机910和存储器控制器950之间数据交换的协议。例如，存储器控制器950可以配置用于通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、周边元件扩展接口(PCI)协议、PCI-演进(PCI-E)协议、先进技术附加(ATA)协议、串行ATA(SATA)协议、小计算机小接口(SCSI)协议、增强型小硬盘接口(ESDI)协议或者集成驱动电子器件(IDE)协议之类的接口协议与主机901或者其他外部设备通信。

ECC957配置用于检测和校正从非易失性存储器装置990读取的数据中的错误。尽管ECC957配置为存储器控制器950的部件，可选地可以将其配置为非易失性存储器装置990的部件。存储器接口959与非易失性存储器装置990至992交互作用。尽管图14中未示出，存储器系统1000还可以包括用于存储与主机910交互的代码数据的只读存储器(ROM)。

可以将存储器控制器950和非易失性存储器装置990至992集成到一个半导体器件中以形成存储卡。例如，在特定的实施例中，将存储器控制器950和非易失性存储器装置990至992集成到一个半导体器件中以组成存储卡，例如个人计算机卡国际组织(PCMCIA)卡、致密闪速(CF)卡、智能媒体卡、存储棒、多媒体卡(例如MMC、RS-MMC或者微型MMC卡)、安全数字(SD)卡(例如SD、迷你-SD、微-SD或者SDHC卡)、或者通用闪速存储(UFS)装置。

作为另一个示例，可以在固态驱动器(SSD)、计算机、便携式计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助手(PDA)、网页浏览手持终端(webtablet)、无线电话、移动电话、数字照相机、数字音频记录器、数字音频播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、组成家庭网络的各种电子装置之一、组成计算机网络的各种电子装置之一、组成信息通信业务网的各种电子装置之一、组成计算机系统的各种部件之一、射频识别(RFID)装置或者嵌入式系统中实现存储器系统1000。

在各种实施例中，可以按照不同类型的封装安装非易失性存储器装置990至992或存储器系统1000。用于非易失性存储器装置990至992或者存储器系统的示例封装类型包括封装上封装(PoP)、球栅阵列(BGAs)、芯片级封装(CSP)、塑料加铅芯片载体(PLCC)、塑料双线封装(PDIP)、华夫饼式封装的管芯、晶片形式的管芯、芯片板(COB)、陶瓷双线封装(CERDIP)、塑料金属空铅平坦封装(MQFP)、薄空铅平坦封装(TQFP)、小轮廓集成电路(SOIC)、收缩小轮廓封装(SSOP)、薄的小轮廓封装(TSOP)、封装中系统(SIP)、多芯片封装(MCP)、晶片级制造的封装(WFP)、晶片级处理的叠层封装(WSP)。

如前所述，在本发明的特定实施例中，多芯片存储器系统在存储器之间直接传送数据，可以增加系统的数据传送率。

以上说明了本发明的实施例，并且并应该解释为限制本发明。尽管已经描述了一些实施例，本领域普通技术人员应该易于理解，在本质上不脱离本发明的新颖性教导和优势的情况下，在所述实施例中进行许多修改是可能的。因此，所有这些修改都倾向于包含在权利要求限定的本发明范围之内。

Claims (9)

1.一种多芯片存储器系统，包括：

第一和第二非易失性存储器装置；

存储器控制器，配置用于控制所述第一和第二非易失性存储器装置；以及

数据总线，配置用于在所述存储器控制器、所述第一和第二非易失性存储器装置之间传送数据，

其中所述存储器控制器同时控制所述第一和第二非易失性存储器装置执行第一操作和第二操作，所述第一操作用于将数据从所述第一非易失性存储器装置传送到所述数据总线，以及所述第二操作用于将数据从所述数据总线传送到所述第二非易失性存储器装置，而无需通过所述存储器控制器，以及

其中所述存储器控制器在所述第一和第二操作的至少之一的期间同时激活所述第一和第二非易失性存储器装置的使能信号。

2.根据权利要求1所述的多芯片存储器系统，其中所述存储器控制器配置用于产生本地写入命令和读取控制信号，以控制所述第一和第二非易失性存储器装置之间的数据传送。

3.根据权利要求2所述的多芯片存储器系统，其中所述第一非易失性存储器装置响应于所述读取控制信号来输出数据，并且所述第二非易失性存储器装置在接收到所述本地写入命令时，响应于所述读取控制信号来存储所述数据。

4.根据权利要求2所述的多芯片存储器系统，其中所述第一和第二非易失性存储器装置的每一个均包括数据选通信号发生器，所述数据选通信号发生器配置用于接收表示数据输入的选通信号，并且配置用于产生表示数据输出的选通信号；

其中所述数据选通信号发生器在所述第一和第二非易失性存储器装置之间的直接数据传送期间将数据选通信号的相位调节到预定的偏移值。

5.根据权利要求4所述的多芯片存储器系统，其中所述第二非易失性存储器装置接收所述本地写入命令，并且在接收到所述本地写入命令时，将接收到的读取数据选通信号输入调节为具有与写入数据选通信号相同的相位，以及根据所调节的读取数据选通信号存储数据。

6.一种在多芯片存储器系统中执行数据传送的方法，所述多芯片存储器系统包括沿数据总线与存储器控制器串联连接的第一和第二非易失性存储器装置，所述方法包括：

(a)控制所述第一非易失性存储器装置向所述数据总线输出数据；

(b)同时控制所述第二非易失性存储器装置直接从数据总线接收由所述第一非易失性存储器装置输出的数据，而无需通过所述存储器控制器；

(c)向所述第一和第二非易失性存储器装置提供控制信号；以及

(d)控制所述第二非易失性存储器装置存储所述数据，

其中同时使能所述第一和第二非易失性存储器装置，使得当所述第一非易失性存储器装置向所述数据总线输出数据时，所述第二非易失性存储器装置从所述数据总线接收所述数据。

7.根据权利要求6所述的方法，其中所述控制信号是读取控制信号。

8.根据权利要求6所述的方法，还包括：检测从所述第一非易失性存储器装置输出的数据中的错误。

9.根据权利要求6所述的方法，其中所述控制信号是数据选通信号。