CN103730164A - 一种可编程存储单元 - Google Patents

Abstract

本发明公开一种可编程存储单元，包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；所述第一开关模块、第二开关模块用于断开或接通其两端的电路；所述第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。本发明通过以上技术方案，提供一种新的可编程存储单元，解决现有技术中的可编程存储单元不完善的技术问题。

Description

一种可编程存储单元

技术领域

本发明涉及数据存储领域，尤其涉及一种用于可编程存储单元。

背景技术

可编程芯片，例如FPGA（现场可编程门阵列），是由规则的逻辑阵列所组成，可通过不同的配置数据来实现不同的电路逻辑设计的一种结构，FPGA按配置数据的配置方法主要可分为三类：

1.基于SRAM（静态随机存取存储器）工艺进行配置的FPGA，是指一种将配置数据先写入到FPGA芯片外的PROM（可编程只读存储器）中，在FPGA开始工作时再从PROM中将配置数据读入到SRAM中，从而使FPGA实现特定的电路功能。其缺点是：掉电后配置数据会丢失，应用时需将配置数据从PROM读取到SRAM来完成FPGA配置；在受到高能粒子和宇宙射线干扰时，易发生单粒子翻转，导致其存储数据的翻转，造成存储数据由0变为1，或者由1变为0，从而发生软错误，造成系统崩溃，因此，抗干扰能力较差、数据可靠性和安全性较较低；系统功耗较大、芯片密集度较差。

2.基于Flash（快闪电擦除可编程只读存储器）技术进行配置的FPGA，是指一种将配置数据直接写入FPGA芯片内集成的快闪EEPROM中，再用快闪EEPROM(电擦除可编程只读存储器)来配置存储器SRAM,从而使FPGA实现特定的电路功能。其缺点是：功耗较大；容易发生软错误，抗干扰能力较差，数据安全性和可靠性较低；数据保持时间不够久。

3.基于反熔丝（编程使原来不连在一起的点连接起来）技术进行配置的FPGA，是一种将配置数据直接写入FPGA中的配置存储单元中，从而使FPGA实现特定电路功能。这里FPGA的配置存储单元选用一次可编程（OTP）存储器。目前，一次可编程（OTP）存储单元电路结构主要分为两种：

一是浮栅结构，如没有透明窗（透明窗芯片封装顶部用来接收紫外线以实现数据擦除的玻璃窗口）的传统浮栅结构的PROM，其写入后就不能擦除，直到数据自动消失。该MOS（金属氧化物半导体）管存在两个叠在一起的栅极，下面一个栅极即为浮栅，其原理是通过在MOS管的源极和漏极之间加一定的较高电压，使载流子进入到浮栅上，编程结束后这些载流子被束缚在浮栅上，从而改变该MOS管的阈值电压（MOS管开启所需的栅极电压），实现数据存储。这种结构的缺点是在受到如紫外光、高能粒子、微波等外界环境干扰时容易发生数据丢失，数据安全性和可靠性较低，而且，随着时间的推移，浮栅上的电荷会慢慢自动减少消失，所以其数据保持时间不够久。

二是栅氧层击穿结构；如三管OTP存储单元结构，最上面的为可击穿的MOS管,中间的为保护MOS管，最下面的为单元使能管，其原理是通过是否击穿（在其栅极(G)和源漏极（S，D）加载一定的电压使其栅极和源漏极穿通，击穿后该MOS管就相当于一个电阻的作用）最上面的MOS管来实现数据存储，击穿了则存储数据1，未击穿则存储数据0。这种单元结构存在的缺点是：编程完成后，中间的保护管打开，最下面的选择管关闭，存储0时其存储位置（中间保护管下面）其实为悬空状态，虽然默认该位置初始化后不存在电荷，为数据0，但在遭到如紫外光、高能粒子、微波等外界环境干扰时，极易发生软错误，造成数据串改，不适宜在要求配置数据高可靠性的场合用作FPGA的配置存储单元。

因此，在数据安全性、可靠性都要求较高的应用场合，现有技术中的可编程存储单元不能很好的满足要求；而且现有技术中的可编程存储单元工作时存在直流通路，会产生静态功耗，不利于进行低功耗设计。

发明内容

本发明提供一种新的可编程存储单元，解决现有技术中可编程存储单元不完善的技术问题。

为解决上述技术问题，本发明采用以下技术方案:

一种可编程存储单元，包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；所述第一开关模块、第二开关模块用于断开或接通其两端的电路；所述第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。

进一步地，配置数据1时，所述电源接入端接入编程电压，所述保护端接地，所述第一开关模块断开其两端的电路，所述第二开关模块接通其两端的电路，使得所述编程电压加载到所述第一反熔丝模块上；

配置数据0时，所述电源接入端接入编程电压，所述保护端接地，所述第二开关模块断开其两端的电路，所述第一开关模块接通其两端的电路，使得所述编程电压加载到所述第二反熔丝模块上；

配置数据之后的工作状态下，所述电源接入端接入工作电压，所述保护端接地，所述第一开关模块、第二开关模块断开其两端的电路；变为低阻抗的所述第一反熔丝模块或第二反熔丝模块接通其两端的电路。

进一步地，配置数据1之后的读取校验状态下，所述电源接入端接入工作电压，所述第一开关模块断开其两端的电路，所述第二开关模块接通其两端的电路，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果；

配置数据0之后的读取校验状态下，所述电源接入端接入工作电压，所述第二开关模块断开其两端的电路，所述第一开关模块接通其两端的电路，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果。

进一步地，所述第一开关模块、第二开关模块为MOS管；MOS管的栅极接入控制信号，在控制信号的控制下断开或接通其两端的电路。

进一步地，所述第一反熔丝模块、第二反熔丝模块为栅氧可击穿的MOS管。

进一步地，所述公共输出端还连接电路保护模块，用于对所述公共输出端的输出信号进行处理后输出。

进一步地，所述电路保护模块包括第三开关模块和/或，驱动模块，其中，

第三开关模块用于在配置数据时或配置完数据之后的校验状态下断开其两端的电路，在配置完数据之后的工作状态下接通其两端的电路；

驱动模块用于对所述公共输出端的输出信号进行整形、滤波处理。

本发明提供的可编程存储单元，包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块。配置数据0时，电源接入端接入编程电压、保护端接地，第二开关模块断开其两端的电路，第一开关模块接通其两端的电路，使得编程电压加载到第二反熔丝模块上，第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗后公共输出端的电位被永久下拉到地，配置数据1时，第一开关模块断开其两端的电路，第二开关模块接通其两端的电路，使得编程电压加载到第一反熔丝模块上，第一反熔丝模块在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗后公共输出端的电位被永久上拉到电源，配置完数据之后，本发明的可编程存储单元具有以下优点：

1.抗辐照抗干扰能力强。在受到如紫外光、高能粒子、微波等外界环境干扰时，该存储单元电路会产生电流，而此电流可以迅速被电源吸收，不容易使公共输出端的电位发生变化，引发数据错误，因此，其抗辐照抗干扰能力强，不易造成数据丢失，特别适合在数据安全性、可靠性都要求很高的应用场合应用，如航空航天领域；

2.该可编程存储单元用作FPGA配置时不存在直流通路，因此，静态功耗低，工作功耗也较低；

3.因为在编程为0后，公共输出端的电位被永久下拉到地，编程为1后，公共输出端的电位被永久上拉到电源，即数据1和0的电位都固定，所以数据可靠性高；

4.在外观上，经编程与未编程的MOS管无明显区别，易于加密,进一步保证了数据安全性。

因此安全性、保密性、可靠性较高，且降低了功耗，尤其适用于数据安全性、保密性、可靠性要求很高的场合应用。本发明的可编程存储单元可广泛应用于任一可编程芯片。无需特殊反熔丝工艺支持，本发明可以基于标准CMOS工艺实现。

附图说明

图1为本发明一实施例提供的可编程存储单元的示意图；

图2为本发明另一实施例提供的可编程存储单元的示意图；

图3为图2所示可编程存储单元配置数据1时的等效电路示意图；

图4为图2所示可编程存储单元配置数据0时的等效电路示意图；

图5为图2所示可编程存储单元配置数据1之后读取校验状态下的等效电路示意图；

图6为图2所示可编程存储单元配置数据0之后读取校验状态下的等效电路示意图；

图7为图2所示可编程存储单元配置数据1之后工作状态下的等效电路示意图;

图8为图2所示可编程存储单元配置数据0之后工作状态下的等效电路示意图;

图9为本发明另一实施例提供的可编程存储单元的示意图；

图10为本发明另一实施例提供的可编程存储单元的示意图；

图11为本发明另一实施例提供的可编程存储单元的示意图;

图12为本发明另一实施例提供的可编程存储单元的示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

实施例一:

图1为本发明一实施例提供的可编程存储单元（以下简称为可编程存储单元）的示意图，请参考图1：

可编程存储单元1包括第一开关模块11、第二开关模块12、第一反熔丝模块13、第二反熔丝模块14，其中，第一开关模块11、第一反熔丝模块13并联在电源接入端A与公共输出端CTL之间，第二开关模块12、第二反熔丝模块14并联在该公共输出端CTL与保护端B之间。第一开关模块11、第二开关模块12用于断开或接通其两端的电路。第一反熔丝模块13、第二反熔丝模块14在加载编程电压之后由高阻抗变为低阻抗，使其两端由原本断开的状态变为接通状态。本实施例的可编程存储单元1先进行数据配置，配置完后可选择进行校验，校验通过后再进入工作状态，或者配置完后直接进入工作状态。其配置过程、校验过程、工作过程的工作原理如下：

一、配置过程

如果是配置数据1，电源接入端A接入编程电压VPGM（一般比正常电源电压高，比如8V），保护端B接GND（地），第一开关模块11断开其两端的电路，第二开关模块12接通其两端的电路，使得编程电压VPGM加载到第一反熔丝模块13上；第一反熔丝模块13在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗之后可以接通电源接入端A与公共输出端CTL之间的电路，如此完成数据配置过程。

或者，如果是配置数据0，电源接入端A接入编程电压VPGM，保护端B接GND，第二开关模块12断开其两端的电路，第一开关模块11接通其两端的电路，使得编程电压VPGM加载到第二反熔丝模块14上；第二反熔丝模块14在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗之后可以接通公共输出端CTL与保护端B之间的电路，如此完成数据配置过程。

优选的，本实施例中的可编程存储单元只允许一次编程，不能同时配置数据1和0，配置时间一般为微秒级别即可完成。对于由多个可编程存储单元组成的阵列而言，可通过地址逐个选定可编程存储单元依次进行配置，如此完成整个阵列的编程过程。

二、读取校验过程

配置完数据1之后的读取校验过程：电源接入端A接入工作电压VWORK（一般为1.8V至3.3V），第一开关模块11断开其两端的电路，第二开关模块12接通其两端的电路，保护端B接电流比较模块的一输入端，从而使读取电流通过变为低阻抗之后的第一反熔丝模块13、第二开关模块12和保护端流入到电流比较模块中；电流比较模块的另一输入端接入参考电流，电流比较模块用于对两输入端的电流进行比较，输出比较结果。

配置完数据0之后的校验过程：电源接入端A接入工作电压VWORK，第二开关模块12断开其两端的电路，第一开关模块11接通其两端的电路，保护端B接电流比较模块的一输入端，从而使读取电流通过第一开关模块11、变为低阻抗之后的第二反熔丝模块14和保护端B流入到电流比较模块中，该电流比较模块的另一输入端接入参考电流，该电流比较模块用于对两输入端的电流进行比较，输出比较结果。

在一些实施例中，如果电流比较模块从保护端B接入的电流大于参考电流，则输出高电平表示配置成功；如果电流比较模块从保护端B接入的电流小于参考电流，则输出低电平表示配置失败，需要重新对该可编程存储单元1进行编程。或者，在另一些实施例中，如果电流比较模块从保护端B接入的电流大于参考电流，则输出低电平表示配置成功；如果电流比较模块从保护端B接入的电流小于参考电流，则输出高电平表示配置失败，需要重新对该可编程存储单元1进行编程。电流比较模块可以集成在可编程存储单元1中，或者设置在可编程存储单元1的外部。

在一些实施例中，读取校验通过后，使保护端B的电位固定连接GND，此后芯片外部对保护端B的控制操作将永久失效，即对该可编程存储单元1的读取通路进行自毁操作，此后无论该可编程存储单元1的第一开关模块11和第二开关模块12如何连接，电流将无法从保护端B输出到电流比较器中，从而确保数据无法读取，提高可编程存储单元1中存储的配置数据的安全性。在一些实施例中，校验过程也可以省略。

三、工作过程

配置完数据之后或者对可编程存储单元1校验成功之后进入工作过程：电源接入端A接入工作电压VWORK，保护端B接GND，第一开关模块11、第二开关模块12均断开其两端的电路；如果先前配置的是数据1，则变为低阻抗的第一反熔丝模块13接通其两端的电路，即公共输出端CTL通过低阻抗接入工作电压VWORK，电位被上拉至电源；如果先前配置的是数据0，则变为低阻抗的第二反熔丝模块14接通其两端的电路，即公共输出端CTL通过低阻抗接GND，电位被下拉至GND。

对于由多个可编程存储单元组成的阵列而言，可通过地址逐个选定可编程存储单元进行数据配置、校验，待整个阵列的可编程存储单元全部校验成功后，使各个可编程存储单元1的保护端B的电位均固定连接GND，此后芯片外部对所有保护端B的控制操作将永久失效，即对各个可编程存储单元1的读取通路进行自毁操作，此后无论各个可编程存储单元1的第一开关模块11和第二开关模块12如何连接，电流将无法从保护端B输出到电流比较器中，从而确保整个阵列的数据无法读取，提高配置数据的安全性，最后整个阵列进入工作过程。

在一些实施例中，第一开关模块11、第二开关模块12为手动开关。在另一些实施例中，第一开关模块11、第二开关模块12根据接收到的外部控制信号实现电路断开或接通的开关，这种方式下，第一开关模块11、第二开关模块12可通过字线连接外部字线控制单元，字线控制单元通过字线传输控制信号到第一开关模块11、第二开关模块12，以控制其断开或接通。而保护端B可通过位线连接外部位线控制单元，位线控制单元通过位线BL控制保护端B接入的电压。而且对于由多个可编程存储单元组成的阵列而言，通过字线、位线控制第一开关模块11、第二开关模块12、保护端B能够节省面积。

在一些实施例中，第一开关模块11、第二开关模块12为MOS管，MOS管的栅极接入外部控制信号，在外部控制信号的控制下断开或接通其两端的电路，例如，第一开关模块11、第二开关模块12均为NMOS管，第一开关模块11、第二开关模块12均为PMOS管，或者第一开关模块11、第二开关模块12中的一者为NMOS管，另一者为PMOS管。

在一些实施例中，第一反熔丝模块13、第二反熔丝模块14为栅氧可击穿的MOS管。优选的，第一反熔丝模块13、第二反熔丝模块14均为栅氧可击穿的NMOS管。

在一些实施例中，公共输出端CTL还连接电路保护模块，用于对公共输出端的输出信号进行处理后输出，尤其是在配置过程中，电源接入端A接入编程电压，编程电压往往较高，电路保护模块可以避免该电压对受控电路的损害。优选的，电路保护模块包括第三开关模块和/或驱动模块，第三开关模块用于在配置过程、读取校验过程中断开其两端的电路，在工作过程中接通其两端的电路；驱动模块用于对公共输出端CTL的输出信号进行整形、滤波处理。第三开关模块可以为NMOS管或PMOS管。

图2为本发明另一实施例提供的可编程存储单元2的示意图，请参考图2，该可编程存储单元2为双向击穿型反熔丝可编程存储单元，采用标准CMOS工艺实现，该实施例中，第一反熔丝模块为栅氧可击穿的NMOS管M1，第二反熔丝模块为栅氧可击穿的NMOS管M2，第一开关模块为PMOS管M3，第二开关模块为NMOS管M4，公共输出端CTL还连接第三开关模块，第三开关模块为NMOS管M5；电源接入端A接电源输入线PL，电源输入线PL的另一端接外部字线控制单元；PMOS管M3的栅极接上字线WL_TOP，NMOS管M4的栅极接下字线WL_LOW，WL_TOP、WL_LOW的另一端也连接字线控制单元；保护端B接位线BL，位线BL的另一端接外部位线控制单元；NMOS管M5的栅极接编程隔离线PGM_N，编程隔离线PGM_N的另一端接编程隔离线控制电路，本实施例中，编程隔离线控制电路集成在位线控制单元；CTL端为公共输出端，配置数据后，CTL端的电位随之发生变化，一般CTL端为高电平则打开FPGA受控电路的信号通路，低电平则关闭信号通路。

本实施例可以基于标准CMOS工艺来实现，其中NMOS管M1、M2可选用栅氧厚度相对较薄的NMOS，编程电压加载到其栅极和源漏极之间后，由于强电场产生电压应力的作用使其栅极和沟道之间的薄氧化层被击穿形成空洞，从而使栅极和源漏极形成电阻连接，表现出电阻特性。而PMOS管M3、NMOS管M4、M5由于配置数据的过程中电源接入端接入编程电压，需要承受较大的电压，所以可选用栅氧厚度相对较厚且沟道长度相对较长的MOS管。本实施例的可编程存储单元2先进行数据配置，配置完后进行读取校验，读取校验通过后再进入工作状态。其配置过程、读取校验过程、工作过程的工作原理如下：

一、配置过程

如果是配置数据1，电源接入端A通过电源输入线PL接入编程电压VPGM，保护端B通过位线BL接GND，WL_TOP接编程电压，PMOS管M3关闭，即断开其两端的电路，WL_LOW接编程电压，NMOS管M4打开，即接通其两端的电路，PGM_N接低电平，NMOS管M5关闭，即断开其两端的电路，使得编程电压VPGM加载到NMOS管M1上。可编程存储单元2的等效电路如图3所示。这样可以使NMOS管M1被击穿，由高阻抗变为低阻抗，接通电源接入端A与公共输出端CTL之间的电路，而NMOS管M2不被击穿。如此完成数据的编程过程。

或者，如果是配置数据0，电源接入端A通过电源输入线PL接入编程电压VPGM，保护端B通过位线BL接GND，WL_TOP接GND，PMOS管M3打开，即接通其两端的电路，WL_LOW接GND，NMOS管M4关闭，即断开其两端的电路，PGM_N接低电平，NMOS管M5关闭，即断开其两端的电路，使得编程电压VPGM加载到NMOS管M2上，可编程存储单元2的等效电路如图4所示。这样可以使NMOS管M2被击穿，由高阻抗变为低阻抗，接通公共输出端CTL与保护端B之间的电路，而NMOS管M1不被击穿。如此完成数据的编程过程。

优选的，本实施例中的可编程存储单元2只允许一次编程，不能同时配置数据1和0，数据的配置时间一般为微秒级别即可完成。

为了验证可编程存储单元2是否配置成功，本实施例包括如下读取校验过程。

二、读取校验过程

配置完数据1之后的读取校验过程：电源接入端A通过电源输入线PL接入工作电压VWORK，WL_TOP接工作电压VWORK，PMOS管M3关闭，即断开其两端的电路，WL_LOW接工作电压VWORK，NMOS管M4打开，即接通其两端的电路,PGM_N接低电平，NMOS管M5关闭，即断开其两端的电路，保护端B通过位线BL接电流比较器的一输入端，从而使读取电流通过栅氧击穿后的NMOS管M1、NMOS管M4和保护端B流入到电流比较器中；电流比较器的另一输入端接入参考电流，该校验状态下可编程存储单元2的等效电路如图5所示。电流比较器用于对两输入端的电流进行比较，若从保护端B接入的电流大于参考电流，则输出高电平表示配置成功；如果从保护端B接入的电流小于参考电流，则输出低电平表示配置失败，需要重新对该可编程存储单元2进行编程。

配置完数据0之后的校验的过程：电源接入端A通过电源输入线PL接入工作电压VWORK，WL_TOP接GND，PMOS管M3打开，即接通其两端的电路，WL_LOW接GND，NMOS管M4关闭，即断开其两端的电路,PGM_N接低电平，NMOS管M5关闭，即断开其两端的电路，保护端B通过位线BL接电流比较器的一输入端，从而使读取电流通过PMOS管M3、栅氧击穿后的NMOS管M2和保护端B流入到电流比较器中，该电流比较器的另一输入端接入参考电流，该校验状态下可编程存储单元2的等效电路如图6所示。该电流比较器用于对两输入端的电流进行比较，若从保护端B接入的电流大于参考电流，则输出高电平表示配置成功；如果从保护端B接入的电流小于参考电流，则输出低电平表示配置失败，需要重新对该可编程存储单元2进行编程。

校验通过后，可以进一步将位线控制单元的控制信号通过反熔丝模块连接到特定的固定电位，从而使保护端B的电位固定连接GND，此后芯片外部对位线BL的控制操作将永久失效，即对该可编程存储单元2的读取通路进行自毁操作，此后无论该可编程存储单元2的M3、M4如何连接，位线BL的电流将无法输出到电流比较器中，从而确保数据无法读取，提高可编程存储单元2中存储的配置数据的安全性。

三、工作过程

校验成功之后进入工作状态，电源接入端A通过电源输入线PL接入工作电压VWORK，保护端B通过位线BL接GND，WL_TOP接工作电压VWORK，WL_LOW接GND，PMOS管M3和NMOS管M4均关闭,即断开其两端的电路,PGM_N接工作电压VWORK，NMOS管M5打开，即接通其两端的电路。此时，如果先前配置的是数据1，则被击穿而变为低阻抗的是NMOS管M1，NMOS管M2未击穿，从而使得公共输出端CTL通过低阻抗接入工作电压VWORK，电位被拉高，进而打开FPGA受控电路的信号通路，该工作状态下可编程存储单元2的等效电路如图7所示。如果先前配置的是数据0，则被击穿而变为低阻抗的是NMOS管M2，NMOS管M1未击穿，从而使得公共输出端CTL通过低阻抗接GND，电位被拉低，进而关闭FPGA受控电路的信号通路，该工作状态下可编程存储单元2的等效电路如图8所示。本实施例通过以上方式从而实现了数据存储控制。

本实施例，在字线控制单元、位线控制单元的控制下，数据配置、读取校验和工作这三个过程中，受控的可编辑存储单元2的各端口的电位如表1所示。

表1

优选的，本实施例的可编程存储单元只允许一次编程，不能同时配置数据1和0，数据的配置时间一般为微秒级别即可完成。对于由多个可编程存储单元组成的阵列而言，可通过地址逐个选定每个可编程存储单元依次进行数据配置，如此完成整个阵列的编程过程。其他未选中的可编程存储单元接入的上字线WL_TOP和下字线WL_LOW均保持低电平，接入的电源输入线PL也保持低电平，位线BL接比VPGM略低的位线保护电压VPGM_BL，防止未被选中的可编程存储单元误编程。待整个阵列的可编程存储单元全部校验成功后，可将全部位线控制单元的控制信号通过反熔丝模块连接到特定的固定电位，从而使各个可编程存储单元的保护端B的电位均固定连接GND，此后芯片外部对所有位线的控制操作将永久失效，即对各个可编程存储单元的读取通路进行自毁操作，此后无论各个可编程存储单元的M3管、M4如何连接，位线的电流将无法输出到电流比较器中，从而确保整个阵列的数据无法读取，提高配置数据安全性，最后整个阵列进入工作过程。

本发明还存在其他不同于图2所示的替代结构，包括但不局限于以下所列举的：

图9为本发明另一实施例提供的可编程存储单元3的示意图，请参考图9，与图2所示可编程存储单元2的不同之处在于，公共输出端CTL除了连接NMOS管M5之外，还连接了驱动模块Q，增加驱动模块Q可以起到对公共输出端CTL的输出信号进行整形、滤波和增强电路驱动能力的作用。可编程存储单元3的配置、校验和工作过程与图2所示结构类似，只需使配置数据1时由击穿NMOS管M1变为击穿NMOS管M2，配置数据0时由击穿NMOS管M2变为击穿NMOS管M1。

图10为本发明另一实施例提供的可编程存储单元4的示意图，请参考图10，与图2所示可编程存储单元2的不同之处在于，将NMOS管M5省去，公共输出端CTL连接驱动模块Q，优选的，驱动模块Q选用栅极较厚的MOS管组成，避免在配置过程中被编程电压损坏。可编程存储单元4的配置、校验和工作过程与图2所示结构类似，只需省去对NMOS管M5的控制，并使配置数据1时由击穿NMOS管M1变为击穿NMOS管M2，配置数据0时由击穿NMOS管M2变为击穿NMOS管M1。

图11为本发明另一实施例提供的可编程存储单元5的示意图，请参考图11，与图2所示可编程存储单元2的不同之处在于，将NMOS管M5省去，公共输出端CTL直接连接FPGA受控电路，优选的，FPGA受控电路的控制管选用栅极较厚的MOS管，如此可避免在配置过程中被编程电压损坏。可编程存储单元5的配置、读取校验和工作过程与图2所示结构类似，只需省去对NMOS管M5的控制。

图12为本发明另一实施例提供的可编程存储单元6的示意图，请参考图12，与图2所示可编程存储单元2的不同之处在于，将PMOS管M3改为NMOS管M3′，可编程存储单元6的配置、校验和工作过程与图2所示结构类似，配置过程中，只需使得WL_TOP在击穿NMOS管M1时接GND，而在击穿NMOS管M2时接编程电压VPGM；读取校验过程中，校验数据1时使WL_TOP接GND，校验数据0时使WL_TOP接工作电压VWORK；工作过程中使WL_TOP接GND以关闭NMOS管M3′，即在编程、读取校验、工作过程中使WL_TOP的电位与表1所示相反。

本发明提供的可编程存储单元无需特殊反熔丝工艺支持，在标准CMOS工艺下就可以实现；而且单元配置的数据不会发生翻转，不会被篡改；而且不存在直流通路，静态功耗很低。与三管OTP单元的重要区别就在于配置数据0时，公共输出端的电位可以下拉到GND，用作FPGA配置点控制时，遇到高能粒子攻击不会发生数据软错误。而三管OTP单元则为悬空（没有接固定电位）状态，用作FPGA配置在遇到环境干扰时容易发生数据软错误。本发明提供的可编程存储单元编程后的数据均有明确的电位表示，所以运用该可编程存储单元进行配置的FPGA在受到如紫外光、高能粒子、微波等外界环境干扰时不会发生软错误，不会造成数据串改和系统崩溃、数据安全性和可靠性很好。此外，当第一反熔丝模块、第二反熔丝模块选用栅氧可击穿的MOS管时，由于击穿管配置数据的前后无明显区别，配置成功后有自毁操作，所以配置数据之后具有很高的保密性，从而达到保护用户电路设计成果的目的。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，

都应当视为属于本发明的保护范围。

Claims (7)

1.一种可编程存储单元，其特征在于，包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；所述第一开关模块、第二开关模块用于断开或接通其两端的电路；所述第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。

2.如权利要求1所述的可编程存储单元，其特征在于，配置数据1时，所述电源接入端接入编程电压，所述保护端接地，所述第一开关模块断开其两端的电路，所述第二开关模块接通其两端的电路，使得所述编程电压加载到所述第一反熔丝模块上；

配置数据0时，所述电源接入端接入编程电压，所述保护端接地，所述第二开关模块断开其两端的电路，所述第一开关模块接通其两端的电路，使得所述编程电压加载到所述第二反熔丝模块上；

配置数据之后的工作状态下，所述电源接入端接入工作电压，所述保护端接地，所述第一开关模块、第二开关模块断开其两端的电路；变为低阻抗的所述第一反熔丝模块或第二反熔丝模块接通其两端的电路。

3.如权利要求2所述的可编程存储单元，其特征在于，配置数据1之后的读取校验状态下，所述电源接入端接入工作电压，所述第一开关模块断开其两端的电路，所述第二开关模块接通其两端的电路，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果；

配置数据0之后的读取校验状态下，所述电源接入端接入工作电压，所述第二开关模块断开其两端的电路，所述第一开关模块接通其两端的电路，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果。

4.如权利要求1所述的可编程存储单元，其特征在于，所述第一开关模块、第二开关模块为MOS管；MOS管的栅极接入控制信号，在控制信号的控制下断开或接通其两端的电路。

5.如权利要求1所述的可编程存储单元，其特征在于，所述第一反熔丝模块、第二反熔丝模块为栅氧可击穿的MOS管。

6.如权利要求1所述的可编程存储单元，其特征在于，所述公共输出端还连接电路保护模块，用于对所述公共输出端的输出信号进行处理后输出。

7.如权利要求6所述的可编程存储单元，其特征在于，所述电路保护模块包括第三开关模块和/或驱动模块，其中，

第三开关模块用于在配置数据时或配置完数据之后的读取校验状态下断开其两端的电路，在配置完数据之后的工作状态下接通其两端的电路；

驱动模块用于对所述公共输出端的输出信号进行整形、滤波处理。

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