CN103730163A - 一种可编程存储系统 - Google Patents

Abstract

本发明公开一种可编程存储系统，包括可编程存储单元、位线控制单元和字线控制单元，可编程存储单元包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；电源接入端、第一开关模块、第二开关模块还与字线控制单元连接，保护端还与位线控制单元连接；第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。本发明通过以上技术方案，解决现有技术中可编程存储单元不完善的技术问题。

Description

一种可编程存储系统

技术领域

本发明涉及数据存储领域，尤其涉及一种可编程存储系统。

背景技术

可编程芯片，例如FPGA（现场可编程门阵列），是由规则的逻辑阵列所组成，可通过不同的配置数据来实现不同的电路逻辑设计的一种结构，FPGA按配置数据的配置方法主要可分为三类：

1.基于SRAM（静态随机存取存储器）工艺进行配置的FPGA，是指一种将配置数据先写入到FPGA芯片外的PROM（可编程只读存储器）中，在FPGA开始工作时再从PROM中将配置数据读入到SRAM中，从而使FPGA实现特定的电路功能。其缺点是：掉电后配置数据会丢失，应用时需将配置数据从PROM读取到SRAM来完成FPGA配置；在受到高能粒子和宇宙射线干扰时，易发生单粒子翻转，导致其存储数据的翻转，造成存储数据由0变为1，或者由1变为0，从而发生软错误，造成系统崩溃，因此，抗干扰能力较差、数据可靠性和安全性较较低；系统功耗较大、芯片密集度较差。

2.基于Flash（快闪电擦除可编程只读存储器）技术进行配置的FPGA，是指一种将配置数据直接写入FPGA芯片内集成的快闪EEPROM中，再用快闪EEPROM(电擦除可编程只读存储器)来配置存储器SRAM,从而使FPGA实现特定的电路功能。其缺点是：功耗较大；容易发生软错误，抗干扰能力较差，数据安全性和可靠性较低；数据保持时间不够久。

3.基于反熔丝（编程使原来不连在一起的点连接起来）技术进行配置的FPGA，是一种将配置数据直接写入FPGA中的配置存储单元中，从而使FPGA实现特定电路功能。这里FPGA的配置存储单元选用一次可编程（OTP）存储器。目前，一次可编程（OTP）存储单元电路结构主要分为两种：

一是浮栅结构，如没有透明窗（透明窗芯片封装顶部用来接收紫外线以实现数据擦除的玻璃窗口）的传统浮栅结构的PROM，其写入后就不能擦除，直到数据自动消失。该MOS（金属氧化物半导体）管存在两个叠在一起的栅极，下面一个栅极即为浮栅，其原理是通过在MOS管的源极和漏极之间加一定的较高电压，使载流子进入到浮栅上，编程结束后这些载流子被束缚在浮栅上，从而改变该MOS管的阈值电压（MOS管开启所需的栅极电压），实现数据存储。这种结构的缺点是在受到如紫外光、高能粒子、微波等外界环境干扰时容易发生数据丢失，数据安全性和可靠性较低，而且，随着时间的推移，浮栅上的电荷会慢慢自动减少消失，所以其数据保持时间不够久。

二是栅氧层击穿结构；如三管OTP存储单元结构，最上面的为可击穿的MOS管,中间的为保护MOS管，最下面的为单元使能管，其原理是通过是否击穿（在其栅极(G)和源漏极（S，D）加载一定的电压使其栅极和源漏极穿通，击穿后该MOS管就相当于一个电阻的作用）最上面的MOS管来实现数据存储，击穿了则存储数据1，未击穿则存储数据0。这种单元结构存在的缺点是：编程完成后，中间的保护管打开，最下面的选择管关闭，存储0时其存储位置（中间保护管下面）其实为悬空状态，虽然默认该位置初始化后不存在电荷，为数据0，但在遭到如紫外光、高能粒子、微波等外界环境干扰时，极易发生软错误，造成数据串改，不适宜在要求配置数据高可靠性的场合用作FPGA的配置存储单元。

因此，在数据安全性、可靠性都要求较高的应用场合，现有技术中的可编程存储单元不能很好的满足要求；而且现有技术中的可编程存储单元工作时存在直流通路，会产生静态功耗，不利于进行低功耗设计。

发明内容

本发明提供一种新的可编程存储系统，解决现有技术中可编程存储单元不完善的技术问题。

为解决上述技术问题，本发明采用以下技术方案:

一种可编程存储系统，包括可编程存储单元、位线控制单元和字线控制单元，其中，

可编程存储单元包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；且所述电源接入端、第一开关模块、第二开关模块还与字线控制单元连接，所述电源接入端在字线控制单元的控制下接入编程电压或反熔丝工作电压，所述第一开关模块、第二开关模块在字线控制单元的控制下断开或接通其两端的电路；所述保护端还与位线控制单元连接，在位线控制单元的控制下接地、接保护电压或接数据读取模块；所述第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。

进一步地，配置数据1时，所述电源接入端在字线控制单元的控制下接入编程电压，所述保护端在位线控制单元的控制下接地，所述第一开关模块在字线控制单元的控制下断开其两端的电路，所述第二开关模块在字线控制单元的控制下接通其两端的电路，使得所述编程电压加载到所述第一反熔丝模块上；

配置数据0时，所述电源接入端在字线控制单元的控制下接入编程电压，所述保护端在位线控制单元的控制下接地，所述第二开关模块在字线控制单元的控制下断开其两端的电路，所述第一开关模块在字线控制单元的控制下接通其两端的电路，使得所述编程电压加载到所述第二反熔丝模块上；

配置数据之后的工作状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述保护端在位线控制单元的控制下接地，所述第一开关模块、第二开关模块在字线控制单元的控制下断开其两端的电路；变为低阻抗的所述第一反熔丝模块或第二反熔丝模块接通其两端的电路。

配置数据1之后的读取状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述第一开关模块在字线控制单元的控制下断开其两端的电路，所述第二开关模块在字线控制单元的控制下接通其两端的电路，所述保护端在位线控制单元的控制下接数据读取模块，从而使读取电流通过第一反熔丝模块、第二开关模块和保护端流入到数据读取模块；

配置数据0之后的读取状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述第二开关模块在字线控制单元的控制下断开其两端的电路，所述第一开关模块在字线控制单元的控制下接通其两端的电路，所述保护端在位线控制单元的控制下接数据读取模块，从而使读取电流通过第一开关模块、第二反熔丝模块和保护端流入到数据读取模块。

进一步地，配置数据之后的读取校验状态下，数据读取模块包括电流比较模块，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果；

进一步地，所述第一开关模块、第二开关模块为MOS管；MOS管的栅极与字线控制单元连接。

进一步地，所述第一反熔丝模块、第二反熔丝模块为栅氧可击穿的MOS管。

进一步地，所述公共输出端还连接电路保护模块，用于对所述公共输出端的输出信号进行处理后输出。

进一步地，所述电路保护模块包括第三开关模块和/或驱动模块，其中，

第三开关模块用于在配置数据时或配置完数据之后的校验状态下断开其两端的电路，在配置完数据之后的工作状态下接通其两端的电路；

驱动模块用于对所述公共输出端的输出信号进行整形、滤波处理。

进一步地，字线控制单元包括字线控制逻辑电路、电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路；

所述电源输入线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第一控制信号，向所述电源接入端输出正确电位；

所述上字线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第二控制信号，向所述第一开关模块或第二开关模块中的一者输出正确电位；

所述下字线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第三控制信号，向所述第一开关模块或第二开关模块中的另一者输出正确电位；

所述字线控制逻辑电路用于接入字线译码结果、编程使能信号和编程数据，向所述电源输入线电平变换电路、上字线电平变换电路、下字线电平变换电路输出正确的控制信号。

进一步地，位线控制单元包括位线编程控制与保护电路，以及读取控制电路；

所述位线编程控制与保护电路用于接入位线控制电源、反熔丝工作电压、位线译码结果和编程使能信号，并通过位线向所述保护端输出正确电位；

所述读取控制电路用于接入位线译码结果、编程使能信号和校验使能信号，并通过位线控制所述保护端连接到数据读取模块。

进一步地，该可编程存储系统还包括：编程隔离线控制电路，用于接入反熔丝工作电压和编程使能信号，并向相应编程隔离线输出正确电位，所述编程隔离线与所述第三开关模块连接，控制所述第三开关模块断开或接通其两端的电路。

进一步地，所述编程隔离线控制电路集成在所述位线控制单元中。

进一步地，该可编程存储系统还包括与所述位线控制单元、字线控制单元连接的电源控制单元；所述电源控制单元用于在数据配置、读取校验、工作状态下分别给所述位线控制单元、字线控制单元提供对应的位线控制电源、字线控制电源。

本发明提供的可编程存储系统，包括可编程存储单元、位线控制单元和字线控制单元，其中，可编程存储单元包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块。在位线控制单元和字线控制单元的控制下，配置数据0时，可编程存储单元的电源接入端接入编程电压、保护端接地，第二开关模块断开其两端的电路，第一开关模块接通其两端的电路，使得编程电压加载到第二反熔丝模块上，第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗后公共输出端的电位被永久下拉到地，配置数据1时，第一开关模块断开其两端的电路，第二开关模块接通其两端的电路，使得编程电压加载到第一反熔丝模块上，第一反熔丝模块在加载编程电压之后由高阻抗变为低阻抗，变为低阻抗后公共输出端的电位被永久上拉到电源，配置完数据之后，本发明的可编程存储单元具有以下优点：

1.抗辐照抗干扰能力强。在受到如紫外光、高能粒子、微波等外界环境干扰时，该存储单元电路会产生电流，而此电流可以迅速被电源吸收，不容易使公共输出端的电位发生变化，引发数据错误，因此，其抗辐照抗干扰能力强，不易造成数据丢失，特别适合在数据安全性、可靠性都要求很高的应用场合应用，如航空航天领域；

2.该可编程存储单元用作FPGA配置时不存在直流通路，因此，静态功耗低，工作功耗也较低；

3.因为在编程为0后，公共输出端的电位被永久下拉到地，编程为1后，公共输出端的电位被永久上拉到电源，即数据1和0的电位都固定，所以数据可靠性高；

4.在外观上，经编程与未编程的MOS管无明显区别，易于加密,进一步保证了数据安全性。

因此安全性、保密性、可靠性较高，且降低了功耗，尤其适用于数据安全性、保密性、可靠性要求很高的场合应用。本发明的可编程存储系统可广泛应用于任一可编程芯片。无需特殊反熔丝工艺支持，在标准CMOS工艺下就可以实现。

附图说明

图1为本发明实施例一提供的可编程存储系统的示意图；

图2为本发明实施例二提供的可编程存储单元的示意图；

图3为本发明实施例二提供的电源控制单元的示意图；

图4为本发明实施例二提供的字线控制单元的示意图；

图5为本发明实施例二提供的位线控制单元的示意图；

图6为图2所示可编程存储单元配置数据1时的等效电路示意图；

图7为图2所示可编程存储单元配置数据0时的等效电路示意图；

图8为图2所示可编程存储单元配置数据1之后校验状态下的等效电路示意图；

图9为图2所示可编程存储单元配置数据0之后校验状态下的等效电路示意图；

图10为图2所示可编程存储单元配置数据1之后工作状态下的等效电路示意图;

图11为图2所示可编程存储单元配置数据0之后工作状态下的等效电路示意图;

图12为图4所示字线控制单元的工作波形示意图；

图13为图5所示位线控制单元的工作波形示意图；

图14为本发明另一实施例提供的可编程存储单元的示意图；

图15为本发明另一实施例提供的可编程存储单元的示意图;

图16为本发明另一实施例提供的可编程存储单元的示意图；

图17为本发明另一实施例提供的可编程存储单元的示意图；

图18为本发明一实施例提供的可编程存储系统在FPGA芯片中的布局示意图；

图19为图18所示布局方式下主要电路模块连接关系的示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

实施例一:

图1为本发明一实施例提供的可编程存储系统的示意图，请参考图1：可编程存储系统包括可编程存储单元1、位线控制单元2和字线控制单元3，其中，

可编程存储单元1包括第一开关模块11、第二开关模块12、第一反熔丝模块13、第二反熔丝模块14，其中，第一开关模块11、第一反熔丝模块13并联在电源接入端A与公共输出端CTL之间，第二开关模块12、第二反熔丝模块14并联在该公共输出端CTL与保护端B之间；且电源接入端A、第一开关模块11、第二开关模块12还与字线控制单元3连接，电源接入端A在字线控制单元3的控制下接入编程电压或反熔丝工作电压，第一开关模块11、第二开关模块12在字线控制单元3的控制下断开或接通其两端的电路；保护端B与位线控制单元2连接，在位线控制单元2的控制下接地（GND）、接保护电压或接数据读取模块；第一反熔丝模块13、第二反熔丝模块14在加载编程电压之后由高阻抗变为低阻抗，使其两端由原本断开的状态变为接通状态。

本实施例，可编程存储单元1在位线控制单元2和字线控制单元3的控制下先进行数据配置，配置完后可选择进行数据读取校验，校验通过后再进入工作状态，或者配置完后直接进入工作状态。其配置过程、读取校验过程、工作过程的工作原理如下：

一、配置过程

如果是配置数据1，电源接入端A在字线控制单元3的控制下接入编程电压VPGM（一般比正常电源电压高，比如8V），保护端B在位线控制单元2的控制下接GND，第一开关模块11在字线控制单元3的控制下断开其两端的电路，第二开关模块12在字线控制单元3的控制下接通其两端的电路，使得编程电压VPGM加载到第一反熔丝模块13上；第一反熔丝模块13在加载编程电压VPGM之后由高阻抗变为低阻抗，变为低阻抗之后可以接通电源接入端A与公共输出端CTL之间的电路，如此完成数据配置过程。

或者，如果是配置数据0，电源接入端A在字线控制单元3的控制下接入编程电压VPGM，保护端B在位线控制单元2的控制下接GND，第二开关模块12在字线控制单元3的控制下断开其两端的电路，第一开关模块11在字线控制单元3的控制下接通其两端的电路，使得编程电压VPGM加载到第二反熔丝模块14上；第二反熔丝模块14在加载编程电压VPGM之后由高阻抗变为低阻抗，变为低阻抗之后可以接通公共输出端CTL与保护端B之间的电路，如此完成数据配置过程。

优选的，本实施例中的可编程存储单元1只允许一次编程，不能同时配置数据1和0，配置时间一般为微秒级别即可完成。

二、读取校验过程

配置完数据1之后的读取校验过程：电源接入端A在字线控制单元3的控制下接入反熔丝工作电压VWORK（一般为1.8V至3.3V），第一开关模块11在字线控制单元3的控制下断开其两端的电路，第二开关模块12在字线控制单元3的控制下接通其两端的电路，保护端B在位线控制单元2的控制下接电流比较模块（本实施例中，校验模块为电流比较模块）的一输入端，从而使读取电流通过第一反熔丝模块13、第二开关模块12和保护端B流入到电流比较模块中；电流比较模块的另一输入端接入参考电流，电流比较模块用于对两输入端的电流进行比较，输出比较结果。

配置完数据0之后的校验过程：电源接入端A在字线控制单元3的控制下接入反熔丝工作电压VWORK，第二开关模块12在字线控制单元3的控制下断开其两端的电路，第一开关模块11在字线控制单元3的控制下接通其两端的电路，保护端B在位线控制单元2的控制下接电流比较模块的一输入端，从而使读取电流通过第一开关模块11、第二反熔丝模块14和保护端B流入到电流比较模块中，该电流比较模块的另一输入端接入参考电流，该电流比较模块用于对两输入端的电流进行比较，输出比较结果。

在一些实施例中，如果电流比较模块从保护端B接入的电流大于参考电流，则输出高电平表示配置成功；如果电流比较模块从保护端B接入的电流小于参考电流，则输出低电平表示配置失败，需要重新对该可编程存储单元1进行编程。或者，在另一些实施例中，如果电流比较模块从保护端B接入的电流大于参考电流，则输出低电平表示配置成功；如果电流比较模块从保护端B接入的电流小于参考电流，则输出高电平表示配置失败，需要重新对该可编程存储单元1进行编程。电流比较模块可以集成在可编程存储单元1中，或者设置在可编程存储单元1的外部。

在一些实施例中，读取校验过程也可以省略，直接进入工作过程。

三、工作过程

配置完数据之后或者对可编程存储单元1校验成功之后进入工作过程：电源接入端A在字线控制单元3的控制下接入反熔丝工作电压VWORK，保护端B在位线控制单元2的控制下接GND，第一开关模块11、第二开关模块12均断开其两端的电路；如果先前配置的是数据1，则变为低阻抗的第一反熔丝模块13接通其两端的电路，即公共输出端CTL通过低阻抗接入反熔丝工作电压VWORK，电位被上拉至电源；如果先前配置的是数据0，则变为低阻抗的第二反熔丝模块14接通其两端的电路，即公共输出端CTL通过低阻抗接GND，电位被下拉至GND。

对于由多个可编程存储单元1组成的阵列而言，可通过地址逐个选定可编程存储单元进行数据配置、读取校验，待整个阵列的可编程存储单元1全部校验成功后，将全部位线控制模块2的控制信号通过反熔丝模块连接到特定的固定电位，从而使各个可编程存储单元1的保护端B的电位均固定连接GND，此后芯片外部对所有保护端B的控制操作将永久失效，即对各个可编程存储单元1的读取通路进行自毁操作，此后无论各个可编程存储单元1的第一开关模块11和第二开关模块12如何连接，保护端B的电流将无法输出到电流比较器中，从而确保整个阵列的数据无法读取，提高配置数据的安全性，最后整个阵列进入工作过程。

优选的，字线控制单元3通过电源输入线PL连接电源接入端A，通过上字线WL_TOP或下字线WL_LOW中的一者连接第一开关模块11，另一者连接第二开关模块12；位线控制模块2通过位线BL连接保护端B。

在一些实施例中，第一开关模块11、第二开关模块12为MOS管，MOS管的栅极通过上字线WL_TOP或下字线WL_LOW与字线控制单元3相连，在字线控制单元3输出的控制信号的控制下断开或接通其两端的电路，例如，第一开关模块11、第二开关模块12均为NMOS管，第一开关模块11、第二开关模块12均为PMOS管，或者第一开关模块11、第二开关模块12中的一者为NMOS管，另一者为PMOS管。

在一些实施例中，第一反熔丝模块13、第二反熔丝模块14为栅氧可击穿的MOS管，优选的，第一反熔丝模块13、第二反熔丝模块14均为栅氧可击穿的NMOS管。

在一些实施例中，公共输出端CTL还连接电路保护模块，用于对公共输出端的输出信号进行处理后输出，尤其是在配置过程中，电源接入端A接入编程电压，编程电压往往较高，电路保护模块可以避免该电压对受控电路的损害。优选的，电路保护模块包括第三开关模块和/或驱动模块，第三开关模块用于在配置过程、校验过程中断开其两端的电路，在工作过程中接通其两端的电路；驱动模块用于对公共输出端CTL的输出信号进行整形、滤波处理。第三开关模块可以为NMOS管或PMOS管。

可用于实现上述方案的位线控制单元2、字线控制单元3的具体结构有多种，包括但不局限于以下所列举的：

字线控制单元3包括字线控制逻辑电路、电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路，其中，电源输入线电平变换电路用于接入字线控制电源WL_POWER、字线控制逻辑电路输出的第一控制信号，向电源接入端A输出正确电位；上字线电平变换电路用于接入字线控制电源WL_POWER、字线控制逻辑电路输出的第二控制信号，向第一开关模块11或第二开关模块12中的一者输出正确电位；下字线电平变换电路用于接入字线控制电源WL_POWER、字线控制逻辑电路输出的第三控制信号，向第一开关模块11或第二开关模块12中的另一者输出正确电位；字线控制逻辑电路用于接入字线译码结果、编程使能信号和编程数据，向电源输入线电平变换电路、上字线电平变换电路、下字线电平变换电路输出正确的控制信号。

上述字线译码结果可以由外部字线译码电路生成并提供，或者在字线控制单元3中增加字线译码电路，用于生成并提供字线译码结果。

位线控制单元2包括位线编程控制与保护电路，以及读取控制电路；所述位线编程控制与保护电路用于接入位线控制电源、反熔丝工作电压、位线译码结果和编程使能信号，并通过位线向所述保护端输出正确电位；所述读取控制电路用于接入位线译码结果、编程使能信号和校验使能信号，并通过位线控制所述保护端连接到数据读取模块。

上述位线译码结果可以由外部位线译码电路生成并提供，或者在位线控制单元2中增加位线译码电路，用于生成并提供位线译码结果。

在一些实施例中，可编程存储系统还可包括编程隔离线控制电路，用于接入反熔丝工作电压和编程使能信号，并向相应编程隔离线输出正确电位，所述编程隔离线与上述第三开关模块连接，控制上述第三开关模块断开或接通其两端的电路。优选的，编程隔离线控制电路集成在位线控制单元中。

在一些实施例中，可编程存储系统还可包括电源控制单元4，与位线控制单元2、字线控制单元3连接，电源控制单元4用于在数据配置、读取校验、工作状态下给位线控制单元2提供对应的位线控制电源BL_POWER、给字线控制单元3提供对应的字线控制电源WL_POWER。

实施例二:

本实施例中，可编程存储系统包括可编程存储单元、位线控制单元、字线控制单元和电源控制单元。其中可编程存储单元、电源控制单元、字线控制单元、位线控制单元的电路结构依次如图2至5所示：

可编程存储单元的结构如图2所示，该可编程存储单元为双向击穿型反熔丝可编程存储单元，采用标准CMOS工艺实现，包括作为第一反熔丝模块的栅氧可击穿的NMOS管M1、作为第二反熔丝模块的栅氧可击穿的NMOS管M2、作为第一开关模块的PMOS管M3，以及作为第二开关模块的NMOS管M4；公共输出端CTL还连接作为第三开关模块的NMOS管M5；电源接入端A接电源输入线PL，电源输入线PL的另一端接字线控制单元3；M3的栅极接上字线WL_TOP，M4的栅极接下字线WL_LOW，WL_TOP、WL_LOW的另一端也连接字线控制单元3；保护端B接位线BL，位线BL的另一端接位线控制单元2，M5的栅极接编程隔离线PGM_N，编程隔离线PGM_N的另一端也接位线控制单元2；配置数据后，在工作状态下，公共输出端CTL的电位随之发生变化，一般公共输出端CTL为高电平则打开FPGA受控电路的信号通路，低电平则关闭信号通路。具体地，M1、M2可选用栅氧厚度相对较薄的NMOS，编程电压加载到其栅极和源漏极之间后，由于强电场产生电压应力的作用使其栅极和沟道之间的薄氧化层被击穿形成空洞，从而使栅极和源漏极形成电阻连接，表现出电阻特性。而M3、M4、M5由于配置数据的过程中电源接入端A接入编程电压VPGM，需要承受较大的电压，所以可选用栅氧厚度相对较厚且沟道长度相对较长的MOS管。

电源控制单元的结构如图3所示，M6、M7、M10、M11、M14至M21均为栅氧较厚的PMOS管，M8、M9、M12、M13均为栅氧较厚的NMOS管，D1、D2为具有固定压降的二极管，X1、X3和X4均为反相器，X2为与非门，即两路输入中只要有一路为低电平，则输出为高电平，若两路输入均为高电平则输出为低电平。M6至M9与X3构成VPGM电源域电平变换电路，M10至M13与X4构成VWORK电源域电平变换电路，其作用是根据内核电源域（VDD）逻辑门的输出信号，输出VPGM或VWORK电源域的信号，例如若X2的输出为高电平（电压为VDD），则M9的漏极输出也为高电平（电压为VPGM），M13的漏极输出也为高电平（电压为VWORK），反之相反。

字线控制单元的结构如图4所示，包括字线控制逻辑电路、电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路，其中，字线控制逻辑电路包括X5b、X5a、X6至X13，其中X5b、X5a、X6、X12、X13均为反相器，X7、X8和X10均为或非门（两路输入中只要有一路为高电平，则输出为低电平，两路输入均为低电平时输出为高电平），X9和X11为与非门，具体电路结构如下：X5a的输入端接外部字线译码电路输出的字线译码结果WL_decode_in，X5a的输出端接X7和X9的一输入端，X9的另一输入端接编程使能信号PGM_EN，X9的输出端接电源输入线电平变换电路，用于向其输出第一控制信号PL_lv；X5b的输入端接编程数据PGM_DATA，X5b的输出端接X7的另一输入端，X7的输出端接X10的一输入端，X10的另一输入端接X6的输出端，X10的输出端接X12的输入端，X12的输出端接上字线电平变换电路，用于向其输出第二控制信号WL_TOP_lv；X6的输入端接编程使能信号PGM_EN，X6的输出端还接X8的一输入端，X8的另一输入端接X5b的输出端，X8的输出端接X11的一输入端，X11的另一输入端接上述字线译码结果WL_decode_in，X11的输出端接X13的输入端，X13的输出端接下字线电平变换电路，用于向其输出第三控制信号WL_LOW_lv。M22至M25与X14、M26至M29与X15、M30至M33与X16均构成WL_POWER电源域的电平变换电路，其作用是根据内核电源域（VDD）逻辑门的输出信号，输出WL_POWER电源域的信号。其中，M22至M25与X14构成电源输入线电平变换电路，电源输入线电平变换电路接入字线控制电源WL_POWER、字线控制逻辑电路输出的第一控制信号PL_lv，输出端通过电源输入线PL与可编程存储单元的电源接入端连接。M26至M29与X15构成上字线电平变换电路，上字线电平变换电路接入字线控制电源WL_POWER、字线控制逻辑电路输出的第二控制信号WL_TOP_lv，输出端与作为第一开关模块的PMOS管M3的栅极连接。M30至M33与X16构成下字线电平变换电路，下字线电平变换电路接入字线控制电源WL_POWER、字线控制逻辑电路输出的第三控制信号WL_LOW_lv，输出端与作为第二开关模块的M4管的栅极连接。如果X9的输出端输出为高电平（电压为VDD），则M25的漏极输出也为高电平（电压为VPGM），反之相反。其中X14、X15、X16均为反相器，M22、M23、M26、M27、M30、M31均为栅氧较厚的PMOS管，M24、M25、M28、M29、M32、M33均为栅氧较厚的NMOS管。

位线控制单元的结构如图5所示，包括位线编程控制与保护电路、读取控制电路、编程隔离线控制电路，以及位线下拉控制电路。图5中，位线编程控制与保护电路包括X23、X17、X21、M36、M37、M38、M40至M43；位线编程控制与保护电路接入反熔丝工作电压VWORK、位线控制电源BL_POWER、编程使能信号PGM_EN，以及外部位线译码电路提供的位线译码结果BL_decode_in；其中X23、X21为反相器，M36为栅氧较薄的NMOS管，M38、M40、M41为栅氧较厚的PMOS管，M37、M42、M43为栅氧较厚的NMOS管；M40至M43与X21构成BL_POWER电源域的电平变换电路；位线编程控制与保护电路通过X17和X23接位线译码结果BL_decode_in、通过X17接编程使能信号PGM_EN，通过位线BL向可编程存储单元的保护端B输出正确电位。读取控制电路包括X23、X18、X20、M34、M35，以及读取电流输出端Iout；其中X23、X20为反相器，X18为三输入与非门（三个输入中只要有一路为低电平，则输出为高电平，三路输入均为高电平时输出为低电平），M34、M35为栅氧较薄的NMOS管，读取控制电路通过X18、X23接入位线译码结果BL_decode_in、通过X18接入编程使能信号PGM_EN和校验使能信号Verify_en，在读取校验过程中，读取控制电路使得位线BL连接到读取电流输出端Iout，通过读取电流输出端Iout连接到外部电流比较器。编程隔离线控制电路包括X19、X22、M44至M47；M44至M47与X22构成VWORK电源域的电平变换电路；其中X19、X22为反相器，M44、M45为栅氧较厚的PMOS管，M46、M47为栅氧较厚的NMOS管；编程隔离线控制电路接入编程使能信号PGM_EN和反熔丝工作电压VWORK，输出信号通过编程隔离线PGM_N接第三开关模块M5的栅极；当然在其他实施例中，编程隔离线控制电路可以独立设置在位线控制单元之外；当可编程存储单元中没有设置第三开关模块时，编程隔离线控制电路还可以省去。位线下拉控制电路包括M39，位线下拉控制电路接入编程隔离线控制电路的输出信号，通过位线BL向可编程存储单元的保护端B输出正确电位；该实施例中M39为栅氧较厚的NMOS管，其栅极接编程隔离线控制电路的输出信号。当然在其他实施例中，位线下拉控制电路也可以省去；没有位线下拉控制电路时，在可编程存储系统的工作过程中，保护端B的电位通过位线BL上打开的M37、M36和M34下拉到GND；存在位线下拉控制电路时，在可编程存储系统的工作过程中，保护端B的电位通过位线BL上打开的M37、M36和M34下拉到GND的同时，也通过位线下拉控制电路中打开的M39下拉到GND，进一步增强保护端B的电位稳定性，从而提升可编程存储单元的抗干扰能力。

本实施例的可编程存储系统先进行数据配置，配置完后进行读取校验，校验通过后再进入工作状态。其配置过程、读取校验过程、工作过程的工作原理如下：

一、配置过程

编程使能信号PGM_EN为高电平且校验使能信号Verify_en为低电平，可编程存储系统处于编程状态。

不论是配置数据1，还是0，电源控制单元的运行过程：由于编程使能信号PGM_EN为高电平且校验使能信号Verify_en为低电平，电源控制单元中的M14、M15、M18、M19的栅极电压均为GND，M14、M15、M18、M19处于打开状态，即接通其两端的电路；M16、M20的栅极电压为VPGM，M17、M21的栅极电压为VWORK，处于关闭状态，即断开其两端的电路，此时WL_POWER输出端的电压为编程电压VPGM，BL_POWER输出端的电压为比VPGM略低的位线保护电压VPGM_BL。

字线控制单元的运行过程：由于编程使能信号PGM_EN为高电平且校验使能信号Verify_en为低电平，接入的字线控制电源WL_POWER为电源控制单元输出的编程电压VPGM；如果该字线没有被选中，即字线译码结果WL_decode_in为低电平，则X9、X12、X13的输出均为低电平，经电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路这三个电平变换电路后，电源输入线PL输出低电平，上字线WL_TOP和下字线WL_LOW也均输出低电平；如果该字线被选中，即WL_decode_in为高电平，则X9输出高电平，经电源输入线电平变换电路后，电源输入线PL输出编程电压VPGM；上字线WL_TOP和下字线WL_LOW则根据编程数据PGM_DATA输出相应电位，具体的：配置数据0时,编程数据PGM_DATA为低电平，则X12、X13均输出低电平，经上字线电平变换电路和下字线电平变换电路后，上字线WL_TOP和下字线WL_LOW均输出低电平；配置数据1时，编程数据PGM_DATA为高电平，则X12、X13均输出高电平，经上字线电平变换电路和下字线电平变换电路后，上字线WL_TOP和下字线WL_LOW均输出编程电压VPGM。

不论是配置数据1，还是0，位线控制单元的运行过程：由于编程使能信号PGM_EN为高电平且校验使能信号Verify_en为低电平，接入的位线控制电源BL_POWER为电源控制单元输出的位线保护电压VPGM_BL，此时，X19输出低电平，经M44至M47和X22构成的VWORK电源域电平变换电路后，编程隔离线PGM_N输出GND，同时M39处于关闭状态，即断开其两端的电路；X18输出为高电平，X20输出为低电平，从而打开M34，关闭M35，即M34接通了其两端的电路，M35断开了其两端的电路；M37的栅极接反熔丝工作电压VWORK，处于常开状态，即接通其两端的电路。如果该位线未被选中，即BL_decode_in为低电平，则X17输出为低电平以关闭M36管，同时经M40至M43管与X21构成的BL_POWER电源域电平变换电路后M43管的漏端为低电平以打开M38管，从而使位线BL连接到位线保护电压VPGM_BL；如果该位线被选中，即BL_decode_in为高电平，则X17输出为高电平，以打开M36管，同时经M40至M43管与X21构成的BL_POWER电源域电平变换电路后M43管的漏端为VPGM_BL电位以关闭M38管，从而使位线BL通过打开的M37、M36、M34连接到GND。

可编程存储单元的运行过程：

配置数据1时，电源接入端A通过电源输入线PL接字线控制单元输出的编程电压VPGM，上字线WL_TOP接字线控制单元输出的编程电压，M3管关闭，即断开其两端的电路，下字线WL_LOW接字线控制单元输出的编程电压，M4管打开，即接通其两端的电路；在位线控制单元的控制下保护端B通过位线BL接GND，编程隔离线PGM_N接位线控制单元输出的低电平，M5管关闭，即断开其两端的电路，使得编程电压VPGM加载到M1管上。可编程存储单元的等效电路如图6所示。这样可以使M1管被击穿，由高阻抗变为低阻抗，接通电源接入端A与公共输出端CTL之间的电路，而M2管不被击穿。如此完成数据1的编程过程。

配置数据0时，电源接入端A通过电源输入线PL接字线控制单元输出的编程电压VPGM，上字线WL_TOP接GND，M3管打开，即接通其两端的电路，下字线WL_LOW接GND，M4管关闭，即断开其两端的电路，在位线控制单元2的控制下保护端B通过位线BL接GND，编程隔离线PGM_N接位线控制单元输出的低电平，M5管关闭，即断开其两端的电路，使得编程电压VPGM加载到M2管上，可编程存储单元的等效电路如图7所示。这样可以使M2管被击穿，由高阻抗变为低阻抗，接通公共输出端CTL与保护端B之间的电路，而M1管不被击穿。如此完成数据0的编程过程。

为了验证可编程存储单元是否配置成功，本实施例包括如下读取校验过程。

二、读取校验过程

读取校验过程中，编程使能信号PGM_EN为高电平且校验使能信号Verify_en为高电平。

不论先前配置的是数据1，还是数据0，电源控制单元的运行过程：由于编程使能信号PGM_EN为高电平且校验使能信号Verify_en为高电平，电源控制单元中的M16、M17、M20、M21的栅极电压均为GND，处于打开状态，即接通其两端的电路；M14、M18的栅极电压为VPGM，M15、M19的栅极电压为反熔丝工作电压VWORK，处于关闭状态，即断开其两端的电路，此时WL_POWER输出端和BL_POWER输出端的输出电压均为反熔丝工作电压VWORK。

字线控制单元的运行过程：编程使能信号PGM_EN为高电平且校验使能信号Verify_en为高电平，接入的字线控制电源WL_POWER为电源控制单元输出的反熔丝工作电压VWORK；如果该字线没有被选中，即WL_decode_in为低电平，则X9、X12、X13的输出均为低电平，经电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路这三个电平变换电路后，电源输入线PL输出低电平，上字线WL_TOP和下字线WL_LOW也均输出低电平；如果该字线被选中，即WL_decode_in为高电平，则X9输出高电平，经电源输入线电平变换电路后，电源输入线PL输出反熔丝工作电压VWORK；上字线WL_TOP和下字线WL_LOW则根据编程数据PGM_DATA输出相应电位，具体的：若先前配置的是数据0,则编程数据PGM_DATA为低电平，X12、X13均输出低电平，经上字线电平变换电路和下字线电平变换电路后，上字线WL_TOP和下字线WL_LOW均输出低电平；若先前配置的是数据1，则编程数据PGM_DATA为高电平，则X12、X13均输出高电平，经上字线电平变换电路和下字线电平变换电路后，上字线WL_TOP和下字线WL_LOW均输出反熔丝工作电压VWORK。

不论先前配置的是数据1，还是数据0，位线控制单元的运行过程：编程使能信号PGM_EN为高电平且校验使能信号Verify_en为高电平，接入的位线控制电源BL_POWER为电源控制单元输出的反熔丝工作电压VWORK；M37的栅极接反熔丝工作电压VWORK，处于常开状态，即接通其两端的电路，X19输出低电平，经M44至M47和X22构成的VWORK电源域电平变换电路后，编程隔离线PGM_N输出GND，同时M39处于关闭状态，即断开其两端的电路；X18输出为低电平，X20输出为高电平，从而关闭M34，打开M35，即M34断开了其两端的电路，M35接通了其两端的电路。如果该位线未被选中，即BL_decode_in为低电平，则X17输出为低电平，以关闭M36管，同时经M40至M43管与X21构成的BL_POWER电源域电平变换电路后，M43管的漏端为低电平以打开M38管，从而使位线BL连接到反熔丝工作电压VWORK；如果该位线被选中，即BL_decode_in为高电平，则X17输出为高电平，以打开M36管，同时经M40至M43管与X21构成的BL_POWER电源域电平变换电路后M43管的漏端为VWORK以关闭M38管，最终使位线BL,通过打开的M37、M36、M35管连接到读取电流输出端Iout，从而使位线和字线同时被选中的可编程存储单元的读取电流输出到电流比较器中进行比较，以完成读取校验操作。

可编程存储单元的运行过程：

若先前配置的是数据1，电源接入端A通过电源输入线PL接入字线控制单元输出的反熔丝工作电压VWORK，WL_TOP接字线控制单元输出的反熔丝工作电压VWORK，M3管关闭，即断开其两端的电路，WL_LOW接字线控制单元输出的反熔丝工作电压VWORK，M4管打开，即接通其两端的电路；PGM_N接位线控制单元输出的低电平，M5管关闭，即断开其两端的电路；在位线控制单元的控制下保护端B通过位线BL接读取电流输出端Iout,通过读取电流输出端Iout连接到电流比较器的一输入端，从而使读取电流通过栅氧击穿后的M1、M4管和保护端B流入到电流比较器中；电流比较器的另一输入端接入参考电流I_ref，该校验状态下可编程存储单元的等效电路如图8所示。电流比较器用于对两输入端的电流进行比较，若从保护端B接入的电流大于参考电流，则校验输出端Verify_out输出高电平表示配置成功；如果从保护端B接入的电流小于参考电流，则校验输出端Verify_out输出低电平表示配置失败，需要重新对该可编程存储单元进行编程。

若先前配置的是数据0，电源接入端A通过电源输入线PL接入字线控制单元输出的反熔丝工作电压VWORK，WL_TOP接GND，M3管打开，即接通其两端的电路，WL_LOW接GND，M4管关闭，即断开其两端的电路；PGM_N接位线控制单元输出的低电平，M5管关闭，即断开其两端的电路，在位线控制单元的控制下保护端B通过位线BL接读取电流输出端Iout,通过读取电流输出端Iout连接到电流比较器的一输入端，从而使读取电流通过M3管、栅氧击穿后的M2管和保护端B流入到电流比较器中，该电流比较器的另一输入端接入参考电流I_ref，该校验状态下可编程存储单元的等效电路如图9所示。该电流比较器用于对两输入端的电流进行比较，若从保护端B接入的电流大于参考电流，则校验输出端Verify_out输出高电平表示配置成功；如果从保护端B接入的电流小于参考电流，则校验输出端Verify_out输出低电平表示配置失败，需要重新对该可编程存储单元进行编程。

校验通过后，可将位线控制模块的控制信号通过反熔丝模块连接到特定的固定电位，从而使保护端B的电位固定连接GND，此后芯片外部对位线的控制操作将永久失效，即对该可编程存储单元的读取通路进行自毁操作，此后无论该可编程存储单元的M3管、M4管如何连接，位线的电流将无法输出到电流比较器中，从而确保数据无法读取，提高可编程存储单元中存储的配置数据的安全性。

三、工作过程

校验成功之后进入工作状态，编程使能信号PGM_EN为低电平。

不论先前配置的是数据1，还是数据0，电源控制单元的运行过程与读取校验过程中一致。WL_POWER输出端和BL_POWER输出端的输出电压均为反熔丝工作电压VWORK。

不论先前配置的是数据1，还是数据0，字线控制单元的运行过程：编程使能信号PGM_EN为低电平，接入的字线控制电源WL_POWER为电源控制单元输出的反熔丝工作电压VWORK。此时，不管编程数据PGM_DATA是什么，也不管字线是否被选中，X9输出为高电平，X12输出为高电平，X13输出为低电平，经电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路这三个电平变换电路后，电源输入线PL输出反熔丝工作电压VWORK，上字线WL_TOP输出反熔丝工作电压VWORK，以关闭所有受其控制的可编辑存储单元的M3管；下字线WL_LOW输出低电平，以关闭所有受其控制的可编辑存储单元的M4管。

不论先前配置的是数据1，还是数据0，位线控制单元的运行过程：编程使能信号PGM_EN为低电平，接入的位线控制电源BL_POWER为电源控制单元输出的反熔丝工作电压VWORK；M37处于常开状态，即接通其两端的电路，X19输出高电平，经M44至M47和X22构成的VWORK电源域电平变换电路后，编程隔离线PGM_N输出VWORK，同时M39处于打开状态，即接通其两端的电路；X18输出为高电平，X20输出为低电平，从而打开M34，关闭M35，即M34接通其两端的电路，M35断开其两端的电路；此时不管位线是否被选中，X17均输出为高电平，以打开M36管，同时经M40至M43管与X21构成的BL_POWER电源域电平变换电路后M43管的漏端为VWORK，以关闭M38管。从而使位线BL同时经过打开的M34、M36、M37和M39两条通路连接到GND，最终使可编辑存储单元的保护端B连接到GND，编程隔离端PGM_N连接到VWORK，以打开可编辑存储单元中的M5管。

可编程存储单元的运行过程：电源接入端A通过电源输入线PL接字线控制单元输出的反熔丝工作电压VWORK，保护端B通过位线BL接GND，WL_TOP接字线控制单元输出的反熔丝工作电压VWORK，WL_LOW接GND，M3管和M4管均关闭,即断开其两端的电路,PGM_N接位线控制单元输出的反熔丝工作电压VWORK，M5管打开，即接通其两端的电路。此时，如果先前配置的是数据1，则被击穿而变为低阻抗的是M1管，M2管未击穿，从而使得公共输出端CTL通过低阻抗接入反熔丝工作电压VWORK，电位被拉高，进而打开FPGA受控电路的信号通路，该工作状态下可编程存储单元的等效电路如图10所示。如果先前配置的是数据0，则被击穿而变为低阻抗的是M2管，M1管未击穿，从而使得公共输出端CTL通过低阻抗接GND，电位被拉低，进而关闭FPGA受控电路的信号通路，该工作状态下可编程存储单元的等效电路如图11所示。本实施例通过以上方式从而实现了数据存储控制。

本实施例，未标明高电平和低电平的具体电位时，默认高电平为内核工作电压VDD，低电平为GND。

本实施例，字线控制单元控制逻辑的真值表如下表1所示。

表1

本实施例，字线控制单元的工作波形如图12。位线控制单元的工作波形如图13。在编程使能信号PGM_EN为低电平时，整个可编程存储系统进入工作状态；在编程使能信号PGM_EN为高电平且校验使能信号Verify_en为低电平时，整个可编程存储系统进入配置过程，即编程状态；在编程使能信号PGM_EN为高电平且校验使能信号Verify_en为高电平时，整个可编程存储系统进入读取校验状态。该波形图中高电平未被标明电压值的均为内核工作电压VDD，低电平为GND。

本实施例，在字线控制单元、位线控制单元的控制下，数据配置、读取校验和工作这三个过程中，受控的可编辑存储单元的各端口的电位如表2所示。

表2

优选的，本实施例的可编程存储单元只允许一次编程，不能同时配置数据1和0，数据的配置时间一般为微秒级别即可完成。对于由多个可编程存储单元组成的阵列而言，可通过地址逐个选定每个可编程存储单元依次进行数据配置，如此完成整个阵列的编程过程。其他未选中的可编程存储单元接入的上字线WL_TOP和下字线WL_LOW均保持低电平，接入的电源输入线PL也保持低电平，位线BL接比VPGM略低的位线保护电压VPGM_BL，防止未被选中的可编程存储单元误编程。待整个阵列的可编程存储单元全部校验成功后，可将全部位线控制模块的控制信号通过反熔丝模块连接到特定的固定电位，从而使各个可编程存储单元的保护端B的电位均固定连接GND，此后芯片外部对所有位线的控制操作将永久失效，即对各个可编程存储单元的读取通路进行自毁操作，此后无论各个可编程存储单元的M3管、M4如何连接，位线的电流将无法输出到电流比较器中，从而确保整个阵列的数据无法读取，提高配置数据安全性，最后整个阵列进入工作过程。

本发明可编程存储系统中的可编程存储单元还存在其他不同于图2所示的替代结构，包括但不局限于以下所列举的：

图14为本发明另一实施例提供的可编程存储单元的示意图，请参考图14，与图2所示可编程存储单元的不同之处在于，公共输出端CTL除了连接M5管之外，还连接了驱动模块Q，增加驱动模块Q可以起到对公共输出端CTL的输出信号进行整形、滤波和增强电路驱动能力的作用。可编程存储单元的配置、校验和工作过程与图2所示结构类似，只需使配置数据1时由击穿M1管变为击穿M2管，配置数据0时由击穿M2管变为击穿M1管，相应地，字线控制单元、位线控制单元的控制逻辑也进行适应性调整。

图15为本发明另一实施例提供的可编程存储单元的示意图，请参考图15，与图2所示可编程存储单元的不同之处在于，将M5管省去，公共输出端CTL连接驱动模块Q，优选的，驱动模块Q选用栅极较厚的MOS管组成，避免在配置过程中被编程电压损坏。可编程存储单元的配置、校验和工作过程与图2所示结构类似，只需省去对M5管的控制，并使配置数据1时由击穿M1管变为击穿M2管，配置数据0时由击穿M2管变为击穿M1管，相应地，字线控制单元、位线控制单元的控制逻辑也进行适应性调整。

图16为本发明另一实施例提供的可编程存储单元的示意图，请参考图16，与图2所示可编程存储单元的不同之处在于，将M5管省去，公共输出端CTL直接连接FPGA受控电路，优选的，FPGA受控电路的控制管选用栅极较厚的MOS管，如此可避免在配置过程中被编程电压损坏。可编程存储单元的配置、校验和工作过程与图2所示结构类似，只需省去对M5管的控制，相应地，字线控制单元、位线控制单元的控制逻辑也进行适应性调整。

图17为本发明另一实施例提供的可编程存储单元的示意图，请参考图17，与图2所示可编程存储单元的不同之处在于，将M3管改为NMOS管M3′，可编程存储单元的配置、校验和工作过程与图2所示结构类似，配置过程中，只需使得WL_TOP在击穿M1管时接GND，而在击穿M2管时接编程电压VPGM；读取校验过程中，校验数据1时使WL_TOP接GND，校验数据0时使WL_TOP接VWORK；工作过程中使WL_TOP接GND以关闭M3′管，即在编程、校验、工作过程中使WL_TOP的电位与表1所示相反，相应地，字线控制单元、位线控制单元的控制逻辑也进行适应性调整。

对于由多个可编程存储单元组成的阵列而言，同一行的多个可编程存储单元可以共用同一字线控制单元。同一列的多个可编程存储单元可以共用同一位线控制单元。同一电源控制单元可以向多个字线控制单元、多个位线控制单元提供电源，即整个阵列可共用同一电源控制单元。同一字线译码电路可以为多个字线控制单元提供字线译码结果WL_decode_in，优选的，同一字线译码电路为同一列的多个字线控制单元提供字线译码结果WL_decode_in。同一位线译码电路可以为多个位线控制单元提供位线译码结果BL_decode_in，优选的，同一位线译码电路为同一行的多个位线控制单元提供位线译码结果BL_decode_in。如图18和19所示，图18中可编程存储单元与字线控制单元的连线表示电源输入线PL、上字线WL_TOP和下字线WL_LOW；可编程存储单元与位线控制单元的连线表示位线BL和编程隔离线PGM_N。也就是说，同一行可编程存储单元的电源输入线PL、上字线WL_TOP和下字线WL_LOW由同一字线控制单元进行控制；同一列可编程存储单元的位线BL和编程隔离线PGM_N由同一位线控制单元进行控制。位线控制单元模块中的读取控制电路负责在读取校验过程下将可编程存储单元输出的读取电流接入到电流比较器进行比较，并输出读取校验结果Verify_out。电源控制单元负责根据编程使能信号PGM_EN和校验使能信号Verify_en对所有位线控制单元和所有字线控制单元的电源进行控制。对于由多个可编程存储单元组成的阵列而言，优选的，如图18、19所示，可以将所有位线控制单元横向成行布置，将所有字线控制单元竖向成列布置，构成十字型，将电源控制单元设置在十字型的交叉区域，左右两边的位线控制单元成上下两行布置，左右各设置一个位线译码电路，左边的位线译码电路用于给其上下两行的所有位线控制单元提供位线译码结果BL_decode_in，右边的位线译码电路用于给其上下两行的所有位线控制单元提供位线译码结果BL_decode_in。同样，上下两边的字线控制单元成左右两行布置，上下各设置一个字线译码电路，上边的字线译码电路用于给其左右两列的所有字线控制单元提供字线译码结果WL_decode_in，下边的字线译码电路用于给其左右两列的所有字线控制单元提供字线译码结果WL_decode_in。每个位线控制单元根据编程使能信号PGM_EN、校验使能信号Verify_en、位线译码结果BL_decode_in和位线控制电源BL_POWER的不同状态向位线BL和编程隔离线PGM_N输出不同的控制电位。每个字线控制单元根据编程使能信号PGM_EN、字线译码结果WL_decode_in、编程数据PGM_DATA和字线控制电源WL_POWER的不同状态向电源输入线PL、上字线WL_TOP、下字线WL_LOW输出不同的控制电位。

本发明提供的可编程存储系统无需特殊反熔丝工艺支持，在标准CMOS工艺下就可以实现，单元配置的数据不会发生翻转，不会被篡改；而且不存在直流通路，静态功耗很低。与三管OTP单元的重要区别就在于配置数据0时，公共输出端的电位可以下拉到GND，用作FPGA配置点控制时，遇到高能粒子攻击不会发生数据软错误。而三管OTP单元则为悬空（没有接固定电位）状态，用作FPGA配置在遇到环境干扰时容易发生数据软错误。本发明提供的可编程存储单元编程后的数据均有明确的电位表示，所以运用该可编程存储单元进行配置的FPGA在受到如紫外光、高能粒子、微波等外界环境干扰时不会发生软错误，不会造成数据串改和系统崩溃、数据安全性和可靠性很好。此外，当第一反熔丝模块、第二反熔丝模块选用栅氧可击穿的MOS管时，由于击穿管配置数据的前后无明显区别，配置成功后有自毁操作，所以配置数据之后具有很高的保密性，从而达到保护用户电路设计成果的目的。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种可编程存储系统，其特征在于，包括可编程存储单元、位线控制单元和字线控制单元，其中， 

可编程存储单元包括并联在电源接入端与公共输出端之间的第一开关模块、第一反熔丝模块，以及并联在所述公共输出端与保护端之间的第二开关模块、第二反熔丝模块；且所述电源接入端、第一开关模块、第二开关模块还与字线控制单元连接，所述电源接入端在字线控制单元的控制下接入编程电压或反熔丝工作电压，所述第一开关模块、第二开关模块在字线控制单元的控制下断开或接通其两端的电路；所述保护端还与位线控制单元连接，在位线控制单元的控制下接地、接保护电压或接数据读取模块；所述第一反熔丝模块、第二反熔丝模块在加载编程电压之后由高阻抗变为低阻抗。 

2.如权利要求1所述的可编程存储系统，其特征在于，配置数据1时，所述电源接入端在字线控制单元的控制下接入编程电压，所述保护端在位线控制单元的控制下接地，所述第一开关模块在字线控制单元的控制下断开其两端的电路，所述第二开关模块在字线控制单元的控制下接通其两端的电路，使得所述编程电压加载到所述第一反熔丝模块上； 

配置数据0时，所述电源接入端在字线控制单元的控制下接入编程电压，所述保护端在位线控制单元的控制下接地，所述第二开关模块在字线控制单元的控制下断开其两端的电路，所述第一开关模块在字线控制单元的控制下接通其两端的电路，使得所述编程电压加载到所述第二反熔丝模块上； 

配置数据之后的工作状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述保护端在位线控制单元的控制下接地，所述第一开关模块、第二开关模块在字线控制单元的控制下断开其两端的电路；变为低阻抗的所述第一反熔丝模块或第二反熔丝模块接通其两端的电路。 

配置数据1之后的读取状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述第一开关模块在字线控制单元的控制下断开其两端的电路，所述第二开关模块在字线控制单元的控制下接通其两端的电路，所述保护端在位线控制单元的控制下接数据读取模块，从而使读取电流通过第一反熔丝模块、第二开关模块和保护端流入到数据读取模块； 

配置数据0之后的读取状态下，所述电源接入端在字线控制单元的控制下接入反熔丝工作电压，所述第二开关模块在字线控制单元的控制下断开其两端的电路，所述第一开关模块在字线控制单元的控制下接通其两端的电路，所述保护端在位线控制单元的控制下接数据读取模块，从而使读取电流通过第一开关模块、第二反熔丝模块和保护端流入到数据读取模块。 

3.如权利要求2所述的可编程存储系统，其特征在于，配置数据之后的读取校验状态下，数据读取模块包括电流比较模块，所述保护端接电流比较模块的一输入端，所述电流比较模块的另一输入端接入参考电流，所述电流比较模块用于对两输入端的电流进行比较，输出比较结果。 

4.如权利要求1所述的可编程存储系统，其特征在于，所述第一开关模块、第二开关模块为MOS管；MOS管的栅极与字线控制单元连接；所述第 一反熔丝模块、第二反熔丝模块为栅氧可击穿的MOS管。 

5.如权利要求1所述的可编程存储系统，其特征在于，所述公共输出端还连接电路保护模块，用于对所述公共输出端的输出信号进行处理后输出。 

6.如权利要求5所述的可编程存储系统，其特征在于，所述电路保护模块包括第三开关模块和/或驱动模块，其中， 

第三开关模块用于在配置数据时或配置完数据之后的校验状态下断开其两端的电路，在配置完数据之后的工作状态下接通其两端的电路； 

驱动模块用于对所述公共输出端的输出信号进行整形、滤波处理。 

7.如权利要求1至6任一项所述的可编程存储系统，其特征在于，字线控制单元包括字线控制逻辑电路、电源输入线电平变换电路、上字线电平变换电路和下字线电平变换电路； 

所述电源输入线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第一控制信号，向所述电源接入端输出正确电位； 

所述上字线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第二控制信号，向所述第一开关模块或第二开关模块中的一者输出正确电位； 

所述下字线电平变换电路用于接入字线控制电源、字线控制逻辑电路输出的第三控制信号，向所述第一开关模块或第二开关模块中的另一者输出正确电位； 

所述字线控制逻辑电路用于接入字线译码结果、编程使能信号和编程数据，向所述电源输入线电平变换电路、上字线电平变换电路、下字线电平变换电路 输出正确的控制信号。 

8.如权利要求1至6任一项所述的可编程存储系统，其特征在于，位线控制单元包括位线编程控制与保护电路，以及读取控制电路； 

所述位线编程控制与保护电路用于接入位线控制电源、反熔丝工作电压、位线译码结果和编程使能信号，并通过位线向所述保护端输出正确电位； 

所述读取控制电路用于接入位线译码结果、编程使能信号和校验使能信号，并通过位线控制所述保护端连接到数据读取模块。 

9.如权利要求8所述的可编程存储系统，其特征在于，还包括：编程隔离线控制电路，用于接入反熔丝工作电压和编程使能信号，并向相应编程隔离线输出正确电位，所述编程隔离线与所述第三开关模块连接，控制所述第三开关模块断开或接通其两端的电路。 

10.如权利要求1至6任一项所述的可编程存储系统，其特征在于，还包括与所述位线控制单元、字线控制单元连接的电源控制单元；所述电源控制单元用于在数据配置、读取校验、工作状态下分别给所述位线控制单元、字线控制单元提供对应的位线控制电源、字线控制电源。 

Images