TWI257626B - Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device - Google Patents

Description

1257626 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件以及用於程式化與讀 取該半導體記憶元件的方法，尤其更關於一種非依電性的 記憶元件之頁面緩衝器，以及其之程式化與讀取方法。 【先前技術】 半導體記憶元件能夠被分類爲兩類，即爲供應電壓停止 之後即被淸除的依電性記憶體，以及即使供應電力消失亦 可以保存資料的非依電性記憶體。該非依電性記憶元件可 包括EPROM (可淸除之可程式化唯讀記憶體）、EEEPROM (電性可抹除唯讀記憶體），一快閃記憶體等。 在快閃記憶體元件中，儲存資料的記憶體胞元包含一胞 元電晶體。每個胞元電晶體具有控制閘與一浮動閘。該快 閃記憶體元件透過一絕緣膜使用隧道現象來儲存資訊。 依照胞元的組態，快閃記憶體元件能夠被分類爲NOR型 快閃記憶元件與NAND型快閃記憶元件。NOR型快閃記憶 元件經常被用來高速以非序列的方式讀取小量額的資訊， 然而NAND型快閃記憶元件經常被用來以序列的方式讀取 資訊。NAND型快閃記憶元件使用頁面緩衝器程式化或儲 存資料。 第1圖爲一習知技術中的胞元陣列區與一頁面緩衝器之 槪要配置圖表。在第1圖中，A’與 B'各爲 “A”與 “B” 部分的擴張圖式，且元件符號1 0代表一胞元陣列區。 如第1圖所示，習知頁面緩衝器具有一個架構，在其中四 個頁面緩衝器係被堆疊以考慮該頁面緩衝器之配置。然而 1257626 爲此原因，偶數（even )應用到相同記憶體胞元陣列的頁 面緩衝器由於配置上的不同具有不同的形狀。據此，在一 讀取操作期間，一當作頁面緩衝器之感測節點之SO節點被 浮動化，並且被外界影響的S 0節點的程度也變的不同，使 得四個頁面緩衝器具有不同的感測差異。因此，在測試中 會產生問題。那是因爲在讀取操作中，感測節點是浮動的。 因此，在感測資料的時候感測節點沒有正確偵測，且因爲 鄰近感測節點的耦合電容產生的失誤，即爲存在於感測節 點中的問題。再者，隨著半導體技術的精進，頁面緩衝器 的配置也變的更困難，且數級的頁面緩衝器因而被採用。 因此，由於在感測節點的耦合電容，失誤也變成問題。 【發明內容】 本發明之一目的爲提供非依電性記憶體之頁面緩衝器， 在其中感測節點間的耦合電容能被禁制。 本發明另一個目的爲提供程式化一非依電性記憶元件之 方法。 本發明再另一個目的爲提供讀取一非依電性記憶元件之 方法。 根據本發明之最佳實施例，其提供一非依電性記憶元件 之頁面緩衝器，其包含：一用於儲存資料的第一閂鎖單元； 一個或多個用於儲存資料的第二閂鎖單元；連結於第一閂 鎖單元與第二閂鎖單元間的傳輸單元，用於傳輸儲存在第 一閂鎖單元的資料到第二閂鎖單元；一路徑選擇單元，用 於在讀取操作中，從位元線感測資料並且儲存該感測的資 料於第一閂鎖單元中，並且在程式化操作中，從該第一與 1257626 弟二η鎖單元傳輸資料到位元線上；1測單元，用於允 許該路徑選擇單元去感測資料，或允許該位 的 料被儲存在第-關單元；以及—資肖I/Q單元，^從 一資料線傳輸資料到第一與第二問鎖單元或傳輸儲存在第 一與第二閂鎖單元的資料該資料線。 此外，根據本發明，其提供程式化一非依電性記憶元件 的方法’該方法包括下列步驟：儲存資料於一第一問鎖單 兀中，相繼的儲存資料於多數的第二閂鎖單元中（其之數 里係小於複數對將被讀取或程式化的位元線）·，選擇一將 被程式化的記憶體胞兀，且根據程式控制信號程式化該儲 存在第一閂鎖單元與第二閂鎖單元的資料爲經選擇的記憶 體胞元。 此外’根據本發明，其提供有一讀取非依電性記憶元件 之方法’包括下列步驟：感測一經選擇的記憶體胞元之資 料且儲存該經感測的資料於一第閂鎖單元中，其中該非依 電性記憶元件包含第一閂鎖單元用於感測資料與儲存該經 感測得資料與多數第二閂鎖單元，其之數量係小於複數對 將被讀取或程式化的位元線；透過一傳輸單元將儲存在第 一閂鎖單元中的資料儲存到第二閂鎖單元；假使該資料係 從桌一問鎖單兀傳輸到弟一問鎖單元，則關閉該傳輸單 元，以電性分離該第一閂鎖單元與該第二閂鎖單元；藉由 反覆執行儲存一新資料於第一閂鎖單元之步驟，儲存資料 至所有多數的第二閂鎖單元；透過傳輸單元將儲存在第一 閂鎖單元中的新資料儲存至其他第二閂鎖單元，且假使該 新資料被從第一單元傳輸到其他第二閂鎖單元，則關閉傳 1257626 輸單元以電性隔離該第一閂鎖單元與該其他第二閂鎖單 元；在第一閂鎖區塊中儲存其他新資料，且接著透過資料 I/O單元輸出儲存在第一閂鎖單元與第二閂鎖單元中的資 料到一資料線上。 【實施方式】 以下，參考著伴隨的圖式將詳述本發明之最佳實施例。 由於最佳實施例係提供給熟悉此項技藝者來瞭解本發明 用’其可做出各種修改’但是稍後描述的最佳實施例並非 用來限制本發明之用。例如元件符號就被用來區別相同或 相似的部件。 第2圖爲一等效電路圖，顯示NAND型快閃記憶元件之 一些胞元陣列區。 參考第2圖，NAND型快閃記憶體之胞元陣列區包含多 數串（string) Sl，S2，S3與S4。16或32個胞元係連接至 一串上。各個串S1，S2, S3與 S4包含一汲極選擇電晶體 DST、多數胞元電晶體C1到Cn與一源極選擇電晶體 SST。 汲極選擇電晶體· DST之汲極區係連接至位元線Ble與 Bio，且源極選擇電晶體 SST之源極區係連接至共同源極 線 CSL。胞元電晶體 C1到 Cn之閘極端係連接至字線 WL1到WLri。至於汲極選擇電晶體 DST之閘極端係連接至 汲極選擇線DSL，以及至於源極選擇電晶體 SST之閘極端 係連接至源極選擇線SSL。位元線 BLe與Bio係連接到位 元線選擇電路（見第4圖的”100”），其在程式化與讀取操 作中選擇位元線 BLe與Βίο其中之一，連接被選擇的位元 線至一第一感測節點 SO 1且使得一非選擇的位元線浮 1257626 動。一頁面緩衝器（見第4圖之“ 1 7 Ο，，）係連結至一位元線 選擇電路。 第3圖爲根據本發明之最佳實施例之胞元陣列與頁面緩 衝器之槪要配置圖表。第4圖爲根據本發明之最佳實施例 的頁面緩衝器之電路圖。在第3圖中，C，與 W係C與D 部分之放大圖式，且元件符號CA表示胞元陣列區。 參考第3與4圖，一頁面緩衝器1 70能夠執行許多功能， 假使資料將被從經選擇的頁面之記憶體胞元讀取，該頁面 緩衝器1 70會先偵測該經選擇頁面的資料且接著閂鎖該被 偵測的資料。這被稱之爲一個“感測操作，，。再者，假使資 料係將被從被選擇頁面之記憶體胞元程式化，該頁面緩衝 器1 7 0會暫時儲存從外界接收到的程式資料。這被稱之爲 一個“資料載入操作”。在用於確認是否一經程式化/刪除的 胞元具有一目標定限電壓（或一經程式化/刪除的胞元係充 分的經程式化/刪除）的確認操作被執行了，該頁面緩衝器 1 7 0會感測經選擇頁面之記憶體胞元之資料位元，並依照如 感測操作相同的方式閂鎖該被感測的資料。 頁面緩衝器1 7 0胞元用於儲存資料的第一閂鎖單元 1 2 0 ; —或多個用於儲存資料的第二閂鎖單元丨3 〇 ;分別連 接於第一閂鎖單元1 20與第二閂鎖單元1 3 0之間的傳輸 單元1 4 0，用於傳輸儲存在第一閂鎖單元1 2 〇的資料到第 二閂鎖單元1 3 0 ; —連接至位元線（位元線選擇電路）的路 徑選擇單元110，其中在讀取操作中，該路徑選擇單元u〇 感測來自位元線BLe與Β1 〇的資料，且儲存該被感測得資 料於第一閂鎖單元1 20，在一程式化操作中，會傳輸來自第 -10- 1257626 一與第二閂鎖單元120、130的資料，到位元線 BLe與Bi〇 ; 一感測單元1 5 0，其允許該路徑選擇單元1 1 〇感測資料，或 允許該從位元線 BLe與Bio接收到的資料被儲存至第一閂 鎖單元120 ;以及一資料I/O單元160，用於自一資料線ι/〇 傳輸資料到該第一與第二閂鎖單元120與130,或將儲存在 第一與第二閂鎖器120與130中的資料傳輸到資料線1/0。 頁面緩衝器170更包含一第一問鎖單元120與一個或更 多個第二閂鎖單元130用於儲存資料。第一閂鎖單元丨2〇 包含一第一問鎖器 LAT1，該第一問鎖器 LAT1包含反相 器INV1，INV2與第一與第二閂鎖器節點 Ql，/Q1。同樣 的，第一閂鎖單元120包含一第七NM0S電晶體N7，其連 接在第一閂鎖器節點Q1與接地電壓終端（Vss )之間，該 接地電壓終端（Vss )係一下拉式電晶體，用於初始化該第 一閂鎖器節點Q 1。第二閂鎖單元1 3 0包含第二到第四閂鎖 器LAT2, LAT3與 LAT4。該第二閂鎖器LAT2包含反相器 INV3, INV4與第一與第二閂鎖器節點Q2, /Q2 〇該第三閂鎖 器LAT3包含反相器INV5, INV6與第一與第二閂鎖器節點 Q3, /Q3。該第四閂鎖器LAT4包含反相器INV7, INV8與第 一與第二閂鎖器節點Q4, /Q4。此時，第二閂鎖單元130之 數目能夠比要被讀取或程式化的多數對的位元線 BLe與 Bio的數目要少一個。在此實施例中，顯現了三個閂鎖器 LAT2，LAT3，LAT4。

各個連接於第一閂鎖單元 120與第二閂鎖單元 130之 間的傳輸單元 140，係傳輸儲存在第一閂鎖單元120的資 料到第二閂鎖單元130。該等傳輸單元140個別包含NM0S 1257626 電晶體N8, N9, N 10，該等電晶體係分別藉由傳輸控制信號 丁2, Tl，T0來控制的。此時，當儲存在第一閂鎖單元120 的資料被傳輸到第二閂鎖單元1 30時，該傳輸控制信號T2, T1與 T0會控制NMOS電晶體N8, N9, N10導通，在當資 料儲存在第二閂鎖單元130時，傳輸控制信號T2, T1與 丁〇會控制NMOS電晶體N8，N9, N10截止。實際上，一第 八NMOS電晶體N8係連接在第一閂鎖器LAT1與第二閂鎖 器LAT2之間。該第八NMOS電晶體N8係由傳輸控制信號 T2所控制。第九NMOS電晶體N9係連接在第一閂鎖器LAT1 與第三閂鎖器LAT3之間。該第九NMOS電晶體N9係由傳 輸控制信號T1所控制。第十NMOS電晶體N10係連接在第 一閂鎖器LAT1與第四閂鎖器LAT4之間。該第十NMOS電 晶體N 1 0係由傳輸控制信號T0所控制。 路徑選擇單元1 1 0包含連接至該對位元線的多數第一感 測節點 SO 1，一第二感測節點S02用於感測資料；分別連 接在第一感測節點S01與第二感測節點S02之間的第一 開關N3，其中該第一開關控制一讀取操作；以及連接在第 一閂鎖單元1 2 0與第一感測節點s 0 1之間以及第二閂鎖單 元130與第一感測節點S01之間的第二開關N4，其中該第 二開關控制一程式化操作。明確的說，各個第三NMOS電 晶體N3皆連接在位元線選擇電路1〇〇與第二感測節點s〇2 之間。第三NMOS電晶體N3由讀取控制信號 READ來控 制的。弟四N Μ 0 S電晶體N 4係由程式化控制fg號P G Μ來 導通與截止’且該等第四NMOS電晶體Ν4係連接於第一感 測節點S01與各個問鎖器LAT1，LAT2, LAT3與LAT4之 -12- 1257626

第一 M鎖節點Ql，Q2, Q3與Q4。此時，第一感測節點SOI 之數目係跟要被讀取或程式化的多數對的位元線BLe與

Bio之數目一樣。此實施例中，第一感測節點s〇1之數目 爲4個。 各個位元線選擇電路100係連接到一對位元線BLe與 Bio。一第一 NM0N電晶體N1係連接到位元線Ble與第一 感測節點s 0 1之間。第一 N Μ 0 S電晶體N 1由控制信號 BSLe來控制的。一第二νμ〇Ν電晶體Ν2係連接到位元線 Bio與第一感測節點S01之間。第二NM0S電晶體N2由 控制信號 BSLo來控制的。該第一與第二NM0S電晶體N1, N2係在程式化/讀取操作時，被使用來選擇位元線 BLe與 Bio其中之一，連接一被選擇的位兀線到該第一感測節點 S01且使得一未被選擇的位元線浮動。 該感測單元1 5 0包含一上拉電晶體P，該電晶體連接在 電源供應電壓端（V c c )與第二感測節點S 0 2之間，且經由 控制信號 PRECHb控制，用於將第二感測節點S〇2預充電 置電源供應電壓（Vcc)的準位，以及下拉電晶體N5, N6， 其皆序列連接於第一閂鎖單元120與接地電壓端（Vss)之 間，且係個別由第二感測節點S02與一閂鎖器控制信號 LATCH之電壓準位所控制。實際而言，PM0S電晶體 P係 連接於電源供應電壓端（v c c )與第二感測節點S 0 2之間。 PM0S電晶體 P係經由預充電控制信號 PRECHb來控制 的。第五與第六NM0S電晶體N5, N6係序列的連接於第一 閂鎖器 LAT1之第二閂鎖節點/Q1與接地電壓（Vss)之 間。第五與第六NM0S電晶體N5, N6係分別經由第二感測 -13- 1257626 節點S02與控制信號 LATCH之電壓準位控制。 依照一對應的方式，一資料I/O單元160包含電晶體Nil， N 1 2，N 1 3與 N 1 4，其係皆分別連接於資料線ι/〇與第一閂 鎖單元120之間，以及資料線I/O與第二閂鎖單元13〇之 間。NMOS電晶體Nil，N12，N13與 N14係由I/O控制信 號 YA3, YA2, YA1與 ΥΑ0控制，用於控制從資料線ι/〇 接收到的資料傳輸到第一與第二閂鎖單元120、130，或是 儲存在第一與第二閂鎖單元1 20、1 30的資料傳輸到資料線 I/O。該些控制信號YA3，YA2, YA1與ΥΑ0係基於行位址 資訊而被產生的。更精確的說，第11到第14NMOS電晶體 N11，N12，N13 與 N14 係連接在閂鎖器 LAT1，LAT2，LAT3 與LAT4之第一閂鎖節點Q1，Q2，Q3與Q4以及資料線 I/O之間。第11到第14NMOS電晶體Nil，N12, N13與 N14 係經由控制信號YA3，YA2，YA1與 ΥΑ0來開啓或關閉。 一程式化操作（program operation)將被敘述。 來自資料線I/O的資料被載入個別的閂鎖器120與丨3〇 上。根據程式信號PGM，被載入的資料係透過連接在位元 線BLe與 Bio的第四NM0S電晶體 N4被程式化進入記 憶體胞元中。此時，閂鎖單元120，130被以位元組（相當 於8位元）單元載入資料。 該程式化操作將被詳細敘述。該資料I / 〇單元1 6 0之第 11 NM0S電晶體Nil被啓動，且將被程式化的資料從資料 線I/O被載入至第一閂鎖器 LAT1之第一閂鎖節點Q!。假 使資料被儲存在第一閂鎖器LAT 1之第一閂鎖節點q 1中， 該第11NM0S電晶體Nil會被截止。該資料I/O單元160 -14- 1257626 之第12 NMOS電晶體N12接著被啓動，且將被程式化的資 料從資料線I/O被載入至第二閂鎖器LAT2之第一閂鎖節 點Q2。假使資料被儲存在第二閂鎖器LAT2之第一閂鎖節 點Q2中’該第12NM0S電晶體N12會被截止。接著，該 資料1/◦單元160之第13 NMOS電晶體N13被啓動，且將 被程式化的資料從資料線I/O被載入至第三閂鎖器LAT3 之第一閂鎖節點Q3。假使資料被儲存在第三閂鎖器LAT3 之第一閂鎖節點Q3中，該第13 NM0S電晶體N13會被截 止。之後，該資料I/O單元160之第14 NM0S電晶體N14 被啓動’且將被程式化的資料從資料線I/O被載入至第四 閂鎖器 LAT4之第一閂鎖節點Q4。假使資料被儲存在第四 閂鎖器LAT4之第一閂鎖節點Q4中，該第14 NM0S電晶體 N 1 4會被截止。因此，將被程式化的資料係序列的儲存在 第一道第四閂鎖器 LAT1到 LAT4中。根據程式化控制信 號 PGM，儲存在第一到第四閂鎖器 LAT1到 LAT4的資 料係經由第四 NM0S電晶體N4被程式化進入記憶體胞元 陣列之一頁中。 一讀取操作將被敘述。 在讀取操作或程式化確認操作中，儲存在經選擇頁面之 記憶體胞元的資料，係經由第一閂鎖單元120被感測。爲 了執行一程式化確認操作，位元線 BLe與Bio與第二感測 節點S02首先被放電。之後，一被選擇的位元線（即Ble) 係被充以給定的電壓，且接著被浮接。 爲了執行讀取操作，第一閂鎖單元1 20之第一閂鎖節點 Q1被初始化。爲了給第一閂鎖節點Q1取π〇π(其係透過第一 -15- 1257626 閂鎖節點Q 1之初始化所得之邏輯低（LOW )準位），一個 控制信號SET被從低準位移位至高（HIGH )準位，使得第 17 NMOS電晶體 N17被導通。在第一閂鎖節點 Q1初始化 之後，控制信號 SET保持低準位。 之後，第二感測節點S02被預充電。爲達此目的，當控 制信號 PRECHb從高準位移位到低準位時，第二感測節點 S02變成電源供應電壓 （Vcc)的準位。當第二感測節點 S〇2變成電源供應電壓 （Vcc)的準位，該第五 NMOS電 晶體 N5導通，該第二閂鎖節點/ Q1保持一（其爲一邏輯 高準位），且第一閂鎖節點 Q 1保持0 (其爲一邏輯低準 位）。此時，控制信號 LATCH爲低準位（LOW )，且第 六NMOS電晶體N6截止。 爲了執行讀取操作，假使控制信號 LATCH變成高準 位，該第六NMOS電晶體N6會導通且控制信號 READ會 變成高準位，從而第三NMOS電晶體N3會導通。 位元線選擇電路1 00會選擇一位元線並感測一經感測胞 元的資料。 假使該經選擇的記憶體胞元並未被程式化，該供應至第 二感測節點S02的電流會被經由被選擇的記憶體胞元放 電。這樣會使得第二感測節點S02之電壓掉到第五NMOS 電晶體N5之定限電壓（threshold voltage)之下，因此第 五 NMOS電晶體N5被截止。雖然第六NMOS電晶體N6 被導通，但是第一閂鎖單元LAT 1的狀態保持不動。由於 控制信號SET保持在低準位，且第7 NMOS電晶體N7被 導通，該第一閂鎖節點 Q1具有“〇，，（其爲一邏輯低準位） -16- 1257626 的資料。 假使經選擇的胞元已被程式化，透過PMOS電晶體 P供 應的電流就逐漸的充電至第二感測節點S02。這樣會使得 第二感測節點S02之電壓增加第五NMOS電晶體N5之定限 電壓（threshold voltage)之上，因此第六 NMOS電晶體 N6被導通。假使第六NMOS電晶體N6被導通，第二閂鎖 節點/Q 1會變成接地電壓之準位，且第一閂鎖節點 Q 1具 有資料“ 1 ”（爲邏輯高準位）。 如上所述，儲存在第一閂鎖器 LATI之第一資料透過傳 輸電晶體N8被傳輸到第二閂鎖器 LAT2。假使第一資料被 從第一閂鎖器 LAT1傳輸到第二閂鎖器 LAT2，該傳輸電 晶體N8即會截止以電性分離第一閂鎖器 LAT1與第二閂 鎖器 LAT2。 一個新的第二資料接著被儲存進第一閂鎖單元LAT 1。儲 存在第一閂鎖器 LAT1的第二（筆）資料透過傳輸電晶體 N9被傳輸至第三閂鎖器 LAT3。假使第二資料被從第一閂 鎖器 LAT1傳輸到第三閂鎖器 LAT3，該傳輸電晶體N9 即會截止以電性分離第一閂鎖器 LAT1與第三閂鎖器 LAT3。 之後，一個新的第三資料接著被儲存進第一閂鎖單元 LAT1。儲存在第一閂鎖器 LAT1的第三（筆）資料透過傳 輸電晶體 N10被傳輸至第四閂鎖器 LAT4。假使第三資料 被從第一閂鎖器 LAT1傳輸到第四閂鎖器 LAT4，該傳輸 電晶體N 1 0即會截止以電性分離第一閂鎖器 LAT 1與第四 閂鎖器 LAT4。 -17- 1257626 一個新的第四資料接著被儲存進第一閂鎖單元LAT1。 如同上述’資料之儲存與傳輸，可經由電性隔離該第一 問鎖器LAT1與問鎖器LAT2，LAT3與LAT4。 如同上述’儲存在個別閂鎖器LAT1，LAT2，LAT3與 LAT4之被選擇的胞元，序列的透過資料1/〇單元16〇被輸 出到資料線I/O。 本發明中’一個頁面緩衝器能取代四個傳統的頁面緩衝 器。同樣的，根據本發明，在路徑選擇單元n 〇、第二閂鎖 單元130、傳輸單元14〇與資料I/O單元160係適當的設置， 以一致於將被讀取或程式化的位元線對之數目的情況下， 一個頁面緩衝器能狗取代傳統的4個或更多個頁面緩衝 器。 如上述’根據本發明，頁面緩衝器之數目透過使用資料 問鎖器來減少。所以因此可禁制由於感測節點之耦合電容 造成的失誤現象。 再者，根據本發明，一個頁面緩衝器能取代四個或更多 個傳統的頁面緩衝器。因此，本發明因爲在配置上可以減 少頁面緩衝器的數目，因此具有優點。 雖然本發明參考最佳實施例做出說明，但在此技藝中具 有通常知識者應當瞭解雖可做出改變或修飾，但不能背離 本發明申請專利範圍的精神與領域。 【圖式簡單說明】 第1圖爲一習知技術中的胞元陣列區與一頁面緩衝器之 槪要配置圖表； 第2圖爲一等效電路圖，顯示NAND型快閃記憶元件之 1257626 一些胞元陣列區； 第3圖爲根據本發明之最佳實施例之胞元陣列與頁面緩 衝器之槪要配置圖表；以及 第4圖爲根據本發明之最佳實施例的頁面緩衝器之電路 圖。 【主要元件符號說明】 100:位元線選擇電路 1 1 0 :路徑選擇單元 120，130:閂鎖單元 1 4 0 :傳輸單元 1 5 0 :感測單元 160:資料I/O單元 170:頁面緩衝器

Claims (1)

12径偷ί日修(更)正替換頁 十、申請專利範圍： 第93 1 3 8 2 3 9號「非依電性記憶元件之頁面緩衝器與非依 電性記憶元件之程式化方法及讀取方法」專利案 (2005年12月修正） 1 . 一種非依電性記憶元件之頁面緩衝器，其包含： 一第一閂鎖單元，用於儲存資料； 一或多個第二閂鎖單元，用於儲存資料； 連接於該第一閂鎖單元與該第二閂鎖單元之間的傳 輸單元，用於傳輸儲存在該第一閂鎖單元的該資料到 該第二閂鎖單元； 一路徑選擇單元，用於在讀取操作時，感測來自位 元線的資料’且儲存該被感測的資料於該第一閂鎖單 元中，並在程式化（program )操作時，傳輸來自該第 一與第二閂鎖單元的該資料到該位元線； 一感測單元’其允許該路徑選擇單元感測資料，或 允許從該位元線接收到的該資料被儲存至該第一閂鎖 單元；以及 一資料I/O單元，用於傳輸來自一資料線的該資料到 該第一與第二W鎖單元，或傳輸儲存在該第一與第二 閂鎖單元的該資料到該資料線。 2 ·如申請專利範圍第1項之頁面緩衝器，其中該路徑選 擇單元包含： 多數第一感測節點，其皆連接於一位元線對之上； 一第二感測節點，用於感測資料； 修(更)正替換頁 多數第一開關’分別連接於該多數第一感測節點與 該第二感測節點之間，用於控制一讀取操作；以及 多數第二開關，連接於該第一閂鎖單元與該第一感 測節點之間，以及連接於該第二閂鎖單元與該第一感 測節點之間，據此控制一程式化操作。 •如申請專利範圍第2項的頁面緩衝器，其中該第一開 關包含多數根據讀取控制信號而受控制的NMOS電晶 體。

•如申請專利範圍第2項的頁面緩衝器，其中該第二開 關包含多數根據程式化控制信號而受控制的Ν Μ 0 S電 晶體。 •如申請專利範圍第2項的頁面緩衝器，其中該第一感 '測節點之數目跟將被讀取或程式化的多數位元線對之 數目一致。

•如申請專利範圍第5項的頁面緩衝器，其中該第一感 測節點有四個。 •如申請專利範圍第2項的頁面緩衝器，其中該感測單 元包含： —i拉（pull-up )電晶體，其連接在一電源供應電 ®端與該第二感測節點之間，且根據用於預充電該第 二感測節點到電源供應電壓準位的一控制信號而受控 制；以及 多數下拉（pull-down)電晶體，其分別串聯在該第 淋(更)正替換頁 -閂鎖單元與一接地電壓端之間，且根據該第二感測 節點之〜電壓準位與一閂鎖控制信號而受控制。 8 .如申請專利範圍第丨項的頁面緩衝器，其中該第一閂 鎖單元包含： 一第〜反向器； 一第二反向器，其輸入係連接於該第一反向器之輸 出節點的一第一閂鎖節點；以及 ~下拉電晶體，連接於該第一閂鎖器節點與接地電 壓端之間，用於初始化該第一閂鎖節點。 9·如申請專利範圍第丨項的頁面緩衝器，其中該等第二 問鎖單元包含：具有一第一反相器的多數閂鎖器，以 及一第二反相器，其輸出係連接到該第一反相器之一 輸出節點的一第一閂鎖節點； 其中該第二反相器之輸出變成該第一反相之輸入。 I 〇 ·如申請專利範圍第1項的頁面緩衝器，其中該第二閂 鎖單元之數量，係比將被讀取或程式化的多數位元線 封之數星還要少一^個。 II ·如申請專利範圍第1 〇項的頁面緩衝器，其中該第二閂 鎖單元係有四個。 1 2 ·如申請專利範圍第1項的頁面緩衝器，其中該傳輸單 元包含多數NMOS電晶體，其皆根據一傳輸控制信號 在虽儲存在該第一問鎖單元之該資料被傳輸到該第二 問鎖單元時導通，並當資料儲存在該第二閂鎖單元時 奸更)正替換頁 截止。 13.如申請專利範圍第1項的頁面緩衝器，其中該資料1/0 單兀包含以一對應方式分別連接在該資料線與該第一 閂鎖單元之間，以及該資料線與該第二閂鎖單元之間 的多數NMOS電晶體，其中該資料1/〇單元從該資料 線傳輸資料到該第一與第二閂鎖單元，或是將儲存在 該第一與第二閂鎖單元的該資料傳輸到該資料線。 1 4 · 一種非依電性半導體記憶元件中的程式化方法，包含 以下步驟： 儲存資料於一第一閂鎖單元； 連續儲存資料於多數第二閂鎖單元中，該第二問鎖 單元之數目係比將被讀取或程式化的多數位元線對之 數量還要少一個；以及 根據一程式控制信號選擇將被程式化的記憶體胞 元，且程式化儲存於該第一閂鎖單元與該第二問鎖單 元中的該資料，使其成爲被選擇的記憶體胞元。 1 5 ·如申請專利範圍第丨4項的方法，其中該程式化非依電 性gH憶兀件的方法，係藉由使用根據申請專利範圍第丄 至第1 3項中任一項之非依電性記憶元件之頁面緩衝器 來執行的。 1 6·—種非依電性半導體記憶元件中的讀取方法，包含以γ 步驟： 感測一經選擇的記憶體胞元之資料’並儲存該經感彻】 顯鄉·(更)正替换頁 --I— Μ ΠΠ I t. ixijtil H.1LT mrn-wtrr^M-1 τ· ι - ι -τή^μ___________— 的資料於一第一閂鎖單元中，其中該非依電性記憶元件 包含用於感測資料與儲存該經感測資料的該第一閃鎖單 兀’以及多數桌一問鎖單兀’其之數量係比將被讀取或 程式化的多數位元線對還要少一個； 透過一傳輸單兀將儲存在該第一閂鎖單元的該資料儲 存於該第二閂鎖單元中； 假使該資料被從該第一閂鎖單元傳輸到該第二閂鎖單 元’則截止該傳輸單元，以電性隔離該第一閂鎖單元與 該第二閂鎖單元； 藉由重複的執行儲存一新資料於該第一閂鎖單元的步 驟’儲存所有資料於多數第二閂鎖單元，透過該傳輸單 元將儲存在該第~閂鎖單元中的該新資料儲存於其他閂 鎖單元中’且假使該新資料被從該第一閂鎖單元傳輸至 其他第二問鎖單元，則截止該傳輸單元以電性分離該第 一閂鎖單元與其他第二閂鎖單元； 儲存其他新資料於該第一閂鎖單元中；以及 透過該資料I/O單元連續輸出儲存在該第一閂鎖單元 與該第二閂鎖單元中的該資料到一資料線。 1 7 ·如申請專利範圍第1 6項的方法，其中該讀取非依電性 記憶元件的方法’係藉由使用根據申請專利範圍第i 至第1 3項中任〜項之非依電性記憶元件之頁面緩衝器 來執行的。