TWI567741B - 於快閃記憶體單元程式化期間降低干擾之系統及方法 - Google Patents

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Description

於快閃記憶體單元程式化期間降低干擾之系統及方法
所揭示的是一種用於在快閃記憶體單元程式化期間降低干擾之改良型控制閘解碼設計。
使用浮閘來儲存其中電荷的快閃記憶體單元，以及在半導體基板中形成此種非揮發性記憶體單元的記憶體陣列，在本技術領域中已廣為所知。一般而言，此種浮閘記憶體單元一直以來係為分離閘類型或堆疊閘類型。
圖1顯示習知的非揮發性記憶體單元10。分離閘超快閃(SF)記憶體單元10包含半導體基板1，其為第一導電類型，如P型。該基板1具有表面，其上形成有第一區域2(亦已知為源極線(SL))，其為第二導電類型，如N型。在該基板1的該表面上形成有第二區域3(亦已知為汲極線)，其亦為第二導電類型，如N型。在該第一區域2及該第二區域3之間係通道區域4。位元線(BL)9係連接至該第二區域3。字線(WL)8(亦稱為選擇閘)係位在該通道區域4的第一部分上且與其絕緣。該字線8極少或完全沒有與該第二區域3重疊。浮閘(FG)5係在該通道區域4的另一部分之上。該浮閘5與該字 線8相鄰且與其絕緣。該浮閘5亦與該第一區域2相鄰。耦合閘(CG)7(亦已知為控制閘)係在該浮閘5之上且與其絕緣。抹除閘(EG)6係在該第一區域2之上，並與浮閘5和耦合閘7相鄰且與其絕緣。該抹除閘6亦與該第一區域2絕緣。
下文說明習知非揮發性記憶體單元10之抹除及程式化的例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在該抹除閘(EG)6上施加高電壓來抹除單元10。從該浮閘(FG)5穿隧至該抹除閘(EG)6的電子致使該浮閘(FG)5帶正電，使該單元10在讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。用於抹除之另一實施例係藉由在該抹除閘(EG)6上施加正電壓Vegp、在該耦合閘(CG)7上施加負電壓Vcgn、並且在其他端子上施加零電壓。該負電壓Vcgn負耦合該浮閘(FG)5，因此用於抹除所需的正電壓Vcgp較小。從該浮閘(FG)5穿隧至該抹除閘(EG)6的電子致使該浮閘(FG)5帶正電，使該單元10在讀取狀態(單元狀態「1」)中為接通狀態。或者，該字線(WL)8(Vwle)及該源極線(SL)2(Vsle)可為負性，用以進一步降低該抹除閘(FG)5上用於抹除所需的該正電壓。負電壓Vwle及Vsle在本例中之大小係小到不足以破壞周圍氧化物且不足以使p/n接面順偏。
透過源極側熱電子程式化機制，藉由在該耦合閘(CG)7上施加高電壓、在該源極線(SL)2上施加高電壓、在該抹除閘(EG)6施加中電壓或與該源極線電壓相同之電壓、及在該位元線(BL)9上施加程式化電流來程式化單元10。流過字線(WL)8和浮閘(FG)5之間 間隙的一部分電子獲得足夠的能量以注入到浮閘(FG)5，致使該浮閘(FG)5帶負電，使該單元10在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
藉由在該位元線(BL)9上施加抑制電壓可在程式化期間抑制單元10(例如，若欲程式化該單元列中的另一單元但卻不要程式化該單元10之時)。分離式閘極快閃記憶體運作及各種電路系統係於Hieu Van Tran等人之美國專利第7,990,773號「Sub Volt Flash Memory System」、以及Hieu Van Tran等人之美國專利第8,072,815號「Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems」中描述，兩者係以引用方式併入本說明書中。
參考圖2，於陣列中配置圖1中所示類型之快閃記憶體單元。使用字線選擇一列快閃記憶體單元，並且使用位元線選擇一行快閃記憶體單元。使用字線與位元線之組合選擇特定快閃記憶體單元。快閃記憶體單元係進一步配置成數個區段。一特定區段內的快閃記憶體單元共用抹除閘控制線，並同時使用該抹除閘控制線抹除特定區段內的所有快閃記憶體單元。一特定區段內之快閃記憶體單元亦共用源極線。一特定列內之快閃記憶體單元亦共用控制閘線。
在圖2之說明性實例中，顯示兩個區段之快閃記憶體單元。應理解的是，快閃記憶體陣列可包括任何數目之區段，並且各區段皆可包括任何列數及行數之快閃記憶體單元。在本實例中，所示各 快閃記憶體單元(201、202、203、211、212、213、221、222、223、231、232、及233)遵循圖1之設計。
區段150在一列中包含單元201、單元202、以及單元203，由字線151及控制閘251存取，並且在一列中包含單元211、單元212、以及單元213，由字線152及控制閘252存取。區段160在一列中包含單元221、單元222、以及單元223，由字線161及控制閘261存取，並且在一列中包含單元231、單元232、以及單元233，由字線162及控制閘162存取。區段150中之該單元係由抹除閘線155抹除，並且區段160中之該單元係由抹除閘線165抹除。區段150中之該單元係耦合至源極線156，並且區段160中之該單元係耦合至源極線166。
對於各單元而言，其各別位元線(101、102、或103)係附接至圖1中的位元線9，其字線(151、152、161、或162)係附接至圖1中的字線8，其抹除閘線(155或165)係附接至圖1中的抹除閘6，其控制閘線(251，252、261、或262)係附接至圖1中的控制閘7，並且其源極線(156或166)係耦合至圖1中的源極線2。
在圖2之先前技術系統中，各區段內之二或更多條控制閘線係耦合至控制閘線解碼器。因此，在圖2中，控制閘線251及控制閘線252係耦合至控制閘線解碼器250，並且控制閘線261及控制閘線262係耦合至控制閘線解碼器260。控制閘線解碼器250可耦合至控制閘電壓源255，並且控制閘線解碼器260可耦合至控制閘電壓源265。例如，若該系統期望啟動控制閘線252，則其會組態控制閘 線解碼器250以耦合控制閘線252至控制閘電壓源255。可使用發送至控制閘線解碼器250之選擇信號(未示出)使該組態出現。
該先前技術設計之一非所欲結果是，在快閃記憶體單元之程式化過程期間會因使用區段內的控制閘線解碼器而出現干擾。例如，若要程式化單元212，則會啟動字線152及位元線102，並且源極線156會含有高電壓。控制線解碼器250會耦合控制閘線252至控制閘電壓源255。在實際運作中，某些電荷會透過控制線解碼器250從控制閘電壓源255漏洩至控制閘線251。這樣有時程式化單元202(稱為行干擾)會因其與單元212共用位元線102及源極線156而具有非意欲結果，並且有時程式化單元203(稱為對角干擾)及區段150中可能的其他單元會因其與單元212共用源極線156而具有非意欲結果。此外，單元213有時亦會因其與單元212共用字線152、控制閘線252、及源極線156而非意欲地遭到程式化(稱為列干擾)。
所需要的是在快閃記憶體單元程式化期間最小化干擾出現之改良型系統。
描述實施例，藉此，控制閘線解碼器係耦合至位於不同區段而非相同區段中之數列快閃記憶體單元。本實施例減少出現先前技術中發現之行干擾及對角干擾。
1‧‧‧半導體基板
2‧‧‧第一區域
3‧‧‧第二區域
4‧‧‧通道區域
5‧‧‧浮閘
6‧‧‧抹除閘
7‧‧‧耦合閘
8‧‧‧字線
9‧‧‧位元線
10‧‧‧非揮發性記憶體單元
101‧‧‧位元線
102‧‧‧位元線
103‧‧‧位元線
150‧‧‧區段
151‧‧‧字線
152‧‧‧字線
155‧‧‧抹除閘線
156‧‧‧源極線
160‧‧‧區段
161‧‧‧字線
162‧‧‧字線
165‧‧‧抹除閘線
166‧‧‧源極線
201‧‧‧快閃記憶體單元
202‧‧‧快閃記憶體單元
203‧‧‧快閃記憶體單元
211‧‧‧快閃記憶體單元
212‧‧‧快閃記憶體單元
213‧‧‧快閃記憶體單元
221‧‧‧快閃記憶體單元
222‧‧‧快閃記憶體單元
223‧‧‧快閃記憶體單元
231‧‧‧快閃記憶體單元
232‧‧‧快閃記憶體單元
233‧‧‧快閃記憶體單元
250‧‧‧控制閘線解碼器
251‧‧‧控制閘線
252‧‧‧控制閘線
255‧‧‧控制閘電壓源
260‧‧‧控制閘線解碼器
261‧‧‧控制閘線
262‧‧‧控制閘線
265‧‧‧控制閘電壓源
350‧‧‧控制閘線解碼器
360‧‧‧控制線解碼器
365‧‧‧控制閘電壓源
370‧‧‧控制閘線解碼器
375‧‧‧控制閘電壓源
BL‧‧‧位元線
CG‧‧‧耦合閘
EG‧‧‧抹除閘
FG‧‧‧浮閘
SL‧‧‧源極線
WL‧‧‧字線
圖1描繪先前技術的分離閘快閃記憶體單元。
圖2描繪先前技術的快閃記憶體陣列之布局。
圖3描繪快閃記憶體陣列之實施例之例示性布局。
參考圖3，描繪的是實施例。圖3共用許多在圖2中所描繪之相同元件，而且所用元件符號與圖2相同之元件係與先前對於圖2所述之元件相同。在圖3中，控制閘線解碼器360係耦合至控制閘線252及控制閘線261。控制閘線252位於區段150中，並且控制閘線261位於區段160中。控制閘線解碼器360可耦合至控制閘電壓源365。控制閘線解碼器350係耦合至控制閘線251及不同區段中之另一控制閘線(未示出)。控制閘線解碼器370係耦合至控制閘線262及不同區段中之另一控制閘線(未示出)。控制閘線解碼器370可耦合至控制閘電壓源375。
若要程式化單元212，則會啟動字線152及位元線102，並且源極線156會含有高電壓。控制線解碼器360會耦合控制閘線252至控制閘電壓源365。在實際運作中，某些電荷會透過控制線解碼器360從控制閘電壓源365漏洩至控制閘線261。然而，由於源極線166係處於低電壓(因為區段160未被程式化)，與控制閘線261相關聯之單元均不會非意欲地被程式化。因此，圖2之行干擾未在圖3的設計中呈現。同樣地，圖2之對角干擾未在圖3中呈現。
因此，藉由使各控制閘線解碼器與不同區段中的控制閘線相關聯，可避免先前技術之非意欲程式化干擾。
雖然圖3之實施例顯示耦合至兩條控制閘線之各控制閘線解碼器，其中各控制閘線係位於不同區段中，所屬技術中具有通常 知識者仍會理解在替代方案中，各控制閘線解碼器卻是可耦合至多於兩條控制閘線，其中各控制閘線係位於不同區段中。圖3之實施例之相同原理是可應用的。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上述之材料、製程及數值之實例僅為例示之用，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，用語「相鄰」包括「直接相鄰」(二者之間無設置任何中間材料、元件或間隔)和「間接相鄰」(二者之間設置有中間材料、元件或間隔)。例如，「在基材上方」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
101,102,103‧‧‧位元線
150,160‧‧‧區段
151,152,161,162‧‧‧字線
155,165‧‧‧抹除閘線
156,166‧‧‧源極線
201,202,203,211,212,213,221,222,223,231,232,233‧‧‧快閃記憶體單元
251,252,261,262‧‧‧控制閘線
350,370‧‧‧控制閘線解碼器
360‧‧‧控制線解碼器
365,375‧‧‧控制閘電壓源

Claims (20)

  1. 一種快閃記憶體系統，其包含：包含第一複數列快閃記憶體單元之第一區段，該第一區段與第一源極線相關聯；包含第二複數列快閃記憶體單元之第二區段，該第二區段與第二源極線相關聯；以及控制閘線解碼器，其係耦合至控制閘電壓源，並且選擇性地耦合至僅一條與該第一複數列之一者相關聯之控制閘線、及僅一條與該第二複數列之一者相關聯之控制閘線，其中該第一源極線與第二源極線中之一者係在高電壓且該第一源極線與第二源極線中之另一者係在低電壓。
  2. 如請求項1之快閃記憶體系統，其中該第一區段與第一抹除閘線相關聯，並且該第二區段與第二抹除閘線相關聯。
  3. 如請求項1之快閃記憶體系統，其中該第一複數列之各者與不同控制閘線相關聯。
  4. 如請求項3之快閃記憶體系統，其中該第二複數列之各者與不同控制閘線相關聯。
  5. 如請求項1之快閃記憶體系統，其中該第一複數列快閃記憶體單元及該第二複數列快閃記憶體單元各包含分離閘快閃記憶體單元。
  6. 如請求項2之快閃記憶體系統，其中該第一複數列快閃記憶體單元及該第二複數列快閃記憶體單元各包含分離閘快閃記憶體單元。
  7. 如請求項3之快閃記憶體系統，其中該第一複數列快閃記憶體單元及該第二複數列快閃記憶體單元各包含分離閘快閃記憶體單元。
  8. 如請求項4之快閃記憶體系統，其中該第一複數列快閃記憶體單元及該第二複數列快閃記憶體單元各包含分離閘快閃記憶體單元。
  9. 一種程式化快閃記憶體單元之方法，其包含：使用第一字線及第一位元線啟動第一區段的第一列中之選定快閃記憶體單元，該第一區段與一第一源極線相關聯；使用控制閘線解碼器耦合控制閘電壓源至該選定快閃記憶體單元之控制閘，其中該控制閘線解碼器無法選擇性地耦合至該第一區段內的另一列，其中該控制閘線解碼器能選擇性地耦合至僅一在該第二區段之快閃記憶體單元之列，該第二區段與一第二源極線相關聯，其中該第一源極線係在一高電壓且該第二源極線係在一低電壓；以及在該選定快閃記憶體單元之浮閘中儲存數位值。
  10. 如請求項9之方法，其進一步包含使用抹除閘線抹除該選定快閃記憶體單元。
  11. 如請求項9之方法，其中該選定快閃記憶體單元係為一分離閘快閃記憶體單元。
  12. 如請求項10之方法，其中該選定快閃記憶體單元係為一分離閘快閃記憶體單元。
  13. 一種程式化並讀取快閃記憶體單元之方法，其包含： 使用第一字線及第一位元線啟動第一區段中的第一列之選定快閃記憶體單元，該第一區段與一第一源極線相關聯；使用控制閘線解碼器耦合控制閘電壓源至該第一列，其中該控制閘電壓源無法選擇性地耦合至該第一區段中的另一列，其中該控制閘線解碼器能選擇性地耦合至僅一在第二區段中之列，該第二區段與一第二源極線相關聯，其中該第一源極線係在一高電壓且該第二源極線係在一低電壓；在該選定快閃記憶體單元之浮閘中儲存數位值；以及使用該選定快閃記憶體單元之源極線讀取該數位值。
  14. 如請求項13之方法，其中該儲存步驟包含增加電子至該浮閘。
  15. 如請求項13之方法，其進一步包含使用抹除閘線抹除該選定快閃記憶體單元。
  16. 如請求項15之方法，其中該抹除步驟包含自該浮閘移除電子。
  17. 如請求項13之方法，其中該第一列包含分離閘快閃記憶體單元。
  18. 如請求項14之方法，其中該第一列包含分離閘快閃記憶體單元。
  19. 如請求項15之方法，其中該第一列包含分離閘快閃記憶體單元。
  20. 如請求項16之方法，其中該第一列包含分離閘快閃記憶體單元。
TW104114454A 2014-05-12 2015-05-06 於快閃記憶體單元程式化期間降低干擾之系統及方法 TWI567741B (zh)

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