JP6980699B2 - 個々のメモリセル読み出し、プログラム及び消去を備えたフラッシュメモリアレイ - Google Patents

個々のメモリセル読み出し、プログラム及び消去を備えたフラッシュメモリアレイ Download PDF

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Description

〔関連出願〕
本出願は、２０１６年５月１７日出願の米国仮特許出願第６２／３３７，７５１号及び２０１６年１２月９日出願の米国特許出願第１５／３７４，５８８号の利益を主張するものである。
本発明は、不揮発性メモリアレイに関する。
分割ゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０特許」）は、分割ゲート不揮発性メモリセルのアレイを開示しており、参照により全目的で本明細書に組み込まれる。メモリセルは、図１に示される。各メモリセル１０は、半導体基板１２に形成されたソース及びドレイン領域１４／１６を含み、チャネル領域１８がそれらの間にある。浮遊ゲート２０が、チャネル領域１８の第１の部分の上方に形成され、それから絶縁され（かつその導電性を制御し）、またドレイン領域１６の一部分の上方にある。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、それから絶縁されている（かつその導電性を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に高く延在する第２の部分２２ｂとを有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁されている。
メモリセルは、浮遊ゲート２０上の電子が、ファウラーノルドハイム・トンネリングを介して浮遊ゲート２０から制御ゲート２２へと中間絶縁体２４を通り抜けるように、制御ゲート２２に高い正電圧をかけることによって、消去される（電子が浮遊ゲートから除去される）。
メモリセルは、制御ゲート２２に正電圧をかけ、ドレイン１６に正電圧をかけることによって、プログラムされる（電子が浮遊ゲートにかかる）。電子電流がソース１４からドレイン１６に向かって流れることになる。電子は加速し、それらが制御ゲート２２と浮遊ゲート２０との間の間隙に到達したとき加熱されるようになる。加熱された電子の一部が、浮遊ゲート２０からの静電引力に起因して、ゲート酸化物２６を通して浮遊ゲート２０の上に注入されることになる。
メモリセルは、ドレイン１６及び制御ゲート２２に正の読み出し電圧をかける（これは制御ゲートの下のチャネル領域をオンにする）ことによって読み出しされる。浮遊ゲート２０が正に帯電した（すなわち、電子が消去され、ドレイン１６に正で結合する）場合、浮遊ゲート２０の下のチャネル領域の部分もオンにされ、電流が、消去された又は「１」状態として感知されるチャネル領域１８にわたって流れる。浮遊ゲート２０が負に帯電する（すなわち電子でプログラムされる）場合、浮遊ゲート２０の下のチャネル領域の部分は、大部分又は全体的にオフにされ、電流は、プログラムされた又は「０」状態として感知されるチャネル領域１８にわたって流れない（又はほとんど流れない）。
メモリアレイのアーキテクチャが図２に示される。メモリセル１０は、行及び列に配置されている。各列において、メモリセルは、メモリセルの対として形成され、これらの各々が共通のソース領域１４（Ｓ）を共有し、隣接するメモリセルの各々の組が共通のドレイン領域１６（Ｄ）を共有するように、端から端までミラー様態で配置される。いずれの所与のメモリセルの行に対する全てのソース領域１４が、ソース線１４ａによって一緒に電気的に接続されている。いずれの所与のメモリセルの列に対する全てのドレイン領域１６が、ビット線１６ａによって一緒に電気的に接続されている。いずれの所与のメモリセルの行に対する全ての制御ゲート２２が、制御ゲート線２２ａによって一緒に電気的に接続されている。したがって、メモリセルが個別にプログラムされ、読み出され得る一方で、メモリセルの消去は、行毎に行われる（制御ゲート線２２ａに高電圧を印加することによって、メモリセルの各行が一緒に消去される）。特定のメモリセルが消去されるべき場合、同じ行内のメモリセル全てもまた消去されなければならない。
当業者は、ソース及びドレインが交換可能であることを理解し、その場合、浮遊ゲートは、図３に示されるように、ドレインの代わりにソースにわたって部分的に延在することができる。図４は、メモリセル１０、ソース線１４ａ、ビット線１６ａ、及び制御ゲート線２２ａを含む、対応するメモリセルのアーキテクチャを最もよく例示する。これらの図から自明のように、同じ行のメモリセル１０は、同じソース線１４ａ及び同じ制御ゲート線２２ａを共有する一方で、同じ列の全てのセルのドレインは、同じビット線１６ａに電気的に接続されている。アレイ設計は、デジタル用途に最適化されており、例えば、選択された制御ゲート線２２ａ及びソース線１４ａにそれぞれ１．６Ｖ及び７．６Ｖを印加し、選択されたビット線１６ａを接地することによって、選択されたセルの個別のプログラミングを可能にする。同じ対における非選択メモリセルの妨害は、選択されていないビット線１６ａに２ボルトを超える電圧を印加し、残りの線を接地することによって、回避される。消去（浮遊ゲート２０から制御ゲート２２への電子のファウラーノルドハイム・トンネリング）に関与するプロセスは、ドレイン電圧（すなわち、同じソース線１４ａを共有する行方向に隣接した２つのセルに関して異なり得る唯一の電圧）によってわずかな影響しか受けないので、メモリセル１０は個々に消去することができない。
２つよりも多くのゲートを有する分割ゲートメモリセルもまた知られている。例えば、図５に示されるように、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０、チャネル領域１８の第２の部分の上方にある選択ゲート２８、浮遊ゲート２０の上方にある制御ゲート２２、及びソース領域１４の上方にある消去ゲート３０を有するメモリセルが、知られている。プログラミングは、チャネル領域１８からの加熱された電子がそれら自体を浮遊ゲート２０の上に注入することによって示される。消去は、電子が浮遊ゲート２０から消去ゲート３０へと通り抜けることによって示される。
４ゲートメモリセルアレイのこのアーキテクチャは、図６に示されるように構成され得る。この実施形態において、各水平方向選択ゲート線２８ａは、メモリセルのその行について選択ゲート２８全てを一緒に電気的に接続する。各水平方向制御ゲート線２２ａは、メモリセルのその行について制御ゲート２２全てを一緒に電気的に接続する。各水平方向ソース線１４ａは、ソース領域１４を共有するメモリセルの２つの行についてソース領域１４全てを一緒に電気的に接続する。各ビット線１６ａは、メモリセルのその列についてドレイン領域１６全てを一緒に電気的に接続する。各消去ゲート線３０ａは、消去ゲート３０を共有するメモリセルの２つの行について消去ゲート３０全てを一緒に電気的に接続する。以前のアーキテクチャと同様に、個々のメモリセルは、独立してプログラムされ、読み出され得る。しかしながら、個々にセルを消去する方法はない。消去は、消去ゲート線３０ａに高い正電圧をかけることによって行われ、これにより同じ消去ゲート線３０ａを共有するメモリセルの両列を同時に消去する結果となる。代表的な動作電圧には、下記の表１におけるものが含まれ得る（この実施形態において、選択ゲート線２８ａは、ワード線ＷＬと称され得る）。
Figure 0006980699
近年、真のシングルビット動作を必要とする分割ゲート不揮発性メモリセルの新たな用途が開発されてきた（すなわち、各メモリセルは、隣接するメモリセルのプログラミング状態からの干渉又はその妨害なしに個別にプログラムされ、読み出され、消去され得る）。したがって、独立してプログラムされ、読み出され、消去され得る分割ゲート不揮発性メモリセルのアレイが必要とされる。
上述の問題及び必要性は、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、メモリセルの行が、交互になった偶数番目の行及び奇数番目の行に配置されている、複数のメモリセルとを含む、メモリデバイスによって対処される。メモリセルの各々は、基板において離間したソース領域及びドレイン領域であって、基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、ソース領域に隣接したチャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、ドレイン領域に隣接したチャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートとを含む。メモリセルの行の各々は、メモリセルの行についてソース領域全てを一緒に電気的に接続するソース線を含む。メモリセルの列の各々は、メモリセルの列についてドレイン領域全てを一緒に電気的に接続するビット線を含む。メモリセルの列の各々は、メモリセルの奇数番目の行にあるメモリセルの列内のメモリセルの制御ゲート全てを一緒に電気的に接続する第１の制御ゲート線を含む。メモリセルの列の各々は、メモリセルの偶数番目の行にあるメモリセルの列内のメモリセルの制御ゲート全てを一緒に電気的に接続する第２の制御ゲート線を含む。
上記のメモリデバイスを消去する方法は、選択されたメモリセルの制御ゲートに電気的に接続されている第１及び第２の制御ゲート線のうちの１つに正電圧を、並びに第１及び第２の制御ゲート線のうちのその他全てに接地電圧を印加することと、選択されたメモリセルのソース領域に電気的に接続されているソース線のうちの１つに接地電圧を、並びにソース線のうちのその他全てに正電圧を印加することと、ビット線の全てに接地電圧を印加することとを含む。
メモリデバイスは、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルとを含む。メモリセルの各々は、基板において離間したソース領域及びドレイン領域であって、基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、ソース領域に隣接したチャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、ドレイン領域に隣接したチャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートとを含む。メモリセルの列の各々は、メモリセルの列についてソース領域全てを一緒に電気的に接続するソース線を含む。メモリセルの列の各々は、メモリセルの列についてドレイン領域全てを一緒に電気的に接続するビット線を含む。メモリセルの行の各々は、メモリセルの行について制御ゲート全てを一緒に電気的に接続する制御ゲート線を含む。
上記のメモリデバイスを消去する方法は、選択されたメモリセルの制御ゲートに電気的に接続されている制御ゲート線のうちの１つに正電圧を、並びに制御ゲート線のうちのその他全てに接地電圧を印加することと、選択されたメモリセルのソース領域に電気的に接続されているソース線のうちの１つに接地電圧を、並びにソース線のうちのその他全てに正電圧を印加することと、ビット線の全てに接地電圧を印加することとを含む。
メモリデバイスは、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルとを含む。メモリセルの各々は、基板において離間したソース領域及びドレイン領域であって、基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、ソース領域に隣接したチャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、浮遊ゲートの上方に配設され、それから絶縁されている制御ゲートと、ドレイン領域に隣接したチャネル領域の第２の部分の上方に配設され、それから絶縁されている選択ゲートと、ソース領域の上方に配設され、それから絶縁されている消去ゲートとを含む。メモリセルの行の各々は、メモリセルの行についてソース領域全てを一緒に電気的に接続するソース線を含む。メモリセルの列の各々は、メモリセルの列についてドレイン領域全てを一緒に電気的に接続するビット線を含む。メモリセルの行の各々は、メモリセルの行について制御ゲート全てを一緒に電気的に接続する制御ゲート線を含む。メモリセルの行の各々は、メモリセルの行について選択ゲート全てを一緒に電気的に接続する選択ゲート線を含む。メモリセルの列の各々は、メモリセルの列について消去ゲート全てを一緒に電気的に接続する消去ゲート線を含む。
上記のメモリデバイスを消去する方法は、選択されたメモリセルの制御ゲートに電気的に接続されている制御ゲート線のうちの１つに接地電圧を、並びに制御ゲート線のうちのその他全てに正電圧を印加することと、ソース線の全てに接地電圧を印加することと、ビット線の全てに接地電圧を印加することと、選択ゲート線の全てに接地電圧を印加することと、選択されたメモリセルの消去ゲートに電気的に接続されている消去ゲート線のうちの１つに正電圧を、並びに消去ゲート線のうちのその他全てに接地電圧を印加することとを含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
従来の２ゲート不揮発性メモリセルの横断面図である。 図１の従来の２ゲート不揮発性メモリセルのアーキテクチャの概略図である。 従来の２ゲート不揮発性メモリセルの対の横断面図である。 図３の従来の２ゲート不揮発性メモリセルのアーキテクチャの概略図である。 従来の４ゲート不揮発性メモリセルの横断面図である。 図５の従来の４ゲート不揮発性メモリセルのアーキテクチャの概略図である。 本発明の２ゲート不揮発性メモリセルのアーキテクチャの概略図である。 本発明の２ゲート不揮発性メモリセルのアーキテクチャの代替的な実施形態の概略図である。 本発明の４ゲート不揮発性メモリセルのアーキテクチャの概略図である。
本発明は、シングルメモリセルの固有の（ランダムオーダー）プログラミング、読み出し及び消去（すなわち、真のシングルビット動作）を提供する、分割ゲート不揮発性メモリセルのアレイのための新たなアーキテクチャ構成を伴う。
図１及び図３の２ゲートセルの場合、真のシングルビット動作を提供するメモリセルアレイアーキテクチャは、図７に示される。図７の２ゲートシングルビット動作アーキテクチャと、図２及び図４に関して上述した従来の２ゲートアーキテクチャとの間の主な差異は、水平方向制御ゲート線２２ａ（メモリセルの各行につき１つ）が、垂直方向制御ゲート線２２ｂ及び２２ｃ（すなわち、メモリセルの各列につき２つの制御ゲート線）と置き換えられているということである。具体的には、メモリセルの各列は、２つの制御ゲート線、すなわち、奇数行のメモリセル（すなわち、奇数行１、３、５等のメモリセル）の制御ゲート２２全てを一緒に電気的に接続する第１の制御ゲート線２２ｂと、偶数行のメモリセル（すなわち、偶数行２、４、６等のメモリセル）の制御ゲート２２全てを一緒に電気的に接続する第２の制御ゲート線２２ｃとを含む。この様態で制御ゲート線を再配向することによって、アレイ内の任意のメモリセルが、隣接するメモリセルのメモリ状態に悪影響を与えることなく個々にプログラミングされ、消去され、読み出され得る。任意の所与の対象メモリセルを消去する、プログラミングする、又は読み出すための代表的な（非限定的な）動作電圧が、下記の表２に示される。
Figure 0006980699
 （ｓｅｌ＝対象メモリセルと交差する線）
（ｕｎｓｅｌ＝対象メモリセルと交差しない線）。
数値（非限定的）例が下記の表３に示される。
Figure 0006980699
消去の間、選択されたセルのみが、その制御ゲート２２に対して高電圧を与えると同時にそのソース領域１４が接地され、それにより電子が浮遊ゲート２０から通り抜ける。高電圧がそれらの制御ゲート２２に印加された、同じ列中のいずれの未選択セルではまた、浮遊ゲートから離れての電子のいずれのトンネリングも阻害するのに十分に高い阻害電圧がそれらのソース領域１４に印加されることになる（すなわち、電子は、２つの対向する方向への正電圧を経験することになる）。
図８は、２ゲートのシングルビット動作アーキテクチャの代替の実施形態を例示する。図８の２ゲートシングルビット動作アーキテクチャと、図２及び図４に関して上述した従来の２ゲートアーキテクチャとの間の主な差異は、水平方向ソース線１４ａ（各行につき１つ）が、垂直方向ソース線１４ｂ（各列につき１つ）と置き換えられているということである。具体的には、メモリセルの各列は、その列内のメモリセル１０全てについてソース領域１４全てを一緒に電気的に接続するソース線１４ｂ含む。この様態でソース線を再配向することによって、アレイ内の任意のメモリセルが、隣接するメモリセルのメモリ状態に悪影響を与えることなく個々にプログラミングされ、消去され、読み出され得る。表２の動作値は、この実施形態にも同等に適用される。
図９は、図６のメモリセルについての４ゲートシングルビット動作アーキテクチャを例示する。図９の４ゲートシングルビット動作アーキテクチャと、図６に関して上述した従来の４ゲートアーキテクチャとの間の主な差異は、水平方向消去ゲート線３０ａ（メモリセル対の各対につき１つ）が、垂直方向消去ゲート線３０ｂと置き換えられているということである。具体的には、メモリセルの各列は、メモリセルの列について消去ゲート３０全てを一緒に電気的に接続する消去ゲート線３０ｂを含む。この様態で制御ゲート線を再配向することによって、アレイ内の任意のメモリセルが、個々にプログラミングされ、消去され、読み出され得る。任意の所与の対象メモリセルを消去する、プログラミングする、又は読み出すための代表的な動作電圧が、下記の表４に示される。
Figure 0006980699
 （ｓｅｌ＝対象メモリセルと交差する線）
（ｕｎｓｅｌ＝対象メモリセルと交差しない線）。
数値（非限定的）例が下記の表５に示される。
Figure 0006980699
本発明は上述した実施形態（複数可）に限定されるものではなく、添付の請求の範囲内に該当するありとあらゆる変形例も包含することを理解されたい。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (20)

  1. メモリデバイスであって、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記メモリセルの前記行が、交互になった偶数番目の行及び奇数番目の行に配置されている、複数のメモリセル、を含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記列の各々が、前記メモリセルの前記奇数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第１の制御ゲート線を含み、
    メモリセルの前記列の各々が、前記メモリセルの前記偶数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第２の制御ゲート線を含む、メモリデバイス。
  2. 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項１に記載のメモリデバイス。
  3. 前記メモリセルが、前記メモリセルの対として配置され、
    メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、請求項１に記載のメモリデバイス。
  4. 前記メモリセルの各々につき、前記制御ゲートが、前記浮遊ゲートに横方向に隣接した第１の部分と、前記浮遊ゲートの上方に上がって延在する第２の部分とを含む、請求項１に記載のメモリデバイス。
  5. メモリデバイスであって、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセル、を含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
    前記メモリセルが、前記メモリセルの対として配置され、
    メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、メモリデバイス。
  6. 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項５に記載のメモリデバイス。
  7. 前記メモリセルの各々につき、前記制御ゲートが、前記浮遊ゲートに横方向に隣接した第１の部分と、前記浮遊ゲートの上方に上がって延在する第２の部分とを含む、請求項５に記載のメモリデバイス。
  8. メモリデバイスであって、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセル、を含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記浮遊ゲートの上方に配設され、それから絶縁されている制御ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている選択ゲートと、
    前記ソース領域の上方に配設され、それから絶縁されている消去ゲートと、を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記選択ゲート全てを一緒に電気的に接続する選択ゲート線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記消去ゲート全てを一緒に電気的に接続する消去ゲート線を含む、メモリデバイス。
  9. 前記メモリセルの各々につき、前記浮遊ゲートが、前記ソース領域の一部分の上方に延在し、それから絶縁されている、請求項８に記載のメモリデバイス。
  10. 前記メモリセルが、前記メモリセルの対として配置され、
    メモリセルの前記対の各々が、前記ソース領域及び前記ソース線のうちの一方を共有する、請求項８に記載のメモリデバイス。
  11. メモリセルの前記対の各々が、前記消去ゲート及び前記消去ゲート線のうちの一方を共有する、請求項１０に記載のメモリデバイス。
  12. メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記メモリセルの前記行が、交互になった偶数番目の行及び奇数番目の行に配置されており、前記複数のメモリセルのうちの１つが、選択されたメモリセルである、複数のメモリセルを含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記列の各々が、前記メモリセルの前記奇数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第１の制御ゲート線を含み、
    メモリセルの前記列の各々が、前記メモリセルの前記偶数番目の行にあるメモリセルの前記列内の前記メモリセルの前記制御ゲート全てを一緒に電気的に接続する第２の制御ゲート線を含み、
    前記方法が、
    前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記第１及び第２の制御ゲート線のうちの１つに正電圧を、並びに前記第１及び第２の制御ゲート線のうちのその他全てに接地電圧を印加することと、
    前記選択されたメモリセルの前記ソース領域に電気的に接続されている前記ソース線のうちの１つに接地電圧を、並びに前記ソース線のうちのその他全てに正電圧を印加することと、
    前記ビット線の全てに接地電圧を印加することと、を含む、方法。
  13. 前記第１又は第２の制御ゲート線のうちの前記１つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧よりも大きい、請求項１２に記載の方法。
  14. 前記第１又は第２の制御ゲート線のうちの前記１つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも２倍である、請求項１２に記載の方法。
  15. メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが、選択されたメモリセルである、複数のメモリセル、を含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている制御ゲートと、を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
    前記方法が、
    前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記制御ゲート線のうちの１つに正電圧を、並びに前記制御ゲート線のうちのその他全てに接地電圧を印加することと、
    前記選択されたメモリセルの前記ソース領域に電気的に接続されている前記ソース線のうちの１つに接地電圧を、並びに前記ソース線のうちのその他全てに正電圧を印加することと、
    前記ビット線の全てに接地電圧を印加することと、を含む、方法。
  16. 前記制御ゲート線のうちの前記１つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧よりも大きい、請求項１５に記載の方法。
  17. 前記制御ゲート線のうちの前記１つに印加される前記正電圧が、前記ソース線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも２倍である、請求項１５に記載の方法。
  18. メモリデバイスの選択されたメモリセルを消去する方法であって、前記メモリデバイスが、
    半導体材料の基板、
    前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが、選択されたメモリセルである、複数のメモリセル、を含み、
    前記メモリセルの各々が、
    前記基板において離間したソース領域及びドレイン領域であって、前記基板におけるチャネル領域がそれらの間に延在している、ソース領域及びドレイン領域と、
    前記ソース領域に隣接した前記チャネル領域の第１の部分の上方に配設され、それから絶縁されている浮遊ゲートと、
    前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
    前記ドレイン領域に隣接した前記チャネル領域の第２の部分の上方に配設され、それから絶縁されている選択ゲートと、
    前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
    メモリセルの前記行の各々が、メモリセルの前記行について前記ソース領域全てを一緒に電気的に接続するソース線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記ドレイン領域全てを一緒に電気的に接続するビット線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記制御ゲート全てを一緒に電気的に接続する制御ゲート線を含み、
    メモリセルの前記行の各々が、メモリセルの前記行について前記選択ゲート全てを一緒に電気的に接続する選択ゲート線を含み、
    メモリセルの前記列の各々が、メモリセルの前記列について前記消去ゲート全てを一緒に電気的に接続する消去ゲート線を含み
    前記方法が、
    前記選択されたメモリセルの前記制御ゲートに電気的に接続されている前記制御ゲート線のうちの１つに接地電圧を、並びに前記制御ゲート線のうちのその他全てに正電圧を印加することと、
    前記ソース線の全てに接地電圧を印加することと、
    前記ビット線の全てに接地電圧を印加することと、
    前記選択ゲート線の全てに接地電圧を印加することと、
    前記選択されたメモリセルの前記消去ゲートに電気的に接続されている前記消去ゲート線のうちの１つに正電圧を、並びに前記消去ゲート線のうちのその他全てに接地電圧を印加することと、を含む、方法。
  19. 前記消去ゲート線のうちの前記１つに印加される前記正電圧が、前記制御ゲート線のうちの前記その他に印加される前記正電圧よりも大きい、請求項１８に記載の方法。
  20. 前記消去ゲート線のうちの前記１つに印加される前記正電圧が、前記制御ゲート線のうちの前記その他に印加される前記正電圧のそれよりも少なくとも２倍である、請求項１８に記載の方法。
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