JP5260152B2 - 不揮発性メモリ制御回路 - Google Patents

Description

本発明は、所定の複数個のメモリセルから構成されるセクタ単位でソースラインの電位が操作される不揮発性メモリのイレーズを制御する不揮発性メモリ制御回路に関する。

従来より、データ書き換え可能な不揮発性メモリとして、フラッシュメモリが広く普及している。このフラッシュメモリにおけるデータイレーズ（消去）は、ワードライン（ＷＬ）に高電圧ＨＶを印加し、メモリのフローティングゲート（ＦＧ）に保持されていた電子を引き抜くことで実現されている。

一方、データを書き込むプログラミング動作においては、ソースラインに対し高電圧を印加する。このため、プログラム対象でないメモリセルについても高電圧が印加されることで、リバーストンネル現象などにより高電圧印加の積算時間に応じてフローティングゲート（ＦＧ）内に電子が入り、プログラム状態に移行してしまう、いわゆるプログラムディスターブが起こることがある。このプログラムディスターブが発生すると、読み出し時において正常なデータが取り出せなくなってしまう。

そこで、フラッシュメモリのデータ書き換えの際には、ソースラインを同一にする複数のメモリセルからなるセクタ単位で、イレーズを行い、その後にプログラミングを行う。これによって、イレーズも、プログラミングも同一のセクタ単位で行われ、プログラムディスターブの影響により、読み出し動作時、正常なデータが取り出せないことが防止される。

特開平１１−３２８９８５号公報

ここで、セクタは比較的大きな単位であり、イレーズしたいデータが少なくても、セクタ全体のイレーズを行わなければならず、データ書き換えのために多くのデータを交換しなければならないという問題があった。

また、フラッシュメモリの寿命は、イレーズ回数によって決定される場合が多い。携帯電話機などでは、フラッシュメモリのデータ書き換え頻度が非常に多く、イレーズ回数を少なくしたいという要求もある。

本発明は、所定の複数個のメモリセルから構成されるセクタ単位でソースラインの電位が操作される不揮発性メモリのイレーズを制御する不揮発性メモリ制御回路であって、セクタ内に配置された複数のワードライン単位のイレーズ対象メモリセルについてのイレーズ指令を受け入れ、イレーズ対象メモリセルを含むセクタ内の全データを別メモリに待避し、該当セクタ全体について、イレーズを実施し、待避したデータのうち、イレーズ対象メモリセル以外のデータを対応するメモリセルに戻すとともに、イレーズの際に、待避された該当セクタ内のメモリセルの読み出しデータの電位に基づいてその電位の劣化が所定以上であるか否かを判定し、この判定によって電位の劣化が所定以上でないと判定された場合には、該当セクタのイレーズ対象メモリセルについてのみのイレーズを実施することを特徴とする。

なお、電位の劣化が所定以上とは、通常の読み出し動作において、期待されるデータが読み出せない状態ではなく、その状態に至る直前またはもう少し前であるが、当初の電位に比べて電位がある程度反対のレベルの状態に近づいている状態を意味する。

本発明によれば、イレーズ単位をワードラインを共通とするメモリセル単位として、効率的なイレーズを行うことができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１に、フラッシュＥＥＰＲＯＭ１２１の全体構成を示す。各メモリセル１０１には、半導体基板上に形成されたソースＳ、チャネルＣＨ、ドレインＤ、浮遊ゲートＦＧ、制御ゲートＣＧを有するスプリットゲート型不揮発性半導体メモリセル１０１が用いられている。

１単位のメモリセルの組であるセクタ１２２には、複数のメモリセル１０１がマトリックス状に配置されて構成されている。行（ロウ）方向に配列された各メモリセル１０１の制御ゲートＣＧには、共通のワードラインＷＬａ〜ＷＬｚがそれぞれ接続されている。列（カラム）方向に配列された各メモリセル１０１のドレインＤには、共通のビットラインＢＬａ〜ＢＬｚがそれぞれ接続されている。全てのメモリセル１０１のソースＳは共通ソースラインＳＬに接続されている。

各ワードラインＷＬａ〜ＷＬｚはロウデコーダ１２３に接続され、各ビットラインＢＬａ〜ＢＬｚはカラムデコーダ１２４に接続されている。

外部から印加されたロウアドレスおよびカラムアドレスは、アドレスピン１２５に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１２５からアドレスバッファ１２６を介してアドレスラッチ１２７へ転送される。アドレスラッチ１２７でラッチされた各アドレスのうち、ロウアドレスはロウデコーダ１２３へ転送され、カラムアドレスはカラムデコーダ１２４へ転送される。

ロウデコーダ１２３は、アドレスラッチ１２７でラッチされたロウアドレスに対応したワードラインＷＬａ〜ＷＬｚを選択し、その選択したワードラインとゲート電圧制御回路１３４とを接続する。

カラムデコーダ１２４は、アドレスラッチ１２７でラッチされたカラムアドレスに対応したビットラインＢＬａ〜ＢＬｚを選択し、その選択したビットラインとドレイン電圧制御回路１３３とを接続する。また、ソースラインＳＬはソース電圧制御回路１３２に接続されている。

ゲート電圧制御回路１３４は、ロウデコーダ１２３を介して接続されたワードラインの電位を、ドレイン電圧制御回路１３３は、カラムデコーダ１２４を介して接続されたビットラインの電位を、ソース電圧制御回路１３２は、ソースラインＳＬの電位を、動作モードに対応して制御する。

動作モードは、書き込み、イレーズ、読み出し、スタンバイなどであり、例えば、書き込みの際はワードライン２Ｖ、ソースライン１０Ｖ、イレーズの際はワードライン１２Ｖ、読み出しの際はワードライン４Ｖ、ビットライン２Ｖに制御し、その他は基本的に０Ｖに制御する。

プログラム動作（書き込み）の際は、外部からのデータが、データピン１２８に入力される。そのデータは、データピン１２８から入力バッファ１２９を介してカラムデコーダ１２４へ転送される。カラムデコーダ１２４は、前記のように選択したビットラインの電位を、そのデータに対応して制御し、プログラム動作が行われる。

読み出し動作の際は、対象となるメモリセル１０１から読み出されたデータが、ビットラインＢＬａ〜ＢＬｚからカラムデコーダ１２４を介してセンスアンプ群１３０へ転送される。センスアンプ群１３０は、数個のセンスアンプ（図示略）から構成されている。カラムデコーダ１２４は、選択したビットラインと各センスアンプとを接続する。センスアンプ群１３０で判別されたデータは、出力バッファ１３１からデータピン１２８を介して外部へ出力される。

なお、外部から供給されるロウアドレス、カラムアドレスによって、ワードライン、ビットラインが選択され、書き込み、読み出し対象となるメモリセルが決定される。

従来は、イレーズ動作（イレーズ）の際には、ソースラインＳＬに接続されているメモリセルアレイセクタ１２２を１単位として、ここに存在する全てのワードラインＷＬを所定の高電位（例えば、１５Ｖ）に設定して、全てのメモリセル１０１のフローティングゲート（ＦＧ）に保持されていた電子を引き抜いていた。すなわち、イレーズは、セクタ単位で行われていた。

一方、本実施形態では、このイレーズをワードラインＷＬ単位で行う。すなわち、ワードラインＷＬａ〜ＷＬｚのいずれかのワードラインに対応するイレーズを行うことの指令を外部から受けて、イレーズを行う。従って、外部のＣＰＵは、ワードラインに対応する領域を特定するアドレスを供給し、その領域をイレーズする。

本実施形態においては、センスアンプ群１３０の出力は、ＳＲＡＭなどで構成される一時メモリ１５０にも接続されている。そこで、読み出しデータをこの一時メモリ１５０に待避することができる。さらに、センスアンプ群１３０の出力は、判定回路１５２にも供給され、各メモリセル１０１から読み出された信号についてプログラムディスターブ現象が発生しているか否かを判定する。また、一時メモリ１５０は、入力バッファ１２９にも接続されており、一時メモリ１５０に待避したデータを対応するメモリセル１０１書き込むことができる。

なお、プログラム動作、読み出し動作、イレーズ動作は、制御コア回路１４０によって制御される。

次に、本実施形態におけるイレーズ動作について、図２に基づいて説明する。この動作は基本的に制御コア回路１４０によって行われる。

まず、イレーズの場合には、制御コア回路１４０は、外部のＣＰＵからイレーズ命令を受信する（Ｓ１１）。例えば、コントロールバスを介しイレーズ命令が制御コア回路１４０に供給される。このイレーズ命令を受け、制御コア回路１４０は、アドレスバッファ１２６からイレーズ対象エリアを特定するアドレスを取得する（Ｓ１２）。このイレーズ対象エリアは、１セクタの中で、１本のワードラインを供給するメモリセル１０１である。なお、通常の場合は各メモリセルを特定するアドレスの所定数の上位ビットによってイレーズ対象エリアが特定される。

制御コア回路１４０は、取り込んだイレーズ対象エリアを特定するアドレスから対応するセクタ１２２を特定し、そのセクタ１２２内の各メモリセル１０１のデータを順に読み出し、一時メモリ１５０に記憶する（Ｓ１３）。

また、各メモリセル１０１から読み出され、センスアンプ群１３０から出力される信号は、判定回路１５２に順次供給される。すなわち、センスアンプ群１３０からの出力は、一時メモリ１５０と判定回路１５２の両方に並列して供給される。センスアンプ群１３０の出力は、各メモリセル１０１から読み出された電圧信号である。出力バッファ１３１、一時メモリ１５０では、センスアンプ群１３０の出力に応じて、「１」、「０」のいずれかの値が記憶される。一方、判定回路１５２では、信号の電圧値から、プログラムディスターブ現象が生じていないかを判定する。例えば、書き込み直後に、センスアンプ群１３０の「１」の読み出し電圧がＶａ、「０」の読み出し電圧が０Ｖである場合に、読み出し電圧が０．７Ｖａ〜０．３Ｖａの範囲に入っていた場合には、プログラムディスターブ現象が発生していると判定する。１つのメモリセルでも、その信号電圧が上記範囲に入っていた場合には、プログラムディスターブ現象が発生していると判定することが好適である。なお、不良メモリセルについての除外などの処理は、本処理とは別に行われ、そのようなメモリセルは対象になっていないことが前提である。また、０．２５〜０．３Ｖａ、０．７０〜０．７５Ｖａの範囲内に入っているものが１０個以上の場合にプログラムディスターブ現象が発生していると判定するなど、その他の判定手法を採用することもできる。
また判定値については、センスアンプ群の回路構成により電圧値での判定以外に、電流値での判定方法などを採用することもできる。

そして、判定回路１５２における判定結果において、プログラムディスターブ現象が生じていると判定された場合には、イレーズ対象エリアが存在するセクタ１２２の全体のイレーズ動作を実施する（Ｓ１５）。ここでのプログラムディスターブ現象とは、通常の読み出し動作において、期待されるデータが読み出せない状態ではなく、その状態に至る直前または少し前の状態であるが、当初の電位に比べて電位が所定程度反対のレベルの状態に近づいている電位が劣化下状態を意味する。

プログラムディスターブ現象が確認された場合、セクタ１２２内の全てのワードラインを高電圧として、全データを削除する。この場合には、イレーズ対象エリア以外のメモリセル１０１に対するデータを一時メモリ１５０から入力バッファ１２９に記憶し、このデータをセクタ１２２内のイレーズ対象エリア以外のメモリセル１０１に書き込む（Ｓ１６）。この書き込みの制御も制御コア回路１４０が行う。従って、外部のＣＰＵからは、イレーズ対象エリアのイレーズを指示し、そのイレーズ対象エリアのみのイレーズが行われたように見える。

一方、Ｓ１４において、ＮＯであれば、イレーズ対象エリアのみのイレーズを行う（Ｓ１７）。すなわち、ロウデコーダ１２３より、対象となるワードラインＷＬのみを選択し、そのワードラインＷＬをイレーズ用の高電圧として、イレーズ対象エリアのみのイレーズのイレーズを行う。このように、Ｓ１７においては、ＣＰＵからの指示通りのイレーズが行われる。

このように、本実施形態によれば、プログラムディスターブ現象が生じていない場合には、ワードラインＷＬを共通にするメモリセル１０１のみのイレーズが行われる。従って、比較的小さなエリア単位でのイレーズを行うことができ、無駄なイレーズを減少して、メモリセル１０１のイレーズ回数を減少することができる。従って、フラッシュメモリ１２１の寿命を長くすることができる。

図３には、判定回路１５２の構成例が示してある。２つの比較器ＣＯＭＰｌ，ＣＯＭＰｈを有している。比較器ＣＯＭＰｌの正入力端には、センスアンプ群１３０の出力が入力され、負入力端には、しきい値電圧として０．３Ｖａが入力されている。また、比較器ＣＯＭＰｈの正入力端には、センスアンプ群１３０の出力が入力され、負入力端には、しきい値電圧として０．７Ｖａが入力されている。そして、この２つの比較器ＣＯＭＰｌ，ＣＯＭＰ２の出力は、排他的論理和回路ＥＸＯＲに入力されている。

従って、センスアンプ群１３０の出力が、０．７Ｖａより大きい場合にはＨ，Ｈ、０．３Ｖａより小さい場合にはＬ，Ｌ、０．７Ｖａ〜０．３Ｖａの場合にはＬ，Ｈ、が排他的論理和回路ＥＸＯＲに入力される。このため、センスアンプ群１３０が０．７Ｖａ〜０．３Ｖａの場合にとなり、これが検出できる。

そして、排他的論理和回路ＥＸＯＲの出力がＨとなった場合に、判定回路１５２がプログラムディスターブ現象が発生したことを示すフラグを立てることで制御コア回路１４０に判定結果を知らせることができる。

フラッシュメモリの全体構成を示す図である。 イレーズ時の動作を示すフローチャートである。 判定回路１５２の構成を示す図である。

符号の説明

１０１ メモリセル、１２１ フラッシュメモリ、１２２ セクタ、１２３ ロウデコーダ、１２４ カラムデコーダ、１２５ アドレスピン、１２６ アドレスバッファ、１２７ アドレスラッチ、１２８ データピン、１２９ 入力バッファ、１３０ センスアンプ群、１３１ 出力バッファ、１３２ ソース電圧制御回路、１３３ ドレイン電圧制御回路、１３４ ゲート電圧制御回路、１４０ 制御コア回路、１５０ 一時メモリ、１５２ 判定回路。

Claims (1)

1. 所定の複数個のメモリセルから構成されるセクタ単位でソースラインの電位が操作される不揮発性メモリのイレーズを制御する不揮発性メモリ制御回路であって、
   セクタ内に配置された複数のワードライン単位のイレーズ対象メモリセルについてのイレーズ指令を受け入れ、
   イレーズ対象メモリセルを含むセクタ内の全データを別メモリに待避し、
   該当セクタ全体について、イレーズを実施し、
   待避したデータのうち、イレーズ対象メモリセル以外のデータを対応するメモリセルに戻すとともに、
   イレーズの際に、待避された該当セクタ内のメモリセルの読み出しデータの電位に基づいてその電位の劣化が所定以上であるか否かを判定し、
   この判定によって電位の劣化が所定以上でないと判定された場合には、該当セクタのイレーズ対象メモリセルについてのみのイレーズを実施することを特徴とする不揮発性メモリ制御回路。

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