TW201939505A - 用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及方法 - Google Patents

用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及方法 Download PDF

Info

Publication number
TW201939505A
TW201939505A TW107144336A TW107144336A TW201939505A TW 201939505 A TW201939505 A TW 201939505A TW 107144336 A TW107144336 A TW 107144336A TW 107144336 A TW107144336 A TW 107144336A TW 201939505 A TW201939505 A TW 201939505A
Authority
TW
Taiwan
Prior art keywords
volatile memory
rows
programmed
stylized
memory cells
Prior art date
Application number
TW107144336A
Other languages
English (en)
Other versions
TWI687928B (zh
Inventor
維平 蒂瓦里
恩漢 杜
曉萬 陳
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW201939505A publication Critical patent/TW201939505A/zh
Application granted granted Critical
Publication of TWI687928B publication Critical patent/TWI687928B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種用於非揮發性記憶體單元陣列的改良程式化技術，其中將以較高程式化值而程式化之記憶體單元係先程式化，而將以較低程式化值而程式化之記憶體單元係接著程式化。此技術減少或消除先前經程式化的單元數目而免於受到由正經程式化至較高程式化位準的相鄰單元而不利地增量程式化，及減少大多數的記憶體單元的不利的增量程式化的量值，其由浮閘對浮閘耦合造成。記憶體裝置包括非揮發性記憶體單元之一陣列及一控制器，該控制器經組態以識別與傳入資料關聯的程式化值，執行一程式化操作，其中在該等程式化值的下降值的一時序順序中，該傳入資料係程式化至該等非揮發性記憶體單元之至少一些者中。

Description

用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及 方法 相關申請案之交互參照
本申請案主張2017年12月20日申請之美國專利申請案第15/849,268號的優先權。
本發明係關於非揮發性記憶體裝置，且更具體係關於操作電壓的最佳化。
非揮發性記憶體裝置為所屬技術領域中所熟知。例如，一分離閘記憶體單元係揭示於美國專利第5,029,130中(其係針對所有目的以引用方式併入本文中)。此記憶體單元具有一浮閘及一控制閘，其等係設置在該基材於源極與汲極區之間延伸之一通道區上方，並控制該通道區的導電率。電壓的各種組合係施加至該控制閘、源極、與汲極，以程式化該記憶體單元(藉由注入電子至該浮閘上)、抹除該記憶體單元(藉由自該浮閘移除電子)、以及讀取該記憶體單元(藉由測量或偵測該通道區的導電率以判定該浮閘的程式化狀態)。
非揮發性記憶體單元中之閘的組態及數量可改變。例如，美國專利第7,315,056號(其係針對所有目的以引用方式併入本文中) 揭示一記憶體單元，其額外包括在該源極區上方之一程式化/抹除閘。美國專利第7,868,375號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元，該記憶體單元額外包括在該源極區上方之一抹除閘以及在該浮閘上方之一耦合閘。
從歷史上看，上述記憶體單元係以數位方式使用，意思是記憶體單元具有兩種程式化狀態：程式化狀態(亦即，0狀態)及未程式化狀態(亦即，抹除或1狀態)。近來，應用已係發展用於上述記憶體單元，其中記憶體單元係以類比方式程式化及抹除，使得各記憶體單元可經程式化至在連續類比程式化狀態範圍的任何處的程式化狀態。或者，記憶體單元係以數位方式程式化或抹除，其中各記憶體單元可經程式化至許多可行的程式化狀態的一者。無論哪種方式，程式化及抹除操作係漸增地執行(例如，使用一系列程式化或抹除脈衝，並且測量脈衝間的程式化狀態)直到所欲的程式化狀態達成。在這兩種情況下，記憶體單元需要其等的程式化狀態之精確程式化。
對於上述所有參考的記憶體單元，記憶體單元係以一陣列的列及行組態。程式化記憶體單元的習知技術係循序的(一列接著一列，單元接著單元)，從該列的第一記憶體單元開始，並移動到下一個記憶體單元，並依此一次一個單元直到整個列經程式化。然而，隨著臨界尺寸縮小，已發現相同列中相鄰浮閘之間的交叉耦合可導致一浮閘的程式化狀態係由相鄰記憶體單元上的程式化操作不利地影響。例如，如果該列中的第一記憶體單元係程式化，然後該列中的第二記憶體單元係程式化，則第二記憶體單元的程式化可透過浮閘對浮閘耦 合而改變第一記憶體單元的程式化狀態，依此類推，造成非所要的程式化錯誤在一些記憶體單元中發生。不利的增量程式化(incremental programming)的量值與相鄰單元的程式化位準成比例。任一給定單元的程式化位準越高，則其成為對其鄰近單元來說更糟的侵害。
需要一種非揮發性記憶體陣列操作技術，其減少由相鄰記憶體單元之間的交叉耦合造成的程式化錯誤的數量。
上述問題及需求係藉由一種記憶體裝置解決，該記憶體裝置包括：非揮發性記憶體單元之一陣列及一控制器，該控制器經組態以識別與傳入資料關聯的程式化值，執行一程式化操作，其中在該等程式化值的下降值的一時序順序中，該傳入資料係程式化至該等非揮發性記憶體單元之至少一些者中。
一種記憶體裝置包含：非揮發性記憶體單元之一陣列及一控制器，該控制器經組態以識別與傳入資料關聯的程式化值，基於與其關聯的該程式化值將該傳入資料的各資料與複數個資料群組中之一者關聯，其中該等資料群組之各者係與一獨特程式化值或一獨特程式化值範圍關聯，及執行一程式化操作，其中在該複數個資料群組中的該等獨特程式化值或該獨特程式化值範圍的下降值的一時序順序中，傳入資料的該等資料群組係程式化至該等非揮發性記憶體單元之至少一些者中。
一種操作包含非揮發性記憶體單元之一陣列之一記憶體裝置的方法包含：識別與傳入資料關聯的程式化值，及執行一程式化 操作，其中在該等程式化值的下降值的時序順序中，該傳入資料係程式化至該等非揮發性記憶體單元之至少一些者中。
一種操作包含非揮發性記憶體單元之一陣列之一記憶體裝置的方法包含：識別與傳入資料關聯的程式化值，基於與其關聯的該程式化值將該傳入資料的各資料與複數個資料群組中之一者關聯，其中該等資料群組之各者係與一獨特程式化值或一獨特程式化值範圍關聯，及執行一程式化操作，其中在該複數個資料群組中的該等獨特程式化值或該獨特程式化值範圍的下降值的一時序順序中，傳入資料的該等資料群組係程式化至該等非揮發性記憶體單元之至少一些者中。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧記憶體單元
12‧‧‧半導體基材
14‧‧‧源極區
16‧‧‧汲極區
18‧‧‧通道區
20‧‧‧浮閘
22‧‧‧控制閘
30‧‧‧記憶體單元
32‧‧‧程式化/抹除(PE)閘
40‧‧‧記憶體單元
42‧‧‧抹除閘
44‧‧‧耦合閘
50‧‧‧非揮發性記憶體單元陣列
52a‧‧‧平面A
52b‧‧‧平面B
54‧‧‧列解碼器
56‧‧‧SLDRV
58‧‧‧行解碼器
60‧‧‧HVDEC
62‧‧‧位元線控制器
64‧‧‧電荷泵
66‧‧‧控制器
圖1係一第一分離閘非揮發性記憶體單元的側視截面圖。
圖2係一第二分離閘非揮發性記憶體單元的側視截面圖。
圖3係一第三分離閘非揮發性記憶體單元的側視截面圖。
圖4係本發明之記憶體裝置架構的平面圖。
本發明係關於一種用於非揮發性記憶體單元陣列的改良程式化技術，其中將以較高程式化值而程式化之記憶體單元係先程式化，而將以較低程式化值而程式化之記憶體單元係接著程式化。以此 技術，由相鄰單元而不利地增量程式化之記憶體單元(其等正經程式化至一較高的程式化值)將最可能係尚未經程式化至其等之完全程式化值，及在隨後的程式化將達到該完全程式化值。已經程式化並係經受由正經程式化的相鄰單元之不利增量程式化的記憶體單元可能仍經不利影響，但因為相鄰單元正經程式化至比不利地影響的單元較小或相等程式化值，因此不利影響的量值變小。此技術減少或消除先前經程式化的單元數目而免於受到由正經程式化至最高程式化位準的相鄰單元而不利地增量程式化，及減少大多數的記憶體單元的不利的增量程式化的量值。
本發明的程式化技術藉由執行將經程式化至任何給定列的資料之迭代搜索而開始，以識別哪個記憶體單元將係程式化在最高程式化位準，哪個記憶體單元將係程式化在次高程式化位準，依此類推。然後，該列的記憶體單元係程式化如下。首先，將係程式化在最高程式化位準的記憶體單元係先程式化。然後，將係程式化在次高程式化位準的記憶體單元係接著程式化，依此類推。該程序持續直到將係程式化在最低程式化位準的記憶體單元經程式化。此意指與最高程式化值關聯的傳入資料(以儲存資料在記憶體單元)係先程式化，隨後與次高程式化值相關聯的傳入資料係接著程式化，依此類推，直到與最低程式化值相關聯的傳入資料係最後程式化。以此方式，先前經程式化記憶體單元之由隨後程式化記憶體單元的不利增量程式化係最小化。
如下面進一步詳細描述的，記憶體單元常係成對組態，沿行方向延伸，共享一共同源極線。因此，可也有不利的增量程式化在行方向(跨共同的源極線)的記憶體單元間。因此，作為第一替代實施例，本發明的程式化技術可藉由執行將經程式化至共享一共用源極線之任何兩列的資料之迭代搜索而開始，以識別哪個記憶體單元將係程式化在最高程式化位準，哪個記憶體單元將係程式化在次高程式化位準，依此類推。然後，該兩列記憶體單元係程式化如下。首先，該兩列中之將係程式化在最高程式化位準的記憶體單元係先程式化。然後，該兩列中之將係程式化在次高程式化位準的記憶體單元係接著程式化，依此類推。該程序持續直到該兩列中之將係程式化在最低程式化位準的記憶體單元經程式化。再次，此意指與該兩列之最高程式化值關聯的傳入資料(用於儲存資料在記憶體單元)係先程式化，隨後與該兩列之次高程式化值相關聯的傳入資料係接著程式化，依此類推，直到與該兩列之最低程式化值相關聯的傳入資料係最後程式化。以此方式，先前經程式化記憶體單元之由隨後程式化記憶體單元的不利增量程式化係在列方向及行方向兩者中最小化。
在第二替代實施例中，在列或成對列中的所有記憶體單元可以任何順序(包括循序的單元順序)係預程式化至一特定的中間值(例如，至用於儲存傳入資料的其等的目標程式化值的50%)。然後，記憶體單元根據上述的方法論完成其等的程式化，其中將係程式化在最高程式化值的記憶體單元係首先程式化，然後將係程式化在次 高程式化值的記憶體單元係接著程式化，依此類推。以此方式，任何不利的循序程式化量值係進一步減少。
雖然較佳的係以如傳入資料決定之程式化值的降序順序將記憶體單元程式化，但本發明的目標可藉由將記憶體單元分組成二或多個群組而達成，其中經程式化的第一群組具有在大於下一群組的程式化值範圍之一範圍中的相關程式化值，依此類推。此分組沒有改變哪個單元儲存哪個資料，此僅決定單元係以其程式化的時序順序。此意指傳入資料係基於與其相關需要將資料儲存於記憶體單元中的程式化值範圍而分組成二或多個群組。與最高程式化值範圍關聯的傳入資料的群組係先程式化，隨後與次高程式化值範圍關聯的傳入資料的群組係接著程式化，依此類推，直到與最低程式化值範圍關聯的傳入資料的群組係最後程式化。再次，此分組沒有改變哪個資料跟隨哪個單元，此僅決定傳入資料係以其程式化的時序順序。群組的數目越高，則傳入資料係分組越細，且可經最小化的不利循序程式化的量值更多。當群組的數目等於傳入資料的資料數目時，不利的循序程式化的量值應係完全地最小化(亦即，各群組係剛好資料之一者對單元之一者，其係傳入資料可係的最細分組，且導致由上述的程式化值的降序順序的程式化)。
最小化不利之循序程式化的技術可在任何非揮發性記憶體單元設計中實施。例如，圖1繪示一分離閘記憶體單元10，其具有形成在一矽半導體基材12中之隔開的源極與汲極區14/16。該基材之一通道區18係界定在該源極/汲極區14/16之間。一浮閘20設置在通 道區18之一第一部分上方並與該通道區之第一部分絕緣(且部分在源極區14上方並與該源極區絕緣)。一控制閘(亦稱為一字線閘或選擇閘)22具有一較低部分，其設置在通道區18之一第二部分上方並與該通道區之第二部分絕緣；以及一上部部分，其向上並在浮閘20上方延伸(亦即，控制閘22圍繞浮閘20之一上部邊緣)。
可藉由在控制閘22上放置一高正電壓以及在源極與汲極區14/16上放置一參考電位來抹除記憶體單元10。浮閘20與控制閘22之間的高電壓降將導致浮閘20上的電子藉由公知的Fowler-Nordheim穿隧機制從浮閘20通過中介絕緣穿隧至控制閘22(讓浮閘20處於帶正電荷的狀態-經抹除狀態)。可藉由施加一接地電位至汲極區16、施加一正電壓在源極區14上、及施加一正電壓在控制閘22上來程式化記憶體單元10。電子接著將從汲極區16朝源極區14流動，其中一些電子變成經加速及經加熱的，藉此將該等電子注入至浮閘20上(讓該浮閘處於帶負電荷的狀態-經程式化狀態)。可藉由在汲極區16上放置接地電位、在源極區14上放置一正電壓、及在控制閘22上放置一正電壓來讀取記憶體單元10(接通控制閘22下方的通道區部分)。如果浮閘係帶正電荷(經抹除)的，電流將從源極區14流至汲極區16。浮閘20帶越多負電(亦即其程式化越多)，則浮閘下的通道區將越不導電。藉由感測電流流動，記憶體單元的程式化狀態可被感測。
圖2繪示一替代的分離閘記憶體單元30，其具有與記憶體單元10相同的元件，但額外具有一程式化/抹除(PE)閘32，該程 式化/抹除(PE)閘設置在源極區14上方並與源極區絕緣(亦即，此係三閘設計)。可藉由在PE閘32上放置一高電壓以誘導電子從浮閘20穿隧至PE閘32來抹除記憶體單元30。可藉由在控制閘22、PE閘32、及源極區14上放置正電壓以及在汲極區16上放置一電流以將電子從流動通過通道區18的電流注入至浮閘20上來程式化記憶體單元30。可藉由在控制閘22及汲極區16上放置正電壓以及感測電流流動來讀取記憶體單元30。
圖3繪示一替代的分離閘記憶體單元40，其具有與記憶體單元10相同的元件，但額外具有一抹除閘42及一耦合閘44，該抹除閘設置在源極區14上方並與源極區絕緣，該耦合閘在浮閘20上方並與浮閘絕緣。可藉由在抹除閘42上放置一高電壓以及可選地在耦合閘44上放置一負電壓以誘導電子從浮閘20穿隧至抹除閘42來抹除記憶體單元40。可藉由在控制閘22、抹除閘42、耦合閘44、及源極區14上放置正電壓以及在汲極區16上放置一電流以將電子從流動通過通道區18的電流注入至浮閘20上來程式化記憶體單元40。可藉由在控制閘22及汲極區16上(以及可選地在抹除閘42及/或耦合閘44上)放置正電壓以及感測電流流動來讀取記憶體單元30。
本發明之記憶體裝置的架構係繪示於圖4。記憶體裝置包括一非揮發性記憶體單元陣列50，其可隔離為兩個分開的平面(平面A 52a及平面B 52b)。記憶體單元可係圖1至圖3所示的類型，形成在一單一晶片上，以複數個列與行配置在半導體基材12中。與非揮發性記憶體單元陣列相鄰者係位址解碼器(例如，XDEC 54(列解 碼器)、SLDRV 56、YMUX 58(行解碼器)、HVDEC 60)以及一位元線控制器(BLINHCTL 62)，其等係在針對所選擇之記憶體單元的讀取、程式化、及抹除操作期間，用於解碼位址以及供應各種電壓給各種記憶體單元閘與區。控制器66(含有控制電路)控制各種裝置元件以在目標記憶體單元上實施各操作(程式化、抹除、讀取)。在控制器66的控制下，電荷泵CHRGPMP 64提供用於讀取、程式化、及抹除記憶體單元的各種電壓。控制器66從傳入資料判定在記憶體單元將隨著該傳入資料而程式化的時序順序，且根據該時序順序實施記憶體單元的程式化，如本文所討論者。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。進一步地，如申請專利範圍及說明書所明示者，並非所有方法步驟都須以所說明的確切順序執行。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的 材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (24)

  1. 一種記憶體裝置，其包含：非揮發性記憶體單元之一陣列，及一控制器，其經組態以：識別與傳入資料關聯的程式化值；執行一程式化操作，其中在該等程式化值的下降值的一時序順序中，該傳入資料係程式化至該等非揮發性記憶體單元之至少一些者中。
  2. 如請求項1之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之一者。
  3. 如請求項1之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之二者。
  4. 如請求項1之記憶體裝置，其中該控制器進一步經組態以：在執行該程式化操作之前預先程式化該等非揮發性記憶體單元之該至少一些者的各者至一中間程式化值。
  5. 一種記憶體裝置，其包含：非揮發性記憶體單元之一陣列，及一控制器，其經組態以：識別與傳入資料關聯的程式化值； 基於與其關聯的該程式化值將該傳入資料的各資料與複數個資料群組中之一者關聯，其中該等資料群組之各者係與一獨特程式化值或一獨特程式化值範圍關聯；執行一程式化操作，其中在該複數個資料群組中的該等獨特程式化值或該獨特程式化值範圍的下降值的一時序順序中，該傳入資料的該等資料群組係程式化至該等非揮發性記憶體單元之至少一些者中。
  6. 如請求項5之記憶體裝置，其中該複數個資料群組係二個資料群組。
  7. 如請求項5之記憶體裝置，其中該複數個資料群組等於在該傳入資料中的一資料數目。
  8. 如請求項5之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該複數個資料群組等於該等非揮發性記憶體單元的該等列的一者中的該等非揮發性記憶體單元之一數目。
  9. 如請求項5之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該複數個資料群組等於該等非揮發性記憶體單元的該等列的二者中的該等非揮發性記憶體單元之一數目。
  10. 如請求項5之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之一者。
  11. 如請求項5之記憶體裝置，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非 揮發性記憶體單元的該等列之二者。
  12. 如請求項5之記憶體裝置，其中該控制器進一步經組態以：在執行該程式化操作之前預先程式化該等非揮發性記憶體單元之該至少一些者的各者至一中間程式化值。
  13. 一種操作包括非揮發性記憶體單元之一陣列之一記憶體裝置的方法，該方法包含：識別與傳入資料關聯的程式化值；及執行一程式化操作，其中在該等程式化值的下降值的一時序順序中，該傳入資料係程式化至該等非揮發性記憶體單元之至少一些者中。
  14. 如請求項13之方法，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之一者。
  15. 如請求項13之方法，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之二者。
  16. 如請求項13之方法，其進一步包含：在執行該程式化操作之前預先程式化該等非揮發性記憶體單元之該至少一些者的各者至一中間程式化值。
  17. 一種操作包括非揮發性記憶體單元之一陣列之一記憶體裝置的方法，該方法包含： 識別與傳入資料關聯的程式化值；基於與其關聯的該程式化值將該傳入資料的各資料與複數個資料群組中之一者關聯，其中該等資料群組之各者係與一獨特程式化值或一獨特程式化值範圍關聯；執行一程式化操作，其中在該複數個資料群組中的該等獨特程式化值或該獨特程式化值範圍的下降值的一時序順序中，該傳入資料的該等資料群組係程式化至該等非揮發性記憶體單元之至少一些者中。
  18. 如請求項17之方法，其中該複數個資料群組係二個資料群組。
  19. 如請求項17之方法，其中該複數個資料群組等於在該傳入資料中的一資料數目。
  20. 如請求項17之方法，其中該等非揮發性記憶體單元係以列及行配置，且其中該複數個資料群組等於該等非揮發性記憶體單元的該等列的一者中的該等非揮發性記憶體單元之一數目。
  21. 如請求項17之方法，其中該等非揮發性記憶體單元係以列及行配置，且其中該複數個資料群組等於該等非揮發性記憶體單元的該等列的二者中的該等非揮發性記憶體單元之一數目。
  22. 如請求項17之方法，其中該等非揮發性記憶體單元係以列及行配置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之一者。
  23. 如請求項17之方法，其中該等非揮發性記憶體單元係以列及行配 置，且其中該等非揮發性記憶體單元之該至少一些者係該等非揮發性記憶體單元的該等列之二者。
  24. 如請求項17之方法，其進一步包含：在執行該程式化操作之前預先程式化該等非揮發性記憶體單元之該至少一些者的各者至一中間程式化值。
TW107144336A 2017-12-20 2018-12-10 用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及方法 TWI687928B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15/849,268 US10600484B2 (en) 2017-12-20 2017-12-20 System and method for minimizing floating gate to floating gate coupling effects during programming in flash memory
US15/849,268 2017-12-20
PCT/US2018/060850 WO2019125650A1 (en) 2017-12-20 2018-11-13 System and method for minimizing floating gate to floating gate coupling effects during programming in flash memory
WOPCT/US18/60850 2018-11-13
??PCT/US18/60850 2018-11-13

Publications (2)

Publication Number Publication Date
TW201939505A true TW201939505A (zh) 2019-10-01
TWI687928B TWI687928B (zh) 2020-03-11

Family

ID=66816257

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107144336A TWI687928B (zh) 2017-12-20 2018-12-10 用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及方法

Country Status (7)

Country Link
US (2) US10600484B2 (zh)
EP (1) EP3729276A4 (zh)
JP (1) JP2021508905A (zh)
KR (1) KR102352387B1 (zh)
CN (1) CN111492352A (zh)
TW (1) TWI687928B (zh)
WO (1) WO2019125650A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200015185A (ko) * 2018-08-03 2020-02-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same
CN114335186A (zh) * 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5619453A (en) * 1995-07-28 1997-04-08 Micron Quantum Devices, Inc. Memory system having programmable flow control register
JP3883687B2 (ja) * 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
US6400624B1 (en) * 2001-02-26 2002-06-04 Advanced Micro Devices, Inc. Configure registers and loads to tailor a multi-level cell flash design
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
CN1836289A (zh) * 2003-08-13 2006-09-20 皇家飞利浦电子股份有限公司 改进的电荷俘获非易失性存储器的擦除和读取方案
US7046549B2 (en) * 2003-12-31 2006-05-16 Solid State System Co., Ltd. Nonvolatile memory structure
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7120051B2 (en) 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7802064B2 (en) 2006-03-31 2010-09-21 Mosaid Technologies Incorporated Flash memory system control scheme
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
KR100816121B1 (ko) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리장치의 멀티비트 프로그램 방법
JP4435200B2 (ja) * 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
US7898863B2 (en) * 2007-08-01 2011-03-01 Micron Technology, Inc. Method, apparatus, and system for improved read operation in memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8300478B2 (en) * 2007-09-19 2012-10-30 Apple Inc. Reducing distortion using joint storage
KR101438666B1 (ko) * 2008-03-25 2014-11-03 삼성전자주식회사 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법
US8539311B2 (en) * 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
EP2418584A1 (en) 2010-08-13 2012-02-15 Thomson Licensing Method and apparatus for storing at least two data streams into an array of memories, or for reading at least two data streams from an array of memories
US8395936B2 (en) * 2011-05-09 2013-03-12 Sandisk Technologies Inc. Using channel-to-channel coupling to compensate floating gate-to-floating gate coupling in programming of non-volatile memory
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR102106866B1 (ko) * 2013-01-29 2020-05-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
KR102234592B1 (ko) * 2014-07-29 2021-04-05 삼성전자주식회사 불휘발성 메모리, 데이터 저장 장치, 및 데이터 저장 장치의 동작 방법
US10134475B2 (en) * 2015-03-31 2018-11-20 Silicon Storage Technology, Inc. Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system
US9633719B2 (en) * 2015-05-29 2017-04-25 Micron Technology, Inc. Programming memory cells to be programmed to different levels to an intermediate level from a lowest level
US9865352B2 (en) * 2015-10-28 2018-01-09 Sandisk Technologies, Llc Program sequencing

Also Published As

Publication number Publication date
JP2021508905A (ja) 2021-03-11
KR102352387B1 (ko) 2022-01-17
WO2019125650A1 (en) 2019-06-27
CN111492352A (zh) 2020-08-04
EP3729276A1 (en) 2020-10-28
US10699787B2 (en) 2020-06-30
KR20200077566A (ko) 2020-06-30
TWI687928B (zh) 2020-03-11
EP3729276A4 (en) 2021-08-25
US20200176060A1 (en) 2020-06-04
US10600484B2 (en) 2020-03-24
US20190189214A1 (en) 2019-06-20

Similar Documents

Publication Publication Date Title
JP6980699B2 (ja) 個々のメモリセル読み出し、プログラム及び消去を備えたフラッシュメモリアレイ
WO2017200850A1 (en) Array of three-gate flash memory cells with individual memory cell read, program and erase
JPH09181283A (ja) Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法
US10699787B2 (en) System and method for minimizing floating gate to floating gate coupling effects during programming in flash memory
TWI698868B (zh) 具有電容耦合至浮動閘之閘極的記憶體單元之程式化
TWI682393B (zh) 用於在非揮發性記憶體中儲存多位元資料的系統及方法
TWI567741B (zh) 於快閃記憶體單元程式化期間降低干擾之系統及方法
KR102431098B1 (ko) 바이트 소거 동작을 갖는 분리형 게이트 플래시 메모리 어레이
TWI686808B (zh) 用於在非揮發性記憶體中使用電流乘數儲存並檢索多位元資料的系統及方法
JP7349564B2 (ja) 記憶されたインデックス情報を有する不揮発性メモリデバイス
EP3459114A1 (en) Array of three-gate flash memory cells with individual memory cell read, program and erase