TWI698868B - 具有電容耦合至浮動閘之閘極的記憶體單元之程式化 - Google Patents

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Abstract

一種具有記憶體單元的記憶體裝置，每個記憶體單元包括源極及汲極區域，在其間具有一通道區域；一浮動閘，其在一第一通道區域部分上方；一選擇閘，其在一第二通道區域部分上方；一控制閘，其在該浮動閘上方；以及一抹除閘，其在該源極區域上方。控制電路構造成對於該等記憶體單元中之一施加一第一程式化電壓脈衝，該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓；執行一讀取操作，該讀取操作包括針對不同的控制閘電壓偵測通過該通道區域的電流，以使用該等偵測電流來確定一目標控制閘電壓，該目標控制閘電壓對應於通過該通道區域的一目標電流；以及施加一第二程式化電壓脈衝，該第二程式化電壓脈衝包括施加至該控制閘的一第二電壓，該第二電壓根據該第一電壓、一標稱讀取電壓及該目標電壓來確定。

Description

具有電容耦合至浮動閘之閘極的記憶體單元之程式化 [相關申請案]
本申請案主張2018年8月24日提出之美國臨時申請案第62/722,776號、2018年10月17日提出之美國臨時申請案第62/746,962號及2018年12月12日提出之美國專利申請案第16/217,916號的利益。
本發明係有關於非揮發性記憶體陣列。
分離閘非揮發性記憶體單元及這樣的單元之陣列係眾所周知的。例如，在圖1中顯示具有四個閘極的傳統分離閘記憶體單元10。每個記憶體單元10包括形成在半導體基板12中之源極區域14及汲極區域16，其中通道區域18在其間延伸。浮動閘20形成在通道區域18的第一部分上方且與其絕緣(並控制其導電性)，並且較佳地在源極區域14的一部分上方。選擇閘22(亦稱為字元線閘極)設置在通道區域18的第二部分上方且與其絕緣(並控制其導電性)，並且在橫向上還與浮動閘20相鄰。控制閘28設置在浮動閘20上方且與其絕緣。抹除閘30設置在源極區域14上方且與其絕緣。較佳地，記憶體單元10係成對形成，其中每對共享共同的抹除閘30及共同的源極區域14，並且這些對以端對端方式來配置，使得每個汲極區域16由兩對相鄰記憶體單元來共享。
藉由在抹除閘30上施加高正電壓來抹除記憶體單元10(其中從浮動閘20移除電子)，這導致浮動閘20上的電子藉由富爾-諾罕穿隧(Fowler-Nordheim tunneling)從浮動閘20隧穿中間絕緣體至抹除閘30(在圖1中由從浮動閘20延伸至抹除閘30的箭頭來圖示)。藉由在抹除閘30中具有環繞浮動閘20的上緣之凹口來提高抹除效率。
藉由在選擇閘22、控制閘28、抹除閘30及源極區域14上施加適當的正電壓以及在汲極16上施加電流源來程式化記憶體單元10(其中在浮動閘20上放置電子)。電子將從汲極16沿著通道區域18流至源極14。當電子到達選擇閘22與浮動閘20之間的間隙時，電子將加速並變熱。如圖1所示，由於來自浮動閘20的靜電吸引力(這是起因於控制閘28上之正電壓電容耦合至浮動閘20)，一些加熱的電子將經由在浮動閘下方的閘極氧化物絕緣層注入至浮動閘20上。這種程式化技術稱為熱電子注入，並且在圖1中藉由沿著通道區域18延伸至浮動閘20中之箭頭來圖示。
藉由在汲極區域16、選擇閘22(其導通在選擇閘22下方之通道區域部分)及控制閘28(其電容耦合至浮動閘20)上施加正讀取電壓來讀取記憶體單元10。如果浮動閘20帶正電(亦即，被抹除電子且電容耦合至控制閘28上的正電壓)，則浮動閘20下方之通道區域的部分亦因電容耦合電壓而導通，並且電流將流過通道區域18，因而被感測為抹除或狀態「1」。如果浮動閘20帶負電(亦即，用電子來程式化)，則浮動閘20下方之通道區域的部分大部分或完全截止(亦即，來自控制閘28的電容耦合電壓不足以克服在浮動閘20上儲存之負電荷)，並且電流不會流過(或者幾乎不流過)通 道區域18，因而被感測為程式化或狀態「0」。
亦可以操作記憶體單元10，使其具有多個程式狀態(稱為多層單元(MLC)，其中記憶體單元10具有超過兩個不同程式狀態，例如，四個狀態11、10、01及00，以儲存兩個位元的資訊)。亦可以以類比方式(亦即，沒有離散的程式化狀態，以產生一個範圍的類比讀取信號值)來操作記憶體單元10。在這兩種情況下，重要的是不要對記憶體單元進行過度程式化(亦即，在浮動閘上放置太多電子)，因為記憶體單元以後將不會產生能正確地反映預期程式狀態的讀取操作結果。但是，同樣重要的是確保對記憶體單元10進行充分程式化，使得稍後可以在讀取操作期間可靠地偵測其程式狀態。再者，對於多層單元或類比單元應用，對記憶體單元進行不足的程式化亦不會產生期望的讀取操作結果。因此，通常已知以離散脈衝施加程式化電壓，並且在程式化脈術之間進行中間讀取操作。具體地，施加一個程式化電壓脈衝至記憶體單元，然後執行一個讀取操作，以確定通道上的讀取電流是否低於期望的臨界值。如果不是，則施加另一個程式化電壓脈衝，並執行另一個讀取操作，以查看通道上的讀取電流是否低於臨界值。這個過程繼續進行，直到通道上的讀取電流低於臨界值為止。為了防止過度程式化，脈衝係相對短的，並且需要許多的脈衝來充分地程式化記憶體單元而沒有過度程式化的情況。實際上，典型的記憶體單元可能需要10至30個或甚至更多個程式化電壓脈衝，以正確地將記憶體單元程式化至其期望的狀態「0」。之所以如此，是因為對於期望的程式化狀態，每個程式化脈衝不能以超過一個目標視窗(target window)(亦即，目標範圍)的增量來遞增地改變記憶體單元的程式化狀態(否則可能出 現過度程式化的不期望位準)。這種技術的優點在於：以遞增方式對記憶體單元進行程式化，直到它非常精確地達到期望的程式狀態(其將在讀取操作期間提供期望的讀取電流，以致於可以可靠地偵測程式狀態)為止。這種技術的缺點是，需要相對長的時間來執行由多個讀取操作分隔之如此多的程式化電壓脈衝(例如，數十微秒)。
需要一種記憶體單元程式化技術，這種技術以減少的時間量準確且可靠地程式化記憶體單元而不會過度程式化記憶體單元。
藉由一種包括以列行配置的記憶體單元及控制電路之記憶體裝置來解決上述問題及需求。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該控制電路構造成：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一目標電壓，該目標電壓對應於 通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該控制閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該標稱電壓。
一種記憶體裝置包括以列行配置的記憶體單元及控制電路。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該控制電路構造成：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該抹除閘的一第一電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該抹除閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該抹除閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除 閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該抹除閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該抹除閘的該標稱電壓。
一種記憶體裝置包括以列行配置的記憶體單元及控制電路。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該控制電路構造成：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓及施加至該抹除閘的一第二電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘及該抹除閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一第一目標電壓及該抹除閘的一第二目標電壓，該第一及第二目標電壓對應於通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘(其中該第二程式化電壓脈衝 包括施加至該控制閘的一第三電壓，該第三電壓根據該第一電壓、一第一標稱電壓及該第一目標電壓來確定；以及施加至該抹除閘的一第四電壓，該第四電壓根據該第二電壓、一第二標稱電壓及該第二目標電壓來確定)；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該第一標稱電壓及施加至該抹除閘的該第二標稱電壓。
一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該方法包括：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該 抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該控制閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該標稱電壓。
一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該方法包括：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該抹除閘的一第一電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該抹除閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該抹除閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該抹除閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目 標電壓來確定；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該抹除閘的該標稱電壓。
一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元。每個記憶體單元包括一源極區域及一汲極區域，其形成在一半導體基板中，而該基板的一通道區域在該源極區域與該汲極區域之間延伸；一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣。該方法包括：對於該等記憶體單元中之一，施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓及施加至該抹除閘的一第二電壓；在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘及該抹除閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一第一目標電壓及該抹除閘的一第二目標電壓，該第一及第二目標電壓對應於通過該通道區域的一目標電流；施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘(其中該第二程式化電壓脈衝包括施加至該控制閘的一第三電壓，該第三電壓根據該第一電壓、一第一標稱電壓及該第一目標電壓來確定，以及施加至該 抹除閘的一第四電壓，該第四電壓根據該第二電壓、一第二標稱電壓及該第二目標電壓來確定)；以及在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定該記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該第一標稱電壓及施加至該抹除閘的該第二標稱電壓。
藉由閱讀說明書、申請專利範圍及附圖，本發明的其它目的及特徵將變得顯而易見。
10‧‧‧傳統分離閘記憶體單元
12‧‧‧半導體基板
14‧‧‧源極區域
14a‧‧‧源極線
16‧‧‧汲極區域
16a‧‧‧位元線
18‧‧‧通道區域
20‧‧‧浮動閘
22‧‧‧選擇閘
22a‧‧‧選擇閘線
28‧‧‧控制閘
28a‧‧‧控制閘線
30‧‧‧抹除閘
30a‧‧‧抹除閘線
60‧‧‧非揮發性記憶體單元陣列
62a‧‧‧平面A
62b‧‧‧平面B
64‧‧‧XDEC
66‧‧‧SLDRV
68‧‧‧YMUX
70‧‧‧HVDEC
72‧‧‧BLINHCTL
74‧‧‧CHRGPMP
76‧‧‧控制器
圖1係4-閘非揮發性記憶體單元的側視剖面圖。
圖2係記憶體裝置架構的平面圖。
圖3係記憶體單元陣列的示意圖/佈局圖(為了簡化未 顯示浮動閘)。
本發明涉及一種新的程式化技術，這種技術包含少至兩個程式化電壓脈衝，以精確地程式化記憶體單元，而沒有過度程式化的不當風險。程式化技術利用下面事實：在程式化期間施加至控制閘28之電壓的大小強烈地指定多少程式化脈衝最終對記憶體單元進行程式化。
程式化技術從施加第一程式化電壓脈衝至要被程式化的記憶體單元來開始，其中在第一脈衝期間施加至控制閘28的電壓係初始值Vcg1。第一程式化電壓脈衝將記憶體單元程式化至第一程式狀態。然後，執行第一掃掠讀取操作，其中當測量或偵測通過通道區域18的讀取電流時，控制閘28上的讀取電壓在一個數值 範圍內進行掃掠。此讀取操作的目的係要確定控制閘28上的目標電壓Vtcg，目標電壓Vtcg產生通過通道區域18的目標讀取電流It。一旦根據讀取操作確定Vtcg，就藉由抹除操作來抹除記憶體單元。然後，施加第二程式化電壓脈衝至記憶體單元，其中在第二程式化電壓脈衝期間施加至控制閘28的電壓Vcg2由下式來確定：
Vcg2=Vcg1+Vcgn-Vtcg 方程式1其中Vcgn係控制閘28的標稱讀取偏壓，它將在正常讀取操作期間用於讀取記憶體單元的程式化狀態。Vcgn的非限制性實例係2.5V。本發明人已經發現，第二程式化電壓脈衝很可能將記憶體單元置於期望的程式化狀態。可以執行第二讀取操作，以確認這一點。如果確認期望的程式化狀態，則僅藉由兩個程式化脈衝即可實現。
進一步發現，在某些情況下，可以在第一及第二程式化脈衝之間省略抹除操作。具體地，如果確定由方程式1所確定對Vcg2大於Vcg1+Vd，其中Vd係根據記憶體單元特性及製程技術而變化之delta電壓值(例如，對於典型的記憶體單元，約為0.8V至1.0V)，則可以省略第一及第二程式化脈衝之間的中間抹除操作。由於兩個程式化脈衝(一個使用Vcg1，一個使用Vcg2)且由於僅一個程式化脈衝(僅使用Vcg2)，Vd係Vcg2與Vcg1之間的最小差，導致記憶體單元10的程式化狀態實質相同的變化。程式化狀態意指浮動閘上之電子數量。
在下面表中提供用於第一及第二程式化脈衝的非限制示例性電壓及電流：
Figure 108129304-A0101-12-0012-1
在下面表中提供用於讀取及抹除記憶體單元之非限制示例性電壓：
Figure 108129304-A0101-12-0012-2
在上述雙脈衝程式化技術中，如果根據第二讀取操作確定未達到期望的程式化狀態，則有幾個選擇。首先，如果根據第二讀取操作確定第二程式化電壓脈衝對記憶體單元進行不足的程式化，則可以使用藉由確認讀取操作來分隔小的增量程式化脈衝之習知技藝對記憶體單元進行遞增式連續程式化，直到達到期望的程式化狀態為止。但是，甚至在這種情況下，與只使用習知技藝的增量程式化技術相比，大大地減少程式化脈衝的總數。第二，如果根據第二讀取操作確定未達到期望的程式化狀態，則可以重複抹除操作及可以根據下面公式施加第三程式化脈衝：
Vcg3=Vcg2+Vcgn-Vtcg2 方程式2
具體地，在施加第二程式化脈衝且確定對記憶體單元進行過度程式化或不足的程式化之後，執行第二掃掠讀取操作，其中當測量或偵測通過通道區域18的讀取電流時，控制閘28上的讀取電壓在一個數值範圍內進行掃掠。第二掃掠讀取操作的目的係要確定控制閘上的第二目標電壓Vtcg2，第二目標電壓Vtcg2產生通過通道區域 18的目標讀取電流It。然後，抹除記憶體單元，並且施加第三程式化電壓脈衝至記憶體單元，其中根據方程式2在第三程式化電壓脈衝期間施加電壓Vcg3至控制閘。已經發現，這種第二次程式化疊代(掃掠讀取、抹除、第三程式化脈衝)可以補償記憶體單元中之二次效應(secondary effects)。可以使用Vcgn來執行第二程式化脈衝之後的初始讀取操作，以確定單元是否經正確程式化；如果不是，則執行掃掠讀取操作，以確定Vtcg2。或者地，第二程式化脈衝之後的初始讀取操作可以是掃掠讀取操作，因此只在控制閘上之達到It所需的電壓與Vcgn不同(確切地或在一個預定範圍內)時才觸發第二次程式化疊代。如果在第三程式化脈衝之後，執行讀取操作且確定未達成期望的程式化狀態，則可以疊代地重複上面關於方程式2所述的過程，直到達成期望的程式化狀態為止(亦即，使用方程式Vcg(k)=Vcg(k-1)+Vcgn-Vtcg(k-1)，其中對於第一次疊代重複，k為4，對於第二次疊代重複，k為5，等等)。
在程式化期間電壓耦合至浮動閘不僅發生在控制閘與浮動閘之間，而且亦發生在抹除閘與浮動閘之間。因此，在第一替代具體例中，可以在雙脈衝程式化技術中改變抹除閘上而不是控制閘上的電壓。具體地，施加至被程式化之記憶體單元的第一程式化電壓脈衝將包括施加至抹除閘30的初始電壓Ve1。然後，執行第一掃掠讀取操作，其中當測量或偵測通過通道區域18的讀取電流時，抹除閘30上的讀取電壓在一個數值範圍內進行掃掠。此讀取操作的目的係要確定抹除閘上的目標電壓Vte，目標電壓Vte產生通過通道區域18的目標讀取電流It。一旦根據讀取操作確定目標電壓Vte，就藉由抹除操作來抹除記憶體單元。然後，施加第二程式 化電壓脈衝至記憶體單元，其中在第二程式化電壓脈衝期間施加至抹除閘的電壓Ve2由下式來確定：
Ve2=Ve1+Ven-Vte 方程式3其中Ven係抹除閘的標稱讀取偏壓，其將在正常讀取操作期間用於讀取記憶體單元的程式化狀態。Ven的非限制性實例係2.5V。在下面表中提供第一替代具體例之第一及第二程式化脈衝的非限制示例性電壓及電流：
Figure 108129304-A0101-12-0014-3
在下面表中提供第一替代具體例之用於讀取及抹除記憶體單元的非限制示例性電壓：
Figure 108129304-A0101-12-0014-4
已進一步發現，在某些情況下，對於第一替代具體例，可以在第一及第二程式化脈衝之間省略抹除操作。具體地，如果確定Ve2大於Ve1+Ved，其中Ved係根據記憶體單元特性及製程技術而變化之delta電壓值(例如，對於典型的記憶體單元，約為1V至2V)，則可以省略在第一及第二程式化脈衝之間的中間抹除操作。由於兩個程式化脈衝(一個使用Ve1，一個使用Ve2)且由於僅一個程式化脈衝(僅使用Ve2)，Ved係Ve2與Ve1之間的最小差，導致記憶體單元的程式化狀態實質相同的變化。
在第二替代具體例中，控制閘電壓及抹除閘電壓在雙脈衝程式化技術中皆被改變。具體地，施加至被程式化之記憶體單元的第一程式化電壓脈衝將包括施加至抹除閘30之初始電壓Ve1及施加至控制閘28之初始電壓Vcg1。然後，執行讀取操作，其中當測量或偵測通過通道區域18的讀取電流時，控制閘28及抹除閘30上的讀取電壓在一個數值範圍內進行掃掠。此讀取操作的目的係要確定分別在抹除閘30及控制閘28上的目標電壓Vte及Vtcg，目標電壓Vte及Vtcg產生通過通道區域18的目標讀取電流It。一旦根據讀取操作確定Vte及Vtcg，就藉由抹除操作來抹除記憶體單元10。然後，施加第二程式化電壓脈衝至記憶體單元，其中在第二程式化電壓脈衝期間施加至抹除閘的電壓Ve2及施加至控制閘的電壓Vcg2由下式來確定：
Ve2=Ve1+Ven-Vte 方程式4
Vcg2=Vcg1+Vcgn-Vtcg 方程式5在下面表中提供第二替代具體例之第一及第二程式化脈衝的非限制示例性電壓及電流：
Figure 108129304-A0101-12-0015-5
在下面表中提供第二替代具體例之用於讀取及抹除記憶體單元的非限制示例性電壓：
Figure 108129304-A0101-12-0016-6
已進一步發現，在某些情況下，對於第二替代具體例，可以在第一及第二程式化脈衝之間省略抹除操作。具體地，如果確定Ve2大於Ve1+Ved且Vcg2大於Vcg1+Vd則可以省略在第一及第二程式化脈衝之間的中間抹除操作。
在圖2中說明示例性記憶體裝置的架構。記憶體裝置包括非揮發性記憶體單元陣列60，其可以被分成兩個個別的平面(平面A 62a及平面B 62b)。記憶體單元可以是圖1所示之類型(亦即，記憶體單元10)，其形成在單一晶片上，並且以複數列行配置在半導體基板12中。與非揮發性記憶體單元陣列60相鄰的是位址解碼器(例如，XDEC 64(驅動字元線的列解碼器)、SLDRV 66(用於驅動源極線之源極線驅動器)、YMUX 68(驅動位元線之行解碼器)、HVDEC 70(高電壓解碼器)及位元線控制器(BLINHCTL 72))，它們用於在被選記憶體單元之讀取、程式化及抹除操作期間對位址進行解碼且供應各種電壓至各種記憶體單元閘極及區域。控制器76(包含控制電路)控制各種裝置元件，以在目標記憶體單元上實施每個操作(程式化、抹除、讀取)(亦即，直接或間接提供電壓及電流，以操作在此所論述的記憶體單元)。電荷泵CHRGPMP 74在控制器76的控制下提供用於讀取、程式化及抹除記憶體單元的各種電壓。
本發明的顯著優點是，關於第一及第二程式化脈衝，多個單元的程式化可以同時且在不同的粒度(亦即，涉及不同數量 的記憶體單元)下發生。這是關於圖3的說明，圖3顯示記憶體陣列的架構(為了簡單起見未示浮動閘)。具體地，每條水平選擇閘線22a將用於那列記憶體單元10的所有選擇閘22電連接在一起。每條水平控制閘線28a將用於那列記憶體單元10的所有控制閘28電連接在一起。每條水平源極線14a將共享源極區域14之兩列記憶體單元10的所有源極區域14電連接在一起。每條位元線16a將用於那行記憶體單元10的所有汲極區域16電連接在一起。每條抹除閘線30a將共享抹除閘30之兩列記憶體單元10的所有抹除閘30電連接在一起。因此，所有閘極線及源極線都在水平(列)方向上延伸，而位元線在垂直(行)方向上延伸。
利用上述記憶體陣列架構，可以同時執行多個單元的程式化。具體地，可以如下將第一程式化脈衝及第二程式化脈衝兩者同時施加至多個記憶體單元。首先，因為最初較佳地對於第一程式化脈衝使用相同的數值對每個要被程式化的記憶體單元進行程式化，所以可以用第一程式化脈衝同時對不同列及不同行中之記憶體單元進行程式化。例如，可以施加第一程式化脈衝至同一條位元線16a上的多個記憶體單元10，其包括經由控制閘線28a施加Vcg1至控制閘28。藉由移除用於那些列的記憶體單元之一個或多個程式化電壓，可以防止在同一條位元線上之非目標單元之程式化，並且藉由在其它位元線上施加程式化禁止電壓，可以防止在那些位元線上之非目標單元的程式化。取決於要程式化的單元，可以用第一程式化脈衝同時對多列及多行中之多個單元進行程式化。然而，應注意的是，因為週邊電路可能無法提供足夠的電壓及/或電流來一次程式化所有或大部分記憶體單元，所以一次可程式化的單元數量可能 會有實際限制(亦即，在大多數情況下，包含可以供應足夠的電壓/電流來一次程式化所有記憶體單元的週邊電路係太昂貴的且會佔用太多空間)。但是，對於大多數陣列設計而言，週邊電路可以用第一程式化脈衝同時程式化兩個或更多個記憶體單元。
第二程式化脈衝亦可以同時被施加至多個記憶體單元10。具體地，在已經確定用於多個記憶體單元10的Vcg2之後，第二程式化脈衝可以被施加至同一列中之多個記憶體單元10，只要它們各自的Vcg2值係相同的即可(因為它們共享相同的控制閘線28a)。此外，第二程式化脈衝可以同時被施加至同一條位元線16a上之不同列中的多個記憶體單元10，因為可以將不同的Vcg2值施加至用於不同列的個別控制閘線28a。從上面可以明顯看出，藉由同時施加抹除電壓至多條抹除閘線30a，可以同時抹除多對的記憶體單元列。
關於第一具體例，描述使用第一程式化脈衝及/或第二程式化脈衝來進行多個記憶體單元的同時程式化，其中藉由掃掠控制閘電壓來執行讀取，並且根據確定適當的控制閘電壓Vcg2，為每個單元定制第二程式化脈衝。然而，對於上述的第一替代具體例，可以同樣地執行同時程式化，其中藉由掃掠抹除閘電壓來執行讀取，並且根據確定適當的抹除閘電壓Ve2，為每個單元定制第二程式化脈衝。
應當理解，本發明並非侷限於上述及本文所示之具體例，而是包括落在任何請求項的範圍內之任何及所有變型。例如，本文中對本發明的引用沒有意欲限制任何請求或請求項的範圍，而是僅引用可能由一個或多個請求項涵蓋的一個或多個特徵。上述材 料、製程及數值實例僅是示例性的，並且不應該被視為是對請求項的限制。單層材料可以形成為多層的這種或相似材料，反之亦然。最後，本發明非常適合於不同的記憶體單元應用，亦即，多層單元(其中記憶體單元除了未程式化狀態之外還具有兩個或更多個不同的程式狀態)及類比(其中程式狀態不限於離散階段)。
應當注意如本文所使用，術語「在......上方」及「在......上」均包含性地包括「直接在......上」(沒有中間材料、元件或空間設置在其間)及「間接在......上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，在「在基板上」形成元件可以包括在基板上直接形成元件而其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
10‧‧‧傳統分離閘記憶體單元
12‧‧‧半導體基板
14‧‧‧源極區域
16‧‧‧汲極區域
18‧‧‧通道區域
20‧‧‧浮動閘
22‧‧‧選擇閘
28‧‧‧控制閘
30‧‧‧抹除閘

Claims (32)

  1. 一種記憶體裝置，其包括：
    記憶體單元，其以列行來配置，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣；以及
    一控制電路，其構造成對於該等記憶體單元的每一者：
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘的不同電壓偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該控制閘的一 第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該標稱電壓。
  2. 如請求項1之記憶體裝置，其中，對於該一個記憶體單元，施加至該控制閘的該第二電壓根據該第一電壓加上該標稱電壓減去該目標電壓來確定。
  3. 如請求項1之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元，在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  4. 如請求項1之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元：
    在施加該第一及第二程式化電壓脈衝之後，執行一第二讀取操作，該第二讀取操作包括針對施加至該控制閘的不同電壓偵測通過該通道區域的第二電流及使用該等偵測第二電流確定該控制閘的一第二目標電壓，該第二目標電壓對應於通過該通道區域的該目標電流；以及
    施加一第三程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第三程式化電壓脈衝包括施加至該控制閘的一第三電壓，該第三電壓根據該第二電壓加上該標稱電壓減去該第二目標電壓來確定。
  5. 如請求項4之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元，在該第二讀取操作之後且在施加該第三程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  6. 如請求項1之記憶體裝置，其中，該控制電路進一步構造成：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅一行記憶體單元中之記憶體單元。
  7. 一種記憶體裝置，包括：
    記憶體單元，其以列行來配置，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣；以及
    一控制電路，其構造成對於該等記憶體單元中之一：
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該抹除閘的一第一電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該抹除閘的不同電壓以偵測通過該通道區域的電流以及使用該等偵測電流來確定該抹除閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該抹除閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該抹除閘的該標稱電壓。
  8. 如請求項7之記憶體裝置，其中，對於該一個記憶體單元，施加至該抹除閘的該第二電壓根據該第一電壓加上該標稱電壓減去該目標電壓來確定。
  9. 如請求項7之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元，在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  10. 如請求項7之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元：
    在施加該第一及第二程式化電壓脈衝之後，執行一第二讀取操作，該第二讀取操作包括針對施加至該抹除閘的不同電壓以偵測通過該通道區域的第二電流及使用該等偵測第二電流確定該抹除閘的一第二目標電壓，該第二目標電壓對應於通過該通道區域的該目標電流；以及
    施加一第三程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第三程式化電壓脈衝包括施加至該抹除閘的一第三電壓，該第三電壓根據該第二電壓加上該標稱電壓減去該第二目標電壓來確定。
  11. 如請求項10之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元，在該第二讀取操作之後且在施加該第三程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  12. 如請求項7之記憶體裝置，其中，該控制電路進一步構造成：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅一行記憶體單元中之記憶體單元。
  13. 一種記憶體裝置，包括：
    記憶體單元，其以列行來配置，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導 體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣；以及
    一控制電路，其構造成對於該等記憶體單元中之一：
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓及施加至該抹除閘的一第二電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘及該抹除閘的不同電壓以偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一第一目標電壓及該抹除閘的一第二目標電壓，該第一及第二目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括：
    施加至該控制閘的一第三電壓，該第三電壓根據該第一電壓、一第一標稱電壓及該第一目標電壓來確定；以及
    施加至該抹除閘的一第四電壓，該第四電壓根據該第二電壓、一第二標稱電壓及該第二目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電 壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該第一標稱電壓及施加至該抹除閘的該第二標稱電壓。
  14. 如請求項13之記憶體裝置，其中，對於該一個記憶體單元：
    施加至該控制閘的該第三電壓根據該第一電壓加上該第一標稱電壓減去該第一目標電壓來確定；以及
    施加至該抹除閘的該第四電壓根據該第二電壓加上該第二標稱電壓減去該第二目標電壓來確定。
  15. 如請求項13之記憶體裝置，其中，該控制電路進一步構造成對於該一個記憶體單元，在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  16. 如請求項13之記憶體裝置，其中，該控制電路進一步構造成：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅一行記憶體單元中之記憶體單元。
  17. 一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣，
    該方法包括：對於該等記憶體單元中之一，
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘的不同電壓以偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該控制閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該標稱電壓。
  18. 如請求項17之方法，其中，對於該一個記憶體單元，施加至 該控制閘的該第二電壓根據該第一電壓加上該標稱電壓減去該目標電壓來確定。
  19. 如請求項17之方法，進一步包括：對於該一個記憶體單元，
    在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  20. 如請求項17之方法，進一步包括：對於該一個記憶體單元，
    在施加該第一及第二程式化電壓脈衝之後，執行一第二讀取操作，該第二讀取操作包括針對施加至該控制閘的不同電壓偵測通過該通道區域的第二電流及使用該等偵測第二電流確定該控制閘的一第二目標電壓，該第二目標電壓對應於通過該通道區域的該目標電流；以及
    施加一第三程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第三程式化電壓脈衝包括施加至該控制閘的一第三電壓，該第三電壓根據該第二電壓加上該標稱電壓減去該第二目標電壓來確定。
  21. 如請求項20之方法，進一步包括：對於該一個記憶體單元，
    在該第二讀取操作之後且在施加該第三程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  22. 如請求項17之方法，進一步包括：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅 一行記憶體單元中之記憶體單元。
  23. 一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣，
    該方法包括：對於該等記憶體單元中之一，
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該抹除閘的一第一電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該抹除閘的不同電壓以偵測通過該通道區域的電流以及使用該等偵測電流來確定該抹除閘的一目標電壓，該目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括施加至該抹除閘的一第二電壓，該第二電壓根據該第一電壓、一標稱電壓及該目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該抹除閘的該標稱電壓。
  24. 如請求項23之方法，其中，對於該一個記憶體單元，施加至該抹除閘的該第二電壓根據該第一電壓加上該標稱電壓減去該目標電壓來確定。
  25. 如請求項23之方法，進一步包括：對於該一個記憶體單元，
    在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  26. 如請求項23之方法，進一步包括：對於該一個記憶體單元，
    在施加該第一及第二程式化電壓脈衝之後，執行一第二讀取操作，該第二讀取操作包括針對施加至該抹除閘的不同電壓以偵測通過該通道區域的第二電流及使用該等偵測第二電流確定該抹除閘的一第二目標電壓，該第二目標電壓對應於通過該通道區域的該目標電流；以及
    施加一第三程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第三程式化電壓脈衝包括施加至該抹除閘的一第三電壓，該第三電壓根據該第二電壓加上該標稱電壓減去該第二目標電壓來確定。
  27. 如請求項26之方法，進一步包括：對於該一個記憶體單元，
    在該第二讀取操作之後且在施加該第三程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  28. 如請求項23之方法，進一步包括：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅一行記憶體單元中之記憶體單元。
  29. 一種操作記憶體裝置的方法，該記憶體裝置包括以列行配置的記憶體單元，其中該等記憶體單元的每一者包括：
    一源極區域及一汲極區域，其形成在一半導體基板中，而該半導體基板的一通道區域在該源極區域與該汲極區域之間延伸；
    一浮動閘，其設置在該通道區域的第一部分上方且與其絕緣，以便控制該通道區域的第一部分之導電性；
    一選擇閘，其設置在該通道區域的第二部分上方且與其絕緣，以便控制該通道區域的第二部分之導電性；
    一控制閘，其設置在該浮動閘上方且與其絕緣；以及
    一抹除閘，其設置在該源極區域上方且與其絕緣，並且設置成與該浮動閘相鄰且與其絕緣，
    該方法包括：對於該等記憶體單元中之一，
    施加一第一程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第一程式化電壓脈衝包括施加至該控制閘的一第一電壓及施加至該抹除閘的一第二電壓；
    在施加該第一程式化電壓脈衝之後，執行一讀取操作，該讀取操作包括針對施加至該控制閘及該抹除閘的不同電壓以偵測通過該通道區域的電流以及使用該等偵測電流來確定該控制閘的一第一 目標電壓及該抹除閘的一第二目標電壓，該第一及第二目標電壓對應於通過該通道區域的一目標電流；
    施加一第二程式化電壓脈衝至該源極區域、該選擇閘、該抹除閘及該控制閘，其中該第二程式化電壓脈衝包括：
    施加至該控制閘的一第三電壓，該第三電壓根據該第一電壓、一第一標稱電壓及該第一目標電壓來確定；以及
    施加至該抹除閘的一第四電壓，該第四電壓根據該第二電壓、一第二標稱電壓及該第二目標電壓來確定；以及
    在施加該第一及第二程式化電壓脈衝之後，藉由施加個別讀取電壓至該汲極區域、該選擇閘、該抹除閘及該控制閘，同時偵測該通道區域中之任何電流，以確定一個記憶體單元的程式狀態，其中該等讀取電壓包括施加至該控制閘的該第一標稱電壓及施加至該抹除閘的該第二標稱電壓。
  30. 如請求項29之方法，其中，對於該一個記憶體單元：
    施加至該控制閘的該第三電壓根據該第一電壓加上該第一標稱電壓減去該第一目標電壓來確定；以及
    施加至該抹除閘的該第四電壓根據該第二電壓加上該第二標稱電壓減去該第二目標電壓來確定。
  31. 如請求項29之方法，進一步包括：對於該一個記憶體單元，
    在該讀取操作之後且在施加該第二程式化電壓脈衝之前執行一抹除操作，該抹除操作包括施加一正電壓至該抹除閘。
  32. 如請求項29之方法，進一步包括：
    同時施加該第一程式化電壓脈衝至複數個第一記憶體單元，其中該複數個第一記憶體單元包括位於兩列或更多列記憶體單元及兩 行或更多行記憶體單元中之記憶體單元；以及
    同時施加該第二程式化電壓脈衝至複數個第二記憶體單元，其中該複數個第二記憶體單元包括位於兩列或更多列記憶體單元及僅一行記憶體單元中之記憶體單元。
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