JPH09181283A - Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 - Google Patents
Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法Info
- Publication number
- JPH09181283A JPH09181283A JP30322796A JP30322796A JPH09181283A JP H09181283 A JPH09181283 A JP H09181283A JP 30322796 A JP30322796 A JP 30322796A JP 30322796 A JP30322796 A JP 30322796A JP H09181283 A JPH09181283 A JP H09181283A
- Authority
- JP
- Japan
- Prior art keywords
- string
- selection
- transistor
- selection transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 34
- 230000001965 increasing effect Effects 0.000 claims abstract description 9
- 230000002265 prevention Effects 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 3
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 20
- 101150064834 ssl1 gene Proteins 0.000 description 20
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 18
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 18
- 101150062870 ssl3 gene Proteins 0.000 description 12
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 101100366714 Caenorhabditis elegans ssl-1 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Abstract
(57)【要約】
【課題】 安定したプログラム動作を実現することので
きるＮＡＮＤ型のフラッシュメモリ素子を提供する及び
その駆動方法を提供する。 【解決手段】 従来の技術によるフラッシュメモリ素子
が全てのストリングが一つのボディーに形成されるのに
対し、本発明は各々のストリング１０、２０が独立した
ボディー及び独立したソ−スボディーラインＳＢＬ１、
ＳＢＬ２を備え、この独立したソースボディーラインＳ
ＢＬ１、ＳＢＬ２に個別的に電圧を印加することによ
り、プログラム電圧及びパス電圧によるストレスを最小
としてプログラム動作及び消去動作を正確に行うことが
できる。かつ、ストリング１０、２０内のセルトランジ
スタＣｎ，Ｃｎ′の数を増やしても、プログラム動作及
び消去動作に及ぼす影響を最小とするため、素子の高集
積化を具現することができる。
きるＮＡＮＤ型のフラッシュメモリ素子を提供する及び
その駆動方法を提供する。 【解決手段】 従来の技術によるフラッシュメモリ素子
が全てのストリングが一つのボディーに形成されるのに
対し、本発明は各々のストリング１０、２０が独立した
ボディー及び独立したソ−スボディーラインＳＢＬ１、
ＳＢＬ２を備え、この独立したソースボディーラインＳ
ＢＬ１、ＳＢＬ２に個別的に電圧を印加することによ
り、プログラム電圧及びパス電圧によるストレスを最小
としてプログラム動作及び消去動作を正確に行うことが
できる。かつ、ストリング１０、２０内のセルトランジ
スタＣｎ，Ｃｎ′の数を増やしても、プログラム動作及
び消去動作に及ぼす影響を最小とするため、素子の高集
積化を具現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
及びその駆動方法に係り、特にＮＡＮＤ型のフラッシュ
メモリ素子及びその駆動方法に関する。
及びその駆動方法に係り、特にＮＡＮＤ型のフラッシュ
メモリ素子及びその駆動方法に関する。
【０００２】
【従来の技術】半導体記憶素子の種類には、電源供給が
遮断されてもメモリセルに貯蔵された情報を消去されな
いＲＯＭ素子（Read Only Memory Device ）及び電源供
給が遮断されれば、メモリセルに貯蔵された情報が消去
されるＲＡＭ素子（Random Access Memory）がある。前
記ＲＯＭ素子の種類には様々なものがある。そのうち、
メモリセルに情報を電気的にプログラムさせるか、消去
する不揮発性メモリ素子、すなわち、フラッシュメモリ
素子はコンピュータまたはメモリカードなどに多用され
ている。
遮断されてもメモリセルに貯蔵された情報を消去されな
いＲＯＭ素子（Read Only Memory Device ）及び電源供
給が遮断されれば、メモリセルに貯蔵された情報が消去
されるＲＡＭ素子（Random Access Memory）がある。前
記ＲＯＭ素子の種類には様々なものがある。そのうち、
メモリセルに情報を電気的にプログラムさせるか、消去
する不揮発性メモリ素子、すなわち、フラッシュメモリ
素子はコンピュータまたはメモリカードなどに多用され
ている。
【０００３】このフラッシュメモリ素子は一般の半導体
素子と共に高集積化されつつある。一般に、フラッシュ
メモリ素子のセルに該当するセルトランジスタは、電荷
を貯蔵させるフローティングゲートと前記フローティン
グゲートに所定の電圧を誘起させるコントローラゲート
を有し、情報を伝送する手段であるビットラインに連結
される。前記フラッシュメモリ素子はビットラインの連
結型に応じてＮＯＲ型とＮＡＮＤ型に大別される。
素子と共に高集積化されつつある。一般に、フラッシュ
メモリ素子のセルに該当するセルトランジスタは、電荷
を貯蔵させるフローティングゲートと前記フローティン
グゲートに所定の電圧を誘起させるコントローラゲート
を有し、情報を伝送する手段であるビットラインに連結
される。前記フラッシュメモリ素子はビットラインの連
結型に応じてＮＯＲ型とＮＡＮＤ型に大別される。
【０００４】前記ＮＯＲ型のフラッシュメモリ素子は一
本のビットラインに多数のメモリセルが並列に連結され
た構造を有し、メモリセルに情報を貯蔵（プログラム）
させる場合にはチャンネルホット電子（channel hot el
ectron）現象を用い、情報を消去する場合にはＦ−Ｎト
ンネル（Fowler-Nordheim tunneling)現象を用いる。こ
のようにＮＯＲ型のフラッシュメモリ素子のビットライ
ンは各々のメモリセルと並列に連結されているため、高
いセル電流が得られるが、セルアレイ領域が大きい面積
を占める。したがって、ＮＯＲ型のフラッシュメモリ素
子は動作速度は速いが、高集積のフラッシュメモリ素子
に不向きである。
本のビットラインに多数のメモリセルが並列に連結され
た構造を有し、メモリセルに情報を貯蔵（プログラム）
させる場合にはチャンネルホット電子（channel hot el
ectron）現象を用い、情報を消去する場合にはＦ−Ｎト
ンネル（Fowler-Nordheim tunneling)現象を用いる。こ
のようにＮＯＲ型のフラッシュメモリ素子のビットライ
ンは各々のメモリセルと並列に連結されているため、高
いセル電流が得られるが、セルアレイ領域が大きい面積
を占める。したがって、ＮＯＲ型のフラッシュメモリ素
子は動作速度は速いが、高集積のフラッシュメモリ素子
に不向きである。
【０００５】一方、前記ＮＡＮＤ型のフラッシュメモリ
素子は一本のビットラインに複数のセルストリングが連
結され、一つのセルストリングには複数のセルトランジ
スタが直列に連結される。前記ＮＡＮＤ型のフラッシュ
メモリ素子はコントロールゲート及び基板、すなわちウ
ェル領域に印加される電圧の極性に応じて電荷が基板と
フローティングゲートとの間に介されたトンネル酸化膜
を通るＦ−Ｎトンネル現象を用いて情報を貯蔵または消
去する。
素子は一本のビットラインに複数のセルストリングが連
結され、一つのセルストリングには複数のセルトランジ
スタが直列に連結される。前記ＮＡＮＤ型のフラッシュ
メモリ素子はコントロールゲート及び基板、すなわちウ
ェル領域に印加される電圧の極性に応じて電荷が基板と
フローティングゲートとの間に介されたトンネル酸化膜
を通るＦ−Ｎトンネル現象を用いて情報を貯蔵または消
去する。
【０００６】前記ＮＡＮＤ型のフラッシュメモリ素子は
ビットラインに複数のセルトランジスタが直列に連結さ
れているため、ＮＯＲ型のフラッシュメモリ素子に比べ
てセル電流が低い。したがって、ＮＯＲ型のフラッシュ
メモリ素子より動作速度が遅いが、集積度は向上させる
ことができる。結論的に、ＮＡＮＤ型のフラッシュメモ
リ素子はＮＯＲ型のフラッシュメモリ素子に比べて集積
度を増加させ得るため、高集積のフラッシュメモリ素子
に好適である。
ビットラインに複数のセルトランジスタが直列に連結さ
れているため、ＮＯＲ型のフラッシュメモリ素子に比べ
てセル電流が低い。したがって、ＮＯＲ型のフラッシュ
メモリ素子より動作速度が遅いが、集積度は向上させる
ことができる。結論的に、ＮＡＮＤ型のフラッシュメモ
リ素子はＮＯＲ型のフラッシュメモリ素子に比べて集積
度を増加させ得るため、高集積のフラッシュメモリ素子
に好適である。
【０００７】以下、通常のＮＡＮＤ型のフラッシュメモ
リ素子のセルストリング構造を添付した図面に基づき詳
しく説明する。図１は一つのストリングのレイアウトを
示す平面図であり、図２は図１の等価回路図である。か
つ、図３Ａはセルトランジスタの平面図であり、図３Ｂ
は図３Ａの切断線ＸーＸによる断面図である。
リ素子のセルストリング構造を添付した図面に基づき詳
しく説明する。図１は一つのストリングのレイアウトを
示す平面図であり、図２は図１の等価回路図である。か
つ、図３Ａはセルトランジスタの平面図であり、図３Ｂ
は図３Ａの切断線ＸーＸによる断面図である。
【０００８】図３Ａ及び図３Ｂを参照すれば、前記スト
リングに情報を貯蔵するための各々のセルトランジスタ
Ｃ１，……，Ｃｎは、Ｐ型のシリコン基板２１０または
Ｐ型のウェル領域上にトンネル酸化膜により離隔される
フローティングゲート２２０と、前記フローティングゲ
ート２２０上に誘電膜、例えば酸化膜により離隔された
コントロールゲート２３０と、前記フローティングゲー
ト２２０の両側のシリコン基板は２１０の表面に形成さ
れ、前記フローティングゲート２３０の下方のＰ型のシ
リコン基板２１０の表面にチャンネル領域を限定するＮ
+ 型のソース／ドレイン領域２４０とよりなる。
リングに情報を貯蔵するための各々のセルトランジスタ
Ｃ１，……，Ｃｎは、Ｐ型のシリコン基板２１０または
Ｐ型のウェル領域上にトンネル酸化膜により離隔される
フローティングゲート２２０と、前記フローティングゲ
ート２２０上に誘電膜、例えば酸化膜により離隔された
コントロールゲート２３０と、前記フローティングゲー
ト２２０の両側のシリコン基板は２１０の表面に形成さ
れ、前記フローティングゲート２３０の下方のＰ型のシ
リコン基板２１０の表面にチャンネル領域を限定するＮ
+ 型のソース／ドレイン領域２４０とよりなる。
【０００９】このような構造のセルトランジスタのう
ち、選択されたセルトランジスタをプログラムさせる動
作を調べる。第１セルトランジスタＣ１に選択的に情報
をプログラムさせる場合、先ず、前記ストリング選択ト
ランジスタＳ１のゲートにＶｃｃを印加して“オン”さ
せ、前記ソース選択トランジスタＳ２のゲートに０
〔Ｖ〕を印加して“オフ”させる。さらに、前記第１セ
ルトランジスタＣ１のコントロールゲート２３０に所定
のプログラム電圧Ｖｐｇｍを印加して前記基板（図３の
２１０）のチャンネル領域からフローティングゲート
（図３の２２０）に電子を移動させることにより、前記
第１セルトランジスタＣ１のスレショルド電圧Ｖｔｈを
増加させる。
ち、選択されたセルトランジスタをプログラムさせる動
作を調べる。第１セルトランジスタＣ１に選択的に情報
をプログラムさせる場合、先ず、前記ストリング選択ト
ランジスタＳ１のゲートにＶｃｃを印加して“オン”さ
せ、前記ソース選択トランジスタＳ２のゲートに０
〔Ｖ〕を印加して“オフ”させる。さらに、前記第１セ
ルトランジスタＣ１のコントロールゲート２３０に所定
のプログラム電圧Ｖｐｇｍを印加して前記基板（図３の
２１０）のチャンネル領域からフローティングゲート
（図３の２２０）に電子を移動させることにより、前記
第１セルトランジスタＣ１のスレショルド電圧Ｖｔｈを
増加させる。
【００１０】一方、読出し動作は選択されたセルトラン
ジスタが“オン”または“オフ”状態であるかを感知す
ることである。例えば、第１セルトランジスタＣ１に貯
蔵された情報を読出すとき、ビットラインＢ／Ｌは特定
の電圧（１Ｖ〜Ｖｃｃ）で充電させ、前記ストリング選
択トランジスタＳ１のゲート電極、ソース選択トランジ
スタＳ２のゲート電極及び選択されないセルトランジス
タＣ２，……，ＣｎのコントロールゲートにはＶｃｃを
印加してストリング選択トランジスタＳ１、ソース選択
トランジスタＳ２及び選択されないセルトランジスタＣ
２，……，Ｃｎを“オン”させる。さらに、前記選択さ
れた第１セルトランジスタＣ１のコントロールゲートに
はプログラムされたセルトランジスタのスレショルド電
圧と消去されたセルトランジスタのスレショルド電圧の
間の電圧、例えば０〔Ｖ〕を印加する。その結果、前記
第１セルトランジスタＣ１が“オン”されてビットライ
ンＢ／ＬからソースラインＳ／Ｌへの電流の流れが感知
されると、情報が消去された状態、例えば、論理“１”
と判断する。前記第１セルトランジスタＣ１が“オフ”
されてビットラインＢ／ＬからソースラインＳ／Ｌへの
電流の流れが感知されなければ、情報がプログラムされ
た状態、例えば、論理“０”と判断する。
ジスタが“オン”または“オフ”状態であるかを感知す
ることである。例えば、第１セルトランジスタＣ１に貯
蔵された情報を読出すとき、ビットラインＢ／Ｌは特定
の電圧（１Ｖ〜Ｖｃｃ）で充電させ、前記ストリング選
択トランジスタＳ１のゲート電極、ソース選択トランジ
スタＳ２のゲート電極及び選択されないセルトランジス
タＣ２，……，ＣｎのコントロールゲートにはＶｃｃを
印加してストリング選択トランジスタＳ１、ソース選択
トランジスタＳ２及び選択されないセルトランジスタＣ
２，……，Ｃｎを“オン”させる。さらに、前記選択さ
れた第１セルトランジスタＣ１のコントロールゲートに
はプログラムされたセルトランジスタのスレショルド電
圧と消去されたセルトランジスタのスレショルド電圧の
間の電圧、例えば０〔Ｖ〕を印加する。その結果、前記
第１セルトランジスタＣ１が“オン”されてビットライ
ンＢ／ＬからソースラインＳ／Ｌへの電流の流れが感知
されると、情報が消去された状態、例えば、論理“１”
と判断する。前記第１セルトランジスタＣ１が“オフ”
されてビットラインＢ／ＬからソースラインＳ／Ｌへの
電流の流れが感知されなければ、情報がプログラムされ
た状態、例えば、論理“０”と判断する。
【００１１】一方、前記第１セルトランジスタＣ１に貯
蔵された情報を消去させる動作は、ビットラインＢ／
Ｌ、ソースラインＳ／Ｌ、ストリング選択トランジスタ
Ｓ１のゲート電極及びソース選択トランジスタＳ２のゲ
ートはフローティングさせ、前記選択された第１セルト
ランジスタＣ１のコントロールゲート（図３の２３０）
及びＰ型のシリコン基板（図３の２１０）にそれぞれ０
〔Ｖ〕及び消去電圧を印加させることにより、前記フロ
ーティングゲート（図３の２２０）内に貯蔵された電荷
を前記基板（図３の２１０）に移動させてスレショルド
電圧を負（−）の値に変化させる。
蔵された情報を消去させる動作は、ビットラインＢ／
Ｌ、ソースラインＳ／Ｌ、ストリング選択トランジスタ
Ｓ１のゲート電極及びソース選択トランジスタＳ２のゲ
ートはフローティングさせ、前記選択された第１セルト
ランジスタＣ１のコントロールゲート（図３の２３０）
及びＰ型のシリコン基板（図３の２１０）にそれぞれ０
〔Ｖ〕及び消去電圧を印加させることにより、前記フロ
ーティングゲート（図３の２２０）内に貯蔵された電荷
を前記基板（図３の２１０）に移動させてスレショルド
電圧を負（−）の値に変化させる。
【００１２】以下、従来の技術によるフラッシュメモリ
素子を添付した図面に基づき詳しく説明する。図４は従
来の技術によるＮＡＮＤ型のフラッシュメモリ素子のセ
ルアレイ領域の一部を示す等価回路図であり、図５は選
択されないセルトランジスタのスレショルド電圧Ｖｔｈ
の変化をパス電圧Ｖｐａｓｓに応じて示したグラフであ
る。
素子を添付した図面に基づき詳しく説明する。図４は従
来の技術によるＮＡＮＤ型のフラッシュメモリ素子のセ
ルアレイ領域の一部を示す等価回路図であり、図５は選
択されないセルトランジスタのスレショルド電圧Ｖｔｈ
の変化をパス電圧Ｖｐａｓｓに応じて示したグラフであ
る。
【００１３】図４を参照すれば、従来の技術によるフラ
ッシュメモリ素子の第１ストリング１１０は、第１ビッ
トラインＢ／Ｌ１、共通ソースラインＳ／Ｌ、前記第１
ビットラインＢ／Ｌ１と前記共通ソースラインＳ／Ｌの
間に直列に連結されたストリング選択トランジスタＳ
１、複数のセルトランジスタＣ１，……，Ｃｎ及びソー
ス選択トランジスタＳ２で構成される。さらに、第２ス
トリング１２０は、第２ビットラインＢ／Ｌ２、前記共
通ソースラインＳ／Ｌ、前記第１ビットラインＢ／Ｌ１
と前記共通ソースラインＳ／Ｌの間に直列に連結された
ストリング選択トランジスタＳ１′、複数のセルトラン
ジスタＣ１′，……，Ｃｎ′及びソース選択トランジス
タＳ２′で構成される。ここで、前記第１ストリング１
１０及び前記第２ストリング１２０は互いに隣接するよ
うに配置されて共通ソースラインＳ／Ｌを共有する。そ
して、前記第１ストリング１１０を構成するストリング
選択トランジスタＳ１のゲート電極と第２ストリング１
２０を構成するストリング選択トランジスタＳ１′のゲ
ート電極はストリング選択ラインＳＳＬ１により連結さ
れる。ここで、第１ストリング１１０を構成する複数の
セルトランジスタＣ１，……，Ｃｎのコントロールゲー
トと第２ストリング１２０を構成する複数のセルトラン
ジスタＣ１′，……，Ｃｎ′のコントロールゲートは第
１ワードラインＷ／Ｌ１乃至ｎ番目のワードラインＷ／
Ｌｎにより１：１に連結される。さらに、第１ストリン
グ１１０を構成するソース選択トランジスタＳ２のゲー
ト電極と第２ストリング１２０を構成するソース選択ト
ランジスタＳ２′のゲート電極はソース選択ラインＳＳ
Ｌ２により連結される。
ッシュメモリ素子の第１ストリング１１０は、第１ビッ
トラインＢ／Ｌ１、共通ソースラインＳ／Ｌ、前記第１
ビットラインＢ／Ｌ１と前記共通ソースラインＳ／Ｌの
間に直列に連結されたストリング選択トランジスタＳ
１、複数のセルトランジスタＣ１，……，Ｃｎ及びソー
ス選択トランジスタＳ２で構成される。さらに、第２ス
トリング１２０は、第２ビットラインＢ／Ｌ２、前記共
通ソースラインＳ／Ｌ、前記第１ビットラインＢ／Ｌ１
と前記共通ソースラインＳ／Ｌの間に直列に連結された
ストリング選択トランジスタＳ１′、複数のセルトラン
ジスタＣ１′，……，Ｃｎ′及びソース選択トランジス
タＳ２′で構成される。ここで、前記第１ストリング１
１０及び前記第２ストリング１２０は互いに隣接するよ
うに配置されて共通ソースラインＳ／Ｌを共有する。そ
して、前記第１ストリング１１０を構成するストリング
選択トランジスタＳ１のゲート電極と第２ストリング１
２０を構成するストリング選択トランジスタＳ１′のゲ
ート電極はストリング選択ラインＳＳＬ１により連結さ
れる。ここで、第１ストリング１１０を構成する複数の
セルトランジスタＣ１，……，Ｃｎのコントロールゲー
トと第２ストリング１２０を構成する複数のセルトラン
ジスタＣ１′，……，Ｃｎ′のコントロールゲートは第
１ワードラインＷ／Ｌ１乃至ｎ番目のワードラインＷ／
Ｌｎにより１：１に連結される。さらに、第１ストリン
グ１１０を構成するソース選択トランジスタＳ２のゲー
ト電極と第２ストリング１２０を構成するソース選択ト
ランジスタＳ２′のゲート電極はソース選択ラインＳＳ
Ｌ２により連結される。
【００１４】前記ストリング選択トランジスタＳ１，Ｓ
１′及びソース選択トランジスタＳ２，Ｓ２′はチャン
ネル増加型のＮＭＯＳトランジスタで構成される。上述
した従来のフラッシュメモリ素子は一つのボディー、す
なわち一つのＰウェル領域上に形成されて全てのストリ
ング１１０，１２０が前記一つのボディーを共通に用
い、前記ストリング１１０，１２０のソースは互いに連
結される。ここで、一つのＰウェル領域にウェルピック
アップラインＷＰＬを通して所定の電圧が印加される。
１′及びソース選択トランジスタＳ２，Ｓ２′はチャン
ネル増加型のＮＭＯＳトランジスタで構成される。上述
した従来のフラッシュメモリ素子は一つのボディー、す
なわち一つのＰウェル領域上に形成されて全てのストリ
ング１１０，１２０が前記一つのボディーを共通に用
い、前記ストリング１１０，１２０のソースは互いに連
結される。ここで、一つのＰウェル領域にウェルピック
アップラインＷＰＬを通して所定の電圧が印加される。
【００１５】以下、上述した従来のＮＡＮＤ型のフラッ
シュメモリ素子の動作を詳しく説明する。従来のセルト
ランジスタから選択された一つのセルトランジスタ、例
えば第１ストリング１１０のセルトランジスタＣ１をプ
ログラムさせる動作を調べる。先ず、第１ビットライン
Ｂ／Ｌ１及び第２ビットラインＢ／Ｌ２にそれぞれ０
〔Ｖ〕及び電源電圧Ｖｃｃを印加し、ストリング選択ラ
インＳＳＬ１に電源電圧Ｖｃｃを印加することにより、
前記ストリング選択トランジスタＳ１を“オン”させ
る。さらに、前記ソース選択ラインＳＳＬ２に０〔Ｖ〕
を印加して前記ソース選択トランジスタＳ２，Ｓ２′を
“オフ”させる。
シュメモリ素子の動作を詳しく説明する。従来のセルト
ランジスタから選択された一つのセルトランジスタ、例
えば第１ストリング１１０のセルトランジスタＣ１をプ
ログラムさせる動作を調べる。先ず、第１ビットライン
Ｂ／Ｌ１及び第２ビットラインＢ／Ｌ２にそれぞれ０
〔Ｖ〕及び電源電圧Ｖｃｃを印加し、ストリング選択ラ
インＳＳＬ１に電源電圧Ｖｃｃを印加することにより、
前記ストリング選択トランジスタＳ１を“オン”させ
る。さらに、前記ソース選択ラインＳＳＬ２に０〔Ｖ〕
を印加して前記ソース選択トランジスタＳ２，Ｓ２′を
“オフ”させる。
【００１６】その後、第１ワードラインＷ／Ｌ１を通し
て選択されたセルトランジスタＣ１のコントロールゲー
トに約１８〔Ｖ〕のプログラム電圧を印加し、前記ウェ
ルピックアップラインＷＰＬを通してボディーには０
〔Ｖ〕を印加することにより、前記セルトランジスタＣ
１のチャンネル領域からフローティングゲートに電子を
移動させるＦ−Ｎトンネル効果を発生させる。
て選択されたセルトランジスタＣ１のコントロールゲー
トに約１８〔Ｖ〕のプログラム電圧を印加し、前記ウェ
ルピックアップラインＷＰＬを通してボディーには０
〔Ｖ〕を印加することにより、前記セルトランジスタＣ
１のチャンネル領域からフローティングゲートに電子を
移動させるＦ−Ｎトンネル効果を発生させる。
【００１７】ここで、選択されないワードラインＷ／Ｌ
２，……，Ｗ／Ｌｎには約１０〔Ｖ〕程度のパス電圧Ｖ
ｐａｓｓを印加する。この際、第１ストリング１１０を
構成するセルトランジスタＣ１，……，Ｃｎのチャンネ
ル領域には０〔Ｖ〕の電圧が印加されて選択されないセ
ルトランジスタＣ２，……，Ｃｎのチャンネル領域から
フローティングゲートに小量の電子が流れ込む微細なＦ
−Ｎトンネル電流が発生する。これにより、第１ストリ
ング１１０内の選択されないセルトランジスタＣ２，…
…，Ｃｎのスレショルド電圧Ｖｔｈは、図５の曲線
（ａ）のように一定の電圧以上でパス電圧Ｖｐａｓｓが
増えるほど、急激に増える。
２，……，Ｗ／Ｌｎには約１０〔Ｖ〕程度のパス電圧Ｖ
ｐａｓｓを印加する。この際、第１ストリング１１０を
構成するセルトランジスタＣ１，……，Ｃｎのチャンネ
ル領域には０〔Ｖ〕の電圧が印加されて選択されないセ
ルトランジスタＣ２，……，Ｃｎのチャンネル領域から
フローティングゲートに小量の電子が流れ込む微細なＦ
−Ｎトンネル電流が発生する。これにより、第１ストリ
ング１１０内の選択されないセルトランジスタＣ２，…
…，Ｃｎのスレショルド電圧Ｖｔｈは、図５の曲線
（ａ）のように一定の電圧以上でパス電圧Ｖｐａｓｓが
増えるほど、急激に増える。
【００１８】一方、第２ストリング１２０を構成するス
トリング選択トランジスタＳ１′とこれに隣接するセル
トランジスタＣ１′の間のソース／ドレイン領域、すな
わち、ノードＮは初期の電圧が〔電源電圧Ｖｃｃ−ソー
ス選択トランジスタＳ２′のスレショルド電圧〕の値を
示す。その後、選択された第１ワードラインＷ／Ｌ１及
び選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎ
にそれぞれプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａ
ｓｓが印加されると、前記ノードＮは第２ストリング１
２０を構成するセルトランジスタＣ１′，……，Ｃｎの
ソース／ドレイン領域及びチャンネル領域と共に第２ス
トリング１２０のセルトランジスタのゲートキャパシタ
ンスによる容量性結合により前記パス電圧Ｖｐａｓｓと
プログラム電圧Ｖｐｇｍの間の値を有するブスート電圧
Ｖｂｏｏｓｔに増える。これに対する測定結果は図５の
曲線（ｂ）のように示された。
トリング選択トランジスタＳ１′とこれに隣接するセル
トランジスタＣ１′の間のソース／ドレイン領域、すな
わち、ノードＮは初期の電圧が〔電源電圧Ｖｃｃ−ソー
ス選択トランジスタＳ２′のスレショルド電圧〕の値を
示す。その後、選択された第１ワードラインＷ／Ｌ１及
び選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎ
にそれぞれプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａ
ｓｓが印加されると、前記ノードＮは第２ストリング１
２０を構成するセルトランジスタＣ１′，……，Ｃｎの
ソース／ドレイン領域及びチャンネル領域と共に第２ス
トリング１２０のセルトランジスタのゲートキャパシタ
ンスによる容量性結合により前記パス電圧Ｖｐａｓｓと
プログラム電圧Ｖｐｇｍの間の値を有するブスート電圧
Ｖｂｏｏｓｔに増える。これに対する測定結果は図５の
曲線（ｂ）のように示された。
【００１９】結果的に、選択されないセルトランジスタ
のスレショルド電圧の変化量を極小とするためには、図
５からパス電圧Ｖｐａｓｓが１０〔Ｖ〕〜１２〔Ｖ〕の
値でなければならないということがわかる。さらに、前
記ブスート電圧Ｖｂｏｏｓｔは電源電圧Ｖｃｃが減少す
ると、これと共に減少する。これにより、低電力フラッ
シュメモリ素子に適するように電源電圧を減少させる
と、前記セルトランジスタＣ１′のスレショルド電圧が
より増える問題点が発生する。
のスレショルド電圧の変化量を極小とするためには、図
５からパス電圧Ｖｐａｓｓが１０〔Ｖ〕〜１２〔Ｖ〕の
値でなければならないということがわかる。さらに、前
記ブスート電圧Ｖｂｏｏｓｔは電源電圧Ｖｃｃが減少す
ると、これと共に減少する。これにより、低電力フラッ
シュメモリ素子に適するように電源電圧を減少させる
と、前記セルトランジスタＣ１′のスレショルド電圧が
より増える問題点が発生する。
【００２０】その上、一つのストリングがより多いセル
トランジスタで構成される場合には、容量性結合が変化
して第２ストリング１２０内のセルトランジスタのチャ
ンネル領域及びソース／ドレイン領域の電圧、すなわ
ち、ブスート電圧Ｖｂｏｏｓｔはパス電圧Ｖｐａｓｓに
より近い値を有するため、セルトランジスタＣ１′のス
レショルド電圧をさらに立上げる。
トランジスタで構成される場合には、容量性結合が変化
して第２ストリング１２０内のセルトランジスタのチャ
ンネル領域及びソース／ドレイン領域の電圧、すなわ
ち、ブスート電圧Ｖｂｏｏｓｔはパス電圧Ｖｐａｓｓに
より近い値を有するため、セルトランジスタＣ１′のス
レショルド電圧をさらに立上げる。
【００２１】従来の技術によるＮＡＮＤ型のフラッシュ
メモリ素子の読出し動作を説明すると、次のとおりであ
る。例えば、第１ストリング１１０のセルトランジスタ
Ｃ１に貯蔵された情報を読出すためには、先ず、ストリ
ング選択ラインＳＳＬ１及びソース選択ラインＳＳＬ２
にはいずれも電源電圧Ｖｃｃを印加して前記ストリング
選択トランジスタＳ１及びソース選択トランジスタＳ２
を“オン”させ、共通ソースラインＳ／Ｌに０〔Ｖ〕を
印加する。
メモリ素子の読出し動作を説明すると、次のとおりであ
る。例えば、第１ストリング１１０のセルトランジスタ
Ｃ１に貯蔵された情報を読出すためには、先ず、ストリ
ング選択ラインＳＳＬ１及びソース選択ラインＳＳＬ２
にはいずれも電源電圧Ｖｃｃを印加して前記ストリング
選択トランジスタＳ１及びソース選択トランジスタＳ２
を“オン”させ、共通ソースラインＳ／Ｌに０〔Ｖ〕を
印加する。
【００２２】その後、選択された第１ワードラインＷ／
Ｌ１及び選択されないワードラインＷ／Ｌ２，……，Ｗ
／ｎにはそれぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加
し、ボディーには０〔Ｖ〕を印加する。選択された第１
ビットラインＢ／Ｌ１には所定の読出し電圧Ｖｒｅａｄ
を印加してセルトランジスタＣ１を通して流れる電流を
感知して論理“１”または論理“０”の状態を判別す
る。
Ｌ１及び選択されないワードラインＷ／Ｌ２，……，Ｗ
／ｎにはそれぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加
し、ボディーには０〔Ｖ〕を印加する。選択された第１
ビットラインＢ／Ｌ１には所定の読出し電圧Ｖｒｅａｄ
を印加してセルトランジスタＣ１を通して流れる電流を
感知して論理“１”または論理“０”の状態を判別す
る。
【００２３】従来の技術による消去動作は、例えば、第
１ストリング１１０のセルトランジスタＣ１に貯蔵され
た情報を消去する場合、前記選択されたセルトランジス
タＣ１のコントロールゲートに連結される第１ワードラ
インＷ／Ｌ１には０〔Ｖ〕を印加し、ボディーにはウェ
ルピックアップラインＷＰＬを通して２０Ｖの消去電圧
を印加し、全ての他のラインはフローティングさせて前
記選択されたセルトランジスタＣ１のフローティングゲ
ートからチャンネル領域にＦ−Ｎトンネル現象により電
子を注入させることによりなる。この際、全てのストリ
ングは一つのボディーを共有するため、前記選択された
第１ワードラインＷ／Ｌ１に連結された非選択されたト
ランジスタＣ１′の情報も消去される問題点がある。
１ストリング１１０のセルトランジスタＣ１に貯蔵され
た情報を消去する場合、前記選択されたセルトランジス
タＣ１のコントロールゲートに連結される第１ワードラ
インＷ／Ｌ１には０〔Ｖ〕を印加し、ボディーにはウェ
ルピックアップラインＷＰＬを通して２０Ｖの消去電圧
を印加し、全ての他のラインはフローティングさせて前
記選択されたセルトランジスタＣ１のフローティングゲ
ートからチャンネル領域にＦ−Ｎトンネル現象により電
子を注入させることによりなる。この際、全てのストリ
ングは一つのボディーを共有するため、前記選択された
第１ワードラインＷ／Ｌ１に連結された非選択されたト
ランジスタＣ１′の情報も消去される問題点がある。
【００２４】一方、従来の技術によるスタンバイ動作
は、ボディーには０〔Ｖ〕を印加し、他の全てのライン
はフローティングさせることにより現在の状態を保つ。
上述した動作の従来の技術によるフラッシュメモリ素子
は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓに
より選択されないセルトランジスタのスレショルド電圧
が変化する。ストリング内のセルトランジスタの数が増
えるほど、容量性結合の効率が減少することを防止する
ために低い電源電圧を用いにくいので、最近の低電力素
子の具現には不向きである。
は、ボディーには０〔Ｖ〕を印加し、他の全てのライン
はフローティングさせることにより現在の状態を保つ。
上述した動作の従来の技術によるフラッシュメモリ素子
は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓに
より選択されないセルトランジスタのスレショルド電圧
が変化する。ストリング内のセルトランジスタの数が増
えるほど、容量性結合の効率が減少することを防止する
ために低い電源電圧を用いにくいので、最近の低電力素
子の具現には不向きである。
【００２５】さらに、ボディーが共通に連結されるた
め、消去動作時に選択されたワードラインに連結された
全てのセルトランジスタの情報が同時に消去されて望ま
ないセルトランジスタの情報も消去されるという問題点
がある。
め、消去動作時に選択されたワードラインに連結された
全てのセルトランジスタの情報が同時に消去されて望ま
ないセルトランジスタの情報も消去されるという問題点
がある。
【００２６】
【発明が解決しようとする課題】したがって、本発明は
上述した問題点を解決するために案出されたものであ
り、互いに独立したボディー上に各々のストリングを形
成し、独立したボディーとそのボディーに形成されたス
トリングのソース領域をソースボディーラインで連結さ
せることにより、プログラム電圧Ｖｐｇｍ及びパス電圧
Ｖｐａｓｓによるストレスを最小化して選択されないセ
ルトランジスタのスレショルド電圧が変化する現象を極
小とし、所望のストリング内の選択されたセルトランジ
スタのみを消去させるのみならず、ストリング内のセル
トランジスタの数を増やしても、安定するプログラム動
作を実現することのできるフラッシュメモリ素子を提供
することを目的とする。
上述した問題点を解決するために案出されたものであ
り、互いに独立したボディー上に各々のストリングを形
成し、独立したボディーとそのボディーに形成されたス
トリングのソース領域をソースボディーラインで連結さ
せることにより、プログラム電圧Ｖｐｇｍ及びパス電圧
Ｖｐａｓｓによるストレスを最小化して選択されないセ
ルトランジスタのスレショルド電圧が変化する現象を極
小とし、所望のストリング内の選択されたセルトランジ
スタのみを消去させるのみならず、ストリング内のセル
トランジスタの数を増やしても、安定するプログラム動
作を実現することのできるフラッシュメモリ素子を提供
することを目的とする。
【００２７】本発明の他の目的は前記フラッシュメモリ
素子の正確な動作遂行に好適なフラッシュメモリ素子の
駆動方法を提供することにある。
素子の正確な動作遂行に好適なフラッシュメモリ素子の
駆動方法を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するため
に本発明のフラッシュメモリ素子は、順次に直列に連結
された第１選択トランジスタ、各々がフローティングゲ
ート及びコントロールゲート電極を有する複数のセルト
ランジスタ及び第２選択トランジスタで構成されて第１
ボディーに形成された第１ストリングと、順次に直列に
連結された第３選択トランジスタ、各々がフローティン
グゲート及びコントロールゲート電極を有する複数のセ
ルトランジスタ及び第４選択トランジスタで構成されて
前記第１ボディーから独立した第２ボディーに形成され
た第２ストリングとよりなる一対のストリングがマトリ
ックス状に配列されたセルアレイ領域を備えるフラッシ
ュメモリ素子において、前記第１選択トランジスタのソ
ース領域と前記第１ボディーを連結する第１ソースボデ
ィーラインと、前記第２選択トランジスタのドレイン領
域と前記第３選択トランジスタのドレイン領域を連結す
る一本のビットラインと、前記第４選択トランジスタの
ソース領域と前記第２ボディーを連結する第２ソースボ
ディーラインと、前記第１選択トランジスタのゲート電
極と前記第３選択トランジスタのゲート電極を連結する
第１ストリング選択ラインと、前記第２選択トランジス
タのゲート電極と前記第４選択トランジスタのゲート電
極を連結する第２ストリング選択ラインと、前記第１ス
トリングを構成する各々のセルトランジスタのコントロ
ールゲート電極と前記第２ストリングを構成する各々の
セルトランジスタのコントロールゲート電極を１：１に
連結させる複数本のワードラインとを含むことを特徴と
する。
に本発明のフラッシュメモリ素子は、順次に直列に連結
された第１選択トランジスタ、各々がフローティングゲ
ート及びコントロールゲート電極を有する複数のセルト
ランジスタ及び第２選択トランジスタで構成されて第１
ボディーに形成された第１ストリングと、順次に直列に
連結された第３選択トランジスタ、各々がフローティン
グゲート及びコントロールゲート電極を有する複数のセ
ルトランジスタ及び第４選択トランジスタで構成されて
前記第１ボディーから独立した第２ボディーに形成され
た第２ストリングとよりなる一対のストリングがマトリ
ックス状に配列されたセルアレイ領域を備えるフラッシ
ュメモリ素子において、前記第１選択トランジスタのソ
ース領域と前記第１ボディーを連結する第１ソースボデ
ィーラインと、前記第２選択トランジスタのドレイン領
域と前記第３選択トランジスタのドレイン領域を連結す
る一本のビットラインと、前記第４選択トランジスタの
ソース領域と前記第２ボディーを連結する第２ソースボ
ディーラインと、前記第１選択トランジスタのゲート電
極と前記第３選択トランジスタのゲート電極を連結する
第１ストリング選択ラインと、前記第２選択トランジス
タのゲート電極と前記第４選択トランジスタのゲート電
極を連結する第２ストリング選択ラインと、前記第１ス
トリングを構成する各々のセルトランジスタのコントロ
ールゲート電極と前記第２ストリングを構成する各々の
セルトランジスタのコントロールゲート電極を１：１に
連結させる複数本のワードラインとを含むことを特徴と
する。
【００２９】前記目的を達成するために本発明のさらに
他のフラッシュメモリ素子は、順次に直列に連結された
第１選択トランジスタ、各々がフローティングゲート及
びコントロールゲート電極を有する複数のセルトランジ
スタ、第２選択トランジスタ及び第３選択トランジスタ
で構成されて第１ボディーに形成された第１ストリング
と、順次に直列に連結された第４選択トランジスタ、各
々がフローティングゲート及びコントロールゲート電極
を有する複数のセルトランジスタ、第５選択トランジス
タ及び第６選択トランジスタで構成されて前記第１ボデ
ィーから隔離された第２ボディーに形成された第２スト
リングとよりなる一対のストリングがマトリックス状に
配列されたセルアレイ領域を備えるフラッシュメモリ素
子である。
他のフラッシュメモリ素子は、順次に直列に連結された
第１選択トランジスタ、各々がフローティングゲート及
びコントロールゲート電極を有する複数のセルトランジ
スタ、第２選択トランジスタ及び第３選択トランジスタ
で構成されて第１ボディーに形成された第１ストリング
と、順次に直列に連結された第４選択トランジスタ、各
々がフローティングゲート及びコントロールゲート電極
を有する複数のセルトランジスタ、第５選択トランジス
タ及び第６選択トランジスタで構成されて前記第１ボデ
ィーから隔離された第２ボディーに形成された第２スト
リングとよりなる一対のストリングがマトリックス状に
配列されたセルアレイ領域を備えるフラッシュメモリ素
子である。
【００３０】前記第１選択トランジスタのソース領域と
前記第１ボディーを連結する第１ソースボディーライン
と、前記第３選択トランジスタのドレイン領域と前記第
４選択トランジスタのドレイン領域を連結する一本のビ
ットラインと、前記第６選択トランジスタのソース領域
と前記第２ボディーを連結する第２ソースボディーライ
ンと、前記第１選択トランジスタのゲート電極と前記第
４選択トランジスタのゲート電極を連結する第１ストリ
ング選択ラインと、前記第２選択トランジスタのゲート
電極と前記第５選択トランジスタのゲート電極を連結す
る第２ストリング選択ラインと、前記第３選択トランジ
スタのゲート電極と前記第６選択トランジスタのゲート
電極を連結する第３ストリング選択ラインと、前記第１
ストリングを備える各々のセルトランジスタのコントロ
ールゲート電極と前記第２ストリングを構成する各々の
セルトランジスタのコントロールゲート電極を１：１に
連結させる複数本のワードラインとを含むことを特徴と
する。
前記第１ボディーを連結する第１ソースボディーライン
と、前記第３選択トランジスタのドレイン領域と前記第
４選択トランジスタのドレイン領域を連結する一本のビ
ットラインと、前記第６選択トランジスタのソース領域
と前記第２ボディーを連結する第２ソースボディーライ
ンと、前記第１選択トランジスタのゲート電極と前記第
４選択トランジスタのゲート電極を連結する第１ストリ
ング選択ラインと、前記第２選択トランジスタのゲート
電極と前記第５選択トランジスタのゲート電極を連結す
る第２ストリング選択ラインと、前記第３選択トランジ
スタのゲート電極と前記第６選択トランジスタのゲート
電極を連結する第３ストリング選択ラインと、前記第１
ストリングを備える各々のセルトランジスタのコントロ
ールゲート電極と前記第２ストリングを構成する各々の
セルトランジスタのコントロールゲート電極を１：１に
連結させる複数本のワードラインとを含むことを特徴と
する。
【００３１】前記他の目的を達成するための本発明のフ
ラッシュメモリ素子の駆動方法は、第１ボディーに順次
に直列連結された第１選択トランジスタ、各々がフロー
ティングゲート及びコントロールゲート電極を有する複
数のセルトランジスタ及び前記第１選択トランジスタと
異なるスレショルド電圧を有する第２選択トランジスタ
で構成された第１ストリングと、前記第１ボディーから
隔離された第２ボディーに順次に直列連結された第３選
択トランジスタ、各々がフローティングゲート及びコン
トロールゲート電極を有する複数のセルトランジスタ及
び前記第３選択トランジスタと異なるスレショルド電圧
を有する第４選択トランジスタで構成された第２ストリ
ングと、前記第１選択トランジスタのソース領域と前記
第１ボディーを連結する第１ソースボディーラインと、
前第２選択トランジスタのドレイン領域と前記第３選択
トランジスタのドレイン領域を連結する一本のビットラ
インと、前記第４選択トランジスタのソース領域と前記
第２ボディーを連結する第２ソースボディーラインと、
前記第１選択トランジスタのゲート電極と前記第３選択
トランジスタのゲート電極を連結する第１ストリング選
択ラインと、前記第２選択トランジスタのゲート電極と
前記第４選択トランジスタのゲート電極を連結する第２
ストリング選択ラインと、前記第１ストリングを構成す
る各々のセルトランジスタのコントロールゲート電極と
前記第２ストリングを構成する各々のセルトランジスタ
のコントロールゲート電極を１：１に連結する複数本の
ワードラインとを備えるフラッシュメモリ素子の駆動方
法である。
ラッシュメモリ素子の駆動方法は、第１ボディーに順次
に直列連結された第１選択トランジスタ、各々がフロー
ティングゲート及びコントロールゲート電極を有する複
数のセルトランジスタ及び前記第１選択トランジスタと
異なるスレショルド電圧を有する第２選択トランジスタ
で構成された第１ストリングと、前記第１ボディーから
隔離された第２ボディーに順次に直列連結された第３選
択トランジスタ、各々がフローティングゲート及びコン
トロールゲート電極を有する複数のセルトランジスタ及
び前記第３選択トランジスタと異なるスレショルド電圧
を有する第４選択トランジスタで構成された第２ストリ
ングと、前記第１選択トランジスタのソース領域と前記
第１ボディーを連結する第１ソースボディーラインと、
前第２選択トランジスタのドレイン領域と前記第３選択
トランジスタのドレイン領域を連結する一本のビットラ
インと、前記第４選択トランジスタのソース領域と前記
第２ボディーを連結する第２ソースボディーラインと、
前記第１選択トランジスタのゲート電極と前記第３選択
トランジスタのゲート電極を連結する第１ストリング選
択ラインと、前記第２選択トランジスタのゲート電極と
前記第４選択トランジスタのゲート電極を連結する第２
ストリング選択ラインと、前記第１ストリングを構成す
る各々のセルトランジスタのコントロールゲート電極と
前記第２ストリングを構成する各々のセルトランジスタ
のコントロールゲート電極を１：１に連結する複数本の
ワードラインとを備えるフラッシュメモリ素子の駆動方
法である。
【００３２】前記ビットラインに０Ｖを印加し、前記第
１及び第２ストリング選択ラインに相異なる第１及び第
２電圧を印加して一つのストリングを選択し、前記複数
本のワードラインのうち、選択されたワードライン及び
選択されないワードラインにそれぞれプログラム電圧Ｖ
ｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、前記選択され
たストリングに連結されるソースボディーライン及び前
記選択されないストリングに連結されるソースボディー
ラインにそれぞれ０Ｖ及びプログラム防止電圧Ｖｐｉを
印加することにより、前記選択されたストリングのセル
トランジスタのうち、前記選択されたワードラインと交
叉するセルトランジスタを選択的にプログラムさせる動
作と、前記複数本のワードラインのうち、選択されたワ
ードラインに０Ｖを印加し、前記一対のストリングのう
ち、選択されたストリングに連結されたソースボディー
ラインに消去電圧Ｖｅｒａｓｅを印加し、前記複数本の
ワードラインのうち、前記選択されたワードラインを除
いた選択されないワードラインはフローティングさせる
か、消去防止電圧Ｖｅｉを印加し、前記ビットライン、
前記第１及び第２ストリング選択ライン及び前記選択さ
れないストリングに連結されたソースボディーラインは
フローティングさせることにより、前記選択されたスト
リングのセルトランジスタのうち、前記選択されたワー
ドラインと交叉するセルトランジスタを選択的に消去さ
せる動作と、前記ビットラインにＶｃｃを印加し、前記
第１及び第２ストリング選択ラインに相異なる第３及び
第４電圧を印加して一つのストリングを選択し、前記複
数本のワードラインのうち、選択されたワードライン及
び選択されないワードラインにそれぞれ０Ｖ及び読出し
電圧Ｖｒｅａｄを印加し、前記第１及び第２ソースボデ
ィーラインに０Ｖを印加することにより、前記選択され
たストリングのセルトランジスタのうち、前記選択され
たワードラインと交叉するセルトランジスタの情報を選
択的に読出す動作のうち、少なくともいずれか一つの動
作を行うことを特徴とする。
１及び第２ストリング選択ラインに相異なる第１及び第
２電圧を印加して一つのストリングを選択し、前記複数
本のワードラインのうち、選択されたワードライン及び
選択されないワードラインにそれぞれプログラム電圧Ｖ
ｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、前記選択され
たストリングに連結されるソースボディーライン及び前
記選択されないストリングに連結されるソースボディー
ラインにそれぞれ０Ｖ及びプログラム防止電圧Ｖｐｉを
印加することにより、前記選択されたストリングのセル
トランジスタのうち、前記選択されたワードラインと交
叉するセルトランジスタを選択的にプログラムさせる動
作と、前記複数本のワードラインのうち、選択されたワ
ードラインに０Ｖを印加し、前記一対のストリングのう
ち、選択されたストリングに連結されたソースボディー
ラインに消去電圧Ｖｅｒａｓｅを印加し、前記複数本の
ワードラインのうち、前記選択されたワードラインを除
いた選択されないワードラインはフローティングさせる
か、消去防止電圧Ｖｅｉを印加し、前記ビットライン、
前記第１及び第２ストリング選択ライン及び前記選択さ
れないストリングに連結されたソースボディーラインは
フローティングさせることにより、前記選択されたスト
リングのセルトランジスタのうち、前記選択されたワー
ドラインと交叉するセルトランジスタを選択的に消去さ
せる動作と、前記ビットラインにＶｃｃを印加し、前記
第１及び第２ストリング選択ラインに相異なる第３及び
第４電圧を印加して一つのストリングを選択し、前記複
数本のワードラインのうち、選択されたワードライン及
び選択されないワードラインにそれぞれ０Ｖ及び読出し
電圧Ｖｒｅａｄを印加し、前記第１及び第２ソースボデ
ィーラインに０Ｖを印加することにより、前記選択され
たストリングのセルトランジスタのうち、前記選択され
たワードラインと交叉するセルトランジスタの情報を選
択的に読出す動作のうち、少なくともいずれか一つの動
作を行うことを特徴とする。
【００３３】前記他の目的を達成するための本発明のさ
らに他のフラッシュメモリ素子の駆動方法は、第１ボデ
ィーに順次に直列連結された第１選択トランジスタ、各
々がフローティングゲート及びコントロールゲート電極
を有する複数のセルトランジスタ、第２選択トランジス
タ及び第３選択トランジスタで構成された第１ストリン
グと、前記第１ボディーから隔離された第２ボディーに
順次に直列連結された第４選択トランジスタ、各々がフ
ローティングゲート及びコントロールゲート電極を有す
る複数のセルトランジスタ、第５選択トランジスタ及び
第６選択トランジスタで構成された第２ストリングと、
前記第１選択トランジスタのソース領域と前記第１ボデ
ィーを連結する第１ソースボディーラインと、前記第３
選択トランジスタのドレイン領域と前記第４選択トラン
ジスタのドレイン領域を連結する一本のビットライン
と、前記第６選択トランジスタのソース領域と前記第２
ボディーを連結する第２ソースボディーラインと、前記
第１選択トランジスタのゲート電極と前記第４選択トラ
ンジスタのゲート電極を連結する第１ストリング選択ラ
インと、前記第２選択トランジスタのゲート電極と前記
第５選択トランジスタのゲート電極を連結する第２スト
リング選択ラインと、前記第３選択トランジスタのゲー
ト電極と前記第６選択トランジスタのゲート電極を連結
する第３ストリング選択ラインと、前記第１ストリング
を構成する各々のセルトランジスタのコントロールゲー
ト電極と前記第２ストリングを構成する各々のセルトラ
ンジスタのコントロールゲート電極を１：１に連結させ
る複数本のワードラインを備えるフラッシュメモリ素子
の駆動方法である。
らに他のフラッシュメモリ素子の駆動方法は、第１ボデ
ィーに順次に直列連結された第１選択トランジスタ、各
々がフローティングゲート及びコントロールゲート電極
を有する複数のセルトランジスタ、第２選択トランジス
タ及び第３選択トランジスタで構成された第１ストリン
グと、前記第１ボディーから隔離された第２ボディーに
順次に直列連結された第４選択トランジスタ、各々がフ
ローティングゲート及びコントロールゲート電極を有す
る複数のセルトランジスタ、第５選択トランジスタ及び
第６選択トランジスタで構成された第２ストリングと、
前記第１選択トランジスタのソース領域と前記第１ボデ
ィーを連結する第１ソースボディーラインと、前記第３
選択トランジスタのドレイン領域と前記第４選択トラン
ジスタのドレイン領域を連結する一本のビットライン
と、前記第６選択トランジスタのソース領域と前記第２
ボディーを連結する第２ソースボディーラインと、前記
第１選択トランジスタのゲート電極と前記第４選択トラ
ンジスタのゲート電極を連結する第１ストリング選択ラ
インと、前記第２選択トランジスタのゲート電極と前記
第５選択トランジスタのゲート電極を連結する第２スト
リング選択ラインと、前記第３選択トランジスタのゲー
ト電極と前記第６選択トランジスタのゲート電極を連結
する第３ストリング選択ラインと、前記第１ストリング
を構成する各々のセルトランジスタのコントロールゲー
ト電極と前記第２ストリングを構成する各々のセルトラ
ンジスタのコントロールゲート電極を１：１に連結させ
る複数本のワードラインを備えるフラッシュメモリ素子
の駆動方法である。
【００３４】前記ビットラインに０Ｖを印加し、前記各
々のストリング選択ラインに０Ｖ及びＶｃｃのうち、い
ずれか一つの電圧を印加して一つのストリングを選択
し、前記複数本のワードラインのうち、選択されたワー
ドライン及び選択さらないワードラインにそれぞれプロ
グラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、
前記選択されたストリングに連結されるソースボディー
ライン及び前記選択されないストリングに連結されるソ
ースボディーラインにそれぞれ０Ｖ及びプログラム防止
電圧Ｖｐｉを印加することにより、前記選択されたスト
リングのセルトランジスタのうち、前記選択されたワー
ドラインと交叉するセルトランジスタを選択的にプログ
ラムさせる動作と、前記複数本のワードラインのうち、
選択されたワードラインに０Ｖを印加し、前記一対のス
トリングのうち、選択されたストリングに連結されたソ
ースボディーラインに消去電圧Ｖｅｒａｓｅを印加し、
前記複数本のワードラインのうち、前記選択されたワー
ドラインを除いた選択されないワードラインはフローテ
ィングさせるか、消去防止電圧Ｖｅｉを印加し、前記ビ
ットライン、前記第１乃至第３ストリング選択ライン及
び前記選択されないストリングに連結されたソースボデ
ィーラインはフローティングさせることにより、前記選
択されたストリングのセルトランジスタのうち、前記選
択されたワードラインと交叉するセルトランジスタを選
択的に消去させる動作と、前記ビットラインにＶｃｃを
印加し、前記各々のストリング選択ラインに読出し電圧
Ｖｒｅａｄ及び０Ｖのうち、いずれか一つの電圧を印加
してストリングを選択し、前記複数本のワードラインの
うち、選択されたワードライン及び選択されないワード
ラインにそれぞれ０Ｖ及び読出し電圧Ｖｒｅａｄを印加
し、前記第１及び第２ソースボディーラインに０Ｖを印
加することにより、前記選択されたストリングのセルト
ランジスタのうち、前記選択されたワードラインと交叉
するセルトランジスタの情報を選択的に読出す動作のう
ち、いずれか一つの動作を行うことを特徴とする。
々のストリング選択ラインに０Ｖ及びＶｃｃのうち、い
ずれか一つの電圧を印加して一つのストリングを選択
し、前記複数本のワードラインのうち、選択されたワー
ドライン及び選択さらないワードラインにそれぞれプロ
グラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、
前記選択されたストリングに連結されるソースボディー
ライン及び前記選択されないストリングに連結されるソ
ースボディーラインにそれぞれ０Ｖ及びプログラム防止
電圧Ｖｐｉを印加することにより、前記選択されたスト
リングのセルトランジスタのうち、前記選択されたワー
ドラインと交叉するセルトランジスタを選択的にプログ
ラムさせる動作と、前記複数本のワードラインのうち、
選択されたワードラインに０Ｖを印加し、前記一対のス
トリングのうち、選択されたストリングに連結されたソ
ースボディーラインに消去電圧Ｖｅｒａｓｅを印加し、
前記複数本のワードラインのうち、前記選択されたワー
ドラインを除いた選択されないワードラインはフローテ
ィングさせるか、消去防止電圧Ｖｅｉを印加し、前記ビ
ットライン、前記第１乃至第３ストリング選択ライン及
び前記選択されないストリングに連結されたソースボデ
ィーラインはフローティングさせることにより、前記選
択されたストリングのセルトランジスタのうち、前記選
択されたワードラインと交叉するセルトランジスタを選
択的に消去させる動作と、前記ビットラインにＶｃｃを
印加し、前記各々のストリング選択ラインに読出し電圧
Ｖｒｅａｄ及び０Ｖのうち、いずれか一つの電圧を印加
してストリングを選択し、前記複数本のワードラインの
うち、選択されたワードライン及び選択されないワード
ラインにそれぞれ０Ｖ及び読出し電圧Ｖｒｅａｄを印加
し、前記第１及び第２ソースボディーラインに０Ｖを印
加することにより、前記選択されたストリングのセルト
ランジスタのうち、前記選択されたワードラインと交叉
するセルトランジスタの情報を選択的に読出す動作のう
ち、いずれか一つの動作を行うことを特徴とする。
【００３５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図６及び図７はそれ
ぞれ本発明の第１実施例によるフラッシュメモリ素子の
ストリングブロック及び第２実施例によるフラッシュメ
モリ素子のストリングブロックを示す等価回路図であ
り、図８は本発明によるセルトランジスタのスレショル
ド電圧Ｖｔｈの特性をプログラム防止電圧Ｖｐｉに対し
て示すグラフである。
明の実施の形態を詳しく説明する。図６及び図７はそれ
ぞれ本発明の第１実施例によるフラッシュメモリ素子の
ストリングブロック及び第２実施例によるフラッシュメ
モリ素子のストリングブロックを示す等価回路図であ
り、図８は本発明によるセルトランジスタのスレショル
ド電圧Ｖｔｈの特性をプログラム防止電圧Ｖｐｉに対し
て示すグラフである。
【００３６】（第１実施例）図６を参照すれば、本発明
の第１実施例によるフラッシュメモリ素子の一対のスト
リングブロックは、一本のビットラインＢ／Ｌ、前記ビ
ットラインＢ／Ｌを共有しつつ相異なるボディー、例え
ば互いに隣接する第１Ｐウェル領域及び第２Ｐウェル領
域にそれぞれ形成された第１ストリング１０及び第２ス
トリング２０で構成される。前記第１ストリング１０は
前記ビットラインＢ／Ｌに連結された第２選択トランジ
スタ部、前記第２選択トランジスタ部に連結された第１
セルトランジスタ部及び前記第１セルトランジスタ部に
連結された第１選択トランジスタ部で構成される。ここ
で、前記第１選択トランジスタ部は一つの第１選択トラ
ンジスタ１１で構成され、前記第１選択トランジスタ１
１のソース領域と前記第１Ｐウェル領域は第１ソースボ
ディーラインＳＢＬ１を通して互いに連結される。か
つ、前記第２選択トランジスタ部は一つの第２選択トラ
ンジスタ１２で構成され、前記第１セルトランジスタ部
は直列に連結された複数のセルトランジスタＣｎ，…
…，Ｃ１で構成される。
の第１実施例によるフラッシュメモリ素子の一対のスト
リングブロックは、一本のビットラインＢ／Ｌ、前記ビ
ットラインＢ／Ｌを共有しつつ相異なるボディー、例え
ば互いに隣接する第１Ｐウェル領域及び第２Ｐウェル領
域にそれぞれ形成された第１ストリング１０及び第２ス
トリング２０で構成される。前記第１ストリング１０は
前記ビットラインＢ／Ｌに連結された第２選択トランジ
スタ部、前記第２選択トランジスタ部に連結された第１
セルトランジスタ部及び前記第１セルトランジスタ部に
連結された第１選択トランジスタ部で構成される。ここ
で、前記第１選択トランジスタ部は一つの第１選択トラ
ンジスタ１１で構成され、前記第１選択トランジスタ１
１のソース領域と前記第１Ｐウェル領域は第１ソースボ
ディーラインＳＢＬ１を通して互いに連結される。か
つ、前記第２選択トランジスタ部は一つの第２選択トラ
ンジスタ１２で構成され、前記第１セルトランジスタ部
は直列に連結された複数のセルトランジスタＣｎ，…
…，Ｃ１で構成される。
【００３７】さらに、前記第２ストリング２０は前記ビ
ットラインＢ／Ｌに連結された第３選択トランジスタ
部、前記第３選択トランジスタ部に連結された第２セル
トランジスタ部及び前記第２セルトランジスタ部に連結
された第４選択トランジスタ部で構成される。ここで、
前記第３選択トランジスタ部は一つの第３選択トランジ
スタ２１で構成され、前記第４選択トランジスタ部は一
つの第４選択トランジスタ２２で形成される。前記第４
選択トランジスタ２２のソース領域と前記第２Ｐウェル
領域は第２ソースボディーラインＳＢＬ２を通して互い
に連結される。ここで、前記第２セルトランジスタ部は
直列に連結された複数のセルトランジスタＣ１′，…
…，Ｃｎ′で構成される。
ットラインＢ／Ｌに連結された第３選択トランジスタ
部、前記第３選択トランジスタ部に連結された第２セル
トランジスタ部及び前記第２セルトランジスタ部に連結
された第４選択トランジスタ部で構成される。ここで、
前記第３選択トランジスタ部は一つの第３選択トランジ
スタ２１で構成され、前記第４選択トランジスタ部は一
つの第４選択トランジスタ２２で形成される。前記第４
選択トランジスタ２２のソース領域と前記第２Ｐウェル
領域は第２ソースボディーラインＳＢＬ２を通して互い
に連結される。ここで、前記第２セルトランジスタ部は
直列に連結された複数のセルトランジスタＣ１′，…
…，Ｃｎ′で構成される。
【００３８】このように構成された第１ストリング１０
及び第２ストリング２０は、第１ストリング１０の第１
選択トランジスタ１１と第２ストリング２０の第３選択
トランジスタ２１が互いに隣接し、第１ストリング１０
の第２選択トランジスタ１２と第２ストリング２０の第
４選択トランジスタ２２が互いに隣接するように配置さ
れる。前記第１選択トランジスタ１１のゲート電極及び
第３選択トランジスタ２１のゲート電極は第１ストリン
グ選択ラインＳＳＬ１により連結される。前記第２選択
トランジスタ１２のゲート電極及び第４選択トランジス
タ２２のゲート電極は第２ストリング選択ラインＳＳＬ
２により連結される。前記第１ストリング１０を構成す
るセルトランジスタＣ１，……，Ｃｎのコントロールゲ
ート電極及び前記第２ストリング２０を構成するセルト
ランジスタＣ１′，……，Ｃｎ′のコントロールゲート
電極は前記第１及び第２ストリング選択ラインＳＳＬ
１，ＳＳＬ２に平行に配置された第１ワードライン乃至
ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを通して
１：１に連結される。
及び第２ストリング２０は、第１ストリング１０の第１
選択トランジスタ１１と第２ストリング２０の第３選択
トランジスタ２１が互いに隣接し、第１ストリング１０
の第２選択トランジスタ１２と第２ストリング２０の第
４選択トランジスタ２２が互いに隣接するように配置さ
れる。前記第１選択トランジスタ１１のゲート電極及び
第３選択トランジスタ２１のゲート電極は第１ストリン
グ選択ラインＳＳＬ１により連結される。前記第２選択
トランジスタ１２のゲート電極及び第４選択トランジス
タ２２のゲート電極は第２ストリング選択ラインＳＳＬ
２により連結される。前記第１ストリング１０を構成す
るセルトランジスタＣ１，……，Ｃｎのコントロールゲ
ート電極及び前記第２ストリング２０を構成するセルト
ランジスタＣ１′，……，Ｃｎ′のコントロールゲート
電極は前記第１及び第２ストリング選択ラインＳＳＬ
１，ＳＳＬ２に平行に配置された第１ワードライン乃至
ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを通して
１：１に連結される。
【００３９】前記第１ストリン１０及び第２ストリング
２０の各選択トランジスタ１１，１２，２１，２２はチ
ャンネル増加型のＮＭＯＳトランジスタで構成される。
前記第１及び第２ソースボディーラインＳＢＬ１，ＳＢ
Ｌ２はビットラインＢ／Ｌとは相異なる配線層で形成さ
れる。本発明において、前記選択トランジスタ及びセル
トランジスタのソース／ドレイン領域はＮ型の不純物で
ドーピングされ、前記ボディーはＰ型領域、例えばＰウ
ェル領域である。かつ、前記ビットラインＢ／Ｌ及び前
記ソースボディラインＳＢＬ１，ＳＢＬ２はそれぞれポ
リサイドなどの耐熱性金属及びアルミニウムで形成する
ことが望ましい。
２０の各選択トランジスタ１１，１２，２１，２２はチ
ャンネル増加型のＮＭＯＳトランジスタで構成される。
前記第１及び第２ソースボディーラインＳＢＬ１，ＳＢ
Ｌ２はビットラインＢ／Ｌとは相異なる配線層で形成さ
れる。本発明において、前記選択トランジスタ及びセル
トランジスタのソース／ドレイン領域はＮ型の不純物で
ドーピングされ、前記ボディーはＰ型領域、例えばＰウ
ェル領域である。かつ、前記ビットラインＢ／Ｌ及び前
記ソースボディラインＳＢＬ１，ＳＢＬ２はそれぞれポ
リサイドなどの耐熱性金属及びアルミニウムで形成する
ことが望ましい。
【００４０】さらに、第１及び第２選択トランジスタ１
１，１２は相異なるスレショルド電圧を有するように形
成することが望ましい。同様に第３及び第４選択トラン
ジスタ２１，２２も相異なるスレショルド電圧を有する
ように形成することが望ましい。より具体的に説明する
と、第１及び第４選択トランジスタ１１，２２のスレシ
ョルド電圧は２〔Ｖ〕であり、第２及び第３選択トラン
ジスタ１２，２１のスレショルド電圧は０．５〔Ｖ〕で
あることが望ましい。
１，１２は相異なるスレショルド電圧を有するように形
成することが望ましい。同様に第３及び第４選択トラン
ジスタ２１，２２も相異なるスレショルド電圧を有する
ように形成することが望ましい。より具体的に説明する
と、第１及び第４選択トランジスタ１１，２２のスレシ
ョルド電圧は２〔Ｖ〕であり、第２及び第３選択トラン
ジスタ１２，２１のスレショルド電圧は０．５〔Ｖ〕で
あることが望ましい。
【００４１】このような構成を有する本発明によるフラ
ッシュメモリ素子の選択されたセルトランジスタ、例え
ばセルトランジスタＣ１にのみ選択的に情報を貯蔵させ
るプログラム動作について説明する。先ず、前記第１及
び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２にそれ
ぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加して第１及び第
２選択トランジスタ１１，１２をそれぞれ“オフ”及び
“オン”させ、第３及び第４選択トランジスタ２１，２
２をそれぞれ“オフ”及び“オン”させることにより、
第１ストリング１０を選択する。ここで、第２ストリン
グ２０を選択する場合には、第１及び第２ストリング選
択ラインＳＳＬ１，ＳＳＬ２にそれぞれ電源電圧Ｖｃｃ
及び０〔Ｖ〕を印加する。引き続き、ビットラインＢ／
Ｌ及び選択された第１ワードラインＷ／Ｌ１にそれぞれ
０〔Ｖ〕及び１５〔Ｖ〕〜２０〔Ｖ〕程度のプログラム
電圧Ｖｐｇｍを印加し、選択されない第２ストリング２
０の第２ソースボディーラインＳＢＬ２には第２ストリ
ング２０のセルトランジスタＣ１′，……，Ｃｎ′がプ
ログラムされる現象を防止するため、電源電圧Ｖｃｃ〜
７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。そし
て、選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌ
ｎには選択されないセルトランジスタをターンオンさせ
ることのできる低い電圧、例えば１〔Ｖ〕〜電源電圧Ｖ
ｃｃのパス電圧Ｖｐａｓｓを印加する。かつ、第１ソー
スボディーラインＳＢＬ１には０〔Ｖ〕を印加する。
ッシュメモリ素子の選択されたセルトランジスタ、例え
ばセルトランジスタＣ１にのみ選択的に情報を貯蔵させ
るプログラム動作について説明する。先ず、前記第１及
び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２にそれ
ぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加して第１及び第
２選択トランジスタ１１，１２をそれぞれ“オフ”及び
“オン”させ、第３及び第４選択トランジスタ２１，２
２をそれぞれ“オフ”及び“オン”させることにより、
第１ストリング１０を選択する。ここで、第２ストリン
グ２０を選択する場合には、第１及び第２ストリング選
択ラインＳＳＬ１，ＳＳＬ２にそれぞれ電源電圧Ｖｃｃ
及び０〔Ｖ〕を印加する。引き続き、ビットラインＢ／
Ｌ及び選択された第１ワードラインＷ／Ｌ１にそれぞれ
０〔Ｖ〕及び１５〔Ｖ〕〜２０〔Ｖ〕程度のプログラム
電圧Ｖｐｇｍを印加し、選択されない第２ストリング２
０の第２ソースボディーラインＳＢＬ２には第２ストリ
ング２０のセルトランジスタＣ１′，……，Ｃｎ′がプ
ログラムされる現象を防止するため、電源電圧Ｖｃｃ〜
７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。そし
て、選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌ
ｎには選択されないセルトランジスタをターンオンさせ
ることのできる低い電圧、例えば１〔Ｖ〕〜電源電圧Ｖ
ｃｃのパス電圧Ｖｐａｓｓを印加する。かつ、第１ソー
スボディーラインＳＢＬ１には０〔Ｖ〕を印加する。
【００４２】上述したように、各々の制御ラインに所定
の電圧を加えると、選択されたセルトランジスタＣ１の
チャンネル領域はターンオンされた第２選択トランジス
タ１２及びターンオンされた複数のセルトランジスタＣ
２，……，Ｃｎを通して０〔Ｖ〕が印加されたビットラ
インＢ／Ｌに電気的に連結された状態であるため、ビッ
トラインＢ／Ｌと同一な０〔Ｖ〕の電圧を有する。前記
選択されたセルトランジスタＣ１のコントロールゲート
には第１ワードラインＷ／Ｌ１を通して１５〔Ｖ〕〜２
０〔Ｖ〕の高いプログラム電圧Ｖｐｇｍが印加されるた
め、前記選択されたセルトランジスタＣ１のチャンネル
領域からフローティングゲートにトンネル酸化膜を通過
するトンネル電子が注入される。これにより、選択され
たセルトランジスタＣ１は少なくとも１〔Ｖ〕以上のス
レショルド電圧を有する。この際、前記第１ワードライ
ンＷ／Ｌ１に印加されるプログラム電圧Ｖｐｇｍにより
前記第２ストリング２０のセルトランジスタＣ１′がプ
ログラムされる現象を防止するため、上述したように第
２ソースボディーラインＳＢＬ２には電源電圧Ｖｃｃ〜
７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。これ
により、前記プログラム防止電圧Ｖｐｉはターンオンさ
れた第４選択トランジスタ２２及びこれに連結されてパ
ス電圧Ｖｐａｓｓによりターンオンされた複数のセルト
ランジスタＣ２′，……，Ｃｎ′を通して前記セルトラ
ンジスタＣ１′のチャンネル領域に印加される。その結
果、前記セルトランジスタＣ１′のコントロールゲート
電極とチャンネル領域との間にはプログラム電圧Ｖｐｇ
ｍとプログラム防止電圧Ｖｐｉとの差に該当する電界が
形成される。この電界はセルトランジスタＣ１′のフロ
ーティングゲートの下方に形成されたトンネル酸化膜を
通して電子のトンネル現象を発生させるには充分でな
い。かつ、前記選択されないワードラインＷ／Ｌ２，…
…，Ｗ／Ｌｎに加えられたパス電圧Ｖｐａｓｓが変化し
ても、セルトランジスタＣ１′のチャンネル領域に印加
されたプログラム防止電圧Ｖｐｉは変化しない。したが
って、パス電圧Ｖｐａｓｓの変化は選択されないセルト
ランジスタＣ１′のスレショルド電圧の変化に影響を及
ぼさない。これに対する結果が図８に示され、本発明の
効果の説明時に詳しく説明する。
の電圧を加えると、選択されたセルトランジスタＣ１の
チャンネル領域はターンオンされた第２選択トランジス
タ１２及びターンオンされた複数のセルトランジスタＣ
２，……，Ｃｎを通して０〔Ｖ〕が印加されたビットラ
インＢ／Ｌに電気的に連結された状態であるため、ビッ
トラインＢ／Ｌと同一な０〔Ｖ〕の電圧を有する。前記
選択されたセルトランジスタＣ１のコントロールゲート
には第１ワードラインＷ／Ｌ１を通して１５〔Ｖ〕〜２
０〔Ｖ〕の高いプログラム電圧Ｖｐｇｍが印加されるた
め、前記選択されたセルトランジスタＣ１のチャンネル
領域からフローティングゲートにトンネル酸化膜を通過
するトンネル電子が注入される。これにより、選択され
たセルトランジスタＣ１は少なくとも１〔Ｖ〕以上のス
レショルド電圧を有する。この際、前記第１ワードライ
ンＷ／Ｌ１に印加されるプログラム電圧Ｖｐｇｍにより
前記第２ストリング２０のセルトランジスタＣ１′がプ
ログラムされる現象を防止するため、上述したように第
２ソースボディーラインＳＢＬ２には電源電圧Ｖｃｃ〜
７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。これ
により、前記プログラム防止電圧Ｖｐｉはターンオンさ
れた第４選択トランジスタ２２及びこれに連結されてパ
ス電圧Ｖｐａｓｓによりターンオンされた複数のセルト
ランジスタＣ２′，……，Ｃｎ′を通して前記セルトラ
ンジスタＣ１′のチャンネル領域に印加される。その結
果、前記セルトランジスタＣ１′のコントロールゲート
電極とチャンネル領域との間にはプログラム電圧Ｖｐｇ
ｍとプログラム防止電圧Ｖｐｉとの差に該当する電界が
形成される。この電界はセルトランジスタＣ１′のフロ
ーティングゲートの下方に形成されたトンネル酸化膜を
通して電子のトンネル現象を発生させるには充分でな
い。かつ、前記選択されないワードラインＷ／Ｌ２，…
…，Ｗ／Ｌｎに加えられたパス電圧Ｖｐａｓｓが変化し
ても、セルトランジスタＣ１′のチャンネル領域に印加
されたプログラム防止電圧Ｖｐｉは変化しない。したが
って、パス電圧Ｖｐａｓｓの変化は選択されないセルト
ランジスタＣ１′のスレショルド電圧の変化に影響を及
ぼさない。これに対する結果が図８に示され、本発明の
効果の説明時に詳しく説明する。
【００４３】上述したように前記選択されないワードラ
インＷ／Ｌ２，……，Ｗ／Ｌｎには１〔Ｖ〕〜電源電圧
Ｖｃｃの低いパス電圧Ｖｐａｓｓが加えられるため、前
記パス電圧Ｖｐａｓｓが電源電圧Ｖｃｃ以下の範囲で変
化しても、前記第１ストリング１０内の選択されないセ
ルトランジスタＣ２，Ｃ３，．，ＣｎはＦ−Ｎトンネル
現象を発生しない。
インＷ／Ｌ２，……，Ｗ／Ｌｎには１〔Ｖ〕〜電源電圧
Ｖｃｃの低いパス電圧Ｖｐａｓｓが加えられるため、前
記パス電圧Ｖｐａｓｓが電源電圧Ｖｃｃ以下の範囲で変
化しても、前記第１ストリング１０内の選択されないセ
ルトランジスタＣ２，Ｃ３，．，ＣｎはＦ−Ｎトンネル
現象を発生しない。
【００４４】さらに、第２ストリング２０内の選択され
ないセルトランジスタＣ２′，……，Ｃｎ′はコントロ
ールゲートに印加されたパス電圧Ｖｐａｓｓとチャンネ
ル領域に印加されたプログラム防止電圧Ｖｐｉとの差が
少なくてフローティングゲートからチャンネル領域への
Ｆ−Ｎトンネル現象は発生しない。一方、本発明の消去
動作は、選択されたワードラインに０〔Ｖ〕を印加し、
選択されたストリングのソースボディーラインには消去
電圧を印加することにより行われる。
ないセルトランジスタＣ２′，……，Ｃｎ′はコントロ
ールゲートに印加されたパス電圧Ｖｐａｓｓとチャンネ
ル領域に印加されたプログラム防止電圧Ｖｐｉとの差が
少なくてフローティングゲートからチャンネル領域への
Ｆ−Ｎトンネル現象は発生しない。一方、本発明の消去
動作は、選択されたワードラインに０〔Ｖ〕を印加し、
選択されたストリングのソースボディーラインには消去
電圧を印加することにより行われる。
【００４５】前記消去動作時、選択されないワードライ
ンにはフローティングゲートからチャンネル領域へのト
ンネル現象が発生しないようにする消去防止電圧Ｖｅｉ
を印加するか、フローティングさせる。この際、前記消
去防止電圧Ｖｅｉとしては、Ｖｃｃ乃至１０〔Ｖ〕を用
いる。例えば、前記第１ストリング１０のセルトランジ
スタＣ１に貯蔵された情報を消去させる場合、第１ワー
ドラインＷ／Ｌ１に０〔Ｖ〕を印加すると共に、前記第
１ソースボディーラインＳＢＬ１には前記セルトランジ
スタＣ１のフローティングゲートからチャンネル領域に
Ｆ−Ｎトンネル現象を発生させるために１５〔Ｖ〕〜２
０〔Ｖ〕程度の消去電圧を印加する。この際、前記第１
ワードラインＷ／Ｌ１を除く選択されないワードライン
Ｗ／Ｌ２，……，Ｗ／Ｌｎには、選択されないセルトラ
ンジスタＣ２，……，Ｃｎの情報が消去される現象を発
生しないように５Ｖ〜１０Ｖの消去防止電圧Ｖｅｉを印
加することが望ましくい。この際、その他の制御ライ
ン、例えば第１及び第２ストリング選択ラインＳＳＬ
１，ＳＳＬ２、第２ソースボディーラインＳＢＬ２及び
ビットラインＢ／Ｌはフローティングさせる。このよう
に各々のストリングごとに独立的にソースボディーライ
ンを備えて選択されないストリングのソースボディーラ
インをフローティングさせることにより、選択されたワ
ードラインに連結され、選択されないストリングに含ま
れたセルトランジスタが消去される現象を防止すること
ができる。上述したように消去動作を行うと、選択され
たセルトランジスタのスレショルド電圧は−３〔Ｖ〕以
下の値を有する。
ンにはフローティングゲートからチャンネル領域へのト
ンネル現象が発生しないようにする消去防止電圧Ｖｅｉ
を印加するか、フローティングさせる。この際、前記消
去防止電圧Ｖｅｉとしては、Ｖｃｃ乃至１０〔Ｖ〕を用
いる。例えば、前記第１ストリング１０のセルトランジ
スタＣ１に貯蔵された情報を消去させる場合、第１ワー
ドラインＷ／Ｌ１に０〔Ｖ〕を印加すると共に、前記第
１ソースボディーラインＳＢＬ１には前記セルトランジ
スタＣ１のフローティングゲートからチャンネル領域に
Ｆ−Ｎトンネル現象を発生させるために１５〔Ｖ〕〜２
０〔Ｖ〕程度の消去電圧を印加する。この際、前記第１
ワードラインＷ／Ｌ１を除く選択されないワードライン
Ｗ／Ｌ２，……，Ｗ／Ｌｎには、選択されないセルトラ
ンジスタＣ２，……，Ｃｎの情報が消去される現象を発
生しないように５Ｖ〜１０Ｖの消去防止電圧Ｖｅｉを印
加することが望ましくい。この際、その他の制御ライ
ン、例えば第１及び第２ストリング選択ラインＳＳＬ
１，ＳＳＬ２、第２ソースボディーラインＳＢＬ２及び
ビットラインＢ／Ｌはフローティングさせる。このよう
に各々のストリングごとに独立的にソースボディーライ
ンを備えて選択されないストリングのソースボディーラ
インをフローティングさせることにより、選択されたワ
ードラインに連結され、選択されないストリングに含ま
れたセルトランジスタが消去される現象を防止すること
ができる。上述したように消去動作を行うと、選択され
たセルトランジスタのスレショルド電圧は−３〔Ｖ〕以
下の値を有する。
【００４６】一方、本発明の読だし動作を説明すると、
次のとおりである。例えば、第１ストリング１０のセル
トランジスタＣ１に貯蔵された情報を読出すためには、
先ず、第１ストリング選択ラインＳＳＬ１には第１読出
し電圧Ｖｒｅａｄ１、例えば電源電圧Ｖｃｃと等しい
か、高い電圧を印加し、第２ストリング選択ラインＳＳ
Ｌ２には第２読出し電圧Ｖｒｅａｄ２、例えば第２及び
第３選択トランジスタ１２，２１のスレショルド電圧よ
り大きく、第１及び第４選択トランジスタ１１，２２の
スレショルド電圧よりは小さい電圧を印加する。その結
果、前記第１、第２及び第３選択トランジスタ１１，１
２，３１はターンオンされ、前記第４選択トランジスタ
２２はターンオフされる。したがって、選択されたセル
トランジスタＣ１を備える第１ストリング１０の第１及
び第２選択トランジスタ１１，１２はいずれもターンオ
ンされるが、第２ストリング２０の第４選択トランジス
タ２２はターンオフされて第１ストリング１０が選択さ
れる。第２ストリング２０を選択しようとする場合には
第１ストリング選択ラインＳＳＬ１には第２読出し電圧
Ｖｒｅａｄ２を印加し、第２ストリング選択ラインＳＳ
Ｌ２には第１読出し電圧Ｖｒｅａｄ１を印加する。
次のとおりである。例えば、第１ストリング１０のセル
トランジスタＣ１に貯蔵された情報を読出すためには、
先ず、第１ストリング選択ラインＳＳＬ１には第１読出
し電圧Ｖｒｅａｄ１、例えば電源電圧Ｖｃｃと等しい
か、高い電圧を印加し、第２ストリング選択ラインＳＳ
Ｌ２には第２読出し電圧Ｖｒｅａｄ２、例えば第２及び
第３選択トランジスタ１２，２１のスレショルド電圧よ
り大きく、第１及び第４選択トランジスタ１１，２２の
スレショルド電圧よりは小さい電圧を印加する。その結
果、前記第１、第２及び第３選択トランジスタ１１，１
２，３１はターンオンされ、前記第４選択トランジスタ
２２はターンオフされる。したがって、選択されたセル
トランジスタＣ１を備える第１ストリング１０の第１及
び第２選択トランジスタ１１，１２はいずれもターンオ
ンされるが、第２ストリング２０の第４選択トランジス
タ２２はターンオフされて第１ストリング１０が選択さ
れる。第２ストリング２０を選択しようとする場合には
第１ストリング選択ラインＳＳＬ１には第２読出し電圧
Ｖｒｅａｄ２を印加し、第２ストリング選択ラインＳＳ
Ｌ２には第１読出し電圧Ｖｒｅａｄ１を印加する。
【００４７】引き続き、ビットラインＢ／Ｌには電源電
圧Ｖｃｃを印加し、選択された第１ワードラインＷ／Ｌ
１には０〔Ｖ〕を印加し、選択されないワードラインＷ
／Ｌ２，……，Ｗ／Ｌｎには所定の電圧、例えば２
〔Ｖ〕〜電源電圧Ｖｃｃの読出し電圧Ｖｒｅａｄを印加
する。そして、第１及び第２ソースボディーラインＳＢ
Ｌ１，ＳＢＬ２には０〔Ｖ〕を印加する。
圧Ｖｃｃを印加し、選択された第１ワードラインＷ／Ｌ
１には０〔Ｖ〕を印加し、選択されないワードラインＷ
／Ｌ２，……，Ｗ／Ｌｎには所定の電圧、例えば２
〔Ｖ〕〜電源電圧Ｖｃｃの読出し電圧Ｖｒｅａｄを印加
する。そして、第１及び第２ソースボディーラインＳＢ
Ｌ１，ＳＢＬ２には０〔Ｖ〕を印加する。
【００４８】このように選択されたセルトランジスタＣ
１に貯蔵された情報を読出すため、各々の制御ラインに
所定の電圧を印加すると、前記選択されたセルトランジ
スタＣ１がプログラムされて１〔Ｖ〕より高いスレショ
ルド電圧を有する場合、前記ビットラインＢ／Ｌと前記
第１ソースボディーラインＳＢＬ１との間には電流が流
れない。一方、前記選択されたセルトランジスタＣ１が
消去されて−３〔Ｖ〕以下の低いスレショルド電圧を有
する場合、前記ビットラインＢ／Ｌと前記第１ソースボ
ディーラインＳＢＬ１との間には電流が流れる。したが
って、ビットラインＢ／Ｌに流れる電流を感知すること
により、選択されたセルトランジスタＣ１の情報を判断
することができる。
１に貯蔵された情報を読出すため、各々の制御ラインに
所定の電圧を印加すると、前記選択されたセルトランジ
スタＣ１がプログラムされて１〔Ｖ〕より高いスレショ
ルド電圧を有する場合、前記ビットラインＢ／Ｌと前記
第１ソースボディーラインＳＢＬ１との間には電流が流
れない。一方、前記選択されたセルトランジスタＣ１が
消去されて−３〔Ｖ〕以下の低いスレショルド電圧を有
する場合、前記ビットラインＢ／Ｌと前記第１ソースボ
ディーラインＳＢＬ１との間には電流が流れる。したが
って、ビットラインＢ／Ｌに流れる電流を感知すること
により、選択されたセルトランジスタＣ１の情報を判断
することができる。
【００４９】一方、本発明の第１実施例によるフラッシ
ュメモリ素子のスタンバイ動作は、全てのソースボディ
ーライン、すなわち第１及び第２ソースボディーライン
ＳＢＬ１，ＳＢＬ２に０〔Ｖ〕を印加し、その他の制御
ラインはフローティングさせることにより行われる。上
述した本発明の動作は下記の表１のように要約できる。
ュメモリ素子のスタンバイ動作は、全てのソースボディ
ーライン、すなわち第１及び第２ソースボディーライン
ＳＢＬ１，ＳＢＬ２に０〔Ｖ〕を印加し、その他の制御
ラインはフローティングさせることにより行われる。上
述した本発明の動作は下記の表１のように要約できる。
【００５０】
【表１】
【００５１】表１で選択されないビットラインは図６に
示された一対のストリングの周辺に配置された他のビッ
トライン（図示せず）を指す。 （第２実施例）図７を参照すれば、本発明の第２実施例
によるフラッシュメモリ素子の一対のストリングブロッ
クは、一本のビットラインＢ／Ｌ、前記ビットラインＢ
／Ｌを共有しつつ、相異なるボディー、例えば互いに隣
接する第１Ｐウェル領域及び第２Ｐウェル領域にそれぞ
れ形成された第１ストリング１０及び第２ストリング２
０で構成される。前記第１ストリング１０は前記ビット
ラインＢ／Ｌに連結された第２選択トランジスタ部、前
記第２選択トランジスタ部に連結された第１セルトラン
ジスタ部及び前記第１セルトランジスタ部に連結された
第１選択トランジスタ部で構成される。ここで、前記第
１選択トランジスタ部は一つの第１選択トランジスタ１
１で構成され、前記第２選択トランジスタ部は互いに直
立に連結された第２及び第３選択トランジスタ１２，１
３で構成される。前記第２選択トランジスタ１２は前記
第１セルトランジスタ部に連結され、前記第３選択トラ
ンジスタ１３は前記ビットラインＢ／Ｌに連結される。
かつ、前記第１セルトランジスタ部は複数のセルトラン
ジスタＣｎ，……，Ｃ１で構成され、前記第１選択トラ
ンジスタ１１のソース領域と前記第１Ｐウェル領域は第
１ソースボディーラインＳＢＬ１を通して互いに連結さ
れる。
示された一対のストリングの周辺に配置された他のビッ
トライン（図示せず）を指す。 （第２実施例）図７を参照すれば、本発明の第２実施例
によるフラッシュメモリ素子の一対のストリングブロッ
クは、一本のビットラインＢ／Ｌ、前記ビットラインＢ
／Ｌを共有しつつ、相異なるボディー、例えば互いに隣
接する第１Ｐウェル領域及び第２Ｐウェル領域にそれぞ
れ形成された第１ストリング１０及び第２ストリング２
０で構成される。前記第１ストリング１０は前記ビット
ラインＢ／Ｌに連結された第２選択トランジスタ部、前
記第２選択トランジスタ部に連結された第１セルトラン
ジスタ部及び前記第１セルトランジスタ部に連結された
第１選択トランジスタ部で構成される。ここで、前記第
１選択トランジスタ部は一つの第１選択トランジスタ１
１で構成され、前記第２選択トランジスタ部は互いに直
立に連結された第２及び第３選択トランジスタ１２，１
３で構成される。前記第２選択トランジスタ１２は前記
第１セルトランジスタ部に連結され、前記第３選択トラ
ンジスタ１３は前記ビットラインＢ／Ｌに連結される。
かつ、前記第１セルトランジスタ部は複数のセルトラン
ジスタＣｎ，……，Ｃ１で構成され、前記第１選択トラ
ンジスタ１１のソース領域と前記第１Ｐウェル領域は第
１ソースボディーラインＳＢＬ１を通して互いに連結さ
れる。
【００５２】さらに、前記第２ストリング２０は前記ビ
ットラインＢ／Ｌに連結された第３選択トランジスタ
部、前記第３選択トランジスタ部に連結された第２セル
トランジスタ部及び前第２セルトランジスタ部に連結さ
れた第４選択トランジスタ部で構成される。ここで、前
記第３選択トランジスタ部は一つの第４選択トランジス
タ２１で構成され、前記第４選択トランジスタ部は互い
に直列に連結された第５及び第６選択トランジスタ２
２，２３で構成される。前記第５選択トランジスタ２２
は前記第２セルトランジスタ部に連結され、前記第６選
択トランジスタ２３は前記ビットラインＢ／Ｌに連結さ
れる。かつ、前記第２セルトランジスタ部は複数のセル
トランジスタＣ１′，……，Ｃｎ′で構成され、前記６
選択トランジスタ２３のソース領域と前記第２Ｐウェル
領域は第２ソースボディーラインＳＢＬ２を通して互い
に連結される。
ットラインＢ／Ｌに連結された第３選択トランジスタ
部、前記第３選択トランジスタ部に連結された第２セル
トランジスタ部及び前第２セルトランジスタ部に連結さ
れた第４選択トランジスタ部で構成される。ここで、前
記第３選択トランジスタ部は一つの第４選択トランジス
タ２１で構成され、前記第４選択トランジスタ部は互い
に直列に連結された第５及び第６選択トランジスタ２
２，２３で構成される。前記第５選択トランジスタ２２
は前記第２セルトランジスタ部に連結され、前記第６選
択トランジスタ２３は前記ビットラインＢ／Ｌに連結さ
れる。かつ、前記第２セルトランジスタ部は複数のセル
トランジスタＣ１′，……，Ｃｎ′で構成され、前記６
選択トランジスタ２３のソース領域と前記第２Ｐウェル
領域は第２ソースボディーラインＳＢＬ２を通して互い
に連結される。
【００５３】このように構成された第１ストリング１０
及び第２ストリング２０は、第１ストリング１０の第１
選択トランジスタ１１と第２ストリング２０の第４選択
トランジスタ２１が互いに隣接し、第１ストリング１０
の第３選択トランジスタ１３と第２ストリング２０の第
６選択トランジスタ２３が互いに隣接するように配置さ
れる。前記第１選択トランジスタ１１のゲート電極及び
第４選択トランジスタ２１のゲート電極は第１ストリン
グ選択ラインＳＳＬ１により連結される。前記第２選択
トランジスタ１２のゲート電極及び第５選択トランジス
タ２２のゲート電極は第２ストリング選択ラインＳＳＬ
２により連結される。前記第３選択トランジスタ１３の
ゲート電極及び前記第６選択トランジスタ２３のゲート
電極は第３ストリング選択ラインＳＳＬ３により互いに
連結される。ここで、前記第２及び第６選択トランジス
タ１２，２３はチャンネル空乏型のＮＭＯＳトランジス
タであり、前記第１及び第３選択トランジスタ１１，１
３と前記第４及び第５選択トランジスタ２１，２２はチ
ャンネル増加型のＮＭＯＳトランジスタであることが望
ましい。一方、前記第３及び第５選択トランジスタ１
３，２２はチャンネル空乏型のトランジスタであり、前
記第１及び第２選択トランジスタと前記第４及び第６選
択トランジスタ２１，２３はチャンネル増加型のＮＭＯ
Ｓトランジスタであってもよい。
及び第２ストリング２０は、第１ストリング１０の第１
選択トランジスタ１１と第２ストリング２０の第４選択
トランジスタ２１が互いに隣接し、第１ストリング１０
の第３選択トランジスタ１３と第２ストリング２０の第
６選択トランジスタ２３が互いに隣接するように配置さ
れる。前記第１選択トランジスタ１１のゲート電極及び
第４選択トランジスタ２１のゲート電極は第１ストリン
グ選択ラインＳＳＬ１により連結される。前記第２選択
トランジスタ１２のゲート電極及び第５選択トランジス
タ２２のゲート電極は第２ストリング選択ラインＳＳＬ
２により連結される。前記第３選択トランジスタ１３の
ゲート電極及び前記第６選択トランジスタ２３のゲート
電極は第３ストリング選択ラインＳＳＬ３により互いに
連結される。ここで、前記第２及び第６選択トランジス
タ１２，２３はチャンネル空乏型のＮＭＯＳトランジス
タであり、前記第１及び第３選択トランジスタ１１，１
３と前記第４及び第５選択トランジスタ２１，２２はチ
ャンネル増加型のＮＭＯＳトランジスタであることが望
ましい。一方、前記第３及び第５選択トランジスタ１
３，２２はチャンネル空乏型のトランジスタであり、前
記第１及び第２選択トランジスタと前記第４及び第６選
択トランジスタ２１，２３はチャンネル増加型のＮＭＯ
Ｓトランジスタであってもよい。
【００５４】前記第１ストリング１０を構成するセルト
ランジスタＣ１，……，Ｃｎのコントロールゲート電極
及び前記第２ストリング２０を構成するセルトランジス
タＣ１′，……，Ｃｎ′のコントロールゲート電極は前
記第１、第２及び第３ストリング選択ラインＳＳＬ１，
ＳＳＬ２，ＳＳＬ３に平行に配置された第１ワードライ
ン乃至ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを
通して互いに１：１に連結される。
ランジスタＣ１，……，Ｃｎのコントロールゲート電極
及び前記第２ストリング２０を構成するセルトランジス
タＣ１′，……，Ｃｎ′のコントロールゲート電極は前
記第１、第２及び第３ストリング選択ラインＳＳＬ１，
ＳＳＬ２，ＳＳＬ３に平行に配置された第１ワードライ
ン乃至ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを
通して互いに１：１に連結される。
【００５５】前記第１及び第２ソースボディーラインＳ
ＢＬ１，ＳＢＬ２はビットラインＢ／Ｌと相異なる配線
層で形成される。本発明において、前記選択トランジス
タ及びセルトランジスタのソース／ドレイン領域はＮ型
の不純物でドーピングされ、前記ボディーはＰ型領域、
例えばＰウェル領域である。かつ、前記ビットラインＢ
／Ｌ及び前記ソースボディーラインＳＢＬ１，ＳＢＬ２
はそれぞれポリサイドなどの耐熱性金属及びアルミニウ
ムで形成することが望ましい。
ＢＬ１，ＳＢＬ２はビットラインＢ／Ｌと相異なる配線
層で形成される。本発明において、前記選択トランジス
タ及びセルトランジスタのソース／ドレイン領域はＮ型
の不純物でドーピングされ、前記ボディーはＰ型領域、
例えばＰウェル領域である。かつ、前記ビットラインＢ
／Ｌ及び前記ソースボディーラインＳＢＬ１，ＳＢＬ２
はそれぞれポリサイドなどの耐熱性金属及びアルミニウ
ムで形成することが望ましい。
【００５６】前記のような構成を有する本発明の第２実
施例によるフラッシュメモリ素子の選択されたセルトラ
ンジスタ、例えばセルトランジスタＣ１にのみ選択的に
情報を貯蔵させるプログラム動作においては、図６にお
ける第１実施例とは所望のストリングを選択するため、
各々のストリング選択ラトンイＳＳＬ１，ＳＳＬ２，Ｓ
ＳＬ３に電圧を印加する方法のみが異なり、ほかの制御
ラインに印加する電圧及びこれによる動作原理は同様で
ある。したがって、ここでは所望のストリングを選択す
る方法のみを説明する。さらに、この説明は前記第２及
び第６選択トランジスタ１２，２３がチャンネル空乏型
のＮＭＯＳトランジスタの場合に限る。第３及び第５選
択トランジスタ１３，２２がチャンネル空乏型のトラン
ジスタの場合には、第２及び第３ストリング選択ライン
ＳＳＬ２，ＳＳＬ３に印加する電圧を互いに取り替えれ
ばよい。
施例によるフラッシュメモリ素子の選択されたセルトラ
ンジスタ、例えばセルトランジスタＣ１にのみ選択的に
情報を貯蔵させるプログラム動作においては、図６にお
ける第１実施例とは所望のストリングを選択するため、
各々のストリング選択ラトンイＳＳＬ１，ＳＳＬ２，Ｓ
ＳＬ３に電圧を印加する方法のみが異なり、ほかの制御
ラインに印加する電圧及びこれによる動作原理は同様で
ある。したがって、ここでは所望のストリングを選択す
る方法のみを説明する。さらに、この説明は前記第２及
び第６選択トランジスタ１２，２３がチャンネル空乏型
のＮＭＯＳトランジスタの場合に限る。第３及び第５選
択トランジスタ１３，２２がチャンネル空乏型のトラン
ジスタの場合には、第２及び第３ストリング選択ライン
ＳＳＬ２，ＳＳＬ３に印加する電圧を互いに取り替えれ
ばよい。
【００５７】前記選択されたセルトランジスタＣ１にの
み情報を貯蔵させるためには第１ストリング１０を選択
すべきである。このため、第１及び第２ストリング選択
ラインＳＳＬ１，ＳＳＬ２には０〔Ｖ〕を印加し、第３
ストリング選択ラインＳＳＬ３には電源電圧Ｖｃｃを印
加する。これにより、第１ソースボディーラインＳＢＬ
１に連結された第１選択トランジスタ１１はターンオフ
されるが、ビットラインＢ／Ｌに連結された第３選択ト
ランジスタ１３及び前記第３選択トランジスタ１３に連
結された第２選択トランジスタ１２はいずれもターンオ
ンされて第１ストリング１０が選択される。この際、ビ
ットラインＢ／Ｌに連結された第４選択トランジスタ２
１はターンオフされて第２ストリングは選択されない。
第２ストリング２０を選択しようとする場合には、第１
ストリング選択ラトンシＳＳＬ１には電源電圧Ｖｃｃを
印加し、第２及び第３ストリング選択ラインＳＳＬ２，
ＳＳＬ３には０〔Ｖ〕を印加することにより、ビットラ
インＢ／Ｌに連結された第４選択トランジスタ２１をタ
ーンオンさせ、第５選択トランジスタ２２をターンオン
させて第２ストリング２０を選択する。この際、ビット
ラインＢ／Ｌに連結された第３選択トランジスタ１３は
ターンオフされて第１ストリング１０は選択されない。
み情報を貯蔵させるためには第１ストリング１０を選択
すべきである。このため、第１及び第２ストリング選択
ラインＳＳＬ１，ＳＳＬ２には０〔Ｖ〕を印加し、第３
ストリング選択ラインＳＳＬ３には電源電圧Ｖｃｃを印
加する。これにより、第１ソースボディーラインＳＢＬ
１に連結された第１選択トランジスタ１１はターンオフ
されるが、ビットラインＢ／Ｌに連結された第３選択ト
ランジスタ１３及び前記第３選択トランジスタ１３に連
結された第２選択トランジスタ１２はいずれもターンオ
ンされて第１ストリング１０が選択される。この際、ビ
ットラインＢ／Ｌに連結された第４選択トランジスタ２
１はターンオフされて第２ストリングは選択されない。
第２ストリング２０を選択しようとする場合には、第１
ストリング選択ラトンシＳＳＬ１には電源電圧Ｖｃｃを
印加し、第２及び第３ストリング選択ラインＳＳＬ２，
ＳＳＬ３には０〔Ｖ〕を印加することにより、ビットラ
インＢ／Ｌに連結された第４選択トランジスタ２１をタ
ーンオンさせ、第５選択トランジスタ２２をターンオン
させて第２ストリング２０を選択する。この際、ビット
ラインＢ／Ｌに連結された第３選択トランジスタ１３は
ターンオフされて第１ストリング１０は選択されない。
【００５８】一方、本発明の第２実施例によるフラッシ
ュメモリ素子の選択されたセルトランジスタ、例えばセ
ルトランジスタＣ１に貯蔵された情報のみを選択的に消
去する消去動作は、図６における第１実施例と同様であ
る。この際、第１実施例よりさらに配置された第３スト
リング選択ラインＳＳＬ３は第１及び第２ストリング選
択ラインＳＳＬ１，ＳＳＬ２と共にフローティングされ
る。
ュメモリ素子の選択されたセルトランジスタ、例えばセ
ルトランジスタＣ１に貯蔵された情報のみを選択的に消
去する消去動作は、図６における第１実施例と同様であ
る。この際、第１実施例よりさらに配置された第３スト
リング選択ラインＳＳＬ３は第１及び第２ストリング選
択ラインＳＳＬ１，ＳＳＬ２と共にフローティングされ
る。
【００５９】さらに、本発明の第２実施例によるフラッ
シュメモリ素子の選択されたセルトランジスタ、例えば
セルトランジスタＣ１に貯蔵された情報のみを選択的に
読出すための動作においては、図６における第１実施例
とは所望のストリングを選択するため、各々のストリン
グ選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３に電圧を印
加する方法のみが異なり、前記第１乃至第３ストリング
選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３のほかの制御
ラインに印加する電圧及びこれによる動作原理は同様で
ある。したがって、ここでは所望のストリングを選択す
る方法のみを説明する。
シュメモリ素子の選択されたセルトランジスタ、例えば
セルトランジスタＣ１に貯蔵された情報のみを選択的に
読出すための動作においては、図６における第１実施例
とは所望のストリングを選択するため、各々のストリン
グ選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３に電圧を印
加する方法のみが異なり、前記第１乃至第３ストリング
選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３のほかの制御
ラインに印加する電圧及びこれによる動作原理は同様で
ある。したがって、ここでは所望のストリングを選択す
る方法のみを説明する。
【００６０】前記選択されたセルトランジスタＣ１に貯
蔵された情報のみを選択的に読出すためには第ストリン
グ１０を選択すべきである。このため、第１及び第３ス
トリング選択ラインＳＳＬ１，ＳＳＬ３には所定の電
圧、例えば２〔Ｖ〕乃至電源電圧Ｖｃｃの読出し電圧Ｖ
ｒｅａｄを印加し、第２ストリング選択ラインＳＳＬ２
には０〔Ｖ〕を印加する。これにより、第１乃至第３選
択トランジスタ１１，１２，１３はいずれもターンオン
されて第１ストリング１０が選択される。この際、第５
選択トランジスタ２２はターンオフされて第２ストリン
グ２０は選択されない。
蔵された情報のみを選択的に読出すためには第ストリン
グ１０を選択すべきである。このため、第１及び第３ス
トリング選択ラインＳＳＬ１，ＳＳＬ３には所定の電
圧、例えば２〔Ｖ〕乃至電源電圧Ｖｃｃの読出し電圧Ｖ
ｒｅａｄを印加し、第２ストリング選択ラインＳＳＬ２
には０〔Ｖ〕を印加する。これにより、第１乃至第３選
択トランジスタ１１，１２，１３はいずれもターンオン
されて第１ストリング１０が選択される。この際、第５
選択トランジスタ２２はターンオフされて第２ストリン
グ２０は選択されない。
【００６１】第２ストリング２０を選択しようとする場
合には、第１及び第２ストリング選択ラインＳＳＬ１，
ＳＳＬ２に前記読出し電圧Ｖｒｅａｄを印加し、第３ス
トリング選択ラインＳＳＬ３には０〔Ｖ〕を印加する。
これにより、第４乃至第６選択トランジスタ２１，２
２，２３はいずれもターンオンされて第２ストリング２
０が選択される。この際、第３選択トランジスタ１３は
ターンオフされて第１ストリング１０は選択されない。
合には、第１及び第２ストリング選択ラインＳＳＬ１，
ＳＳＬ２に前記読出し電圧Ｖｒｅａｄを印加し、第３ス
トリング選択ラインＳＳＬ３には０〔Ｖ〕を印加する。
これにより、第４乃至第６選択トランジスタ２１，２
２，２３はいずれもターンオンされて第２ストリング２
０が選択される。この際、第３選択トランジスタ１３は
ターンオフされて第１ストリング１０は選択されない。
【００６２】一方、本発明の第２実施例によるフラッシ
ュメモリ素子のスタンバイ動作は、図６における第１実
施例と同様である。この際、第１実施例よりさらに配置
された第３ストリング選択ラインＳＳＬ３は第１及び第
２ストリング選択ラインＳＳＬ１，ＳＳＬ２と共にフロ
ーティングされる。上述したように本発明の第２実施例
によるフラッシュメモリ素子を駆動させるための条件は
第１実施例に類似しており、下記の表２のように要約で
きる。
ュメモリ素子のスタンバイ動作は、図６における第１実
施例と同様である。この際、第１実施例よりさらに配置
された第３ストリング選択ラインＳＳＬ３は第１及び第
２ストリング選択ラインＳＳＬ１，ＳＳＬ２と共にフロ
ーティングされる。上述したように本発明の第２実施例
によるフラッシュメモリ素子を駆動させるための条件は
第１実施例に類似しており、下記の表２のように要約で
きる。
【００６３】Ｌ１，ＳＢＬ２に０〔Ｖ〕を印加し、その
他の制御ラインはフローティングさせることにより行わ
れる。
他の制御ラインはフローティングさせることにより行わ
れる。
【００６４】
【表２】
【００６５】上述したように、本発明によるフラッシュ
メモリ素子は、各々のストリングが互いに独立した各々
のボディー内に形成され、一つのストリングの共通ソー
ス領域はそのストリングが形成された独立したボディー
に互いに連結される。したがって、所望のストリングが
選択されたセルトランジスタに貯蔵された情報のみを選
択的に消去させることができる。さらに、選択されたセ
ルトランジスタに情報を貯蔵させるプログラムの動作
時、選択されないセルトランジスタのスレショルド電圧
が変化する現象を大幅に低減させ得る。これに対する測
定結果が図８に示された。
メモリ素子は、各々のストリングが互いに独立した各々
のボディー内に形成され、一つのストリングの共通ソー
ス領域はそのストリングが形成された独立したボディー
に互いに連結される。したがって、所望のストリングが
選択されたセルトランジスタに貯蔵された情報のみを選
択的に消去させることができる。さらに、選択されたセ
ルトランジスタに情報を貯蔵させるプログラムの動作
時、選択されないセルトランジスタのスレショルド電圧
が変化する現象を大幅に低減させ得る。これに対する測
定結果が図８に示された。
【００６６】図８を参照すれば、横軸はプログラム防止
電圧Ｖｐｉを、縦軸は選択されないセルトランジスタの
スレショルド電圧Ｖｔｈを示す。参照符号ａ，ｂで示さ
れた曲線は、それぞれ選択されたセルトランジスタに情
報を貯蔵させた後、選択されないセルトランジスタのう
ち、既にプログラムされたセルトランジスタのスレショ
ルド電圧及び既に情報が消去されたセルトランジスタの
スレショルド電圧を測定した結果を示す。さらに、選択
されないワードラインに印加するパス電圧Ｖｐａｓｓを
１〔Ｖ〕から５〔Ｖ〕まで変化させつつ、選択されない
セルトランジスタのスレショルド電圧の変化を測定して
示した。図８から、１〔Ｖ〕から５〔Ｖ〕範囲のパス電
圧Ｖｐａｓｓを選択されないワードラインに印加する場
合、プログラム防止電圧Ｖｐｉを４〔Ｖ〕から１７
〔Ｖ〕まで変化させても、選択されないセルトランジス
タのスレショルド電圧はほぼ変わらないことがわかる。
したがって、プログラム動作時に優れる信頼性を有する
フラッシュメモリ素子を具現することができる。
電圧Ｖｐｉを、縦軸は選択されないセルトランジスタの
スレショルド電圧Ｖｔｈを示す。参照符号ａ，ｂで示さ
れた曲線は、それぞれ選択されたセルトランジスタに情
報を貯蔵させた後、選択されないセルトランジスタのう
ち、既にプログラムされたセルトランジスタのスレショ
ルド電圧及び既に情報が消去されたセルトランジスタの
スレショルド電圧を測定した結果を示す。さらに、選択
されないワードラインに印加するパス電圧Ｖｐａｓｓを
１〔Ｖ〕から５〔Ｖ〕まで変化させつつ、選択されない
セルトランジスタのスレショルド電圧の変化を測定して
示した。図８から、１〔Ｖ〕から５〔Ｖ〕範囲のパス電
圧Ｖｐａｓｓを選択されないワードラインに印加する場
合、プログラム防止電圧Ｖｐｉを４〔Ｖ〕から１７
〔Ｖ〕まで変化させても、選択されないセルトランジス
タのスレショルド電圧はほぼ変わらないことがわかる。
したがって、プログラム動作時に優れる信頼性を有する
フラッシュメモリ素子を具現することができる。
【００６７】
【発明の効果】上述したように、プログラム防止電圧Ｖ
ｐｉ及びパス電圧Ｖｐａｓｓによるストレスを最小とす
るため、ＮＡＮＤ型のフラッシュメモリ素子の場合、一
つのストリング内に直列に連結されるセルトランジスタ
の数を増やせることができる。これにより、高集積のフ
ラッシュメモリ素子の容易な具現が可能になる。
ｐｉ及びパス電圧Ｖｐａｓｓによるストレスを最小とす
るため、ＮＡＮＤ型のフラッシュメモリ素子の場合、一
つのストリング内に直列に連結されるセルトランジスタ
の数を増やせることができる。これにより、高集積のフ
ラッシュメモリ素子の容易な具現が可能になる。
【００６８】かつ、互いに隣接する一対のストリングご
とに一本のビットラインが配置されるため、ビットライ
ンの幅をより広く形成することができる。これにより、
ビットラインによるＲＣ遅延時間を減少させ得るため、
素子の動作速度を向上させることができる。
とに一本のビットラインが配置されるため、ビットライ
ンの幅をより広く形成することができる。これにより、
ビットラインによるＲＣ遅延時間を減少させ得るため、
素子の動作速度を向上させることができる。
【図１】従来のＮＡＮＤ型のフラッシュメモリ素子を構
成する一つのストリングを示すレイアウトの平面図であ
る。
成する一つのストリングを示すレイアウトの平面図であ
る。
【図２】図１の等価回路図である。
【図３】図１の一つのセルトランジスタを示す図面であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ線による
断面図である。
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ線による
断面図である。
【図４】従来の技術によるＮＡＮＤ型のフラッシュメモ
リ素子の一部を示す等価回路図である。
リ素子の一部を示す等価回路図である。
【図５】従来の技術による選択されないセルトランジス
タのスレショルド電圧Ｖｔｈの変化をパス電圧Ｖｐａｓ
ｓに応じて示すグラフである。
タのスレショルド電圧Ｖｔｈの変化をパス電圧Ｖｐａｓ
ｓに応じて示すグラフである。
【図６】本発明の第１実施例によるＮＡＮＤ型のフラッ
シュメモリ素子の一部を示す等価回路図である。
シュメモリ素子の一部を示す等価回路図である。
【図７】本発明の第２実施例によるＮＡＮＤ型のフラッ
シュメモリ素子の一部を示す等価回路図である。
シュメモリ素子の一部を示す等価回路図である。
【図８】本発明による選択されないセルトランジスタの
スレショルド電圧Ｖｔｈの変化をプログラム防止電圧Ｖ
ｐｉ及びパス電圧Ｖｐａｓｓに応じて示すグラフであ
る。
スレショルド電圧Ｖｔｈの変化をプログラム防止電圧Ｖ
ｐｉ及びパス電圧Ｖｐａｓｓに応じて示すグラフであ
る。
１０，２０ ストリング １１，１２，１３ 選択トランジスタ ２１，２２，２３ 選択トランジスタ Ｂ／Ｌ ビットライン Ｃ１ ，……，Ｃｎ セルトランジスタ Ｃ１′，……，Ｃｎ′ セルトランジスタ ＳＢＬ１，ＳＢＬ２ ソースボディーライン ＳＳＬ１，ＳＳＬ２，ＳＳＬ３ ストリング選択ライ
ン Ｗ／Ｌ１，……，Ｗ／Ｌｎ ワードライン
ン Ｗ／Ｌ１，……，Ｗ／Ｌｎ ワードライン
Claims (36)
- 【請求項１】 順次に直列に連結された第１選択トラン
ジスタ、各々がフローティングゲート及びコントロール
ゲート電極を有する複数のセルトランジスタ及び第２選
択トランジスタで構成されて第１ボディーに形成された
第１ストリングと、順次に直列に連結された第３選択ト
ランジスタ、各々がフローティングゲート及びコントロ
ールゲート電極を有する複数のセルトランジスタ及び第
４選択トランジスタで構成されて前記第１ボディーから
隔離された第２ボディーに形成された第２ストリングと
よりなる一対のストリングがマトリックス状に配列され
たセルアレイ領域を備えるフラッシュメモリ素子におい
て、 前記第１選択トランジスタのソース領域と前記第１ボデ
ィーを連結する第１ソースボディーラインと、 前記第２選択トランジスタのドレイン領域と前記第３選
択トランジスタのドレイン領域を連結する一本のビット
ラインと、 前記第４選択トランジスタのソース領域と前記第２ボデ
ィーを連結する第２ソースボディーラインと、 前記第１選択トランジスタのゲート電極と前記第３選択
トランジスタのゲート電極を連結する第１ストリング選
択ラインと、 前記第２選択トランジスタのゲート電極と前記第４選択
トランジスタのゲート電極を連結する第２ストリング選
択ラインと、 前記第１ストリングを構成する各々のセルトランジスタ
のコントロールゲート電極と前記第２ストリングを構成
する各々のセルトランジスタのコントロールゲート電極
を１：１に連結させる複数本のワードラインとを含むこ
とを特徴とするフラッシュメモリ素子。 - 【請求項２】 前記第１乃至第４選択トランジスタはい
ずれもチャンネル増加型のＮＭＯＳトランジスタである
ことを特徴とする請求項１に記載のフラッシュメモリ素
子。 - 【請求項３】 前記第１ボディー及び第２ボディーはＰ
ウェル領域であることを特徴とする請求項１に記載のフ
ラッシュメモリ素子。 - 【請求項４】 前記ビットラインは耐熱性金属膜を含む
ポリサイド膜で形成されることを特徴とする請求項１に
記載のフラッシュメモリ素子。 - 【請求項５】 前記耐熱性金属膜はタングステンシリサ
イド膜であることを特徴とする請求項４に記載のフラッ
シュメモリ素子。 - 【請求項６】 前記第１及び第２ソースボディーライン
はアルミニウム膜で形成されることを特徴とする請求項
１に記載のフラッシュメモリ素子。 - 【請求項７】 前記第１及び第４選択トランジスタのス
レショルド電圧と前記第２及び第３選択トランジスタの
スレショルド電圧は相異なることを特徴とする請求項１
に記載のフラッシュメモリ素子。 - 【請求項８】 前記第１及び第４選択トランジスタのス
レショルド電圧は２〔Ｖ〕であり、前記第２及び第３選
択トランジスタのスレショルド電圧は０．５〔Ｖ〕であ
ることを特徴とする請求項７に記載のフラッシュメモリ
素子。 - 【請求項９】 順次に直列に連結された第１選択トラン
ジスタ、各々がフローティングゲート及びコントロール
ゲート電極を有する複数のセルトランジスタ、第２選択
トランジスタ及び第３選択トランジスタで構成されて第
１ボディーに形成された第１ストリングと、順次に直列
に連結された第４選択トランジスタ、各々がフローティ
ングゲート及びコントロールゲート電極を有する複数の
セルトランジスタ、第５選択トランジスタ及び第６選択
トランジスタで構成されて前記第１ボディーから隔離さ
れた第２ボディーに形成された第２ストリングとよりな
る一対のストリングがマトリックス状に配列されたセル
アレイ領域を備えるフラッシュメモリ素子において、 前記第１選択トランジスタのソース領域と前記第１ボデ
ィーを連結する第１ソースボディーラインと、 前記第３選択トランジスタのドレイン領域と前記第４選
択トランジスタのドレイン領域を連結する一本のビット
ラインと、 前記第６選択トランジスタのソース領域と前記第２ボデ
ィーを連結する第２ソースボディーラインと、 前記第１選択トランジスタのゲート電極と前記第４選択
トランジスタのゲート電極を連結する第１ストリング選
択ラインと、 前記第２選択トランジスタのゲート電極と前記第５選択
トランジスタのゲート電極を連結する第２ストリング選
択ラインと、 前記第３選択トランジスタのゲート電極と前記第６選択
トランジスタのゲート電極を連結する第３ストリング選
択ラインと、 前記第１ストリングを備える各々のセルトランジスタの
コントロールゲート電極と前記第２ストリングを構成す
る各々のセルトランジスタのコントロールゲート電極を
１：１に連結させる複数本のワードラインとを含むこと
を特徴とするフラッシュメモリ素子。 - 【請求項１０】 前記第１及び第４選択トランジスタは
チャンネル増加型のＮＭＯＳトランジスタであることを
特徴とする請求項９に記載のフラッシュメモリ素子。 - 【請求項１１】 前記第２選択トランジスタ及び前記第
６選択トランジスタはチャンネル空乏型のＮＭＯＳトラ
ンジスタであり、前記第３選択トランジスタ及び前記第
５選択トランジスタはチャンネル増加型のＮＭＯＳトラ
ンジスタであることを特徴とする請求項１０に記載のフ
ラッシュメモリ素子。 - 【請求項１２】 前記第３選択トランジスタ及び前記第
５選択トランジスタはチャンネル空乏型のＮＭＯＳトラ
ンジスタであり、前記第２選択トランジスタ及び前記第
６選択トランジスタはチャンネル増加型のＮＭＯＳトラ
ンジスタであることを特徴とする請求項１０に記載のフ
ラッシュメモリ素子。 - 【請求項１３】 前記第１ボディー及び第２ボディーは
Ｐウェル領域であることを特徴とする請求項９に記載の
フラッシュメモリ素子。 - 【請求項１４】 前記ビットラインは耐熱性金属膜を含
むポリサイド膜で形成されることを特徴とする請求項９
に記載のフラッシュメモリ素子。 - 【請求項１５】 前記耐熱性金属膜はタングステンシリ
サイド膜であることを特徴とする請求項１４に記載のフ
ラッシュメモリ素子。 - 【請求項１６】 前記第１及び第２ソースボディーライ
ンはアルミニウム膜で形成されることを特徴とする請求
項９に記載のフラッシュメモリ素子。 - 【請求項１７】 第１ボディーに順次に直列連結された
第１選択トランジスタ、各々がフローティングゲートと
コントロールゲート電極とを有する複数のセルトランジ
スタ及び前記第１選択トランジスタと異なるスレショル
ド電圧を有する第２選択トランジスタで構成された第１
ストリングと、前記第１ボディーから隔離された第２ボ
ディーに順次に直列連結された第３選択トランジスタ、
各々がフローティングゲート及びコントロールゲート電
極を有する複数のセルトランジスタ及び前記第３選択ト
ランジスタと異なるスレショルド電圧を有する第４選択
トランジスタで構成された第２ストリングと、前記第１
選択トランジスタのソース領域と前記第１ボディーを連
結する第１ソースボディーラインと、前第２選択トラン
ジスタのドレイン領域と前記第３選択トランジスタのド
レイン領域を連結する一本のビットラインと、前記第４
選択トランジスタのソース領域と前記第２ボディーを連
結する第２ソースボディーラインと、前記第１選択トラ
ンジスタのゲート電極と前記第３選択トランジスタのゲ
ート電極を連結する第１ストリング選択ラインと、前記
第２選択トランジスタのゲート電極と前記第４選択トラ
ンジスタのゲート電極を連結する第２ストリング選択ラ
インと、前記第１ストリングを構成する各々のセルトラ
ンジスタのコントロールゲート電極と前記第２ストリン
グを構成する各々のセルトランジスタのコントロールゲ
ート電極を１：１に連結する複数本のワードラインとを
備えるフラッシュメモリ素子の駆動方法において、 前記ビットラインに０Ｖを印加し、前記第１及び第２ス
トリング選択ラインに相異なる第１及び第２電圧を印加
して一つのストリングを選択し、前記複数本のワードラ
インのうち、選択されたワードライン及び選択されない
ワードラインにそれぞれプログラム電圧及びパス電圧を
印加し、前記選択されたストリングに連結されるソース
ボディーライン及び前記選択されないストリングに連結
されるソースボディーラインにそれぞれ０Ｖ及びプログ
ラム防止電圧を印加することにより、前記選択されたス
トリングのセルトランジスタのうち、前記選択されたワ
ードラインと交叉するセルトランジスタを選択的にプロ
グラムさせる動作と、 前記複数本のワードラインのうち、選択されたワードラ
インに０Ｖを印加し、前記一対のストリングのうち、選
択されたストリングに連結されたソースボディーライン
に消去電圧を印加し、前記複数本のワードラインのう
ち、前記選択されたワードラインを除いた選択されない
ワードラインはフローティングさせるか、消去防止電圧
を印加し、前記ビットライン、前記第１及び第２ストリ
ング選択ライン及び前記選択されないストリングに連結
されたソースボディーラインはフローティングさせるこ
とにより、前記選択されたストリングのセルトランジス
タのうち、前記選択されたワードラインと交叉するセル
トランジスタを選択的に消去させる動作と、 前記ビットラインに電源電圧Ｖｃｃを印加し、前記第１
及び第２ストリング選択ラインに相異なる第３及び第４
電圧を印加して一つのストリングを選択し、前記複数本
のワードラインのうち、選択されたワードライン及び選
択されないワードラインにそれぞれ０Ｖ及び読出し電圧
を印加し、前記第１及び第２ソースボディーラインに０
Ｖを印加することにより、前記選択されたストリングの
セルトランジスタのうち、前記選択されたワードライン
と交叉するセルトランジスタの情報を選択的に読出す動
作のうち、少なくともいずれか一つの動作を行うことを
特徴とするフラッシュメモリ素子の駆動方法。 - 【請求項１８】 前記第１及び第４選択トランジスタの
スレショルド電圧は２Ｖであり、前記第２及び第３選択
トランジスタのスレショルド電圧は０．５Ｖであること
を特徴とする請求項１７に記載のフラッシュメモリ素子
の駆動方法。 - 【請求項１９】 前記第１電圧及び第２電圧がそれぞれ
０Ｖ及びＶｃｃの場合は、前記第１ストリングが選択さ
れることを特徴とする請求項１７に記載のフラッシュメ
モリ素子の駆動方法。 - 【請求項２０】 前記第１電圧及び第２電圧がそれぞれ
Ｖｃｃ及び０Ｖの場合は、前記第２ストリングが選択さ
れることを特徴とする請求項１７に記載のフラッシュメ
モリ素子の駆動方法。 - 【請求項２１】 前記プログラム電圧は１５Ｖ〜２０Ｖ
であることを特徴とする請求項１７に記載のフラッシュ
メモリ素子の駆動方法。 - 【請求項２２】 前記パス電圧は１Ｖ〜Ｖｃｃであるこ
とを特徴とする請求項１７に記載のフラッシュメモリ素
子の駆動方法。 - 【請求項２３】 前記プログラム防止電圧はＶｃｃ〜７
Ｖであることを特徴とする請求項１７に記載のフラッシ
ュメモリ素子の駆動方法。 - 【請求項２４】 前記消去電圧及び前記消去防止電圧は
それぞれ１５Ｖ〜２０Ｖ及びＶｃｃ〜１０Ｖであること
を特徴とする請求項１７に記載のフラッシュメモリ素子
の駆動方法。 - 【請求項２５】 前記第３及び第４電圧は第１及び第２
読出し電圧であることを特徴とする請求項１８に記載の
フラッシュメモリ素子の駆動方法。 - 【請求項２６】 前記第１及び第２読出し電圧はそれぞ
れＶｃｃ以上及び０．５Ｖ〜２Ｖであることを特徴とす
る請求項２５に記載のフラッシュメモリ素子の駆動方
法。 - 【請求項２７】 前記読出し電圧は２Ｖ〜Ｖｃｃである
ことを特徴とする請求項１８に記載のフラッシュメモリ
素子の駆動方法。 - 【請求項２８】 第１ボディーに順次に直列連結された
第１選択トランジスタ、各々がフローティングゲート及
びコントロールゲート電極を有する複数のセルトランジ
スタ、第２選択トランジスタ及び第３選択トランジスタ
で構成された第１ストリングと、前記第１ボディーから
隔離された第２ボディーに順次に直列連結された第４選
択トランジスタ、各々がフローティングゲート及びコン
トロールゲート電極を有する複数のセルトランジスタ、
第５選択トランジスタ及び第６選択トランジスタで構成
された第２ストリングと、前記第１選択トランジスタの
ソース領域と前記第１ボディーを連結する第１ソースボ
ディーラインと、前記第３選択トランジスタのドレイン
領域と前記第４選択トランジスタのドレイン領域を連結
する一本のビットラインと、前記第６選択トランジスタ
のソース領域と前記第２ボディーを連結する第２ソース
ボディーラインと、前記第１選択トランジスタのゲート
電極と前記第４選択トランジスタのゲート電極を連結す
る第１ストリング選択ラインと、前記第２選択トランジ
スタのゲート電極と前記第５選択トランジスタのゲート
電極を連結する第２ストリング選択ラインと、前記第３
選択トランジスタのゲート電極と前記第６選択トランジ
スタのゲート電極を連結する第３ストリング選択ライン
と、前記第１ストリングを構成する各々のセルトランジ
スタのコントロールゲート電極と前記第２ストリングを
構成する各々のセルトランジスタのコントロールゲート
電極を１：１に連結させる複数本のワードラインを備え
るフラッシュメモリ素子の駆動方法において、 前記ビットラインに０Ｖを印加し、前記各々のストリン
グ選択ラインに０Ｖ及び電源電圧Ｖｃｃのうち、いずれ
か一つの電圧を印加して一つのストリングを選択し、前
記複数本のワードラインのうち、選択されたワードライ
ン及び選択さらないワードラインにそれぞれプログラム
電圧及びパス電圧を印加し、前記選択されたストリング
に連結されるソースボディーライン及び前記選択されな
いストリングに連結されるソースボディーラインにそれ
ぞれ０Ｖ及びプログラム防止電圧を印加することによ
り、前記選択されたストリングのセルトランジスタのう
ち、前記選択されたワードラインと交叉するセルトラン
ジスタを選択的にプログラムさせる動作と、 前記複数本のワードラインのうち、選択されたワードラ
インに０Ｖを印加し、前記一対のストリングのうち、選
択されたストリングに連結されたソースボディーライン
に消去電圧を印加し、前記複数本のワードラインのう
ち、前記選択されたワードラインを除いた選択されない
ワードラインはフローティングさせるか、消去防止電圧
を印加し、前記ビットライン、前記第１乃至第３ストリ
ング選択ライン及び前記選択されないストリングに連結
されたソースボディーラインはフローティングさせるこ
とにより、前記選択されたストリングのセルトランジス
タのうち、前記選択されたワードラインと交叉するセル
トランジスタを選択的に消去させる動作と、 前記ビットラインにＶｃｃを印加し、前記各々のストリ
ング選択ラインに読出し電圧及び０Ｖのうち、いずれか
一つの電圧を印加してストリングを選択し、前記複数本
のワードラインのうち、選択されたワードライン及び選
択されないワードラインにそれぞれ０Ｖ及び読出し電圧
を印加し、前記第１及び第２ソースボディーラインに０
Ｖを印加することにより、前記選択されたストリングの
セルトランジスタのうち、前記選択されたワードライン
と交叉するセルトランジスタの情報を選択的に読出す動
作のうち、いずれか一つの動作を行うことを特徴とする
フラッシュメモリ素子の駆動方法。 - 【請求項２９】 前記第１選択トランジスタ、前記第３
選択トランジスタ乃至前記第５選択トランジスタはチャ
ンネル増加型のＮＭＯＳトランジスタであり、前記第２
選択トランジスタ及び前記第６選択トランジスタはチャ
ンネル空乏型のＮＭＯＳトランジスタであることを特徴
とする請求項２８に記載のフラッシュメモリ素子の駆動
方法。 - 【請求項３０】 前記第１及び第２ストリング選択ライ
ンに０Ｖを印加し、前記第３ストリング選択ラインにＶ
ｃｃを印加する場合には前記第１ストリングが選択さ
れ、前記第１ストリング選択ラインにＶｃｃを印加し、
前記第２及び第３ストリング選択ラインに０Ｖを印加す
る場合には前記第２ストリングが選択されることを特徴
とする請求項２９に記載のフラッシュメモリ素子の駆動
方法。 - 【請求項３１】 前記プログラム電圧は１５Ｖ〜２０Ｖ
であることを特徴とする請求項２９に記載のフラッシュ
メモリ素子の駆動方法。 - 【請求項３２】 前記パス電圧は１Ｖ〜Ｖｃｃであるこ
とを特徴とする請求項２９に記載のフラッシュメモリ素
子の駆動方法。 - 【請求項３３】 前記プログラム防止電圧はＶｃｃ〜７
Ｖであることを特徴とする請求項２９に記載のフラッシ
ュメモリ素子の駆動方法。 - 【請求項３４】 前記消去電圧及び前記消去防止電圧は
それぞれ１５Ｖ〜２０Ｖ及びＶｃｃ〜１０Ｖであること
を特徴とする請求項２８に記載のフラッシュメモリ素子
の駆動方法。 - 【請求項３５】 前記第１及び第３ストリング選択ライ
ンに読出し電圧を印加し、前記第２ストリング選択ライ
ンに０Ｖを印加する場合には第１ストリングが選択さ
れ、前記第１及び第２ストリング選択ラインに読出し電
圧を印加し、前記第３ストリング選択ラインに０Ｖを印
加する場合には第２ストリングが選択されることを特徴
とする請求項２８に記載のフラッシュメモリ素子の駆動
方法。 - 【請求項３６】 前記読出し電圧は２Ｖ〜Ｖｃｃである
ことを特徴とする請求項２８に記載のフラッシュメモリ
素子の駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P44894 | 1995-11-29 | ||
| KR1019950044894A KR0170707B1 (ko) | 1995-11-29 | 1995-11-29 | 비휘발성 메모리 소자 및 그 구동 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181283A true JPH09181283A (ja) | 1997-07-11 |
| JP3854348B2 JP3854348B2 (ja) | 2006-12-06 |
Family
ID=19436531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30322796A Expired - Fee Related JP3854348B2 (ja) | 1995-11-29 | 1996-11-14 | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5734609A (ja) |
| JP (1) | JP3854348B2 (ja) |
| KR (1) | KR0170707B1 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190089B1 (ko) * | 1996-08-30 | 1999-06-01 | 윤종용 | 플래쉬 메모리장치 및 그 구동방법 |
| US5953254A (en) * | 1996-09-09 | 1999-09-14 | Azalea Microelectronics Corp. | Serial flash memory |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
| KR100323554B1 (ko) | 1997-05-14 | 2002-03-08 | 니시무로 타이죠 | 불휘발성반도체메모리장치 |
| KR100496797B1 (ko) * | 1997-12-29 | 2005-09-05 | 삼성전자주식회사 | 반도체메모리장치의프로그램방법 |
| US5978267A (en) * | 1998-10-20 | 1999-11-02 | Advanced Micro Devices, Inc. | Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same |
| KR100290283B1 (ko) | 1998-10-30 | 2001-05-15 | 윤종용 | 불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법 |
| KR100305030B1 (ko) * | 1999-06-24 | 2001-11-14 | 윤종용 | 플래시 메모리 장치 |
| US6501684B1 (en) * | 1999-09-24 | 2002-12-31 | Azalea Microelectronics Corporation | Integrated circuit having an EEPROM and flash EPROM |
| US6175522B1 (en) * | 1999-09-30 | 2001-01-16 | Advanced Micro Devices, Inc. | Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device |
| US6327183B1 (en) | 2000-01-10 | 2001-12-04 | Advanced Micro Devices, Inc. | Nonlinear stepped programming voltage |
| US6269025B1 (en) | 2000-02-09 | 2001-07-31 | Advanced Micro Devices, Inc. | Memory system having a program and erase voltage modifier |
| US6246610B1 (en) * | 2000-02-22 | 2001-06-12 | Advanced Micro Devices, Inc. | Symmetrical program and erase scheme to improve erase time degradation in NAND devices |
| US6246611B1 (en) | 2000-02-28 | 2001-06-12 | Advanced Micro Devices, Inc. | System for erasing a memory cell |
| US6304487B1 (en) | 2000-02-28 | 2001-10-16 | Advanced Micro Devices, Inc. | Register driven means to control programming voltages |
| US6295228B1 (en) | 2000-02-28 | 2001-09-25 | Advanced Micro Devices, Inc. | System for programming memory cells |
| US6215698B1 (en) * | 2000-05-30 | 2001-04-10 | National Semiconductor Corporation | Flash eprom with byte-wide erasure |
| KR100449953B1 (ko) * | 2002-05-16 | 2004-09-30 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치의 셀어레이 |
| US7233522B2 (en) * | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7233024B2 (en) | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
| US6879505B2 (en) * | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| JP4817617B2 (ja) * | 2004-06-14 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6987696B1 (en) * | 2004-07-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Method of improving erase voltage distribution for a flash memory array having dummy wordlines |
| KR100666174B1 (ko) * | 2005-04-27 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| US7203092B2 (en) * | 2005-05-12 | 2007-04-10 | Micron Technology, Inc. | Flash memory array using adjacent bit line as source |
| JP2007060544A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | 温度係数が小さいパワー・オン・リセットを生成する方法及び装置 |
| JP2007058772A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | バンド・ギャップ基準から可変出力電圧を生成する方法及び装置 |
| JP2007059024A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置 |
| US7710774B2 (en) * | 2005-11-23 | 2010-05-04 | Macronix International Co., Ltd. | NAND type multi-bit charge storage memory array and methods for operating and fabricating the same |
| US7692973B2 (en) * | 2006-03-31 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device |
| US7489556B2 (en) * | 2006-05-12 | 2009-02-10 | Micron Technology, Inc. | Method and apparatus for generating read and verify operations in non-volatile memories |
| US20080112231A1 (en) * | 2006-11-09 | 2008-05-15 | Danny Pak-Chum Shum | Semiconductor devices and methods of manufacture thereof |
| KR100895855B1 (ko) | 2007-05-18 | 2009-05-06 | 삼성전자주식회사 | 메모리 셀들의 소거 속도 편차를 줄이는 플래시 메모리장치 및 그것의 소거 방법 |
| KR101274207B1 (ko) * | 2007-06-14 | 2013-06-14 | 삼성전자주식회사 | 비휘발성 메모리 소자의 동작 방법 |
| KR101391881B1 (ko) * | 2007-10-23 | 2014-05-07 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법 |
| US7920419B2 (en) * | 2009-01-30 | 2011-04-05 | Intel Corporation | Isolated P-well architecture for a memory device |
| US7983085B2 (en) * | 2009-02-06 | 2011-07-19 | Micron Technology, Inc. | Memory array with inverted data-line pairs |
| KR101036300B1 (ko) * | 2009-04-30 | 2011-05-23 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 프로그램 방법 |
| JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
| US9171627B2 (en) | 2012-04-11 | 2015-10-27 | Aplus Flash Technology, Inc. | Non-boosting program inhibit scheme in NAND design |
| US9087595B2 (en) | 2012-04-20 | 2015-07-21 | Aplus Flash Technology, Inc. | Shielding 2-cycle half-page read and program schemes for advanced NAND flash design |
| US9183940B2 (en) | 2013-05-21 | 2015-11-10 | Aplus Flash Technology, Inc. | Low disturbance, power-consumption, and latency in NAND read and program-verify operations |
| US9263137B2 (en) | 2013-06-27 | 2016-02-16 | Aplus Flash Technology, Inc. | NAND array architecture for multiple simutaneous program and read |
| WO2015013689A2 (en) | 2013-07-25 | 2015-01-29 | Aplus Flash Technology, Inc. | Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations |
| JP2015050332A (ja) * | 2013-09-02 | 2015-03-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9293205B2 (en) | 2013-09-14 | 2016-03-22 | Aplus Flash Technology, Inc | Multi-task concurrent/pipeline NAND operations on all planes |
| WO2015100434A2 (en) | 2013-12-25 | 2015-07-02 | Aplus Flash Technology, Inc | A HYBRID NAND WITH ALL-BL m-PAGE OPERATION SCHEME |
| US9659636B2 (en) | 2014-07-22 | 2017-05-23 | Peter Wung Lee | NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations |
| KR20180118840A (ko) * | 2017-04-21 | 2018-11-01 | 에스케이하이닉스 주식회사 | 메모리소자의 쓰기 디스터번스 억제를 위한 어드레스 분산 장치 및 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283200A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 |
| JP2644426B2 (ja) * | 1993-04-12 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3450467B2 (ja) * | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
1995
- 1995-11-29 KR KR1019950044894A patent/KR0170707B1/ko not_active IP Right Cessation
-
1996
- 1996-11-14 JP JP30322796A patent/JP3854348B2/ja not_active Expired - Fee Related
- 1996-11-29 US US08/757,266 patent/US5734609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5734609A (en) | 1998-03-31 |
| JP3854348B2 (ja) | 2006-12-06 |
| KR970029859A (ko) | 1997-06-26 |
| KR0170707B1 (ko) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3854348B2 (ja) | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 | |
| KR100190089B1 (ko) | 플래쉬 메모리장치 및 그 구동방법 | |
| US8879326B2 (en) | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell | |
| JP3653186B2 (ja) | 不揮発性メモリ装置のプログラミング方法 | |
| JP3557078B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5524134B2 (ja) | 不揮発性半導体記憶装置 | |
| KR960008739B1 (ko) | 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 | |
| JP3190706B2 (ja) | Ｅｅｐｒｏｍメモリアレイのプログラム方法 | |
| KR100316706B1 (ko) | 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법 | |
| JPH09190696A (ja) | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 | |
| EP1884956A1 (en) | Non-volatile memory device having pass transistors and method of operating the same | |
| TWI633552B (zh) | 半導體記憶體裝置及半導體記憶體裝置之控制方法 | |
| JP2004303396A (ja) | Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法 | |
| JP2011023705A (ja) | 不揮発性半導体記憶装置 | |
| JP2004199738A (ja) | 不揮発性記憶装置 | |
| US7881121B2 (en) | Decoding method in an NROM flash memory array | |
| JPH10149688A (ja) | 半導体不揮発性記憶装置およびそのデータプログラム方法 | |
| KR100204804B1 (ko) | 플래시 메모리 장치의 구동방법 | |
| JPH0373497A (ja) | 不揮発性半導体メモリ装置 | |
| KR0170708B1 (ko) | 비휘발성 메모리 소자 및 구동방법 | |
| KR0165468B1 (ko) | 반도체 메모리소자 및 그 제조방법 및 그 구동방법 | |
| JPH05275659A (ja) | 不揮発性半導体記憶装置 | |
| KR20060070724A (ko) | 플래쉬 메모리 소자의 프로그램 방법 | |
| JP2001015615A (ja) | 不揮発性半導体記憶装置 | |
| KR19980016850A (ko) | 플레쉬 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060908 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |