CN117636965A - 存储器装置的操作方法 - Google Patents

Abstract

公开了存储器装置的操作方法，存储器装置包括沿垂直于基底的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线。所述方法包括：在第一字线设置时段期间，将第0通过电压施加到所述多条字线之中的第一选择字线，并且将第一通过电压施加到所述多条字线之中的第一上邻近字线；以及在第一字线设置时段之后的第一编程执行时段期间，将第一编程电压施加到第一选择字线，并且将小于第一通过电压的第二通过电压施加到第一上邻近字线。第一上邻近字线是与第一选择字线物理上邻近的字线。

Description

存储器装置的操作方法

本申请要求于2022年8月23日在韩国知识产权局提交的第10-2022-0105796号韩国专利申请和于2022年10月27日在韩国知识产权局提交的第10-2022-0140656号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

在此描述的本公开的示例实施例涉及半导体存储器，更具体地，涉及存储器装置的操作方法。

背景技术

半导体存储器被分类为易失性存储器(诸如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))或者非易失性存储器(诸如，闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM))，在易失性存储器中，当电源关闭时存储的数据消失，在非易失性存储器中，即使当电源关闭时存储的数据也被保持。

闪存装置被广泛用作高容量存储介质。如今，存储器单元沿与基底垂直的方向堆叠的三维结构的闪存装置正在被使用。另外，为了提高闪存装置的集成度，存储器单元或字线之间的间隔可变窄，这导致包括编程干扰的各种问题。

发明内容

本公开的示例实施例提供具有提高的可靠性和提高的性能的存储器装置以及存储器装置的操作方法。

根据一些示例实施例，一种包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线的存储器装置的操作方法包括：在第一字线设置时段期间，将第0通过电压施加到所述多条字线之中的第一选择字线，并且将第一通过电压施加到所述多条字线之中的第一上邻近字线；以及在第一字线设置时段之后的第一编程执行时段期间，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线。第一上邻近字线是与第一选择字线物理上邻近的字线。

根据一些示例实施例，一种包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线的存储器装置的操作方法包括：在第一编程循环的第一字线设置时段中，将第0通过电压施加到所述多条字线之中的第一选择字线，并且将第一通过电压施加到所述多条字线之中的与第一选择字线邻近的第一上邻近字线；在第一字线设置时段之后的第一编程循环的第一编程执行时段中，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线；在第二编程循环的第二字线设置时段中，将第0通过电压施加到第一选择字线，并且将第三通过电压施加到第一上邻近字线；以及在第二字线设置时段之后的第二编程循环的第二编程执行时段中，将比第一编程电压大的第二编程电压施加到第一选择字线，并且将第四通过电压施加到第一上邻近字线。

根据一些示例实施例，一种包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线的存储器装置的操作方法包括：对所述多条字线之中的第一选择字线执行第一编程操作；以及对所述多条字线之中的不同于第一选择字线的第二选择字线执行第二编程操作。第一编程操作包括：在第一字线设置时段中，将第0通过电压施加到第一选择字线，并且将第一通过电压施加到第一上邻近字线；以及在第一字线设置时段之后的第一编程执行时段中，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线。第二编程操作包括：在第二字线设置时段中，将第0通过电压施加到第二选择字线，并且将比第一通过电压大的第三通过电压施加到第二上邻近字线；以及在第二字线设置时段之后的第二编程执行时段中，将第一编程电压施加到第二选择字线，并且将比第二通过电压大的第四通过电压施加到第二上邻近字线。从第一选择字线到第一上邻近字线的第一距离小于从第二选择字线到第二上邻近字线的第二距离。

附图说明

通过参照附图详细描述本公开的示例实施例，本公开的以上和其他目的和特征将变得清楚。

图1是示出根据本公开的一些示例实施例的存储器系统的框图。

图2是详细示出图1的存储器装置的框图。

图3是示出包括在图2的存储器单元阵列中的存储器块的示例的示图。

图4是示出图3的存储器单元的阈值电压分布的示图。

图5是用于描述图3的存储器单元的编程操作的时序图。

图6是详细示出图5的多个编程循环之中的第一编程循环的编程步骤的时序图。

图7是详细示出图5的多个编程循环之中的第一编程循环的编程步骤的时序图。

图8是用于描述根据图7的时序图的编程操作的示图。

图9A至图9C是用于描述图2的存储器装置的编程操作的时序图。

图10是示出图3的存储器块的单元串的示图。

图11是用于描述图10的单元串的编程操作的示图。

图12A和图12B是用于详细描述图11的编程操作的示图。

图13是用于描述图10的单元串的编程操作的示图。

图14是用于描述图10的单元串的编程操作的示图。

图15是用于描述图10的单元串的编程操作的示图。

图16是示出根据本公开的一些示例实施例的存储器块的堆叠结构的示图。

图17是示出图2的存储器装置的编程操作的流程图。

图18是用于描述根据本公开的一些示例实施例的存储器装置的视图。

图19是示出根据本公开的一些示例实施例的主机-存储系统的框图。

具体实施方式

下面将详细且清楚地描述本公开的示例实施例，至本领域普通技术人员容易地实现发明构思的程度。

图1是根据一些示例实施例的存储器系统的框图。参照图1，存储器系统100可包括存储器控制器110和存储器装置120。

存储器控制器110可包括第一引脚P21至第八引脚P28和控制器接口电路系统(或CTRL I/F电路)111。第一引脚P21至第八引脚P28可分别对应于存储器装置120的第一引脚P11至第八引脚P18。

控制器接口电路系统111可通过第一引脚P21将芯片使能信号nCE发送到存储器装置120。控制器接口电路系统111可通过第二引脚P22至第八引脚P28，将信号发送到由芯片使能信号nCE选择的存储器装置120和从由芯片使能信号nCE选择的存储器装置120接收信号。

控制器接口电路系统111可通过第二引脚P22至第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到存储器装置120。控制器接口电路系统111可通过第七引脚P27将数据信号DQ发送到存储器装置120或从存储器装置120接收数据信号DQ。

控制器接口电路系统111可将包括命令CMD或地址ADDR的数据信号DQ以及切换的写入使能信号nWE发送到存储器装置120。控制器接口电路系统111可通过发送具有使能状态的命令锁存使能信号CLE来将包括命令CMD的数据信号DQ发送到存储器装置120。此外，控制器接口电路系统111可通过发送具有使能状态的地址锁存使能信号ALE来将包括地址ADDR的数据信号DQ发送到存储器装置120。

控制器接口电路系统111可通过第五引脚P25将读取使能信号nRE发送到存储器装置120。控制器接口电路系统111可通过第六引脚P26从存储器装置120接收数据选通信号DQS或将数据选通信号DQS发送到存储器装置120。

在存储器装置120的数据(DATA)输出操作中，控制器接口电路系统111可生成切换的读取使能信号nRE，并且将读取使能信号nRE发送到存储器装置120。例如，在输出数据DATA之前，控制器接口电路系统111可生成从静态(例如，高电平或低电平)改变为切换状态的读取使能信号nRE。因此，存储器装置120可基于读取使能信号nRE来生成切换的数据选通信号DQS。控制器接口电路系统111可从存储器装置120接收包括数据DATA的数据信号DQ以及切换的数据选通信号DQS。控制器接口电路系统111可基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。

在存储器装置120的数据(DATA)输入操作中，控制器接口电路系统111可生成切换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路系统111可生成从静态(例如，高电平或低电平)改变为切换状态的数据选通信号DQS。控制器接口电路系统111可基于数据选通信号DQS的切换时间点将包括数据DATA的数据信号DQ发送到存储器装置120。

控制器接口电路系统111可通过第八引脚P28从存储器装置120接收就绪/忙碌输出信号nR/B。控制器接口电路系统111可基于就绪/忙碌输出信号nR/B来确定存储器装置120的状态信息。

存储器装置120可包括第一引脚P11至第八引脚P18、存储器接口电路系统(或存储器I/F电路)121、控制逻辑电路系统122和存储器单元阵列123。

存储器接口电路系统121可通过第一引脚P11从存储器控制器110接收芯片使能信号nCE。存储器接口电路系统121可响应于芯片使能信号nCE通过第二引脚P12至第八引脚P18将信号发送到存储器控制器110和从存储器控制器110接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路系统121可通过第二引脚P12至第八引脚P18将信号发送到存储器控制器110和从存储器控制器110接收信号。

存储器接口电路系统121可通过第二引脚P12至第四引脚P14从存储器控制器110接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路系统121可通过第七引脚P17从存储器控制器110接收数据信号DQ或者将数据信号DQ发送到存储器控制器110。命令CMD、地址ADDR和数据可经由数据信号DQ发送。例如，数据信号DQ可通过多条数据信号线发送。在这种情况下，第七引脚P17可包括分别与多个数据信号DQ对应的多个引脚。

存储器接口电路系统121可基于写入使能信号nWE的切换时间点，从在命令锁存使能信号CLE的使能区段(例如，高电平状态)中接收到的数据信号DQ获得命令CMD。存储器接口电路系统121可基于写入使能信号nWE的切换时间点，从在地址锁存使能信号ALE的使能区段(例如，高电平状态)中接收到的数据信号DQ获得地址ADDR。

在一些示例实施例中，写入使能信号nWE可维持在静态(例如，高电平或低电平)并且在高电平与低电平之间切换。例如，写入使能信号nWE可在命令CMD或地址ADDR被发送的区段中切换。因此，存储器接口电路系统121可基于写入使能信号nWE的切换时间点来获得命令CMD或地址ADDR。

存储器接口电路系统121可通过第五引脚P15从存储器控制器110接收读取使能信号nRE。存储器接口电路系统121可通过第六引脚P16从存储器控制器110接收数据选通信号DQS或者将数据选通信号DQS发送到存储器控制器110。

在存储器装置120的数据(DATA)输出操作中，存储器接口电路系统121可在输出数据DATA之前通过第五引脚P15接收切换的读取使能信号nRE。存储器接口电路系统121可生成基于读取使能信号nRE的切换而切换的数据选通信号DQS。例如，存储器接口电路系统121可基于读取使能信号nRE的切换开始时间来生成数据选通信号DQS，该数据选通信号DQS在预定延迟(例如，tDQSRE)之后开始切换。存储器接口电路系统121可基于数据选通信号DQS的切换时间点来发送包括数据DATA的数据信号DQ。因此，数据DATA可与数据选通信号DQS的切换时间点对齐并且被发送到存储器控制器110。

在存储器装置120的数据(DATA)输入操作中，当从存储器控制器110接收到包括数据DATA的数据信号DQ时，存储器接口电路系统121可与数据DATA一起从存储器控制器110接收切换的数据选通信号DQS。存储器接口电路系统121可基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。例如，存储器接口电路系统121可在数据选通信号DQS的上升沿和下降沿处对数据信号DQ进行采样并获得数据DATA。

存储器接口电路系统121可通过第八引脚P18将就绪/忙碌输出信号nR/B发送到存储器控制器110。存储器接口电路系统121可通过就绪/忙碌输出信号nR/B将存储器装置120的状态信息发送到存储器控制器110。当存储器装置120处于忙碌状态时(例如，当在存储器装置120中正在执行操作时)，存储器接口电路系统121可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器110。当存储器装置120处于就绪状态时(例如，当在存储器装置120未执行操作或完成操作时)，存储器接口电路系统121可将指示就绪状态的就绪/忙碌输出信号nR/B发送到存储器控制器110。例如，当存储器装置120响应于页读取命令而正在从存储器单元阵列123读取数据DATA时，存储器接口电路系统121可将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B发送到存储器控制器110。例如，当存储器装置120响应于编程命令而正在将数据DATA编程到存储器单元阵列123时，存储器接口电路系统121可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器110。

控制逻辑电路系统122可控制存储器装置120的所有操作。控制逻辑电路系统122可接收从存储器接口电路系统121获得的命令CMD/地址ADDR。控制逻辑电路系统122可响应于接收到的命令CMD/地址ADDR来生成用于控制存储器装置120的其他组件的控制信号。例如，控制逻辑电路系统122可生成用于将数据DATA编程到存储器单元阵列123或者从存储器单元阵列123读取数据DATA的各种控制信号。

存储器单元阵列123可经由控制逻辑电路系统122的控制，存储从存储器接口电路系统121获得的数据DATA。存储器单元阵列123可经由控制逻辑电路系统122的控制，将存储的数据DATA输出到存储器接口电路系统121。

存储器单元阵列123可包括多个存储器单元。例如，多个存储器单元可以是闪存单元。然而，发明构思不限于此，并且存储器单元可以是RRAM单元、FRAM单元、PRAM单元、晶闸管RAM(TRAM)单元或MRAM单元。在下文中，将主要描述存储器单元是NAND闪存单元的一些示例实施例。

图2是详细示出图1的存储器装置120的框图。参照图2，存储器装置120可包括输入/输出电路(或I/O电路)121、控制逻辑和电压生成电路122、存储器单元阵列123、地址解码器124以及页缓冲器125。

输入/输出电路121可类似于图1的存储器接口电路系统121，因此，将省略附加描述以避免冗余。

控制逻辑和电压生成电路122(在下文中称为“控制逻辑电路122”)可类似于图1的控制逻辑电路系统122，因此，将省略附加描述以避免冗余。例如，控制逻辑电路122可从存储器控制器110(或通过输入/输出电路121)接收命令CMD，并且可响应于命令CMD来控制存储器装置120的各种组件。在一些示例实施例中，控制逻辑电路122可从外部接收控制信号CTRL来控制存储器装置120的各种组件。在一些示例实施例中，控制逻辑电路122可生成存储器装置120操作所需的各种电压。例如，各种电压可包括多个编程电压、多个通过电压、多个验证电压、多个读取电压、多个未选择读取电压、多个擦除电压等。

存储器单元阵列123可包括多个存储器块。多个存储器块中的每个可包括与多条位线连接的多个单元串。多个单元串中的每个可包括与串选择线SSL、字线WL和地选择线GSL连接的多个单元晶体管。将参照图3详细描述存储器块的结构。

地址解码器124可通过串选择线SSL、字线WL和地选择线GSL与存储器单元阵列123连接。地址解码器124可从存储器控制器110(或通过输入/输出电路121)接收地址ADDR。地址解码器124可对地址ADDR进行解码，并且可基于解码结果来控制串选择线SSL、字线WL和地选择线GSL。

页缓冲器125可通过位线BL与存储器单元阵列123连接。页缓冲器125可通过检测位线BL的电压变化来读取存储在存储器单元阵列123中的数据。页缓冲器125可将读取数据传送到输入/输出电路121。可选地，页缓冲器125可基于通过数据线DL从输入/输出电路121接收到的数据来控制位线BL的电压。

图3是示出包括在图2的存储器单元阵列中的存储器块的示例的示图。在一些示例实施例中，将参照图3描述三维结构的存储器块，但是本公开不限于此。根据本公开的存储器块可具有二维存储器块结构。在一些示例实施例中，图3中示出的存储器块可以是存储器装置120的物理擦除单元。然而，本公开不限于此。例如，擦除单元可被改变为页单元、字线单元、子块单元等。

参照图2和图3，存储器块BLK可包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可沿行方向和列方向布置以形成行和列。

多个单元串CS11、CS12、CS21和CS22中的每个包括多个单元晶体管。例如，单元串CS11、CS12、CS21和CS22中的每个可包括串选择晶体管SSTa和SSTb、多个存储器单元MC1至MC8、地选择晶体管GSTa和GSTb以及虚设存储器单元DMC1和DMC2。在一些示例实施例中，包括在单元串CS11、CS12、CS21和CS22中的多个单元晶体管中的每个可以是电荷捕获闪存(charge trap flash，CTF)存储器单元。

存储器单元MC1至MC8可串联连接，并且可沿高度方向堆叠，该高度方向是与由行方向和列方向限定的平面垂直的方向。在每个单元串中，串选择晶体管SSTa和SSTb可串联连接，并且可置于存储器单元MC1至MC8与位线BL1和BL2中的对应一个之间。地选择晶体管GSTa和GSTb串联连接并且置于多个存储器单元MC1至MC8与共源极线CSL之间。

在一些示例实施例中，在每个单元串中，第一虚设存储器单元DMC1可置于多个存储器单元MC1至MC8与地选择晶体管GSTa和GSTb之间。在一些示例实施例中，在每个单元串中，第二虚设存储器单元DMC2可置于多个存储器单元MC1至MC8与串选择晶体管SSTa和SSTb之间。

单元串CS11、CS12、CS21和CS22的地选择晶体管GSTa和GSTb可与地选择线GSL共同连接。在一些示例实施例中，同一行中的地选择晶体管可与同一地选择线连接，并且不同行中的地选择晶体管可与不同的地选择线连接。例如，第一行中的单元串CS11和CS12的第一地选择晶体管GSTa可与第一地选择线连接，并且第二行中的单元串CS21和CS22的第一地选择晶体管GSTa可与第二地选择线连接。

在一些示例实施例中，尽管未示出，但设置在距基底(未示出)相同高度的地选择晶体管可与同一地选择线连接，并且设置在距基底不同高度处的地选择晶体管可与不同的地选择线连接。

距基底相同高度的存储器单元与同一字线共同连接，并且距基底不同高度的存储器单元与不同的字线连接。例如，单元串CS11、CS12、CS21和CS22的存储器单元MC1至MC8可连接到第一字线WL1至第八字线WL8。

相同高度的第一串选择晶体管SSTa之中的属于同一行的串选择晶体管连接到同一串选择线，并且属于不同行的串选择晶体管连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa可共同连接到串选择线SSL1a，并且第二行中的单元串CS21和CS22的第一串选择晶体管SSTa可共同连接到串选择线SSL2a。

同样地，在相同高度处的第二串选择晶体管SSTb之中的属于同一行的串选择晶体管与同一串选择线连接，并且第二串选择晶体管SSTb之中的属于另一行的串选择晶体管与另一串选择线连接。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb与串选择线SSL1b共同连接，并且第二行中的单元串CS21和CS22的第二串选择晶体管SSTb可与串选择线SSL2b共同连接。

在一些示例实施例中，相同高度的虚设存储器单元与同一虚设字线连接，并且不同高度的虚设存储器单元与不同的虚设字线连接。例如，第一虚设存储器单元DMC1与第一虚设字线DWL1连接，并且第二虚设存储器单元DMC2与第二虚设字线DWL2连接。

在一些示例实施例中，图3中示出的存储器块BLK仅是示例。单元串的数量可增大或减小，并且单元串的行的数量和单元串的列的数量可根据单元串的数量而增大或减小。此外，存储器块BLK中的单元晶体管(例如，GST、MC、DMC和SST)的数量可增大或减小，并且存储器块BLK的高度可根据单元晶体管(例如，GST、MC、DMC和SST)的数量而增大或减小。另外，与单元晶体管连接的线(例如，GSL、WL、DWL和SSL)的数量可根据单元晶体管的数量而增大或减小。

图4是示出图3的存储器单元的阈值电压分布的示图。图5是用于描述图3的存储器单元的编程操作的时序图。在图4的曲线图中，横轴表示存储器单元的阈值电压Vth，并且纵轴表示存储器单元的数量。为了便于描述，假设每个存储器单元是存储3位数据的三层单元(TLC)。然而，本公开不限于此。例如，每个存储器单元可以以单层单元(SLC)、多层单元(MLC)或四层单元(QLC)的形式实现。

参照图3至图5，存储器装置120可以以页或字线为单位执行编程操作。例如，存储器块BLK的存储器单元MC1至MC8可具有擦除状态“E”。存储器装置120可执行编程操作，使得与存储器单元MC1至MC8之中的与选择字线连接的存储器单元具有擦除状态“E”和多个编程状态P1至P7中的一个。

在一些示例实施例中，可以以递增步长脉冲编程(ISPP)方式执行编程操作。例如，如图5中所示出的，存储器装置120可执行多个编程循环PL1至PLk。多个编程循环PL1至PLk中的每个可包括编程步骤和验证步骤，在编程步骤中，编程电压(例如，VPGM1至VPGMk中的一个)被施加到选择字线，在验证步骤中，验证电压(例如，Vvfy1至Vvfy7中的至少一个)被施加到选择字线。

在一些示例实施例中，选择字线可与被配置为存储实际用户数据的存储器单元连接。例如，在本公开中，选择字线可以是与被配置为存储用户数据的存储器单元(例如，MC1至MC8)连接的字线WL1至WL8之一。在一些示例实施例中，与虚设字线DWL1和DWL2连接的虚设存储器单元DMC1和DMC2、与串选择线SSL1a和SSL1b连接的串选择晶体管SSTa和SSTb以及与地选择线GSL连接的地选择晶体管GSTa和GSTb可根据用于其阈值电压控制的目的的实现方式进行编程。然而，以上单元晶体管DMC1、DMC2、SSTa、SSTb、GSTa和GSTb可不用于存储从存储器控制器110接收到的实际用户数据。

在一些示例实施例中，在第一编程循环PL1的编程步骤中，存储器装置120可将第一编程电压VPGM1施加到选择字线，使得与选择字线连接的存储器单元的阈值电压增大。之后，在第一编程循环PL1的验证步骤中，存储器装置120可将验证电压施加到选择字线，以验证与选择字线连接的存储器单元的编程状态。如在以上描述中那样，存储器装置120可执行第二编程循环PL2至第k编程循环PLk以对与选择字线连接的存储器单元进行编程。

在一些示例实施例中，随着编程循环被重复执行，施加到选择字线的编程电压可逐渐增大。也就是说，在第二编程循环PL2中使用的第二编程电压VPGM2可大于在第一编程循环PL1中使用的第一编程电压VPGM1，并且在第三编程循环PL3中使用的第三编程电压VPGM3可大于在第二编程循环PL2中使用的第二编程电压VPGM2。

在一些示例实施例中，施加到选择字线的验证电压Vvfy可包括如图4中所示出的第一验证电压Vvfy1至第七验证电压Vvfy7中的至少一个。第一验证电压Vvfy1至第七验证电压Vvfy7可具有用于验证第一编程状态P1至第七编程状态P7的电平。随着编程循环被重复执行，施加到选择字线的验证电压Vvfy可改变。例如，在第一编程循环PL1的验证步骤中，第一验证电压Vvfy1和第二验证电压Vvfy2可被施加到选择字线。在第二编程循环PL2的验证步骤中，第一验证电压Vvfy1、第二验证电压Vvfy2和第三验证电压Vvfy3可被施加到选择字线。在第k编程循环PLk的验证步骤中，第六验证电压Vvfy6和第七验证电压Vvfy7可被施加到选择字线。

在一些示例实施例中，以上编程电压和验证电压作为示例被提供，并且本公开不限于此。

在一些示例实施例中，当多个编程循环PL1至PLk中的每个的编程步骤和验证步骤被执行时，通过电压VPS可被施加到除了选择字线之外的剩余字线(或未选择字线)。在一些示例实施例中，如图4中所示出的，通过电压VPS的电平可高于最上面的编程状态(例如，P7)的阈值电压。也就是说，通过电压VPS可表示不管存储器单元的编程状态如何而使存储器单元导通的电压。在一些示例实施例中，可根据本公开的示例实施例而不同地设置通过电压VPS的电平，这将参照下面的附图详细描述。

图6是详细示出图5的多个编程循环之中的第一编程循环的编程步骤的时序图。参照图2、图3、图5和图6，存储器装置120可通过控制位线BL、串选择线SSL、字线WL_SEL和WL_UNSEL、地选择线GSL和共源极线CSL的电压来对与选择字线WL_SEL连接的存储器单元执行编程操作。

例如，一个编程步骤PGM Step可包括字线设置时段WL Setup、编程执行时段PGMExec(即PGM Exection)和恢复时段RCY。

在字线设置时段WL Setup、编程执行时段PGM Exec和恢复时段RCY期间，电源电压VCC和地电压GND中的一个可根据对应的存储器单元的编程状态而被施加到位线BL。在一些示例实施例中，当对应的存储器单元是将被编程的存储器单元时，地电压GND可被施加到位线BL；当对应的存储器单元是将被禁止编程的存储器单元时，电源电压VCC可被施加到位线BL。

在字线设置时段WL Setup、编程执行时段PGM Exec和恢复时段RCY期间，导通电压VON和截止电压VOFF中的一个可根据对应的单元串的状态而被施加到串选择线SSL。例如，在图3的存储器块BLK中，关于第一位线BL1，当第11单元串CS11是选择单元串并且第21单元串CS21是未选择单元串时，导通电压VON可被施加到与第11单元串CS11连接的串选择线SSL1a和SSL1b，并且截止电压VOFF可被施加到与第21单元串CS21连接的串选择线SSL2a和SSL2b。在一些示例实施例中，导通电压VON可具有足以使对应的串选择晶体管SSTa和SSTb导通的电平，并且截止电压VOFF可具有足以使对应的串选择晶体管SSTa和SSTb截止的电平。

在字线设置时段WL Setup、编程执行时段PGM Exec和恢复时段RCY期间，截止电压VOFF可被施加到地选择线GSL。截止电压VOFF可具有足以使与地选择线GSL连接的地选择晶体管GSTa和GSTb截止的电平。

在字线设置时段WL Setup、编程执行时段PGM Exec和恢复时段RCY期间，地电压GND可被施加到共源极线CSL。

在字线设置时段WL Setup和编程执行时段PGM Exec期间，第0通过电压VPS0可被施加到未选择字线WL_UNSEL；在恢复时段RCY期间，第0电压V0可被施加到未选择字线WL_UNSEL。第0通过电压VPS0可具有不管存储器单元的编程状态如何而足以使存储器单元导通的电平。

在字线设置时段WL Setup期间，第0通过电压VPS0可被施加到选择字线WL_SEL；在编程执行时段PGM Exec期间，第一编程电压VPGM1可被施加到选择字线WL_SEL；在恢复时段RCY期间，第0电压V0可被施加到选择字线WL_SEL。如上所述，存储器装置120可通过控制每条线的电压来对与选择字线WL_SEL连接的存储器单元进行编程。

每条线的以上电平和时序作为示例被提供以描述本公开的一些示例实施例，并且本公开不限于此。在不脱离发明构思的范围和精神的情况下，可不同地改变或修改每条线的电平和时序。

在一些示例实施例中，在选择字线WL_SEL的编程操作中，施加到选择字线WL_SEL的通过电压可被控制为相对高，使得设置施加到选择字线WL_SEL的编程电压所花费的时间缩短。在这种情况下，存储器单元的阈值电压可能由于字线之间的耦合而改变，这导致存储在存储器单元中的数据的可靠性降低。为了解决以上问题，施加到邻近字线的通过电压可被控制为相对低。在这种情况下，可减小由于字线之间的耦合引起的存储器单元的阈值电压分布的改变；然而，可增大设置施加到选择字线的编程电压所花费的时间，并且可减小未选择单元串或禁止编程的存储器单元的沟道升压效应(channel boosting effect)。

图7是详细示出图5的多个编程循环之中的第一编程循环的编程步骤的时序图。图8是用于描述根据图7的时序图的编程操作的示图。

下面，为了更容易地描述本公开的实施例，使用术语“上邻近字线WL_U”和“下邻近字线WL_L”来指示与选择字线WL_SEL邻近(例如，物理上邻近)的字线。上邻近字线WL_U可指示与选择字线WL_SEL邻近的字线之中的与被完全编程的存储器单元连接的字线。下邻近字线WL_L可指示与选择字线WL_SEL邻近的字线之中的与未被完全编程的存储器单元连接的字线。例如，如图8中所示出的，存储器装置120可以以从上字线(例如，WL8)到下字线(例如，WL1)的次序执行编程操作。在这种情况下，假设第五字线WL5是选择字线。在一个实施例中，上邻近字线WL_U可以是与选择字线WL_SEL邻近的字线之中的距基底最高(即最远)的字线。在一个实施例中，下邻近字线WL_L可以是与选择字线WL_SEL邻近的字线之中的距基底最近的字线。

在这种情况下，在与第五字线WL5邻近的字线WL4和WL6之中的与第六字线WL6连接的存储器单元是编程完成的存储器单元，并且与第四字线WL4连接的存储器单元是尚未编程的存储器单元。也就是说，基于第五字线WL5是选择字线WL_SEL，第六字线WL6可以是上邻近字线WL_U。

下面，除非另外定义，否则“未选择字线WL_UNSEL”可表示多条字线中的除了选择字线WL_SEL和上邻近字线WL_U之外的剩余字线。然而，该术语作为示例被提供以容易地描述本公开的示例实施例，并且本公开不限于此。

参照图3、图5、图7和图8，存储器装置120可通过控制位线BL、串选择线SSL、字线WL_SEL、WL_UNSEL和WL_U、地选择线GSL和共源极线CSL的电压来对与选择字线WL_SEL连接的存储器单元执行编程操作。

例如，一个编程步骤PGM Step可包括字线设置时段WL Setup、编程执行时段PGMExec和恢复时段RCY。在一些示例实施例中，对位线BL、串选择线SSL、地选择线GSL和共源极线CSL的控制类似于参照图6描述的控制，因此，将省略附加描述以避免冗余。

在字线设置时段WL Setup中，第0通过电压VPS0可被施加到选择字线WL_SEL，第0通过电压VPS0可被施加到未选择字线WL_UNSEL，并且第一通过电压VPS1可被施加到上邻近字线WL_U。在编程执行时段PGM Exec中，第一编程电压VPGM1可被施加到选择字线WL_SEL，第0通过电压VPS0可被施加到未选择字线WL_UNSEL，并且小于第一通过电压VPS1的第二通过电压VPS2可被施加到上邻近字线WL_U。在恢复时段RCY中，第0电压V0可被施加到选择字线WL_SEL、上邻近字线WL_U和未选择字线WL_UNSEL。在一个实施例中，第一通过电压VPS1可大于第0通过电压VPS0。

例如，如图8中所示出的，单元串CS11可包括沿与基底SUB垂直的方向堆叠的多条字线。假设选择字线WL_SEL是第五字线WL5。存储器装置120可以以WL8→WL7→WL6→WL5→WL4→WL3→WL2→WL1的次序执行编程操作；在这种情况下，第六字线WL6至第八字线WL8可处于完全编程的状态。因此，关于第五字线WL5是选择字线WL_SEL，上邻近字线WL_U可以是第六字线WL6，并且未选择字线WL_UNSEL可以是第一字线WL1至第四字线WL4、第七字线WL7和第八字线WL8。

在这种情况下，导通电压VON可被施加到串选择线SSL1a和SSL1b，并且截止电压VOFF可被施加到地选择线GSL。第0电压V0可被施加到未选择字线WL_UNSEL(例如，WL1至WL4、WL7和WL8)以及虚设字线DWL1和DWL2。

在字线设置时段WL Setup中，第0通过电压VPS0可被施加到选择字线WL_SEL(例如，WL5)，并且第一通过电压VPS1可被施加到上邻近字线WL_U(例如，WL6)。之后，在编程执行时段PGM Exec中，第一编程电压VPGM1可被施加到选择字线WL_SEL(例如，WL5)，并且第二通过电压VPS2可被施加到上邻近字线WL_U。第二通过电压VPS2可小于第一通过电压VPS1。第二通过电压VPS2可具有不管存储器单元的编程状态如何而足以使存储器单元导通的电平。

在一些示例实施例中，在恢复时段RCY之后，存储器装置120可执行如参照图4所描述的验证步骤VFY步骤。

如上所述，根据本公开的一些示例实施例，上邻近字线WL_U可在字线设置时段WLSetup中被提供第一通过电压VPS1，并且可在编程执行时段PGM Exec中被提供小于第一通过电压VPS1的第二通过电压VPS2。在这种情况下，在字线设置时段WL Setup期间，由于相对高的第一通过电压VPS1被施加到上邻近字线WL_U，因此可提高沟道升压效率，并且可防止或降低由于热载流子引起的劣化。此外，在编程执行时段PGM Exec中，当相对低的第二通过电压VPS2被施加到上邻近字线WL_U时，可减小字线之间的耦合，并且可防止或减小存储器单元的劣化。

图9A至图9C是用于描述图2的存储器装置的编程操作的时序图。为了便于描述，在图9A至图9C的时序图中示出了如何控制上邻近字线WL_U的电压。剩余线的电压控制可类似于参照图7和图8描述的电压控制，并且为了简洁，在图9A至图9C的时序图中省略了剩余线的电压控制。

参照图2、图5、图7和图9A，存储器装置120可通过顺序地执行编程循环(例如，PL1、PL2和PL3)来对与选择字线WL_SEL连接的存储器单元进行编程。在这种情况下，在每个编程循环的字线设置时段WL Setup中，存储器装置120可逐渐增大施加到上邻近字线WL_U的第一通过电压VPS1。

例如，在第一编程循环PL1的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1a通过电压VPS1a施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2a通过电压VPS2a施加到上邻近字线WL_U。

之后，在第二编程循环PL2的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1b通过电压VPS1b施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2a通过电压VPS2a施加到上邻近字线WL_U。

之后，在第三编程循环PL3的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1c通过电压VPS1c施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2a通过电压VPS2a施加到上邻近字线WL_U。

在一些示例实施例中，第1b通过电压VPS1b可大于第1a通过电压VPS1a，并且第1c通过电压VPS1c可大于第1b通过电压VPS1b。也就是说，随着编程循环被重复执行，在每个编程循环的字线设置时段WL Setup中，施加到上邻近字线WL_U的第一通过电压VPS1可逐渐增大。

参照图2、图5、图7和图9B，存储器装置120可通过顺序地执行编程循环(例如，PL1、PL2和PL3)来对与选择字线WL_SEL连接的存储器单元进行编程。在这种情况下，在每个编程循环的编程执行时段PGM Exec中，存储器装置120可逐渐增大施加到上邻近字线WL_U的第二通过电压VPS2。

例如，在第一编程循环PL1的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1a通过电压VPS1a施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2a通过电压VPS2a施加到上邻近字线WL_U。

之后，在第二编程循环PL2的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1a通过电压VPS1a施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2b通过电压VPS2b施加到上邻近字线WL_U。

之后，在第三编程循环PL3的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1a通过电压VPS1a施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2c通过电压VPS2c施加到上邻近字线WL_U。

在一些示例实施例中，第2b通过电压VPS2b可大于第2a通过电压VPS2a，并且第2c通过电压VPS2c可大于第2b通过电压VPS2b。也就是说，随着编程循环被重复执行，在每个编程循环的编程执行时段PGM Exec中，施加到上邻近字线WL_U的通过电压可逐渐增大。

参照图2、图5、图7和图9C，存储器装置120可通过顺序地执行编程循环(例如，PL1、PL2和PL3)来对与选择字线WL_SEL连接的存储器单元进行编程。在这种情况下，存储器装置120可在每个编程循环的字线设置时段WL Setup中逐渐增大施加到上邻近字线WL_U的第一通过电压VPS1，并且可在每个编程循环的编程执行时段PGM Exec中逐渐增大施加到上邻近字线WL_U的第二通过电压VPS2。

例如，在第一编程循环PL1的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1a通过电压VPS1a施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2a通过电压VPS2a施加到上邻近字线WL_U。

之后，在第二编程循环PL2的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1b通过电压VPS1b施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2b通过电压VPS2b施加到上邻近字线WL_U。

之后，在第三编程循环PL3的编程步骤中，存储器装置120可在字线设置时段WLSetup中将第1c通过电压VPS1c施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将第2c通过电压VPS2c施加到上邻近字线WL_U。

在一些示例实施例中，第1b通过电压VPS1b可大于第1a通过电压VPS1a，并且第1c通过电压VPS1c可大于第1b通过电压VPS1b。第2b通过电压VPS2b可大于第2a通过电压VPS2a，并且第2c通过电压VPS2c可大于第2b通过电压VPS2b。也就是说，随着编程循环被重复执行，在每个编程循环的字线设置时段WL Setup和编程执行时段PGM Exec中，施加到上邻近字线WL_U的通过电压可逐渐增大。

在一些示例实施例中，在图9A至图9C的时序图的每个中，仅示出第一编程循环PL1至第三编程循环PL3，但是本公开不限于此。例如，存储器装置120还可执行附加的编程循环。随着附加的编程循环被顺序地执行，在字线设置时段WL Setup中施加到上邻近字线WL_U的第一通过电压VPS1和/或在编程执行时段PGM Exec中施加到上邻近字线WL_U的第二通过电压VPS2可逐渐增大。

图10是示出图3的存储器块的单元串的示图。参照图3和图10，单元串CS11可包括堆叠在基底SUB上的多条线GSL、DWL1、WL1至WL8、DWL2、SSL1a和SSL1b。参照图3详细描述单元串CS11的结构，因此将省略附加描述以避免冗余。

在一些示例实施例中，多条线GSL、DWL1、WL1至WL8、DWL2、SSL1a和SSL1b之间的字线间隔(例如，Ls1、Ls2和Ls3)可根据距基底SUB的高度或物理位置而不同。在一些示例实施例中，字线间隔可指示彼此邻近的两条字线之间的距离(或高度)。

例如，多条字线WL1至WL8可被划分为第一字线组至第三字线组WLG1、WLG2和WLG3。第一字线组WLG1可包括多条字线WL1至WL8之中的与基底SUB相对邻近的第一字线WL1和第二字线WL2。第二字线组WLG2可包括多条字线WL1至WL8之中的比第一字线组WLG1距基底SUB高的第三字线WL3至第六字线WL6。第三字线组WLG3可包括多条字线WL1至WL8之中的比第二字线组WLG2距基底SUB高的第七字线WL7和第八字线WL8。

在这种情况下，包括在第一字线组WLG1中的字线可彼此间隔开第一间隔Ls1。例如，第一字线WL1和第二字线WL2可彼此间隔开第一间隔Ls1。包括在第二字线组WLG2中的字线可彼此间隔开第二间隔Ls2。例如，第四字线WL4和第五字线WL5可彼此间隔开第二间隔Ls2。包括在第三字线组WLG3中的字线可彼此间隔开第三间隔Ls3。例如，第七字线WL7和第八字线WL8可彼此间隔开第三间隔Ls3。

在一些示例实施例中，第二间隔Ls2可小于第一间隔Ls1，并且第二间隔Ls2可小于第三间隔Ls3。也就是说，字线间隔可根据距基底SUB的高度或物理位置而不同。当字线间隔变小时，在编程操作中字线之间的耦合增大；在这种情况下，存储器单元的阈值电压增大。这导致存储在存储器单元中的数据的可靠性的降低，并且存储器单元的可靠性的降低被称为编程干扰。

根据本公开的一些示例实施例，存储器装置120可根据选择字线与上邻近字线之间的字线间隔(或距离)来控制施加到上邻近字线的通过电压。例如，当选择字线与上邻近字线之间的间隔相对小时，在字线设置时段和编程执行时段中，存储器装置120可使施加到上邻近字线的通过电压相对低。在这种情况下，可减小字线之间的耦合，并且可减小或可防止对存储器单元的编程干扰。将参照下面的附图详细描述控制电压的方式。

在一些示例实施例中，图10中示出的字线组WLG1、WGL2和WLG3作为示例被提供以容易地描述本公开的一些示例实施例，并且本公开不限于此。例如，存储器块BLK可包括附加的字线，并且邻近的字线可根据每条字线距基底SUB的高度或物理位置而改变。多条字线可根据字线间隔而被划分为多个字线组。

图11是用于描述图10的单元串的编程操作的示图。图12A和图12B是用于详细描述图11的编程操作的示图。为了附图的简洁和为了便于描述，图11的曲线图示出施加到上邻近字线WL_U的电压。在图11的左图和右图中，横轴分别表示字线间隔LS和时间。然而，本公开不限于此。例如，施加到剩余线(例如，BL、SSL、WL_SEL、WL_UNSEL和GSL)的电压可被控制为类似于参照图7描述的电压。

参照图2和图10至图12B，在编程操作中，存储器装置120可根据从选择字线WL_SEL到上邻近字线WL_U的距离来控制将被施加到上邻近字线WL_U的通过电压VPS。

例如，当选择字线WL_SEL被包括在第二字线组WLG2中时，选择字线WL_SEL与上邻近字线WL_U之间的字线间隔可小于第一参考间隔Ls_REF1。在这种情况下，参照图11的第二曲线图G2，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第12电压v12作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第11电压v11作为第二通过电压VPS2。在此，第12电压v12可大于第11电压v11。

详细地，如图12A中所示出的，选择字线WL_SEL可以是包括在第二字线组WLG2中的第五字线WL5。在这种情况下，第六字线至第八字线WL6、WL7和WL8可处于完全编程的状态，并且第六字线WL6可以是上邻近字线WL_U。存储器装置120可将导通电压VON施加到串选择线SSL1a和SSL1b，可将截止电压VOFF施加到地选择线GSL，并且可将第0通过电压VPS0施加到剩余的未选择字线WL1至WL4、WL7和WL8。存储器装置120可将第0通过电压VPS0和第一编程电压VPGM1顺序地施加到作为选择字线WL_SEL的第五字线WL5。在这种情况下，如上所述，存储器装置120可将第12电压v12作为第一通过电压VPS1施加到作为上邻近字线WL_U的第六字线WL6，并且可将小于第12电压v12的第11电压v11作为第二通过电压VPS2施加到第六字线WL6。

返回图11，当选择字线WL_SEL被包括在第三字线组WLG3中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第一参考间隔Ls_REF1并且可小于第二参考间隔Ls_REF2。在这种情况下，参照图11的第三曲线图G3，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第13电压v13作为第一通过电压VPS1，并且可在编程步骤PGMStep的编程执行时段PGM Exec中施加第13电压v13作为第二通过电压VPS2。

详细地，如图12B中所示出的，选择字线WL_SEL可以是包括在第三字线组WLG3中的第七字线WL7。在这种情况下，第八字线WL8可处于完全编程的状态，并且第八字线WL8可以是上邻近字线WL_U。存储器装置120可将导通电压VON施加到串选择线SSL1a和SSL1b，可将截止电压VOFF施加到地选择线GSL，可将第0通过电压VPS0施加到剩余的未选择字线WL1至WL6。存储器装置120可将第0通过电压VPS0和第一编程电压VPGM1顺序地施加到作为选择字线WL_SEL的第七字线WL7。在这种情况下，如上所述，存储器装置120可将第13电压v13作为第一通过电压VPS1施加到作为上邻近字线WL_U的第八字线WL8，并且可将第13电压v13作为第二通过电压VPS2施加到第八字线WL8。

返回图11，当选择字线WL_SEL被包括在第一字线组WLG1中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第二参考间隔Ls_REF2。在这种情况下，参照图11的第一曲线图G1，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第14电压v14作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第14电压v14作为第二通过电压VPS2。在选择字线WL_SEL包括在第一字线组WLG1中的一些示例实施例中，除了选择字线WL_SEL的位置不同之外，类似于图12B的示例实施例，因此将省略附加描述以避免冗余。

如上所述，随着从选择字线WL_SEL到上邻近字线WL_U的距离变小，存储器装置120可减小施加到上邻近字线WL_U的通过电压(例如，VPS1和VPS2)。可选地，当选择字线WL_SEL与上邻近字线WL_U之间的字线间隔小于特定间隔(例如，第一参考间隔Ls_REF1)时，存储器装置120可基于参照图1至图10描述的方法(例如，随着编程循环被重复执行而增大通过电压VPS1和VPS2的方式)来控制施加到上邻近字线WL_U的通过电压(例如，VPS1和VPS2)。

图13是用于描述图10的单元串的编程操作的示图。参照图2、图10和图13，在编程操作中，存储器装置120可根据从选择字线WL_SEL到上邻近字线WL_U的距离来控制将被施加到上邻近字线WL_U的通过电压VPS。

例如，当选择字线WL_SEL被包括在第二字线组WLG2中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可小于第一参考间隔Ls_REF1。在这种情况下，参照图13的第一曲线图G2，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第23电压v23作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第21电压v21作为第二通过电压VPS2。在一些示例实施例中，第21电压v21可小于第23电压v23。

可选地，当选择字线WL_SEL被包括在第三字线组WLG3中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第一参考间隔Ls_REF1并且可小于第二参考间隔Ls_REF2。在这种情况下，参照图13的第三曲线图G3，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第25电压v25作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第22电压v22作为第二通过电压VPS2。在一些示例实施例中，第22电压v22可小于第25电压v25。

可选地，当选择字线WL_SEL被包括在第一字线组WLG1中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第二参考间隔Ls_REF2。在这种情况下，参照图13的第一曲线图G1，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第26电压v26作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第24电压v24作为第二通过电压VPS2。在一些示例实施例中，第24电压v24可小于第26电压v26。

如上所述，存储器装置120可基于参照图1至图10描述的方法来控制上邻近字线WL_U的通过电压VPS1和VPS2。在这种情况下，存储器装置120可根据从选择字线WL_SEL到上邻近字线WL_U的距离来控制上邻近字线WL_U的通过电压VPS1和VPS2的电平。作为示例，如上所述，随着从选择字线WL_SEL到上邻近字线WL_U的距离变小，存储器装置120可降低上邻近字线WL_U的通过电压VPS1和VPS2的电平。

图14是用于描述图10的单元串的编程操作的示图。参照图2、图10和图14，在编程操作中，存储器装置120可根据从选择字线WL_SEL到上邻近字线WL_U的距离来控制将被施加到上邻近字线WL_U的通过电压VPS。

例如，当选择字线WL_SEL被包括在第二字线组WLG2中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可小于第一参考间隔Ls_REF1。在这种情况下，参照图14的第二曲线图G2，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第32电压v32作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第31电压v31作为第二通过电压VPS2。在一些示例实施例中，第31电压v31可小于第32电压v32。

可选地，当选择字线WL_SEL被包括在第三字线组WLG3中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第一参考间隔Ls_REF1并且可小于第二参考间隔Ls_REF2。在这种情况下，参照图14的第三曲线图G3，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第33电压v33作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第35电压v35作为第二通过电压VPS2。在一些示例实施例中，第35电压v35可大于第33电压v33。

可选地，当选择字线WL_SEL被包括在第一字线组WLG1中时，选择字线WL_SEL与上邻近字线WL_U之间的间隔可大于第二参考间隔Ls_REF2。在这种情况下，参照图14的第一曲线图G1，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第34电压v34作为第一通过电压VPS1，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第36电压v36作为第二通过电压VPS2。在一些示例实施例中，第36电压v36可大于第34电压v34。

如上所述，存储器装置120可根据从选择字线WL_SEL到上邻近字线WL_U的距离来控制上邻近字线WL_U的通过电压VPS1和VPS2的电平。作为示例，如上所述，随着从选择字线WL_SEL到上邻近字线WL_U的距离变小，存储器装置120可降低上邻近字线WL_U的通过电压VPS1和VPS2的电平。作为示例，当选择字线WL_SEL与上邻近字线WL_U之间的间隔小于特定间隔(例如，Ls_REF1)时，存储器装置120可基于参照图1至图10描述的方法来控制上邻近字线WL_U(例如，VPS2小于VPS1)。

相反，当选择字线WL_SEL与上邻近字线WL_U之间的间隔大于特定间隔(例如，Ls_REF1)时，在编程执行时段PGM Exec中，存储器装置120可将大于第一通过电压VPS1的第二通过电压VPS2施加到上邻近字线WL_U。根据以上描述，当字线间隔相对宽时，即使第二通过电压VPS2高，也可减小由于字线之间的耦合而引起的编程干扰的影响。这样，可通过施加电平相对较高的第二通过电压VPS2来缩短设置施加到选择字线WL_SEL的编程电压VPGM所花费的时间。

图15是用于描述图10的单元串的编程操作的示图。在一些示例实施例中，图15的曲线图示出如何控制与选择字线WL_SEL邻近的未选择字线之中的与未被编程的存储器单元连接的字线的电压。

例如，在图10的单元串CS11的结构中，假设存储器装置120以从上字线(例如，WL8)到下字线(例如，WL1)的次序执行编程操作，并且第五字线WL5是选择字线WL_SEL。在这种情况下，与第六字线WL6至第八字线WL8连接的存储器单元可处于编程的状态，并且与第一字线WL1至第四字线WL4连接的存储器单元可处于未被编程的状态。

在这种情况下，基于第五字线WL5是选择字线WL_SEL，第四字线WL4和第六字线WL6可以是邻近字线。在以上实施例中描述了如何控制邻近字线之中的处于编程完成状态的上邻近字线(例如，WL6)的电压。然而，本公开不限于此。例如，存储器装置120可控制邻近字线之中的未被编程的下邻近字线(例如，WL4)的电压。

详细地，参照图2、图10和图15，在编程操作中，存储器装置120可根据从选择字线WL_SEL到下邻近字线WL_L的距离来控制下邻近字线WL_L的电压。

例如，当选择字线WL_SEL被包括在第二字线组WLG2中时，选择字线WL_SEL与下邻近字线WL_L之间的间隔可小于第一参考间隔Ls_REF1。在这种情况下，参照图15的第二曲线图G2，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第41电压v41作为第三通过电压VPS3，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第42电压v42作为第四通过电压VPS4。在一些示例实施例中，第42电压v42可大于第41电压v41。

可选地，当选择字线WL_SEL被包括在第三字线组WLG3中时，选择字线WL_SEL与下邻近字线WL_L之间的间隔可大于第一参考间隔Ls_REF1并且可小于第二参考间隔Ls_REF2。在这种情况下，参照图15的第三曲线图G3，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第43电压v43作为第三通过电压VPS3，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第45电压v45作为第四通过电压VPS4。在一些示例实施例中，第45电压v45可大于第43电压v43。

可选地，当选择字线WL_SEL被包括在第一字线组WLG1中时，选择字线WL_SEL与下邻近字线WL_L之间的间隔可大于第二参考间隔Ls_REF2。在这种情况下，参照图15的第一曲线图G1，存储器装置120可在编程步骤PGM Step的字线设置时段WL Setup中施加第44电压v44作为第三通过电压VPS3，并且可在编程步骤PGM Step的编程执行时段PGM Exec中施加第46电压v46作为第四通过电压VPS4。在一些示例实施例中，第46电压v46可大于第44电压v44。

在一些示例实施例中，可基于参照图1至图14描述的方法来控制剩余线(例如，选择字线WL_SEL、未选择字线WL_UNSEL和上邻近字线WL_U)的电压。

如上所述，存储器装置120可控制未选择字线之中的下邻近字线WL_L的电压。在这种情况下，存储器装置120可将在编程执行时段PGM Exec中施加到下邻近字线WL_L的第四通过电压VPS4设置为高于在字线设置时段WL Setup中施加到下邻近字线WL_L的第三通过电压VPS3。在这种情况下，可减少在编程执行时段PGM Exec中设置提供给选择字线WL_SEL的编程电压VPGM所花费的时间，因此，可缩短总编程时间。另外，因为下邻近字线WL_L与尚未编程的存储器单元连接，所以即使第四通过电压VPS4大于第三通过电压VPS3，也不会发生编程干扰或降低编程干扰。

图16是示出根据本公开的一些示例实施例的存储器块的堆叠结构的示图。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。参照图16，存储块BLK可具有多堆叠结构。

例如，存储器块BLK可包括形成在基底SUB上的第一存储器结构STR1和形成在第一存储器结构STR1上的第二存储器结构STR2。第一存储器结构STR1可包括垂直堆叠在基底SUB上的多条第一字线WL1和形成为垂直穿透多条第一字线WL1的第一柱PL1。

第二存储器结构STR2可包括垂直堆叠在第一存储器结构STR1上的多条第二字线WL2和形成为垂直穿透多条第二字线WL2的第二柱PL2。在一些示例实施例中，第一柱PL1和第二柱PL2可电连接以形成一个沟道。由此形成的沟道可与第一位线BL1电连接。

在一些示例实施例中，第一字线WL1和第二字线WL2中的每条可同与其邻近的字线间隔开根据字线位置而变化的字线间隔。例如，如图16中所示出的，包括在特定字线组WLG_s中的字线(例如，第一字线WL1中的一些和第二字线WL2中的一些)可与剩余字线相比彼此间隔开相对小的字线间隔。在这种情况下，当选择字线WL_SEL被包括在特定字线组WLG_s中时(例如，当选择字线WL_SEL同与其邻近的字线间隔开相对小的字线间隔时)，存储器装置120可基于参照图1至图15描述的方法进行操作。

图17是示出图2的存储器装置的编程操作的流程图。参照图1、图2和图17，存储器装置120可从存储器控制器110接收编程命令和地址。

在操作S110中，存储器装置120可从存储器控制器110接收编程命令PGM和地址。

在操作S120中，存储器装置120可确定与接收到的地址对应的字线(例如，选择字线)是否被包括在特定字线组WLG_s中。例如，特定字线组WLG_s可包括字线间隔小于参考间隔的字线。也就是说，选择字线被包括在特定字线组WLG_s中可表示从选择字线WL_SEL到与其邻近的邻近字线(例如，上邻近字线WL_U或下邻近字线WL_L)的距离Ls小于参考间隔。

当选择字线WL_SEL被包括在特定字线组WLG_s中时，在操作S130中，存储器装置120可基于第一参数执行编程操作。例如，存储器装置120可基于参照图10至图16描述的用于第二字线组WLG2的操作方法来执行编程操作。详细地，存储器装置120可在字线设置时段WL Setup中将第一通过电压VPS1施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将小于第一通过电压VPS1的第二通过电压VPS2施加到上邻近字线WL_U。

在一些示例实施例中，如参照图9A至图9C描述的那样，存储器装置120还可被配置为在执行编程循环时控制第一通过电压VPS1或第二通过电压VPS2。

当选择字线WL_SEL不被包括在特定字线组WLG_s中时，在操作S140中，存储器装置120可基于第二参数执行编程操作。例如，存储器装置120可基于参照图10至图16描述的用于第一字线组WLG1或第三字线组WLG3的操作方法来执行编程操作。详细地，存储器装置120可在字线设置时段WL Setup中将第一通过电压VPS1施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将具有与第一通过电压VPS1相同电平的第二通过电压VPS2施加到上邻近字线WL_U。可选地，存储器装置120可在字线设置时段WL Setup中将第一通过电压VPS1施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将大于第一通过电压VPS1的第二通过电压VPS2施加到上邻近字线WL_U。可选地，存储器装置120可在字线设置时段WLSetup中将第一通过电压VPS1施加到上邻近字线WL_U，并且可在编程执行时段PGM Exec中将电平低于第一通过电压VPS1的第二通过电压VPS2施加到上邻近字线WL_U。在这种情况下，基于第二参数的第一通过电压VPS1可大于基于第一参数的第一通过电压VPS1，并且基于第二参数的第二通过电压VPS2可大于基于第一参数的第二通过电压VPS2。

如上所述，根据本公开的一些示例实施例，在选择字线WL_SEL的编程操作中，存储器装置120可在字线设置时段WL Setup中将第一通过电压VPS1施加到上邻近字线WL_U(例如，与选择字线WL_SEL邻近的字线之中的被完全编程的字线)，并且可在编程执行时段PGMExec中将小于第一通过电压VPS1的第二通过电压VPS2施加到上邻近字线WL_U。在这种情况下，可提高包括未选择单元串或禁止编程的存储器单元的单元串的沟道升压效率，并且随着字线耦合减小，可减小或可防止编程干扰。

图18是示出根据发明构思的一些示例实施例的存储器装置500的视图。

参照图18，存储器装置500可具有芯片到芯片(C2C)结构。包括单元区域的至少一个上芯片和包括外围电路区域PERI的下芯片可被分别制造，然后，至少一个上芯片和下芯片可通过接合(bonding，或称为键合)方法而被彼此连接以实现C2C结构。例如，接合方法可表示形成在上芯片的最上金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上金属层中的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。可选地，接合金属图案可由铝(Al)和/或钨(W)形成。

存储器装置500可包括包含单元区域的至少一个上芯片。例如，如图18中所示出的，存储器装置500可包括两个上芯片。然而，上芯片的数量不限于此。在存储装置500包括两个上芯片的情况下，包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片和包括外围电路区域PERI的下芯片可被分别制造，然后，第一上芯片、第二上芯片和下芯片可通过接合方法彼此连接以制造存储装置500。第一上芯片可被翻转，然后可通过接合方法连接到下芯片，并且第二上芯片也可被翻转，然后可通过接合方法连接到第一上芯片。在下文中，第一上芯片和第二上芯片中的每个的上部分和下部分将基于在第一上芯片和第二上芯片中的每个被翻转之前而被限定。换言之，在图18中，下芯片的上部分可表示基于+Z轴方向限定的上部分，并且第一上芯片和第二上芯片中的每个的上部分可表示基于-Z轴方向限定的上部分。然而，发明构思的示例实施例不限于此。在一些示例实施例中，第一上芯片和第二上芯片中的一个可被翻转，然后可通过接合方法连接到对应的芯片。

存储器装置500的外围电路区域PERI、第一单元区域CELL1和第二单元区域CELL2中的每个可包括外部垫接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可包括第一基底210和形成在第一基底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可设置在多个电路元件220a、220b和220c上，并且电连接到多个电路元件220a、220b和220c的多条金属线可设置在层间绝缘层215中。例如，多条金属线可包括连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可由具有相对高电阻率的钨形成，并且第二金属线240a、240b和240c可由具有相对低电阻率的铜形成。

在一些示例实施例中示出和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，发明构思的示例实施例不限于此。在一些示例实施例中，至少一条或多条附加金属线还可形成在第二金属线240a、240b和240c上。在这种情况下，第二金属线240a、240b和240c可由铝形成，并且形成在第二金属线240a、240b和240c上的附加金属线中的至少一些可由电阻率低于第二金属线240a、240b和240c的铝的电阻率的铜形成。

层间绝缘层215可设置在第一基底210上，并且可包括绝缘材料(诸如，氧化硅和/或氮化硅)。

第一单元区域CELL1和第二单元区域CELL2中的每个可包括至少一个存储器块。第一单元区域CELL1可包括第二基底310和共源极线320。多条字线330(331至338)可沿与第二基底310的顶表面垂直的方向(例如，Z轴方向)堆叠在第二基底310上。串选择线和地选择线可设置在字线330上方和下方，并且多条字线330可设置在串选择线与地选择线之间。同样地，第二单元区域CELL2可包括第三基底410和共源极线420，并且多条字线430(431至438)可沿与第三基底410的顶表面垂直的方向(例如，Z轴方向)堆叠在第三基底410上。第二基底310和第三基底410中的每个可由各种材料(诸如，硅、硅锗、锗和单晶硅等)中的至少一者形成，并且可以是例如硅基底、硅锗基底、锗基底或具有在单晶硅基底上生长的单晶外延层的基底。多个沟道结构CH可形成在第一单元区域CELL1和第二单元区域CELL2中的每个中。

在一些示例实施例中，如区域“A”中所示出的，沟道结构CH可设置在位线接合区域BLBA中，并且可沿与第二基底310的顶表面垂直的方向延伸以穿透字线330、串选择线和地选择线。

在一些示例实施例中，如区域“A1”中所示出的，沟道结构CH可包括数据存储层、沟道层和填充绝缘层。沟道层可电连接到位线接合区域BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线，并且可通过第一金属线350c连接到沟道结构CH。位线360c可沿与第二基底310的顶表面平行的第一方向(例如，Y轴方向)延伸。

在一些示例实施例中，如区域“A2”中所示出的，沟道结构CH可包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可通过形成下沟道LCH的工艺和形成上沟道UCH的工艺形成。下沟道LCH可沿与第二基底310的顶表面垂直的方向延伸，以穿透共源极线320和下字线331和332。下沟道LCH可包括数据存储层、沟道层和填充绝缘层，并且可连接到上沟道UCH。上沟道UCH可穿透上字线333至338。上沟道UCH可包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可电连接到第一金属线350c和第二金属线360c。随着沟道的长度增大，由于制造工艺的特性，可能难以形成具有基本上均匀宽度的沟道。根据一些示例实施例的存储器装置500可包括具有由于通过顺序执行的工艺形成的下沟道LCH和上沟道UCH的提高的宽度均匀性的沟道。

在沟道结构CH包括如区域“A2”中所示出的下沟道LCH和上沟道UCH的情况下，位于下沟道LCH与上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH和上沟道UCH之间的边界邻近的字线332和333可以是虚设字线。在这种情况下，数据可不存储在连接到虚设字线的存储器单元中。可选地，与连接到虚设字线的存储器单元对应的页的数量可小于与连接到一般字线的存储器单元对应的页的数量。施加到虚设字线的电压的电平可与施加到一般字线的电压的电平不同，因此可减小下沟道LCH与上沟道UCH之间的不均匀的沟道宽度对存储器装置的操作的影响。

同时，在区域“A2”中，由下沟道LCH穿透的下字线331和332的数量小于由上沟道UCH穿透的上字线333至338的数量。然而，发明构思的示例实施例不限于此。在一些示例实施例中，由下沟道LCH穿透的下字线的数量可等于或大于由上沟道UCH穿透的上字线的数量。另外，设置在第二单元区域CELL2中的沟道结构CH的结构特征和连接关系可与设置在第一单元区域CELL1中的沟道结构CH的结构特征和连接关系基本上相同。

在位线接合区域BLBA中，第一贯穿电极(through-electrode)THV1可设置在第一单元区域CELL1中，并且第二贯穿电极THV2可设置在第二单元区域CELL2中。如图18中所示出的，第一贯穿电极THV1可穿透共源极线320和多条字线330。在一些示例实施例中，第一贯穿电极THV1还可穿透第二基底310。第一贯穿电极THV1可包括导电材料。可选地，第一贯穿电极THV1可包括被绝缘材料围绕的导电材料。第二贯穿电极THV2可具有与第一贯穿电极THV1相同的形状和结构。

在一些示例实施例中，第一贯穿电极THV1和第二贯穿电极THV2可通过第一贯穿金属图案372d和第二贯穿金属图案472d彼此电连接。第一贯穿金属图案372d可形成在包括第一单元区域CELL1的第一上芯片的底端处，并且第二贯穿金属图案472d可形成在包括第二单元区域CELL2的第二上芯片的顶端处。第一贯穿电极THV1可电连接到第一金属线350c和第二金属线360c。第二贯穿电极THV2可电连接到第一金属线450c和第二金属线460c。下过孔371d可形成在第一贯穿电极THV1与第一贯穿金属图案372d之间，并且上过孔471d可形成在第二贯穿电极THV2与第二贯穿金属图案472d之间。第一贯穿金属图案372d和第二贯穿金属图案472d可通过接合方法彼此连接。

另外，在位线接合区域BLBA中，上金属图案252可形成在外围电路区域PERI的最上金属层中，并且具有与上金属图案252相同的形状的上金属图案392可形成在第一单元区域CELL1的最上金属层中。第一单元区域CELL1的上金属图案392和外围电路区域PERI的上金属图案252可通过接合方法彼此电连接。在位线接合区域BLBA中，位线360c可电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PERI的电路元件220c中的一些可构成页缓冲器，并且位线360c可通过第一单元区域CELL1的上接合金属图案370c和外围电路区域PERI的上接合金属图案270c电连接到构成页缓冲器的电路元件220c。

再次参照图18，在字线接合区域WLBA中，第一单元区域CELL1的字线330可沿与第二基底310的顶表面平行的第二方向(例如，X轴方向)延伸，并且可连接到多个单元接触塞340(341至347)。第一金属线350b和第二金属线360b可顺序地连接到与字线330连接的单元接触塞340上。在字线接合区域WLBA中，单元接触塞340可通过第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b连接到外围电路区域PERI。

单元接触塞340可电连接到包括在外围电路区域PERI中的行解码器。例如，外围电路区域PERI的电路元件220b中的一些可构成行解码器，并且单元接触塞340可通过第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b电连接到构成行解码器的电路元件220b。在一些示例实施例中，构成行解码器的电路元件220b的操作电压可与构成页缓冲器的电路元件220c的操作电压不同。例如，构成页缓冲器的电路元件220c的操作电压可大于构成行解码器的电路元件220b的操作电压。

同样地，在字线接合区域WLBA中，第二单元区域CELL2的字线430可沿与第三基底410的顶表面平行的第二方向(例如，X轴方向)延伸，并且可连接到多个单元接触塞440(441至447)。单元接触塞440可通过第二单元区域CELL2的上金属图案以及第一单元区域CELL1的下金属图案、上金属图案和单元接触塞348连接到外围电路区域PERI。

在字线接合区域WLBA中，上接合金属图案370b可形成在第一单元区域CELL1中，并且上接合金属图案270b可形成在外围电路区域PERI中。第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b可通过接合方法彼此电连接。上接合金属图案370b和上接合金属图案270b可由铝、铜和/或钨形成。

在外部垫接合区域PA中，下金属图案371e可形成在第一单元区域CELL1的下部中，并且上金属图案472a可形成在第二单元区域CELL2的上部中。第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可在外部垫接合区域PA中通过接合方法彼此连接。同样地，上金属图案372a可形成在第一单元区域CELL1的上部中，并且上金属图案272a可形成在外围电路区域PERI的上部中。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可通过接合方法彼此连接。

共源极线接触塞380和480可设置在外部垫接合区域PA中。共源极线接触塞380和480可由导电材料(诸如，金属、金属化合物和/或掺杂多晶硅)形成。第一单元区域CELL1的共源极线接触塞380可电连接到共源极线320，并且第二单元区域CELL2的共源极线接触塞480可电连接到共源极线420。第一金属线350a和第二金属线360a可顺序地堆叠在第一单元区域CELL1的共源极线接触塞380上，并且第一金属线450a和第二金属线460a可顺序地堆叠在第二单元区域CELL2的共源极线接触塞480上。

输入/输出垫205、405和406可设置在外部垫接合区域PA中。参照图18，下绝缘层201可覆盖第一基底210的底表面，并且第一输入/输出垫205可形成在下绝缘层201上。第一输入/输出垫205可通过第一输入/输出接触塞203连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个，并且可通过下绝缘层201与第一基底210分离。另外，侧绝缘层可设置在第一输入/输出接触塞203与第一基底210之间，以将第一输入/输出接触塞203与第一基底210电隔离。

覆盖第三基底410的顶表面的上绝缘层401可形成在第三基底410上。第二输入/输出垫405和/或第三输入/输出垫406可设置在上绝缘层401上。第二输入/输出垫405可通过第二输入/输出接触塞403和303连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个，并且第三输入/输出垫406可通过第三输入/输出接触塞404和304连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个。

在一些示例实施例中，第三基底410可不设置在设置有输入/输出接触塞的区域中。例如，如区域“B”中所示出的，第三输入/输出接触塞404可在与第三基底410的顶表面平行的方向上与第三基底410分离，并且可穿透第二单元区域CELL2的层间绝缘层415，以便连接到第三输入/输出垫406。在这种情况下，第三输入/输出接触塞404可通过各种工艺中的至少一种而被形成。

在一些示例实施例中，如区域“B1”中所示出的，第三输入/输出接触塞404可沿第三方向(例如，Z轴方向)延伸，并且第三输入/输出接触塞404的直径可朝向上绝缘层401逐渐变大。换言之，在区域“A1”中描述的沟道结构CH的直径可朝向上绝缘层401逐渐变小，但是第三输入/输出接触塞404的直径可朝向上绝缘层401逐渐变大。例如，可在通过接合方法将第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成第三输入/输出接触塞404。

在一些示例实施例中，如区域“B2”中所示出的，第三输入/输出接触塞404可沿第三方向(例如，Z轴方向)延伸，并且第三输入/输出接触塞404的直径可朝向上绝缘层401逐渐变小。换言之，与沟道结构CH一样，第三输入/输出接触塞404的直径可朝向上绝缘层401逐渐变小。例如，第三输入/输出接触塞404可在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触塞440一起形成。

在一些示例实施例中，输入/输出接触塞可与第三基底410叠置。例如，如区域“C”中所示出的，第二输入/输出接触塞403可沿第三方向(例如，Z轴方向)穿透第二单元区域CELL2的层间绝缘层415，并且可通过第三基底410电连接到第二输入/输出垫405。在这种情况下，可通过各种方法实现第二输入/输出接触塞403和第二输入/输出垫405的连接结构。

在一些示例实施例中，如区域“C1”中所示出的，开口408可被形成以穿透第三基底410，并且第二输入/输出接触塞403可通过形成在第三基底410中的开口408直接连接到第二输入/输出垫405。在这种情况下，如区域“C1”中所示出的，第二输入/输出接触塞403的直径可朝向第二输入/输出垫405逐渐变大。然而，发明构思的示例实施例不限于此，并且在一些示例实施例中，第二输入/输出接触塞403的直径可朝向第二输入/输出垫405逐渐变小。

在一些示例实施例中，如区域“C2”中所示出的，穿透第三基底410的开口408可被形成，并且接触件407可形成在开口408中。接触件407的一端可连接到第二输入/输出垫405，并且接触件407的另一端可连接到第二输入/输出接触塞403。因此，第二输入/输出接触塞403可通过开口408中的接触件407电连接到第二输入/输出垫405。在这种情况下，如区域“C2”中所示出的，接触件407的直径可朝向第二输入/输出垫405逐渐变大，并且第二输入/输出接触塞403的直径可朝向第二输入/输出垫405逐渐变小。例如，第二输入/输出接触塞403可在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触塞440一起形成，并且接触件407可在第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成。

在区域“C3”中示出的一些示例实施例中，与区域“C2”的示例实施例相比，阻挡件409还可形成在第三基底410的开口408的底端上。阻挡件409可以是形成在与共源极线420相同的层中的金属线。可选地，阻挡件409可以是形成在与字线430中的至少一条相同的层中的金属线。第二输入/输出接触塞403可通过接触件407和阻挡件409电连接到第二输入/输出垫405。

类似于第二单元区域CELL2的第二输入/输出接触塞403和第三输入/输出接触塞404，第一单元区域CELL1的第二输入/输出接触塞303和第三输入/输出接触塞304中的每个的直径可朝向下金属图案371e逐渐变小，或者可朝向下金属图案371e逐渐变大。

同时，在一些示例实施例中，狭缝411可形成在第三基底410中。例如，狭缝411可形成在外部垫接合区域PA的特定位置处。例如，如区域“D”中所示出的，当在平面图中观察时，狭缝411可位于第二输入/输出垫405与单元接触塞440之间。可选地，当在平面图中观察时，第二输入/输出垫405可位于狭缝411与单元接触塞440之间。

在一些示例实施例中，如区域“D1”中所示出的，狭缝411可形成为穿透第三基底410。例如，当开口408形成时，狭缝411可用于防止或降低第三基底410细微破裂的可能性。然而，发明构思的示例实施例不限于此，并且在一些示例实施例中，狭缝411可形成为具有范围从第三基底410的厚度的恰好或约60％至恰好或约70％的深度。

在一些示例实施例中，如区域“D2”中所示出的，导电材料412可形成在狭缝411中。例如，导电材料412可用于将在驱动外部垫接合区域PA中的电路元件时发生的泄漏电流放电到外部。在这种情况下，导电材料412可连接到外部地线。

在一些示例实施例中，如区域“D3”中所示出的，绝缘材料413可形成在狭缝411中。例如，绝缘材料413可用于将设置在外部垫接合区域PA中的第二输入/输出垫405和第二输入/输出接触塞403与字线接合区域WLBA电隔离。由于绝缘材料413形成在狭缝411中，因此可防止或降低通过第二输入/输出垫405提供的电压影响设置在字线接合区域WLBA中的第三基底410上的金属层。

同时，在一些示例实施例中，第一输入/输出垫至第三输入/输出垫205、405和406可被选择性地形成。例如，存储器装置500可被实现为仅包括设置在第一基底210上的第一输入/输出垫205，仅包括设置在第三基底410上的第二输入/输出垫405，或者仅包括设置在上绝缘层401上的第三输入/输出垫406。

在一些示例实施例中，第一单元区域CELL1的第二基底310和第二单元区域CELL2的第三基底410中的至少一个可用作牺牲基底，并且可在接合工艺之前或之后完全或部分地被去除。可在移除基底之后堆叠附加层。例如，可在外围电路区域PERI和第一单元区域CELL1的接合工艺之前或之后去除第一单元区域CELL1的第二基底310，然后可形成覆盖共源极线320的顶表面的绝缘层或用于连接的导电层。同样地，可在第一单元区域CELL1和第二单元区域CELL2的接合工艺之前或之后去除第二单元区域CELL2的第三基底410，然后可形成覆盖共源极线420的顶表面的上绝缘层401或用于连接的导电层。

在一些示例实施例中，图18中所示出的存储器装置500可基于参照图1至图17描述的编程方法进行操作。例如，存储器装置500可在编程操作的编程步骤中将第一通过电压和比第一通过电压小的第二通过电压顺序地施加到与选择字线邻近的未选择字线。

图19是根据一些示例实施例的主机存储系统1000的框图。

主机存储系统1000可包括主机1100和存储装置1200。此外，存储装置1200可包括存储控制器1210和NVM 1220。根据一些示例实施例，主机1100可包括主机控制器1110和主机存储器1120。主机存储器1120可用作被配置为临时存储将被发送到存储装置1200的数据或从存储装置1200接收到的数据的缓冲存储器。

存储装置1200可包括被配置为响应于来自主机1100的请求而存储数据的存储介质。作为示例，存储装置1200可包括SSD、嵌入式存储器和可移除外部存储器中的至少一个。当存储装置1200是SSD时，存储装置1200可以是符合NVMe标准的装置。当存储装置1200是嵌入式存储器或外部存储器时，存储装置1200可以是符合UFS标准或eMMC标准的装置。主机1100和存储装置1200中的每个可根据采用的标准协议来生成包(packet)并且发送包。

当存储装置1200的非易失性存储器装置(NVM)1220包括闪存时，闪存可包括2DNAND存储器阵列或3D(或垂直)NAND(VNAND)存储器阵列。作为另一示例，存储装置1200可包括各种其他种类的NVM。例如，存储装置1200可包括磁性RAM(MRAM)、自旋转移矩MRAM、导电桥接RAM(CBRAM)、铁电RAM(FRAM)、PRAM、RRAM和各种其他种类的存储器。

根据一些示例实施例，主机控制器1110和主机存储器1120可被实现为单独的半导体芯片，或者主机控制器1110和主机存储器1120可被实现为多个半导体芯片。可选地，在一些示例实施例中，主机控制器1110和主机存储器1120可集成在同一半导体芯片中。作为示例，主机控制器1110可以是包括在应用处理器(AP)中的多个模块中的任何一个。AP可被实现为片上系统(SoC)。此外，主机存储器1120可以是包括在AP中的嵌入式存储器或位于AP外部的NVM或存储器模块。

主机控制器1110可管理将主机存储器1120的缓冲区的数据(例如，写入数据)存储在NVM 1220中的操作或者将NVM 1220的数据(例如，读取数据)存储在缓冲区中的操作。

存储控制器1210可包括主机接口(或主机I/F电路)1211、存储器接口(或存储器I/F电路)1212和CPU 1213。此外，存储控制器1210还可包括闪存转换层(FTL)1214、包管理器1215、缓冲存储器1216、纠错码(ECC)引擎1217和高级加密标准(AES)引擎1218。存储控制器1210还可包括FTL 1214被加载的工作存储器(未示出)。CPU 1213可执行FTL 1214以控制对NVM 1220的数据写入和读取操作。

主机接口1211可将包发送到主机1100和从主机1100接收包。从主机1100发送到主机接口1211的包可包括将被写入NVM 1220的命令或数据。从主机接口1211发送到主机1100的包可包括对命令的响应或从NVM 1220读取的数据。存储器接口1212可将待写入NVM 1220的数据发送到NVM 1220或者接收从NVM 1220读取的数据。存储器接口1212可被配置为符合标准协议(诸如，切换(Toggle)或开放NAND闪存接口(ONFI))。

FTL 1214可执行各种功能(诸如，地址映射操作、损耗均衡操作和垃圾收集操作)。地址映射操作可以是将从主机1100接收到的逻辑地址转换为用于在NVM 1220中实际存储数据的物理地址的操作。损耗均衡操作可以是用于通过允许均匀地使用NVM 1220的块来防止或减小特定块的过度劣化的技术。作为示例，可使用平衡物理块的擦除计数的固件技术来实现损耗均衡操作。垃圾收集操作可以是用于通过在将现有块的有效数据复制到新块之后擦除现有块来确保NVM 1220中的可用容量的技术。

包管理器1215可根据主机1100认可的接口的协议生成包，或者根据从主机1100接收到的包解析各种类型的信息。另外，缓冲存储器1216可临时存储将被写入NVM 1220的数据或将从NVM 1220读取的数据。尽管缓冲存储器1216可以是包括在存储控制器1210中的组件，但是缓冲存储器1216可在存储控制器1210外部。

ECC引擎1217可对从NVM 1220读取的读取数据执行错误检测和校正操作。更具体地，ECC引擎1217可生成用于将写入NVM 1220的写入数据的奇偶校验位，并且生成的奇偶校验位可与写入数据一起存储在NVM 1220中。在从NVM 1220读取数据期间，ECC引擎1217可通过使用从NVM 1220读取的奇偶校验位以及读取数据来校正读取数据中的错误，并输出错误校正后的读取数据。

AES引擎1218可通过使用对称密钥算法对输入到存储控制器1210的数据执行加密操作和解密操作中的至少一个。

在一些示例实施例中，存储装置1200的NVM 1220可以是参照图1至图18描述的存储器装置，或者可基于参照图1至图18描述的操作方法进行操作。

根据本公开，提供了具有提高的可靠性和提高的性能的存储器装置的操作方法。

当术语“约”或“基本上”在本说明书中与数值结合使用时，旨在相关联的数值包括围绕陈述的数值的制造或操作公差(例如，±10％)。此外，当词语“总体上”和“基本上”与几何形状结合使用时，旨在不需要几何形状的精度，而是形状的宽容度在公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解，这些值和形状应被解释为包括围绕陈述的数值或形状的制造或操作公差(例如，±10％)。

存储器系统100(或其他电路，例如，存储器控制110、控制器接口电路系统111、存储器装置120、存储器接口电路系统121、控制逻辑电路系统122、存储器单元阵列123、地址解码器124、页缓冲器125、主机存储系统1000和它们的子组件)可包括包含逻辑电路的硬件；硬件/软件组合(诸如，执行软件的处理器)；或它们的组合。例如，处理电路更具体地可包括但不限于中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

虽然已经参照本公开的示例实施例描述了本公开，但是对于本领域普通技术人员将是清楚的，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可对其做出各种改变和修改。

Claims (20)

1.一种存储器装置的操作方法，存储器装置包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线，所述方法包括：

在第一字线设置时段期间，将第0通过电压施加到所述多条字线之中的第一选择字线，并且将第一通过电压施加到所述多条字线之中的第一上邻近字线；以及

在第一字线设置时段之后的第一编程执行时段期间，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线，

其中，第一上邻近字线是与第一选择字线物理上邻近的字线。

2.根据权利要求1所述的方法，还包括：

在第一字线设置时段和第一编程执行时段期间，将第0通过电压施加到所述多条字线之中的除了第一选择字线和第一上邻近字线之外的剩余未选择字线。

3.根据权利要求2所述的方法，其中，第一通过电压大于第0通过电压。

4.根据权利要求1所述的方法，其中，第一上邻近字线是与第一选择字线邻近的字线之中的与被完全编程的存储器单元连接的字线。

5.根据权利要求1所述的方法，其中，第一上邻近字线是与第一选择字线邻近的字线之中的距基底最高的字线。

6.根据权利要求1所述的方法，还包括：

在第一编程执行时段之后，将多个编程验证电压中的至少一个施加到第一选择字线。

7.根据权利要求1至6中的任一项所述的方法，还包括：

在第二字线设置时段期间，将第0通过电压施加到所述多条字线之中的第二选择字线，并且将第三通过电压施加到所述多条字线之中的第二上邻近字线；以及

在第二字线设置时段之后的第二编程执行时段期间，将第二编程电压施加到第二选择字线，并且将第四通过电压施加到第二上邻近字线，

其中，从第一选择字线到第一上邻近字线的第一距离小于从第二选择字线到第二上邻近字线的第二距离，并且

其中，第三通过电压大于第一通过电压，并且第四通过电压大于第二通过电压。

8.根据权利要求7所述的方法，其中，第三通过电压大于第四通过电压。

9.根据权利要求7所述的方法，其中，第三通过电压与第四通过电压相同。

10.根据权利要求7所述的方法，其中，第三通过电压小于第四通过电压。

11.根据权利要求1至6中的任一项所述的方法，还包括：

在第一字线设置时段期间，将第三通过电压施加到所述多条字线之中的第一下邻近字线；以及

在第一编程执行时段期间，将第四通过电压施加到第一下邻近字线，

其中，第一下邻近字线是与第一选择字线物理上邻近的字线。

12.根据权利要求11所述的方法，其中，第一下邻近字线是与第一选择字线物理上邻近的字线之中的与未被完全编程的存储器单元连接的字线。

13.根据权利要求11所述的方法，其中，第一下邻近字线是与第一选择字线物理上邻近的字线之中的与基底最近的字线。

14.一种存储器装置的操作方法，存储器装置包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线，所述方法包括：

在第一编程循环的第一字线设置时段中，将第0通过电压施加到所述多条字线之中的第一选择字线，并且将第一通过电压施加到所述多条字线之中的与第一选择字线邻近的第一上邻近字线；

在第一字线设置时段之后的第一编程循环的第一编程执行时段中，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线；

在第二编程循环的第二字线设置时段中，将第0通过电压施加到第一选择字线，并且将第三通过电压施加到第一上邻近字线；以及

在第二字线设置时段之后的第二编程循环的第二编程执行时段中，将比第一编程电压大的第二编程电压施加到第一选择字线，并且将第四通过电压施加到第一上邻近字线。

15.根据权利要求14所述的方法，其中，第三通过电压大于第一通过电压，或者第四通过电压大于第二通过电压。

16.根据权利要求14所述的方法，其中，第一上邻近字线是与第一选择字线邻近的字线之中的与被完全编程的存储器单元连接的字线。

17.根据权利要求14所述的方法，其中，第一上邻近字线与第一选择字线之间的第一间隔窄于第一参考间隔。

18.根据权利要求14至17中的任一项所述的方法，还包括：

在第一编程执行时段之后并且在第二字线设置时段之前，将多个编程验证电压中的至少一个施加到第一选择字线；以及

在第二编程执行时段之后，将所述多个编程验证电压中的至少一个施加到第一选择字线。

19.一种存储器装置的操作方法，存储器装置包括沿与基底垂直的方向堆叠的多个存储器单元和分别与所述多个存储器单元连接的多条字线，所述方法包括：

对所述多条字线之中的第一选择字线执行第一编程操作；以及

对所述多条字线之中的不同于第一选择字线的第二选择字线执行第二编程操作，

其中，第一编程操作包括：

在第一字线设置时段中，将第0通过电压施加到第一选择字线，并且将第一通过电压施加到第一上邻近字线；以及

在第一字线设置时段之后的第一编程执行时段中，将第一编程电压施加到第一选择字线，并且将比第一通过电压小的第二通过电压施加到第一上邻近字线，

第二编程操作包括：

在第二字线设置时段中，将第0通过电压施加到第二选择字线，并且将比第一通过电压大的第三通过电压施加到第二上邻近字线；以及

在第二字线设置时段之后的第二编程执行时段中，将第一编程电压施加到第二选择字线，并且将比第二通过电压大的第四通过电压施加到第二上邻近字线，

从第一选择字线到第一上邻近字线的第一距离小于从第二选择字线到第二上邻近字线的第二距离。

20.根据权利要求19所述的方法，其中，第一上邻近字线是与第一选择字线邻近的字线之中的与在第一编程操作期间被完全编程的存储器单元连接的字线，并且

其中，第二上邻近字线是与第二选择字线邻近的字线之中的与在第二编程操作期间被完全编程的存储器单元连接的字线。