KR20240027507A

KR20240027507A - 메모리 장치의 동작 방법

Info

Publication number: KR20240027507A
Application number: KR1020220140656A
Authority: KR
Inventors: 양미주; 서준호; 김성용; 홍혜영
Original assignee: 삼성전자주식회사
Priority date: 2022-08-23
Filing date: 2022-10-27
Publication date: 2024-03-04

Abstract

본 발명에 따른 메모리 장치는 기판과 수직한 방향으로 적층된 복수의 메모리 셀들 및 복수의 메모리 셀들 각각과 연결된 복수의 워드라인들을 포함한다. 본 발명에 따른 메모리 장치의 동작 방법은 제1 워드라인 셋업 구간 동안, 복수의 워드라인들 중 제1 선택 워드라인으로 제0 패스 전압을 인가하고, 복수의 워드라인들 중 제1 상위 인접 워드라인으로 제1 패스 전압을 인가하는 단계, 및 제1 워드라인 셋업 구간 이후의 제1 프로그램 실행 구간 동안, 제1 선택 워드라인으로 제1 프로그램 전압을 인가하고, 제1 상위 인접 워드라인으로 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하고, 제1 상위 인접 워드라인은 제1 선택 워드라인과 물리적으로 인접한 워드라인이다.

Description

메모리 장치의 동작 방법{OPERATION METHOD OF MEMORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는, 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.

플래시 메모리 장치는 대용량 저장 매체로서 널리 사용된다. 최근에는 메모리 셀들이 기판과 수직한 방향으로 적층된 3차원 구조의 플래시 메모리 장치가 사용된다. 이와 함께, 플래시 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들 또는 워드라인들 사이의 간격이 좁아지고 있으며, 이에 따라 프로그램 교란과 같은 다양한 문제점이 발생되고 있다.

본 발명의 목적은 향상된 신뢰성 및 향상된 성능을 갖는 메모리 장치의 동작 방법을 제공하는데 있다.

본 발명의 일 실시 예에 따르면, 기판과 수직한 방향으로 적층된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각과 연결된 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법은 제1 워드라인 셋업 구간 동안, 상기 복수의 워드라인들 중 제1 선택 워드라인으로 제0 패스 전압을 인가하고, 상기 복수의 워드라인들 중 제1 상위 인접 워드라인으로 제1 패스 전압을 인가하는 단계; 및 상기 제1 워드라인 셋업 구간 이후의 제1 프로그램 실행 구간 동안, 상기 제1 선택 워드라인으로 제1 프로그램 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제1 상위 인접 워드라인은 상기 제1 선택 워드라인과 물리적으로 인접한 워드라인이다.

본 발명의 일 실시 예에 따르면, 기판과 수직한 방향으로 적층된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각과 연결된 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법은 제1 프로그램 루프의 제1 워드라인 셋업 구간에서, 상기 복수의 워드라인들 중 제1 선택 워드라인으로 제0 패스 전압을 인가하고, 상기 복수의 워드라인들 중 상기 제1 선택 워드라인과 인접한 제1 상위 인접 워드라인으로 제1 패스 전압을 인가하는 단계; 상기 제1 프로그램 루프의 상기 제1 워드라인 셋업 구간 이후의 제1 프로그램 실행 구간에서, 상기 제1 선택 워드라인으로 제1 프로그램 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계; 제2 프로그램 루프의 제2 워드라인 셋업 구간에서, 상기 제1 선택 워드라인으로 상기 제0 패스 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 제3 패스 전압을 인가하는 단계; 및 상기 제2 프로그램 루프의 상기 제2 워드라인 셋업 구간 이후의 제2 프로그램 실행 구간에서, 상기 제1 선택 워드라인으로 상기 제1 프로그램 전압보다 높은 제2 프로그램 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 제4 패스 전압을 인가하는 단계를 포함한다.

본 발명의 일 실시 예에 따르면, 기판과 수직한 방향으로 적층된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각과 연결된 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법은 상기 복수의 워드라인들 중 제1 선택 워드라인에 대한 제1 프로그램 동작을 수행하는 단계; 및 상기 복수의 워드라인들 중 상기 제1 선택 워드라인과 다른 제2 선택 워드라인에 대한 제2 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 프로그램 동작은: 제1 워드라인 셋업 구간에서, 상기 제1 선택 워드라인으로 제0 패스 전압을 인가하고, 제1 상위 인접 워드라인으로 제1 패스 전압을 인가하는 단계; 및 상기 제1 워드라인 셋업 구간 이후의 제1 프로그램 실행 구간에서, 상기 제1 선택 워드라인으로 제1 프로그램 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제2 프로그램 동작은: 제2 워드라인 셋업 구간에서, 상기 제2 선택 워드라인으로 상기 제0 패스 전압을 인가하고, 제2 상위 인접 워드라인으로 상기 제1 패스 전압보다 높은 제3 패스 전압을 인가하는 단계; 및 상기 제2 워드라인 셋업 구간 이후의 제2 프로그램 실행 구간에서, 상기 제2 선택 워드라인으로 상기 제1 프로그램 전압을 인가하고, 상기 제2 상위 인접 워드라인으로 상기 제2 패스 전압보다 높은 제4 패스 전압을 인가하는 단계를 포함하고, 상기 제1 선택 워드라인 및 상기 제1 상위 인접 워드라인 사이의 제1 간격은 상기 제2 선택 워드라인 및 상기 제2 상위 인접 워드라인 사이의 제2 간격보다 좁다.

본 발명에 따르면, 향상된 신뢰성 및 향상된 성능을 갖는 메모리 장치의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록이다.
도 2는 도 1의 메모리 장치(120)를 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 보여주는 도면이다.
도 4는 도 3의 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 5는 도 3의 메모리 셀들에 대한 프로그램 동작을 설명하기 위한 타이밍도이다.
도 6은 도 5의 복수의 프로그램 루프들 중 제1 프로그램 루프의 프로그램 단계를 좀 더 상세하게 보여주는 타이밍도이다.
도 7은 도 5의 복수의 프로그램 루프들 중 제1 프로그램 루프의 프로그램 단계를 좀 더 상세하게 보여주는 타이밍도이다.
도 8은 도 7의 타이밍도에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도들이다.
도 10은 도 3의 메모리 블록의 셀 스트링을 보여주는 도면이다.
도 11은 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 12a 및 도 12b는 도 11의 프로그램 동작을 보다 상세하게 설명하기 위한 도면들이다.
도 13은 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 14는 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 15는 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 블록의 적층 구조를 보여주는 도면이다.
도 17은 도 2의 메모리 장치의 프로그램 동작을 보여주는 순서도이다.
도 18는 본 발명의 실시 예에 따른 메모리 장치(500)를 설명하기 위한 도면이다.
도 19는 본 발명의 실시예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록이다. 도 1은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.

메모리 컨트롤러(110)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(111)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(120)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.

컨트롤러 인터페이스 회로(111)는 제1 핀(P21)을 통해 메모리 장치(120)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(111)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(120)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.

컨트롤러 인터페이스 회로(111)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(120)로 전송할 수 있다. 컨트롤러 인터페이스 회로(111)는 제7 핀(P27)을 통해 메모리 장치(120)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(120)로부터 데이터 신호(DQ)를 수신할 수 있다.

컨트롤러 인터페이스 회로(111)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(120)로 전송할 수 있다. 컨트롤러 인터페이스 회로(111)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(120)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(120)로 전송할 수 있다.

컨트롤러 인터페이스 회로(111)는 제5 핀(P25)을 통해 메모리 장치(120)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(111)는 제6 핀(P26)을 통해 메모리 장치(120)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(120)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

메모리 장치(120)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(111)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(120)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(111)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(120)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(111)는 메모리 장치(120)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(111)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.

메모리 장치(120)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(111)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(111)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(111)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(120)로 전송할 수 있다.

컨트롤러 인터페이스 회로(111)는 제8 핀(P28)을 통해 메모리 장치(120)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(111)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(120)의 상태 정보를 판별할 수 있다.

메모리 장치(120)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(121), 제어 로직 회로(122), 및 메모리 셀 어레이(123)를 포함할 수 있다.

메모리 인터페이스 회로(121)는 제1 핀(P11)을 통해 메모리 컨트롤러(110)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(121)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(110)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(121)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(110)와 신호들을 송수신할 수 있다.

메모리 인터페이스 회로(121)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(110)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(121)는 제7 핀(P17)을 통해 메모리 컨트롤러(110)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(110)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호(DQ)들에 대응하는 복수개의 핀들을 포함할 수 있다.

메모리 인터페이스 회로(121)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(121)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.

일 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(121)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.

메모리 인터페이스 회로(121)는 제5 핀(P15)을 통해 메모리 컨트롤러(110)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(121)는 제6 핀(P16)을 통해 메모리 컨트롤러(110)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(110)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.

메모리 장치(120)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(121)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(121)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(121)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(121)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(110)로 전송될 수 있다.

메모리 장치(120)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(110)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(121)는 메모리 컨트롤러(110)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(121)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(121)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.

메모리 인터페이스 회로(121)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(110)로 전송할 수 있다. 메모리 인터페이스 회로(121)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(120)의 상태 정보를 메모리 컨트롤러(110)로 전송할 수 있다. 메모리 장치(120)가 비지 상태인 경우(즉, 메모리 장치(120) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(121)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(110)로 전송할 수 있다. 메모리 장치(120)가 레디 상태인 경우(즉, 메모리 장치(120) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(121)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(110)로 전송할 수 있다. 예를 들어, 메모리 장치(120)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(123)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(121)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(110)로 전송할 수 있다. 예를 들어, 메모리 장치(120)가 프로그램 명령에 응답하여 메모리 셀 어레이(123)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(121)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(110)로 전송할 수 있다.

제어 로직 회로(122)는 메모리 장치(120)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(122)는 메모리 인터페이스 회로(121)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(122)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(120)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(122)는 메모리 셀 어레이(123)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(123)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.

메모리 셀 어레이(123)는 제어 로직 회로(122)의 제어에 따라 메모리 인터페이스 회로(121)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(123)는 제어 로직 회로(122)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(121)로 출력할 수 있다.

메모리 셀 어레이(123)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.

도 2는 도 1의 메모리 장치(120)를 상세하게 보여주는 블록도이다. 도 2를 참조하면, 메모리 장치(120)는 입출력 회로(121), 제어 로직 및 전압 발생 회로(122), 메모리 셀 어레이(123), 어드레스 디코더(124), 및 페이지 버퍼(125)를 포함할 수 있다.

입출력 회로(121)는 도 1의 메모리 인터페이스 회로(121)와 유사할 수 있으며, 이에 대한 상세한 설명은 생략된다.

제어 로직 및 전압 발생 회로(122)(이하에서, 제어 로직 회로(122)라 칭함.)는 도 1의 제어 로직 회로(121)와 유사한 동작을 수행할 수 있다. 예를 들어, 제어 로직 회로(121)는 메모리 컨트롤러(110) 로부터(또는 입출력 회로(121)를 통해) 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여, 메모리 장치(120)의 다양한 구성 요소들을 제어할 수 있다. 일 실시 예에서, 제어 로직 회로(122)는 메모리 장치(120)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 다양한 동작 전압들은 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 검증 전압들, 복수의 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들 등을 포함할 수 있다.

메모리 셀 어레이(123)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 비트라인들과 연결된 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 셀 트랜지스터들을 포함할 수 있고, 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다. 메모리 블록의 구조는 도 3을 참조하여 더욱 상세하게 설명된다.

어드레스 디코더(124)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해, 메모리 셀 어레이(123)와 연결될 수 있다. 어드레스 디코더(124)는 메모리 컨트롤러(110)로부터(또는 입출력 회로(121)를 통해) 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(124)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩 결과를 기반으로, 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어할 수 있다.

페이지 버퍼(125)는 비트라인들(BL)을 통해, 메모리 셀 어레이(123)와 연결될 수 있다. 페이지 버퍼(125)는 비트라인들(BL)의 전압 변화를 감지하여, 메모리 셀 어레이(123)에 저장된 데이터를 읽을 수 있다. 페이지 버퍼(125)는 읽은 데이터를 입출력 회로(121)로 전달할 수 있다. 또는 페이지 버퍼(125)는 입출력 회로(121)로부터 데이터를 수신하고, 수신된 데이터를 기반으로 비트라인들(BL)의 전압을 제어할 수 있다.

도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 보여주는 도면이다. 일 실시 예에서, 도 3을 참조하여 3차원 구조의 메모리 블록이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 메모리 블록은 2차원 구조의 메모리 블록의 구조를 가질 수 있다. 일 실시 예에서, 도 3에 도시된 메모리 블록은 메모리 장치(120)의 물리적 소거 단위일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 단위는 페이지 단위, 워드라인 단위, 서브 블록 단위 등으로 변형될 수 있다.

도 2 및 도 3을 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 일 실시 예에서, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 기판)과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL1, BL2) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

일 실시 예에서, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 일 실시 예에서, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 일 실시 예에서, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.

일 실시 예에서, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다.

기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

일 실시 예에서, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.

일 실시 예에서, 도 3에 도시된 메모리 블록(BLK)은 일부 예시이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 4는 도 3의 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다. 도 5는 도 3의 메모리 셀들에 대한 프로그램 동작을 설명하기 위한 타이밍도이다. 도 4의 그래프의 가로축은 메모리 셀들의 문턱 전압을 가리키고, 세로축은 메모리 셀들의 개수를 가리킨다. 설명의 편의를 위해, 메모리 셀들 각각은 3-비트의 데이터를 저장하는 TLC(triple level cell)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들은 SLC, MLC, TLC, QLC 등과 같은 다양한 형태로 구현될 수 있다.

도 3 내지 도 5를 참조하면, 메모리 장치(120)는 페이지 단위 또는 워드라인 단위로 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 블록(BLK)의 메모리 셀들(MC1~MC8)은 소거 상태(E)를 가질 수 있다. 메모리 장치(120)는 메모리 셀들(MC1~MC8) 중 선택 워드라인과 연결된 메모리 셀들이 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록, 프로그램 동작을 수행할 수 있다.

일 실시 예에서, 프로그램 동작은 ISPP(incremental step pulse programming) 방식으로 수행될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 메모리 장치(120)는 복수의 프로그램 루프들(PL1~PLn)을 수행할 수 있다. 복수의 프로그램 루프들(PL1~PLk)은 선택 워드라인으로 프로그램 전압(예를 들어, VPGM1~VPGMk 중 하나)를 인가하는 프로그램 단계(PGM Step) 및 선택 워드라인으로 검증 전압(예를 들어, Vvfy1~Vvfy7 중 적어도 하나)을 인하는 검증 단계(VFY Step)를 포함할 수 있다.

일 실시 예에서, 선택 워드라인은 실제 사용자 데이터를 저장하도록 구성된 메모리 셀들과 연결될 수 있다. 예를 들어, 본 발명에서의 선택 워드라인은 사용자 데이터를 저장하도록 구성된 메모리 셀들(예를 들어, MC1~MC8)과 연결된 워드라인들(WL1~WL8) 중 하나일 수 있다. 일 실시 예에서, 더미 워드라인들(DWL1, DWL2)과 연결된 더미 메모리 셀들(DMC1, DMC2), 스트링 선택 라인들(SSL1a, SSL1b)과 연결된 스트링 선택 트랜지스터들(SSTa, SSTb), 접지 선택 라인(GSL)과 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 구현 방식에 따라, 각각의 문턱 전압 제어를 위해 프로그램될 수 있다. 그러나, 상술된 셀 트랜지스터들(DMC1, DMC2, SSTa, SSTb, GSTa, GSTb)은 메모리 컨트롤러(110)로부터 수신된 실제 사용자 데이터를 저장하는데 사용되지 않을 것이다.

일 실시 예에서, 제1 프로그램 루프(PL1)의 프로그램 단계에서, 메모리 장치(120)는 선택 워드라인으로 제1 프로그램 전압(VPGM1)을 인가하여, 선택 워드라인과 연결된 메모리 셀들의 문턱 전압을 증가시킬 수 있다. 이후에, 제1 프로그램 루프(PL1)의 검증 단계에서, 메모리 장치(120)는 선택 워드라인으로 검증 전압을 인가하여, 선택 워드라인과 연결된 메모리 셀들의 프로그램 상태를 검증할 수 있다. 메모리 장치(120)는 상술된 바와 유사하게, 제2 내지 제k 프로그램 루프들(PL2~PLk)을 수행하여, 선택 워드라인과 연결된 메모리 셀들을 프로그램할 수 있다.

일 실시 예에서, 프로그램 루프가 반복 수행됨에 따라, 선택 워드라인들으로 인가되는 프로그램 전압은 점진적으로 증가할 수 있다. 즉, 제2 프로그램 루프(PL2)에서 사용되는 제2 프로그램 전압(VPGM2)은 제1 프로그램 루프(PL1)에서 사용되는 제1 프로그램 전압(VPGM1)보다 클 수 있고, 제3 프로그램 루프(PL3)에서 사용되는 제3 프로그램 전압(VPGM3)은 제2 프로그램 루프(PL2)에서 사용되는 제2 프로그램 전압(VPGM2)보다 클 수 있다.

일 실시 예에서, 선택 워드라인으로 인가되는 검증 전압(Vvfy)은 도 4에 도시된 바와 같이, 제1 내지 제7 검증 전압들(Vvfy1~Vvfy7) 중 적어도 하나를 포함할 수 있다. 제1 내지 제7 검증 전압들(Vvfy1~Vvfy7)은 제1 내지 제7 프로그램 상태들(P1~P7)을 각각 검증하기 위한 레벨을 가질 수 있다. 프로그램 루프가 반복 수행됨에 따라, 선택 워드라인으로 인가되는 검증 전압(Vfy)은 바뀔 수 있다. 예를 들어, 제1 프로그램 루프(PL1)의 검증 단계에서, 제1 및 제2 검증 전압들(Vvyf1, Vvfy2)이 선택 워드라인으로 인가될 수 있다. 제2 프로그램 루프(PL2)의 검증 단계에서, 제1, 제2, 및 제3 검증 전압들(Vvyf1, Vvfy2, Vvfy3)이 선택 워드라인으로 인가될 수 있다. 제k 프로그램 루프(PLk)의 검증 단계에서, 제6 및 제7 검증 전압들(Vvfy6, Vvfy7)이 선택 워드라인으로 인가될 수 있다.

일 실시 예에서, 상술된 프로그램 전압들 및 검증 전압들은 일부 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다.

일 실시 예에서, 복수의 프로그램 루프들(PL1~PLk) 각각의 프로그램 단계 및 검증 단계가 수행되는 동안, 선택 워드라인을 제외한 나머지 워드라인들(또는 비선택 워드라인들)로 패스 전압(VPS)이 인가될 수 있다. 일 실시 예에서, 패스 전압(VPS)은 도 4에 도시된 바와 같이, 최상위 프로그램 상태(예를 들어, P7)의 문턱 전압보다 높은 레벨을 가질 수 있다. 즉, 패스 전압(VPS)은 메모리 셀들의 프로그램 상태와 무관하게, 메모리 셀들을 턴-온시키는 전압일 수 있다. 일 실시 예에서, 패스 전압(VPS)은 본 발명의 실시 예에 따라 다양한 레벨을 가질 수 있으며, 이에 대한 상세한 설명은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

도 6은 도 5의 복수의 프로그램 루프들 중 제1 프로그램 루프의 프로그램 단계를 좀 더 상세하게 보여주는 타이밍도이다. 도 2, 도 3, 도 5, 및 도 6을 참조하면, 메모리 장치(120)는 비트라인(BL), 스트링 선택 라인(SSL), 워드라인들(WL_SEL, WL_UNSEL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)의 전압을 제어함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.

예를 들어, 하나의 프로그램 단계(PGM Step)는 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY)을 포함할 수 있다.

비트라인(BL)에 대하여, 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY) 동안, 대응하는 메모리 셀의 프로그램 상태에 따라 전원 전압(VCC) 및 접지 전압(GND) 중 하나가 비트라인(BL)으로 인가될 수 있다. 일 실시 예에서, 대응하는 메모리 셀이 프로그램될 메모리 셀인 경우, 비트라인(BL)으로 접지 전압(GND)이 인가되고, 대응하는 메모리 셀이 프로그램 금지될 메모리 셀인 경우, 비트라인(BL)으로 전원 전압(VCC)이 인가될 수 있다.

스트링 선택 라인(SSL)에 대하여, 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY) 동안, 대응하는 셀 스트링의 상태에 따라 스트링 선택 라인(SSL)으로 온 전압(VON) 및 오프 전압(VOFF) 중 하나가 인가될 수 있다. 예를 들어, 도 3의 메모리 블록(BLK)에서, 제1 비트라인(BL1)에 대하여, 제11 셀 스트링(CS11)이 선택된 셀 스트링이고, 제21 셀 스트링(CS21)이 비선택된 셀 스트링인 경우, 제11 셀 스트링(CS11)과 연결된 스트링 선택 라인들(SSL1a, SSL1b)로 온 전압(VON)이 인가되고, 제21 셀 스트링(CS21)과 연결된 스트링 선택 라인들(SSL2a, SSL2b)로 오프 전압(VOFF)이 인가된다. 일 실시 예에서, 온 전압(VON)은 대응하는 스트링 선택 트랜지스터(SSTa, SSTb)가 턴-온되는 레벨을 가질 수 있고, 오프 전압(VOFF)은 대응하는 스트링 선택 트랜지스터(SSTa, SSTb)가 턴-오프되는 레벨을 가질 수 있다.

접지 선택 라인(GSL)에 대하여, 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY) 동안, 접지 선택 라인(GSL)으로 오프 전압(VOFF)이 인가될 수 있다. 오프 전압(VOFF)은 접지 선택 라인(GSL)과 연결된 접지 선택 트랜지스터들(GSTa, GSTb)을 턴-오프시키는 레벨을 가질 수 있다.

공통 소스 라인(CSL)에 대하여, 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY) 동안, 공통 소스 라인(CSL)으로 접지 전압(GND)이 인가될 수 있다.

비선택 워드라인(WL_UNSEL)에 대하여, 워드라인 셋업 구간(WL Setup) 및 프로그램 실행 구간(PGM Exec.) 동안, 제0 패스 전압(VPS0)이 인가될 수 있고, 리커버리 구간(RCY)에서, 제0 전압(V0)이 인가될 수 있다. 제0 패스 전압(VSP0)은 메모리 셀들의 프로그램 상태와 무관하게, 메모리 셀들을 턴-온시킬 수 있는 레벨을 가질 수 있다.

선택 워드라인(WL_SEL)에 대하여, 워드라인 셋업 구간(WL Setup) 동안, 제0 패스 전압(VP0)이 인가되고, 프로그램 실행 구간(PGM Exec.) 동안, 제1 프로그램 전압(VPGM1)이 인가되고, 리커버리 구간(RCY) 동안, 제0 전압(V0)이 인가될 수 있다. 상술된 바와 같이, 메모리 장치(120)는 각 라인의 전압을 제어함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들을 프로그램할 수 있다.

상술된 각 라인의 레벨 및 타이밍은 본 발명의 실시 예를 용이하게 설명하기 위한 단순 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 각 라인의 레벨 및 타이밍은 본 발명의 기술적 사상으로부터의 벗어남 없이, 다양하게 변형될 수 있다.

일 실시 예에서, 선택 워드라인(WL_SEL)에 대한 프로그램 동작시, 선택 워드라인으로 인가되는 프로그램 전압의 셋업 시간을 단축시키기 위해, 인접 워드라인으로 인가되는 패스 전압을 상대적으로 높은 레벨로 제어할 수 있다. 이 경우, 워드라인들 사이의 커플링에 의해 메모리 셀들의 문턱 전압이 바뀔 수 있다. 이는 메모리 셀들에 저장된 데이터의 신뢰성을 저하시킨다. 이러한 문제점을 해결하기 위해, 인접 워드라인들로 인가되는 패스 전압을 상대적으로 낮은 전압으로 인가할 수 있다. 이 경우, 워드라인들 사이의 커플링에 의한 메모리 셀들의 문턱 전압 산포 변화는 감소될 수 있으나, 선택 워드라인으로 인가되는 프로그램 전압의 셋업 시간이 증가할 수 있으며, 비선택 셀 스트링 또는 프로그램 금지 메모리 셀들에 대한 채널 부스팅 효과가 감소될 수 있다.

도 7은 도 5의 복수의 프로그램 루프들 중 제1 프로그램 루프의 프로그램 단계를 좀 더 상세하게 보여주는 타이밍도이다. 도 8은 도 7의 타이밍도에 따른 프로그램 동작을 설명하기 위한 도면이다.

이하에서, 본 발명의 실시 예들을 좀 더 용이하게 설명하기 위해, “상위 인접 워드라인(WL_U)(upper adjacent word line)”의 용어가 사용된다. 상위 인접 워드라인(WL_U)은 선택 워드라인(WL_SEL)과 인접한 워드라인들 중 프로그램 완료된 메모리 셀들과 연결된 워드라인을 가리킬 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 메모리 장치(120)는 상위 워드라인(예를 들어, WL8)으로부터 하위 워드라인(WL1)의 순서로 프로그램할 수 있다. 이 때, 제5 워드라인(WL5)이 선택 워드라인 인 것으로 가정한다.

이 경우, 제5 워드라인(WL5)과 인접한 워드라인들(WL4, WL6) 중 제6 워드라인(WL6)과 연결된 메모리 셀들은 프로그램 완료된 메모리 셀들이고, 제4 워드라인(WL4)과 연결된 메모리 셀들은 아직 프로그램되지 않은 메모리 셀들이다. 즉, 제6 워드라인(WL6)은 선택 워드라인(WL_SEL)인 제5 워드라인(WL5)에 대하여 상위 인접 워드라인(WL_U)일 수 있다.

이하에서, “비선택 워드라인(WL_UNSEL)”은 다르게 정의되지 않는 한, 복수의 워드라인들 중 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)(또는 이하에서의 하위 인접 워드라인(WL_L))을 제외한 나머지 워드라인들을 지칭할 수 있다. 그러나, 상술된 용어는 단순히 본 발명의 실시 예들을 용이하게 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.

도 3, 도 5, 도 7, 및 도 8을 참조하면, 메모리 장치(120)는 비트라인(BL), 스트링 선택 라인(SSL), 워드라인들(WL_SEL, WL_UNSEL, WL_U), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)의 전압을 제어함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.

예를 들어, 하나의 프로그램 단계(PGM Step)는 워드라인 셋업 구간(WL Setup), 프로그램 실행 구간(PGM Exec.), 및 리커버리 구간(RCY)을 포함할 수 있다. 일 실시 예에서, 비트라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)에 대한 제어는 도 6을 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

워드라인 셋업 구간(WL Setup)에서, 선택 워드라인(WL_SEL)으로 제0 패스 전압(VPS0)이 인가되고, 비선택 워드라인들(WL_UNSEL)로 제0 패스 전압(VPS0)이 인가되고, 상위 인접 워드라인(WL_U)으로 제1 패스 전압(VPS1)이 인가될 수 있다. 프로그램 실행 구간(PGM Exec.)에서, 선택 워드라인(WL_SEL)으로 제1 프로그램 전압(VPGM1)이 인가되고, 상위 인접 워드라인(WL_U)으로 제1 패스 전압(VPS1)보다 낮은 제2 패스 전압(VPS2)이 인가될 수 있다. 리커버리 구간(RCY)에서, 선택 워드라인(WL_SEL), 상위 인접 워드라인(WL_U), 및 비선택 워드라인(WL_UNSEL)으로 제0 전압(V0)이 인가될 수 있다.

예를 들어, 도 8에 도시된 바와 같이, 셀 스트링(CS11)은 기판(SUB) 상에 수직한 방향으로 적층된 복수의 라인들을 포함할 수 있다. 선택 워드라인(WL_SEL)이 제5 워드라인(WL5)인 것으로 가정한다. 이 때, 메모리 장치(120)는 WL8 →WL7 → WL6 → WL5 → WL4 → WL3 → WL2 → WL1의 순서로 프로그램 동작을 수행하며, 이에 따라, 제6 내지 제8 워드라인들(WL6~WL8)은 프로그램 완료된 상태일 것이다. 따라서, 선택 워드라인(WL_SEL)인 제5 워드라인(WL5)에 대한 상위 인접 워드라인(WL_U)은 제6 워드라인(WL6)이고, 비선택 워드라인들(WL_UNSEL)은 제1 내지 제4, 제7, 및 제8 워드라인들(WL1~WL4, WL7, WL8)일 것이다.

이 경우, 스트링 선택 라인들(SSL1a, SSL1b)로 온 전압(VON)이 인가될 수 있고, 접지 선택 라인(GSL)으로 오프 전압(VOFF)이 인가될 수 있다. 비선택 워드라인들(WL_UNSEL)(즉, WL1~WL4, WL7, WL8) 및 더미 워드라인들(DWL1, DWL2)로 제0 패스 전압(V0)이 인가될 수 있다.

워드라인 셋업 구간(WL Setup)에서, 선택 워드라인(WL_SEL)(즉, WL5)으로 제0 패스 전압(VPS0)이 인가되고, 상위 인접 워드라인(WL_U)(즉, WL6)으로 제1 패스 전압(VPS1)이 인가될 수 있다. 이후에, 프로그램 실행 구간(PGM Exec.)에서, 선택 워드라인(WL_SEL)(즉, WL5)으로 제1 프로그램 전압(VPGM1)이 인가되고, 상위 인접 워드라인(WL_U)으로 제2 패스 전압(VPS2)이 인가될 수 있다. 제2 패스 전압(VPS2)은 제1 패스 전압(VPS1)보다 낮을 수 있다. 제2 패스 전압(VP2)은 메모리 셀들의 프로그램 상태와 무관하게, 메모리 셀들을 턴-온시킬 수 있는 레벨을 가질 수 있다.

일 실시 예에서, 리커버리 구간(RCY) 이후에, 메모리 장치(120)는 도 4를 참조하여 설명된 바와 같이, 검증 단계(VFY Step)를 수행할 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따르면, 워드라인 셋업 구간(WL Setup)에서, 상위 인접 워드라인(WL_U)으로 제1 패스 전압(VP1)을 인가하고, 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 제1 패스 전압(VP1)보다 낮은 제2 패스 전압(VP2)이 인가될 수 있다. 이 경우, 워드라인 셋업 구간(WL Setup) 동안, 상위 인접 워드라인(WL_U)으로 상대적으로 높은 제1 패스 전압(VPS1)이 인가됨에 따라, 채널 부스팅 효율이 증가하고, 열 전자(Hot carrier)로 인한 열화가 방지될 수 있다. 또한, 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 상대적으로 낮은 제2 패스 전압(VPS2)이 인가됨에 따라, 워드라인 사이의 커플링이 감소하고, 메모리 셀들의 열화가 방지될 수 있다.

도 9a 내지 도 9c는 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도들이다. 설명의 편의를 위해, 도 9a 내지 도 9c의 타이밍도들에서, 상위 인접 워드라인(WL_U)에 대한 전압 제어가 도시된다. 다른 라인들의 전압 제어는 도 7 및 도 8을 참조하여 설명된 바와 유사할 수 있으며, 도면의 간결성을 위해, 도 9a 내지 도 9c의 타이밍도들에서 생략된다.

먼저, 도 2, 도 5, 및 도 7, 도 9a를 참조하면, 메모리 장치(120)는 프로그램 루프들(예를 들어, PL1, PL2, PL3)을 순차적으로 수행함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들을 프로그램할 수 있다. 이 때, 메모리 장치(120)는 각 프로그램 루프의 워드라인 셋업 구간(WL Setup)에서, 상위 인접 워드라인(WL_U)으로 인가되는 제1 패스 전압(VPS1)을 점진적으로 증가시킬 수 있다.

예를 들어, 제1 프로그램 루프(PL1)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1a 패스 전압(VPS1a)을 인가하고, 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 제2a 패스 전압(VPS2a)을 인가할 수 있다.

이후에, 제2 프로그램 루프(PL2)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1b 패스 전압(VPS1b)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2a 패스 전압(VPS2a)을 인가할 수 있다.

이후에, 제3 프로그램 루프(PL3)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1c 패스 전압(VPS1c)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2a 패스 전압(VPS2a)을 인가할 수 있다.

일 실시 예에서, 제1b 패스 전압(VPS1b)는 제1a 패스 전압(VPS1a)보다 높고, 제1c 패스 전압(VPS1c)은 제1b 패스 전압(VPS1c)보다 높을 수 있다. 즉, 프로그램 루프가 반복적으로 수행됨에 따라, 각 프로그램 루프의 워드라인 셋업 구간(WL Setup)에서 상위 인접 워드라인(WL_U)으로 인가되는 제1 패스 전압(VPS1)은 점진적으로 증가할 수 있다.

다음으로, 도 2, 도 5, 및 도 7, 도 9b를 참조하면, 메모리 장치(120)는 프로그램 루프들(예를 들어, PL1, PL2, PL3)을 순차적으로 수행함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들을 프로그램할 수 있다. 이 때, 메모리 장치(120)는 각 프로그램 루프의 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 인가되는 제2 패스 전압(VPS2)을 점진적으로 증가시킬 수 있다.

이후에, 제2 프로그램 루프(PL2)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1a 패스 전압(VPS1a)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2b 패스 전압(VPS2b)을 인가할 수 있다.

이후에, 제3 프로그램 루프(PL3)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1a 패스 전압(VPS1a)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2c 패스 전압(VPS2c)을 인가할 수 있다.

일 실시 예에서, 제2b 패스 전압(VPS2b)는 제2a 패스 전압(VPS2a)보다 높고, 제2c 패스 전압(VPS2c)은 제2b 패스 전압(VPS2c)보다 높을 수 있다. 즉, 프로그램 루프가 반복적으로 수행됨에 따라, 각 프로그램 루프의 프로그램 실행 구간(PGM Exec.)에서 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압은 점진적으로 증가할 수 있다.

다음으로, 도 2, 도 5, 및 도 7, 도 9c를 참조하면, 메모리 장치(120)는 프로그램 루프들(예를 들어, PL1, PL2, PL3)을 순차적으로 수행함으로써, 선택 워드라인(WL_SEL)과 연결된 메모리 셀들을 프로그램할 수 있다. 이 때, 메모리 장치(120)는 각 프로그램 루프의 워드라인 셋업 구간(WL Setup)에서, 상위 인접 워드라인(WL_U)으로 인가되는 제1 패스 전압(VPS1) 및 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 인가되는 제2 패스 전압(VPS2)을 각각 점진적으로 증가시킬 수 있다.

이후에, 제2 프로그램 루프(PL2)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1b 패스 전압(VPS1b)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2b 패스 전압(VPS2b)을 인가할 수 있다.

이후에, 제3 프로그램 루프(PL3)의 프로그램 단계에서, 워드라인 셋업 구간(WL Setup) 동안, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 제1c 패스 전압(VPS1c)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 상위 인접 워드라인(WL_U)으로 제2c 패스 전압(VPS2c)을 인가할 수 있다.

일 실시 예에서, 제1b 패스 전압(VPS1b)는 제1a 패스 전압(VPS1a)보다 높고, 제1c 패스 전압(VPS1c)은 제1b 패스 전압(VPS1c)보다 높을 수 있다. 제2b 패스 전압(VPS2b)는 제2a 패스 전압(VPS2a)보다 높고, 제2c 패스 전압(VPS2c)은 제2b 패스 전압(VPS2c)보다 높을 수 있다. 즉, 프로그램 루프가 반복적으로 수행됨에 따라, 각 프로그램 루프의 워드라인 셋업 구간(WL Setup) 및 프로그램 실행 구간(PGM Exec.)에서 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압은 점진적으로 증가할 수 있다.

일 실시 예에서, 도 9a 내지 도 9c의 타이밍도들 각각은, 제1 내지 제3 프로그램 루프들(PL1~PL3)만 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(120)는 추가적인 프로그램 루프들을 더 수행할 수 있으며, 추가적인 프로그램 루프들이 순차적으로 수행됨에 따라, 워드라인 셋업 구간(WL Setup)에서 상위 인접 워드라인(WL_U)으로 인가되는 제1 패스 전압(VPS1) 또는 프로그램 실행 구간(PGM Exec.)에서 상위 인접 워드라인(WL_U)으로 인가되는 제2 패스 전압(VPS2)은 점진적으로 증가할 수 있다.

도 10은 도 3의 메모리 블록의 셀 스트링을 보여주는 도면이다. 도 3 및 도 10을 참조하면, 셀 스트링(CS11)은 기판(SUB)에 적층된 복수의 라인들(GSL, DWL1, WL1~WL8, DWL2, SSL1a, SSL1b)을 포함할 수 있다. 셀 스트링(CS11)의 보다 상세한 구조는 도 3을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.

일 실시 예에서, 복수의 라인들(GSL, DWL1, WL1~WL8, DWL2, SSL1a, SSL1b) 각각의 워드라인 간격(예를 들어, Ls1, Ls2, Ls3 등)은 기판(SUB)으로부터 높이 또는 물리적 위치에 따라 다를 수 있다. 일 실시 예에서, 워드라인 간격은 서로 인접한 2개의 워드라인들 사이의 거리(또는 높이)를 가리킬 수 있다.

예를 들어, 복수의 워드라인들(WL1~WL8)은 제1 내지 제3 워드라인 그룹들(WLG1, WLG2, WLG3)로 구분될 수 있다. 제1 워드라인 그룹(WLG1)은 복수의 워드라인들(WL1~WL8) 중 기판(SUB)과 상대적으로 인접한 제1 및 제2 워드라인들(WL1, WL2)을 포함할 수 있다. 제2 워드라인 그룹(WLG2)은 복수의 워드라인들(WL1~WL8) 중 제1 워드라인 그룹(WLG2)보다 기판(SUB)으로부터 더 높은 제3 내지 제6 워드라인들(WL3~WL6)을 포함할 수 있다. 제3 워드라인 그룹(WLG3)은 복수의 워드라인들(WL1~WL8) 중 제2 워드라인 그룹(WLG2)보다 기판(SUB)으로부터 더 높은 제7 및 제8 워드라인들(WL7, WL8)을 포함할 수 있다.

이 때, 제1 워드라인 그룹(WLG1)에 포함된 워드라인들은 제1 간격(Ls1)만큼 이격될 수 있다. 예를 들어, 제1 및 제2 워드라인들(WL1, WL2)은 제1 간격(Ls1)만큼 이격될 수 있다. 제2 워드라인 그룹(WLG2)에 포함된 워드라인들은 서로 제2 간격(Ls2)만큼 이격될 수 있다. 예를 들어, 제4 및 제5 워드라인들(WL4, WL5)은 제2 간격(Ls2)만큼 이격될 수 있다. 제3 워드라인 그룹(WLG3)에 포함된 워드라인들은 제3 간격(Ls3)만큼 이격될 수 있다. 예를 들어, 제7 및 제8 워드라인들(WL7, WL8)은 제3 간격(Ls3)만큼 이격될 수 있다.

일 실시 예에서, 제2 간격(Ls2)은 제1 간격(Ls1)보다 작을 수 있고, 제2 간격(Ls2)은 제3 간격(Ls3)보다 작을 수 있다. 즉, 워드라인의 기판(SUB)으로부터의 높이 또는 물리적 위치에 따라, 워드라인 간격이 서로 다를 수 있다. 워드라인 간격이 작아지는 경우, 프로그램 동작시, 워드라인들 사이의 커플링이 증가하게 되고, 이에 따라, 메모리 셀들의 문턱 전압이 증가하게 된다. 이는 메모리 셀들의 데이터 신뢰성을 저하시키며, 이러한 메모리 셀들의 신뢰성 저하는 프로그램 교란이라 불린다.

본 발명의 실시 예에 따르면, 선택 워드라인 및 상위 인접 워드라인 사이의 워드라인 간격에 따라, 메모리 장치(120)는 상위 인접 워드라인으로 인가되는 패스 전압을 제어할 수 있다. 예를 들어, 선택 워드라인 및 상위 인접 워드라인 사이의 간격이 상대적으로 작은 경우, 메모리 장치(120)는 워드라인 셋업 구간 및 프로그램 실행 구간에서, 상위 인접 워드라인으로 인가되는 패스 전압을 상대적으로 낮출 수 있다. 이 경우, 워드라인 사이의 커플링이 감소하게 되고, 메모리 셀들에 대한 프로그램 교란이 감소 또는 방지될 수 있다. 보다 상세한 전압 제어 방식은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

일 실시 예에서, 도 10에 도시된 워드라인 그룹들(WLG1, WGL2, WLG3)은 본 발명의 실시 예를 용이하게 설명하기 위한 일부 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 블록(BLK)은 추가적인 복수의 워드라인들을 포함할 수 있고, 복수의 워드라인들 각각의 물리적 위치 또는 기판으로부터 높이에 따라 인접 워드라인들 사이의 간격이 달라질 수 있다. 워드라인 간격에 따라, 복수의 워드라인들은 복수의 워드라인 그룹들로 구분될 수 있다.

도 11은 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다. 도 12a 및 도 12b는 도 11의 프로그램 동작을 보다 상세하게 설명하기 위한 도면들이다. 도면의 간결성 및 설명의 편의를 위해, 도 11의 그래프는 상위 인접 워드라인(WL_U)으로 인가되는 전압이 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 라인들(예를 들어, BL, SSL, WL_SEL, WL_UNSEL, GSL 등)에 인가되는 전압들은, 도 7을 참조하여 설명된 바와 유사하게, 제어될 수 있다.

도 2, 도 10 내지 도 12b를 참조하면, 메모리 장치(120)는 프로그램 동작시, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격에 따라, 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압(VPS)을 제어할 수 있다.

예를 들어, 선택 워드라인(WL_SEL)이 제2 워드라인 그룹(WLG2)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 워드라인 간격은 제1 기준 간격(Ls_REF1)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 11의 제2 그래프(G2)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup)에서, 제1 패스 전압(VPS1)으로서 제12 전압(v12)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제11 전압(v11)을 인가할 수 있다. 이 때, 제12 전압(v12)은 제11 전압(v11)보다 클 수 있다.

좀 더 상세한 예로서, 도 12a에 도시된 바와 같이, 선택 워드라인(WL_SEL)은 제2 워드라인 그룹(WLG2)에 포함된 제5 워드라인(WL5)일 수 있다. 이 경우, 제6 내지 제8 워드라인들(WL6, WL7, WL8)은 모두 프로그램 완료된 상태이며, 제6 워드라인(WL6)은 상위 인접 워드라인(WL_U)일 것이다. 메모리 장치(120)는 스트링 선택 라인들(SSL1a, SSL1b)로 온 전압(VON)을 인가하고, 접지 선택 라인(GSL)으로 오프 전압(VOFF)을 인가하고, 나머지 비선택 워드라인들(WL1~WL4, WL7, WL8)로 제0 패스 전압(VPS0)을 인가할 수 있다. 메모리 장치(120)는 선택 워드라인(WL_SEL)인 제5 워드라인(WL5)으로 제0 패스 전압(VPS0) 및 제1 프로그램 전압(VPGM1)을 순차적으로 인가할 수 있다. 이 때, 메모리 장치(120)는 앞서 설명된 바와 같이, 상위 인접 워드라인(WL_U)인 제6 워드라인(WL6)으로 제1 패스 전압(VPS1)으로서 제12 전압(v12)을 인가하고, 제2 패스 전압(VPS2)으로서 제12 전압(v12)보다 낮은 제11 전압(v11)을 인가할 수 있다.

다시 도 11을 참조하면, 선택 워드라인(WL_SEL)이 제3 워드라인 그룹(WLG3)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 크고, 제2 기준 간격(Ls_REF2)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 11의 제3 그래프(G3)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제13 전압(v13)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제13 전압(v13)을 인가할 수 있다.

좀 더 상세한 예로서, 도 12b에 도시된 바와 같이, 선택 워드라인(WL_SEL)은 제3 워드라인 그룹(WLG3)에 포함된 제7 워드라인(WL7)일 수 있다. 이 경우, 제8 워드라인(WL8)은 프로그램 완료된 상태이며, 제8 워드라인(WL8)은 상위 인접 워드라인(WL_U)일 것이다. 메모리 장치(120)는 스트링 선택 라인들(SSL1a, SSL1b)로 온 전압(VON)을 인가하고, 접지 선택 라인(GSL)으로 오프 전압(VOFF)을 인가하고, 나머지 비선택 워드라인들(WL1~WL6)로 제0 패스 전압(VPS0)을 인가할 수 있다. 메모리 장치(120)는 선택 워드라인(WL_SEL)인 제7 워드라인(WL7)으로 제0 패스 전압(VPS0) 및 제1 프로그램 전압(VPGM1)을 순차적으로 인가할 수 있다. 이 때, 메모리 장치(120)는 앞서 설명된 바와 같이, 상위 인접 워드라인(WL_U)인 제8 워드라인(WL8)으로 제1 패스 전압(VPS1)으로서 제13 전압(v13)을 인가하고, 제2 패스 전압(VPS2)으로서 제13 전압(v13)을 인가할 수 있다.

다시 도 11을 참조하면, 선택 워드라인(WL_SEL)이 제1 워드라인 그룹(WLG1)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제2 기준 간격(Ls_REF2)보다 클 수 있다. 이 경우, 메모리 장치(120)는 도 11의 제1 그래프(G1)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제14 전압(v14)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제14 전압(v14)을 인가할 수 있다. 선택 워드라인(WL_SEL)이 제1 워드라인 그룹(WLG1)에 포함되는 경우의 실시 예는, 선택 워드라인(WL_SEL)의 위치가 상이하다는 점을 제외하면, 도 12b의 실시 예와 유사하므로, 이에 대한 상세한 설명은 생략된다.

상술된 바와 같이, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 작아질수록, 메모리 장치(120)는 상위 인접 워드라인(WL_U)로 인가되는 패스 전압(예를 들어, VPS1, VPS2)을 낮출 수 있다. 또는, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 특정 간격(예를 들어, 제1 기준 간격(Ls_REF1))보다 작은 경우, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압(예를 들어, VPS1, VPS2)을 도 1 내지 도 10을 참조하여 설명된 방법(즉, 프로그램 루프들이 반복 수행됨에 따라, 패스 전압들(VPS1, VPS2)을 점진적으로 증가시킴)을 기반으로 제어할 수 있다.

도 13은 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다. 도 2, 도 10, 및 도 13을 참조하면, 메모리 장치(120)는 프로그램 동작시, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격에 따라, 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압(VPS)을 제어할 수 있다.

예를 들어, 선택 워드라인(WL_SEL)이 제2 워드라인 그룹(WLG2)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 13의 제2 그래프(G2)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제23 전압(v23)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제21 전압(v21)을 인가할 수 있다. 일 실시 예에서, 제21 전압(v21)은 제23 전압(v23)보다 낮을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제3 워드라인 그룹(WLG3)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 크고, 제2 기준 간격(Ls_REF2)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 13의 제3 그래프(G3)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제25 전압(v25)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제22 전압(v22)을 인가할 수 있다. 일 실시 예에서, 제22 전압(v22)은 제25 전압(v25)보다 낮을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제1 워드라인 그룹(WLG1)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제2 기준 간격(Ls_REF2)보다 클 수 있다. 이 경우, 메모리 장치(120)는 도 13의 제1 그래프(G1)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제26 전압(v26)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제24 전압(v24)을 인가할 수 있다. 일 실시 예에서, 제26 전압(v26)은 제24 전압(v24)보다 낮을 수 있다.

상술된 바와 같이, 메모리 장치(120)는, 도 1 내지 도 10을 참조하여 설명된 방법을 기반으로, 상위 인접 워드라인(WL_U)의 패스 전압(VPS1, VPS2)을 제어할 수 있다. 이 때, 메모리 장치(120)는 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격에 따라, 상위 인접 워드라인(WL_U)의 패스 전압(VPS1, VPS2)의 레벨을 제어할 수 있다. 일 예로서, 앞서 설명된 바와 같이, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 좁아질수록, 상위 인접 워드라인(WL_U)의 패스 전압(VPS1, VPS2) 각각의 레벨은 낮아질 수 있다.

도 14는 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다. 도 2, 도 10, 및 도 14를 참조하면, 메모리 장치(120)는 프로그램 동작시, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격에 따라, 상위 인접 워드라인(WL_U)으로 인가되는 패스 전압(VPS)을 제어할 수 있다.

예를 들어, 선택 워드라인(WL_SEL)이 제2 워드라인 그룹(WLG2)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 14의 제2 그래프(G2)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제32 전압(v32)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제31 전압(v31)을 인가할 수 있다. 일 실시 예에서, 제31 전압(v31)은 제32 전압(v32)보다 낮을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제3 워드라인 그룹(WLG3)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 크고, 제2 기준 간격(Ls_REF2)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 14의 제3 그래프(G3)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제33 전압(v33)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제35 전압(v35)을 인가할 수 있다. 일 실시 예에서, 제35 전압(v35)은 제33 전압(v33)보다 높을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제1 워드라인 그룹(WLG1)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U) 사이의 간격은 제2 기준 간격(Ls_REF2)보다 클 수 있다. 이 경우, 메모리 장치(120)는 도 14의 제1 그래프(G1)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 제1 패스 전압(VPS1)으로서 제34 전압(v34)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제2 패스 전압(VPS2)으로서 제36 전압(v36)을 인가할 수 있다. 일 실시 예에서, 제36 전압(v36)은 제34 전압(v34)보다 높을 수 있다.

상술된 바와 같이, 메모리 장치(120)는 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격에 따라, 상위 인접 워드라인(WL_U)의 패스 전압(VPS1, VPS2)의 레벨을 제어할 수 있다. 일 예로서, 앞서 설명된 바와 같이, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 좁아질수록, 상위 인접 워드라인(WL_U)의 패스 전압(VPS1, VPS2) 각각의 레벨은 낮아질 수 있다. 일 예로서, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 특정 간격(예를 들어, Ls_REF1)보다 작은 경우, 메모리 장치(120)는 도 1 내지 도 10을 참조하여 설명된 방법(즉, VPS2가 VPS1보다 낮음)을 기반으로 상위 인접 워드라인(WL_U)을 제어할 수 있다.

반면에, 선택 워드라인(WL_SEL) 및 상위 인접 워드라인(WL_U)의 간격이 특정 간격(예를 들어, Ls_REF1)보다 큰 경우, 메모리 장치(120)는 프로그램 실행 구간(PGM Exec.)에서, 상위 인접 워드라인(WL_U)으로 제1 패스 전압(VPS1)보다 높은 제2 패스 전압(VPS2)을 인가할 수 있다. 이는 워드라인 간격이 상대적으로 넓은 경우, 제2 패스 전압(VPS2)이 높아지더라도, 워드라인 사이의 커플링에 의한 프로그램 교란의 영향이 적으며, 상대적으로 높은 제2 패스 전압(VPS2)이 인가됨으로써, 선택 워드라인(WL_SEL)으로 인가되는 프로그램 전압(VPGM)의 셋업 시간이 단축될 수 있다.

도 15는 도 10의 셀 스트링에 대한 프로그램 동작을 설명하기 위한 도면이다. 일 실시 예에서, 도 15의 그래프는 선택 워드라인(WL_SEL)과 인접한 비선택 워드라인들 중 프로그램되지 않은 메모리 셀들과 연결된 워드라인들에 대한 전압 제어를 보여준다.

예를 들어, 도 10의 셀 스트링(CS11) 구조에서, 메모리 장치(120)가 상위 워드라인(즉, WL8)으로부터 하위 워드라인(즉, WL1)의 순서로 프로그램하고, 제5 워드라인(WL5)이 선택 워드라인(WL_SEL)인 것으로 가정한다. 이 경우, 제6 내지 제8 워드라인들(WL8)과 연결된 메모리 셀들은 프로그램된 상태이고, 제1 내지 제4 워드라인들(WL1~WL4)과 연결된 메모리 셀들은 프로그램되지 않은 상태일 것이다.

이 때, 제4 및 제6 워드라인들(WL4, WL6)은 선택 워드라인(WL_SEL)인 제5 워드라인(WL5)에 대하여, 인접한 워드라인들일 수 있다. 앞서 설명된 실시 예들은, 인접 워드라인들 중 프로그램 완료된 상태인 상위 인접 워드라인(즉, WL6)에 대한 전압 제어가 설명되었다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(120)는 인접 워드라인들 중 프로그램되지 않은 하위 인접 워드라인(즉, WL4)에 대한 전압 제어를 수행할 수 있다.

좀 더 상세한 예로서, 도 2, 도 10, 및 도 15를 참조하면, 메모리 장치(120)는 메모리 장치(120)는 프로그램 동작시, 선택 워드라인(WL_SEL) 및 하위 인접 워드라인(WL_L) 사이의 간격에 따라, 하위 인접 워드라인(WL_L)의 전압을 제어할 수 있다.

예를 들어, 선택 워드라인(WL_SEL)이 제2 워드라인 그룹(WLG2)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 하위 인접 워드라인(WL_L) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 15의 제2 그래프(G2)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 하위 인접 워드라인(WL_L)으로 제3 패스 전압(VPS3)으로서 제41 전압(v41)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제4 패스 전압(VPS4)으로서 제42 전압(v42)을 인가할 수 있다. 일 실시 예에서, 제42 전압(v42)은 제41 전압(v41)보다 높을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제3 워드라인 그룹(WLG3)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 하위 인접 워드라인(WL_L) 사이의 간격은 제1 기준 간격(Ls_REF1)보다 크고, 제2 기준 간격(Ls_REF2)보다 작을 수 있다. 이 경우, 메모리 장치(120)는 도 15의 제2 그래프(G3)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 하위 인접 워드라인(WL_L)으로 제3 패스 전압(VPS3)으로서 제43 전압(v43)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제4 패스 전압(VPS4)으로서 제45 전압(v45)을 인가할 수 있다. 일 실시 예에서, 제45 전압(v45)은 제43 전압(v43)보다 높을 수 있다.

또는, 선택 워드라인(WL_SEL)이 제1 워드라인 그룹(WLG1)에 포함되는 경우, 선택 워드라인(WL_SEL) 및 하위 인접 워드라인(WL_L) 사이의 간격은 제2 기준 간격(Ls_REF2)보다 클 수 있다. 이 경우, 메모리 장치(120)는 도 15의 제1 그래프(G1)와 같이, 프로그램 단계(PGM Step)의 워드라인 셋업 구간(WL Setup) 구간에서, 하위 인접 워드라인(WL_L)으로 제3 패스 전압(VPS3)으로서 제44 전압(v44)을 인가할 수 있고, 프로그램 실행 구간(PGM Exec.)에서, 제4 패스 전압(VPS4)으로서 제46 전압(v46)을 인가할 수 있다. 일 실시 예에서, 제46 전압(v46)은 제44 전압(v44)보다 높을 수 있다.

일 실시 예에서, 나머지 라인들(예를 들어, 선택 워드라인(WL_SEL), 비선택 워드라인(WL_UNSEL), 상위 인접 워드라인(WL_U) 등)에 대한 전압 제어는 도 1 내지 도 14를 참조하여 설명된 동작 방법을 기반으로 수행될 수 있다.

상술된 바와 같이, 메모리 장치(120)는 비선택 워드라인들 중 하위 인접 워드라인(WL_L)의 전압을 제어할 수 있다. 이 때, 메모리 장치(120)는 프로그램 실행 구간(PGM Exec.)에서 하위 인접 워드라인(WL_L)으로 제공되는 제4 패스 전압(VPS4)을 워드라인 셋업 구간(WL Setup)에서 하위 인접 워드라인(WL_L)으로 제공되는 제3 패스 전압(VPS3)보다 높게 설정할 수 있다. 이 경우, 프로그램 실행 구간(PGM Exec.)에서 선택 워드라인(WL_SEL)으로 제공되는 프로그램 전압(VPGM)의 셋업 시간을 줄일 수 있으며, 따라서, 전체적인 프로그램 시간이 단축될 수 있다. 뿐만 아니라, 하위 인접 워드라인(WL_L)은 아직 프로그램되지 않은 메모리 셀들과 연결되었으므로, 제4 패스 전압(VPS4)이 제3 패스 전압(VPS3)보다 상대적으로 높더라도, 실질적인 프로그램 교란은 발생하지 않을 것이다.

도 16은 본 발명의 실시 예에 따른 메모리 블록의 적층 구조를 보여주는 도면이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 16을 참조하면, 메모리 블록(BLK)은 다중 적층 구조를 가질 수 있다.

예를 들어, 메모리 블록(BLK)은 기판(SUB) 상에 형성된 제1 메모리 구조체(STR1), 제1 메모리 구조체(STR1) 상에 형성된 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 메모리 구조체(STR1)는 기판(SUB) 상에 수직 적층된 복수의 제1 워드라인들(WL1) 및 복수의 제1 워드라인들(WL1)을 수직 관통하도록 구성된 제1 필라(PL1)를 포함할 수 있다.

제2 메모리 구조체(STR2)는 제1 메모리 구조체(STR1)에 수직 적층된 복수의 제2 워드라인들(WL2), 및 복수의 제2 워드라인들(WL2)을 수직 관통하도록 구성된 제2 필라(PL2)를 포함할 수 있다. 일 실시 예에서, 제1 필라(PL1) 및 제2 필라(PL2)는 전기적으로 연결될 수 있으며, 하나의 채널을 형성할 수 있다. 형성된 하나의 채널은 제1 비트라인(BL1)과 전기적으로 연결될 수 있다.

일 실시 예에서, 복수의 제1 워드라인들(WL1) 및 복수의 제2 워드라인들(WL2)은 각각의 위치에 따라 서로 다른 워드라인 간격을 가질 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 특정 워드라인 그룹(WLG_s)에 포함된 워드라인들(즉, WL1 중 일부 및 WL2 중 일부)는 다른 워드라인들과 비교하여, 상대적으로 작은 워드라인 간격을 가질 수 있다. 이 때, 선택 워드라인(WL_SEL)이 특정 워드라인 그룹(WLG_s)에 포함되는 경우(즉, 선택 워드라인(WL_SEL)이 상대적으로 작은 워드라인 간격을 갖는 경우), 메모리 장치(120)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.

도 17은 도 2의 메모리 장치의 프로그램 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 17을 참조하면, 메모리 장치(120)는 메모리 컨트롤러(110)로부터 프로그램 커맨드 및 어드레스를 수신할 수 있다.

S120 단계에서, 메모리 장치(120)는 수신된 어드레스에 대응하는 워드라인(즉, 선택 워드라인)이 특정 워드라인 그룹(WLG_s)에 포함되는지 판별할 수 있다. 예를 들어, 특정 워드라인 그룹(WLG_s)은 워드라인 간격이 기준 간격보다 작은 워드라인을 포함할 수 있다. 즉, 선택 워드라인이 특정 워드라인 그룹(WLG_s)에 포함되는 것은 선택 워드라인(WL_SEL)과 인접한 인접 워드라인들(예를 들어, 상위 인접 워드라인(WL_U) 또는 하위 인접 워드라인(WL_D) 상의 간격(Ls)이 기준 간격보다 작은 것을 의미할 수 있다.

선택 워드라인(WL_SEL)이 특정 워드라인 그룹(WLG_s)에 포함되는 경우, S130 단계에서, 메모리 장치(120)는 제1 파라미터를 기반으로 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 장치(120)는 도 10 내지 도 16을 참조하여 설명된 제1 워드라인 그룹(WLG1)에 대한 동작 방법을 기반으로, 프로그램 동작을 수행할 수 있다. 좀 더 상세한 예로서, 메모리 장치(120)는 상위 인접 워드라인(WL_U)으로, 워드라인 셋업 구간(WL Setup) 동안, 제1 패스 전압(VPS1)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 제1 패스 전압(VPS1)보다 낮은 제2 패스 전압(VPS2)을 인가할 수 있다.

일 실시 예에서, 메모리 장치(120)는 도 9a 내지 도 9c를 참조하여 설명된 바와 같이, 프로그램 루프들이 수행됨에 따라, 제1 패스 전압(VPS1) 또는 제2 패스 전압(VPS2)을 제어하도록 더 구성될 수 있다.

선택 워드라인(WL_SEL)이 특정 워드라인 그룹(WLG_s)에 포함되지 않는 경우, S140 단계에서, 메모리 장치(120)는 제2 파라미터를 기반으로 프로그램 동작을 수행할 수 있다. 예를 들어 메모리 장치(120)는 도 10 내지 도 16을 참조하여 설명된 제2 워드라인 그룹(WLG2) 또는 제3 워드라인 그룹(WLG3)에 대한 동작 방법을 기반으로, 프로그램 동작을 수행할 수 있다. 좀 더 상세한 예로서, 메모리 장치(120)는 상위 워드라인(WL_U)으로 워드라인 셋업 구간(WL Setup) 동안, 제1 패스 전압(VPS1)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 제1 패스 전압(VPS1)과 동일한 레벨의 제2 패스 전압(VPS2)을 인가할 수 있다. 또는, 메모리 장치(120)는 상위 워드라인(WL_U)으로 워드라인 셋업 구간(WL Setup) 동안, 제1 패스 전압(VPS1)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 제1 패스 전압(VPS1)보다 높은 제2 패스 전압(VPS2)을 인가할 수 있다. 또는, 상위 워드라인(WL_U)으로 워드라인 셋업 구간(WL Setup) 동안, 제1 패스 전압(VPS1)을 인가하고, 프로그램 실행 구간(PGM Exec.) 동안, 제1 패스 전압(VPS1)보다 낮은 레벨의 제2 패스 전압(VPS2)을 인가할 수 있다. 이 경우, 제2 파라미터에 기반된 제1 및 제2 패스 전압들(VPS1, VPS2)은 제1 파라미터에 기반된 제1 및 제2 패스 전압들(VPS1, VPS2)보다 각각 높을 수 있다.

상술된 바와 같이, 본 발명의 실시 예들에 따르면, 메모리 장치(120)는 선택 워드라인(WL_SEL)에 대한 프로그램 동작시, 상위 인접 워드라인(WL_U)(즉, 선택 워드라인(WL_SEL)과 인접한 워드라인들 중 프로그램 완료된 워드라인)으로, 워드라인 셋업 구간(WL Setup)에서, 제1 패스 전압(VPS1)을 인가하고, 프로그램 실행 구간(PGM Exec.)에서, 제1 패스 전압(VPS1)보다 낮은 제2 패스 전압(VPS2)을 인가할 수 있다. 이 경우, 비선택 셀 스트링들 또는 프로그램 금지된 메모리 셀들을 포함하는 셀 스트링들에 대한 채널 부스팅 효율이 향상되며, 워드라인 커플링 감소에 따라 프로그램 교란이 감소 또는 방지될 수 있다.

도 18는 본 발명의 실시 예에 따른 메모리 장치(500)를 설명하기 위한 도면이다.

도 18를 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.

메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 18에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 18에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.

메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.

주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.

본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.

층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.

일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.

A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(332) 및 워드라인(333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.

한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.

비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 18에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.

일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.

또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.

계속해서, 도 18를 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.

마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.

워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.

외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.

외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 18를 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.

제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.

일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.

일 실시 예에서, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.

또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.

다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.

예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.

예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.

또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.

한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.

한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.

예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.

또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.

또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.

한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.

한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.

일 실시 예에서, 도 18에 도시된 메모리 장치(500)는 도 1 내지 도 17을 참조하여 설명된 프로그램 방법을 기반으로 동작할 수 있다. 예를 들어, 메모리 장치(500)는 프로그램 동작의 프로그램 단계에서, 선택 워드라인과 인접한 비선택 워드라인으로 제1 패스 전압, 및 제1 패스 전압보다 낮은 제2 패스 전압을 순차적으로 인가할 수 있다.

도 19는 본 발명의 실시예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.

호스트-스토리지 시스템(1000)은 호스트(1100) 및 스토리지 장치(1200)를 포함할 수 있다. 또한, 스토리지 장치(1200)는 스토리지 컨트롤러(1210) 및 비휘발성 메모리 (NVM)(1220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 메모리(1120)를 포함할 수 있다. 호스트 메모리(1120)는 스토리지 장치(1200)로 전송될 데이터, 혹은 스토리지 장치(1200)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.

스토리지 장치(1200)는 호스트(1100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(1200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(1200)가 SSD인 경우, 스토리지 장치(1200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(1200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(1200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(1100)와 스토리지 장치(1200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.

스토리지 장치(1200)의 비휘발성 메모리(1220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(1200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(1200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.

일 실시예에 따라, 호스트 컨트롤러(1110)와 호스트 메모리(1120)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(1110)와 호스트 메모리(1120)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(1110)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(1120)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.

호스트 컨트롤러(1110)는 호스트 메모리(1120)의 버퍼 영역의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리(1220)에 저장하거나, 비휘발성 메모리(1220)의 데이터(예컨대, 독출 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.

스토리지 컨트롤러(1210)는 호스트 인터페이스(1211), 메모리 인터페이스(1212) 및 CPU(central processing unit)(1213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(1210)는 플래시 변환 레이어(Flash Translation Layer; FTL)(1214), 패킷 매니저(1215), 버퍼 메모리(1216), ECC(error correction code)(1217) 엔진 및 AES(advanced encryption standard) 엔진(1218)을 더 포함할 수 있다. 스토리지 컨트롤러(1210)는 플래시 변환 레이어(FTL)(1214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(1213)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리(1220)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.

호스트 인터페이스(1211)는 호스트(1100)와 패킷(packet)을 송수신할 수 있다. 호스트(1100)로부터 호스트 인터페이스(1211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(1220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(1211)로부터 호스트(1100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(1220)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(1212)는 비휘발성 메모리(1220)에 기록될 데이터를 비휘발성 메모리(1220)로 송신하거나, 비휘발성 메모리(1220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(1212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.

플래시 변환 계층(1214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(1100)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(1220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(1220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(1220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.

패킷 매니저(1215)는 호스트(1100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(1100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(1216)는 비휘발성 메모리(1220)에 기록될 데이터 혹은 비휘발성 메모리(1220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(1216)는 스토리지 컨트롤러(1210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(1210)의 외부에 배치되어도 무방하다.

ECC 엔진(1217)은 비휘발성 메모리(1220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(1217)은 비휘발성 메모리(1220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(1220) 내에 저장될 수 있다. 비휘발성 메모리(1220)로부터의 데이터 독출 시, ECC 엔진(1217)은 독출 데이터와 함께 비휘발성 메모리(1220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.

AES 엔진(1218)은, 스토리지 컨트롤러(1210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.

일 실시 예에서, 스토리지 장치(1200)의 비휘발성 메모리(1220)는 도 1 내지 도 18을 참조하여 설명된 메모리 장치이거나 또는 도 1 내지 도 18을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

기판과 수직한 방향으로 적층된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각과 연결된 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법에 있어서,
제1 워드라인 셋업 구간 동안, 상기 복수의 워드라인들 중 제1 선택 워드라인으로 제0 패스 전압을 인가하고, 상기 복수의 워드라인들 중 제1 상위 인접 워드라인으로 제1 패스 전압을 인가하는 단계; 및
상기 제1 워드라인 셋업 구간 이후의 제1 프로그램 실행 구간 동안, 상기 제1 선택 워드라인으로 제1 프로그램 전압을 인가하고, 상기 제1 상위 인접 워드라인으로 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하고,
상기 제1 상위 인접 워드라인은 상기 제1 선택 워드라인과 물리적으로 인접한 워드라인인 동작 방법.
제 1 항에 있어서,
상기 제1 워드라인 셋업 구간 및 상기 제1 프로그램 실행 구간 동안, 상기 복수의 워드라인들 중 상기 선택 워드라인 및 상기 제1 상위 인접 워드라인을 제외한 나머지 비선택 워드라인들로 제0 패스 전압을 인가하는 단계를 더 포함하는 동작 방법.
제 2 항에 있어서,
상기 제1 패스 전압은 상기 제0 패스 전압보다 높은 동작 방법.
제 1 항에 있어서,
상기 제1 상위 인접 워드라인은 상기 선택 워드라인과 인접한 워드라인들 중 프로그램 완료된 메모리 셀들과 연결된 워드라인인 동작 방법.
제 1 항에 있어서,
상기 제1 상위 인접 워드라인은 상기 선택 워드라인과 인접한 워드라인들 중 상기 기판으로부터 가장 높은 워드라인인 동작 방법.
제 1 항에 있어서,
상기 제1 프로그램 실행 구간 이후에, 상기 선택 워드라인으로 복수의 프로그램 검증 전압들 중 적어도 하나를 인가하는 단계를 더 포함하는 동작 방법.
제 1 항에 있어서,
제2 워드라인 셋업 구간 동안, 상기 복수의 워드라인들 중 제2 선택 워드라인으로 상기 제0 패스 전압을 인가하고, 상기 복수의 워드라인들 중 제2 상위 인접 워드라인으로 제3 패스 전압을 인가하는 단계; 및
상기 제2 워드라인 셋업 구간 이후의 제2 프로그램 실행 구간 동안, 상기 제2 선택 워드라인으로 제2 프로그램 전압을 인가하고, 상기 제2 상위 인접 워드라인으로 제4 패스 전압을 인가하는 단계를 포함하고,
상기 제1 선택 워드라인 및 상기 제1 상위 인접 워드라인 사이의 제1 간격은 상기 제2 선택 워드라인 및 상기 제2 상위 인접 워드라인 사이의 제2 간격보다 좁고,
상기 제3 패스 전압은 상기 제1 패스 전압보다 높고, 상기 제4 패스 전압은 상기 제2 패스 전압보다 높은 동작 방법.
제 7 항에 있어서,
상기 제3 패스 전압은 상기 제4 패스 전압보다 높은 동작 방법.
제 7 항에 있어서,
상기 제3 패스 전압은 상기 제4 패스 전압은 서로 동일한 동작 방법.
제 7 항에 있어서,
상기 제3 패스 전압은 상기 제4 패스 전압보다 낮은 동작 방법.