TWI537957B - A semiconductor memory device, a memory system, and a data writing method - Google Patents

Description

半導體記憶裝置、記憶體系統、及資料寫入方法

本發明之實施形態係關於半導體記憶裝置、記憶體系統及資料寫入方法。

已知有一種將記憶體胞三維排列之NAND型快閃記憶體。

本發明之實施形態提供一種可提高資料寫入速度之半導體記憶裝置及資料寫入方法。

實施形態之半導體記憶裝置包含複數個記憶體胞、字元線、位元線、及列解碼器。記憶體胞積層於半導體基板上。字元線連接於記憶體胞之閘極。位元線電性連接於記憶體胞之電流路徑，而可傳送資料。列解碼器對字元線施加電壓。對記憶體胞寫入資料係藉由反復進行複數次包含程式動作與驗證動作之程式迴路而執行。在1次程式迴路中，列解碼器對選擇字元線依序施加第1程式電壓、與有別於該第1程式電壓之第2程式電壓。

1‧‧‧NAND型快閃記憶體

5-5‧‧‧線

6-6‧‧‧線

7-7‧‧‧線

10‧‧‧記憶體胞陣列

11‧‧‧列解碼器

12‧‧‧感測放大器模組

13‧‧‧運算模組

14‧‧‧資料閂鎖模組

15‧‧‧控制部

20‧‧‧半導體基板

21‧‧‧絕緣膜

22-1‧‧‧絕緣膜

22-2‧‧‧絕緣膜

22-3‧‧‧絕緣膜

22-4‧‧‧絕緣膜

23-1‧‧‧半導體層

23-2‧‧‧半導體層

23-3‧‧‧半導體層

24‧‧‧葉片型積層構造

24-1‧‧‧葉片型構造

24-2‧‧‧葉片型構造

24-3‧‧‧葉片型構造

24-4‧‧‧葉片型構造

25‧‧‧絕緣膜

26‧‧‧絕緣膜

27‧‧‧絕緣膜

28‧‧‧半導體層

40‧‧‧運算電路

210‧‧‧主機介面電路

220‧‧‧內置記憶體(RAM)

230‧‧‧處理器(CPU)

240‧‧‧緩衝記憶體

250‧‧‧NAND介面電路

260‧‧‧ECC電路

ALE‧‧‧位址閂鎖啟用信號

BC1‧‧‧接觸插塞

BC2‧‧‧接觸插塞

BC3‧‧‧接觸插塞

BC4‧‧‧接觸插塞

BC5‧‧‧接觸插塞

BC6‧‧‧接觸插塞

BL‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

BL3‧‧‧位元線

BL4‧‧‧位元線

BL5‧‧‧位元線

BL6‧‧‧位元線

/CE‧‧‧晶片啟用信號

CGS‧‧‧行選擇閘極

CGS1‧‧‧行選擇閘極

CGS2‧‧‧行選擇閘極

CGS3‧‧‧行選擇閘極

CGS4‧‧‧行選擇閘極

CLE‧‧‧指令閂鎖啟用信號

D0~D527‧‧‧資料

DAT‧‧‧資料線

DL0‧‧‧閂鎖電路

DL1‧‧‧閂鎖電路

GR1-1‧‧‧串組

GR1-2‧‧‧串組

GR2-1‧‧‧串組

GR2-2‧‧‧串組

GR3-1‧‧‧串組

GR4-1‧‧‧串組

GSL1‧‧‧選擇閘極線

GSL2‧‧‧選擇閘極線

I/O1~I/O8‧‧‧輸入輸出信號

MT1‧‧‧記憶體胞電晶體

MT2‧‧‧記憶體胞電晶體

MT3‧‧‧記憶體胞電晶體

MT4‧‧‧記憶體胞電晶體

MU1‧‧‧記憶體單元

MU2‧‧‧記憶體單元

R/B‧‧‧就緒/忙碌信號

/RE‧‧‧讀取啟用信號

SC‧‧‧接觸插塞

SDL_B‧‧‧閂鎖電路

SDL_M‧‧‧閂鎖電路

SDL_T‧‧‧閂鎖電路

SEL_BOT‧‧‧控制信號

SEL_MID‧‧‧控制信號

SEL_TOP‧‧‧控制信號

SR1‧‧‧NAND串

SR2‧‧‧NAND串

SR3‧‧‧NAND串

SSL1‧‧‧控制信號線

SSL2‧‧‧控制信號線

SSL3‧‧‧控制信號線

SSL4‧‧‧控制信號線

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t7‧‧‧時刻

t8‧‧‧時刻

V1‧‧‧電壓

Vfy-A‧‧‧驗證電壓

Vfy-B‧‧‧驗證電壓

Vfy-C‧‧‧驗證電壓

VPGM‧‧‧程式電壓

VPGM1‧‧‧程式電壓

VPGM2‧‧‧程式電壓

VPGM2a‧‧‧程式電壓

VPGM2b‧‧‧程式電壓

VPGM3‧‧‧程式電壓

VQPW‧‧‧電壓

VSG‧‧‧電壓

/WE‧‧‧寫入啟用信號

WL‧‧‧字元線

WL1‧‧‧選擇字元線

WL2‧‧‧非選擇字元線

WL3‧‧‧非選擇字元線

WL4‧‧‧非選擇字元線

圖1係第1實施形態之半導體記憶裝置之方塊圖。

圖2係第1實施形態之記憶體胞陣列之電路圖。

圖3係第1實施形態之記憶體胞陣列之立體圖。

圖4係第1實施形態之記憶體胞陣列之俯視圖。

圖5係沿著圖4之5-5線之剖面圖。

圖6係沿著圖4之6-6線之剖面圖。

圖7係沿著圖4之7-7線之剖面圖。

圖8係表示第1實施形態之記憶體胞之閾值分佈之圖表。

圖9係第1實施形態之記憶體胞陣列之電路圖。

圖10係表示第1實施形態之資料之寫入方法之流程圖。

圖11係第1實施形態之資料之寫入時之字元線電位之時序圖。

圖12係表示資料之寫入時之字元線電位之變化之時序圖。

圖13係表示第2實施形態之資料之寫入方法之流程圖。

圖14係表示第2實施形態之資料之寫入時之字元線電位之變化之時序圖。

圖15係表示第3實施形態之資料之寫入方法之流程圖。

圖16係表示第3實施形態之資料之寫入時之字元線電位之變化之時序圖。

圖17係表示第4實施形態之資料之寫入方法之流程圖。

圖18係表示第4實施形態之資料之寫入時之字元線及位元線之電位變化之時序圖。

圖19係第4實施形態之記憶體胞陣列之電路圖。

圖20係表示第4實施形態之記憶體胞之閾值變化之圖表。

圖21係第5實施形態之感測放大器模組、運算模組、及資料閂鎖模組之方塊圖。

圖22係表示第5實施形態之資料之寫入時之字元線電位之變化之圖表。

圖23係表示第5實施形態之資料之寫入時之字元線及位元線之電位變化之圖表。

圖24係第6實施形態之記憶體系統之方塊圖。

圖25係第6實施形態之第1模式之寫入動作時之各種信號之時序 圖。

圖26係第6實施形態之第2模式之寫入動作時之各種信號之時序圖。

以下，參照圖式對實施形態進行說明。該說明時，在全部圖中，對共通之部分標註共通之參照符號。

1.第1實施形態

對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，舉將記憶體胞積層於半導體基板上之三維積層型NAND型快閃記憶體為例進行說明。

1.1關於半導體記憶裝置之構成

首先，對本實施形態之半導體記憶裝置之構成進行說明。

1.1.1關於半導體記憶裝置之整體構成

圖1係本實施形態之半導體記憶裝置之方塊圖。如圖示，NAND型快閃記憶體1包含記憶體胞陣列10、列解碼器11、感測放大器模組12、運算模組13、資料閂鎖模組14、及控制部17。

記憶體胞陣列10具備複數個非揮發性記憶體胞。記憶體胞為具備包含例如電荷累積層與控制閘極之積層閘極之MOS電晶體，且分別與列及行相關連。且，位於同一列之記憶體胞之控制閘極連接於相同之字元線WL，位於同一行之記憶體胞之汲極連接於相同之位元線BL，源極連接於源極線SL。對記憶體胞陣列10之詳細內容將於後敘述。

列解碼器11選擇記憶體胞陣列10之列方向。即，列解碼器11在資料之寫入、讀取及抹除時選擇字元線WL，並對選擇字元線及非選擇字元線施加適當之電壓。

感測放大器模組12具備設置於每條位元線之感測電路。感測電 路各者於資料之讀取時，感測、放大自記憶體胞讀取至位元線BL之資料。又，感測電路於資料之寫入時，將應寫入於記憶體胞之資料傳送至位元線BL。

運算模組13具備設置於每條位元線之運算電路。運算電路各者於資料之讀取時，使用感測電路所感測、放大之資料進行運算。又，運算電路於資料之寫入時，使用寫入資料進行運算，並將運算結果傳送至感測電路。

資料閂鎖模組14具備設置於每條位元線之閂鎖電路。閂鎖電路各者於資料之讀取時，保持經由運算電路自感測電路所傳送之讀取資料。接著，閂鎖電路將讀取資料輸出至外部。又，閂鎖電路於資料之寫入時，暫時保持自外部所接收之寫入資料。且，閂鎖電路經由運算電路將寫入資料傳送至感測電路。

控制部15控制快閃記憶體1整體之動作。

1.1.2關於記憶體胞陣列之構成

圖2係本實施形態之記憶體胞陣列10之電路圖。如圖示，記憶體胞陣列10具備複數個記憶體單元MU(MU1、MU2)。雖圖2中僅圖示有2個記憶體單元MU，但亦可為3個以上，其數量並未限定者。

記憶體單元MU各者具備例如4個串組GR(GR1~GR4)。另，在記憶體單元MU1及MU2間進行區分時，將記憶體單元MU1之串組GR分別稱為GR1-1~GR4-1，將記憶體單元MU2之串組GR分別稱為GR1-2~GR4-2。

串組GR各者具備例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數量不限於3個，亦可為4個以上。NAND串SR各者具備選擇電晶體ST1及ST2、以及4個記憶體胞電晶體MT(MT1~MT4)。記憶體胞電晶體MT之數量不限於4個，可為5個以上，亦可為3個以下。記憶體胞電晶體MT具備包含控制閘極與電荷累積層之積層閘極，且非揮 發地保持資料。且，記憶體胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。

在串組GR內，3個NAND串SR1~SR3依序積層於半導體基板上，NAND串SR1形成於最下層，NAND串SR3形成於最上層。且，相同之串組GR所包含之選擇電晶體ST1及ST2分別連接於相同之選擇閘極線GSL1及GSL2，位於同一行之記憶體胞電晶體MT之控制閘極連接於相同之字元線WL。再者，某串組GR內之3個選擇電晶體ST1之汲極連接於互不相同之位元線BL，選擇電晶體ST2之源極連接於相同之源極線SL。

就奇數序號之串組GR1及GR3、與偶數序號之串組GR2及GR4而言，選擇電晶體ST1及ST2係以使其位置關係相反之方式配置。即，當為圖2之例時，串組GR1及GR3之選擇電晶體ST1配置於NAND串SR之左端，選擇電晶體ST2配置於NAND串SR之右端。與之相對，串組GR2及GR4之選擇電晶體ST1配置於NAND串SR之右端，選擇電晶體ST2配置於NAND串SR之左端。

且，串組GR1及GR3之選擇電晶體ST1之閘極連接於相同之選擇閘極線GSL1，選擇電晶體ST2之閘極連接於相同之選擇閘極線GSL2。另一方面，串組GR2及GR4之選擇電晶體ST1之閘極連接於相同之選擇閘極線GSL2，選擇電晶體ST2之閘極連接於相同之選擇閘極線GSL1。

又，某記憶體單元MU所包含之4個串組GR1及GR2連接於彼此相同之位元線BL，不同之記憶體單元MU連接於互不相同之位元線BL。更具體而言，在記憶體單元MU1中，串組GR1~GR4之NAND串SR1~SR3之選擇電晶體ST1之汲極分別經由行選擇閘極CGS(CGS1~CGS4)而連接於位元線BL1~BL3。行選擇閘極CGS具有與例如記憶體胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，在各記憶體單 元MU中，選擇在位元線BL進行選擇之1個串組GR。因此，與各串組GR相對應之行選擇閘極CGS1~CGS4之閘極係分別由不同之控制信號線SSL1~SSL4控制。

具有以上所說明之構成之記憶體單元MU係在記載圖2之紙面上沿上下方向排列複數個。該等複數個記憶體單元MU係與記憶體單元MU1共有字元線WL、選擇閘極線GSL1及GSL2。另一方面，位元線BL獨立，例如對記憶體單元MU2，相對應有與記憶體單元MU1不同之3條位元線BL4~BL6。與各記憶體單元MU相對應之位元線BL之條數係與1個串組GR所包含之NAND串SR之總數對應。因此，若NAND串為4層，則位元線BL亦設置4條，其他數量之情形亦同樣。又，控制信號SSL1~SSL4亦可在記憶體單元MU間共通，或亦可獨立控制。

在上述構成中，自各記憶體單元MU逐一所選擇之串組GR之連接於相同字元線WL之複數個記憶體胞電晶體MT之集合成為稱為「頁面」之單位。且，資料之寫入及讀取係以頁面為單位進行。

圖3係記憶體胞陣列10之立體圖，圖4係記憶體胞陣列10之俯視圖，圖5係沿著圖4之5-5線之剖面圖，圖6係沿著圖4之6-6線之剖面圖，圖7係沿著圖4之7-7線之剖面圖。圖3、圖5、及圖7中圖示有1個記憶體單元MU，圖4及圖6圖示有2個記憶體單元MU1及MU2。

如圖示，於半導體基板20上形成絕緣膜21，於絕緣膜21上形成記憶體胞陣列10。

於絕緣膜21上，藉由形成沿著與相對半導體基板20表面之垂直方向即第1方向正交之第2方向之條紋形狀之例如4個葉片型構造24(24-1~24-4)，而形成有1個記憶體單元MU。葉片型構造24各者包含交替積層之絕緣膜22(22-1~22-4)及半導體層23(23-1~23-3)。該葉片型構造24各者相當於圖2所說明之串組GR。且，最下層之半導體層23-1相當於NAND串SR1之電流路徑(形成通道之區域)，最上層之半導 體層23-3相當於NAND串SR3之電流路徑，位於其間之半導體層23-2相當於NAND串SR2之電流路徑。

於葉片型構造24之上表面及側面，依序形成有閘極絕緣膜25、電荷累積層26、區塊絕緣膜27、及控制閘極28(參照圖5)。電荷累積層26係由例如絕緣膜形成。又，控制閘極28係以導電膜形成，並作為字元線WL或選擇閘極線GSL1及GSL2發揮作用。字元線WL、選擇閘極線GSL1及GSL2係在複數個記憶體單元MU間，跨越複數個葉片型構造24而形成。另一方面，控制信號線SSL1~SSL4係於每個葉片型構造24內獨立。

葉片型構造24其一端部被拉出至記憶體胞陣列10之端部，而於所拉出之區域與位元線BL連接。即，作為一例，若著眼於記憶體單元MU1，則奇數序號之葉片型構造24-1及24-3之一端部係沿第2方向拉出至某區域而共通連接，且於該區域形成接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1連接串組GR1及GR3之半導體層23-1與位元線BL1，而與半導體層23-2及23-3絕緣。接觸插塞BC2連接串組GR1及GR3之半導體層23-2與位元線BL2，而與半導體層23-1及23-3絕緣。接觸插塞BC3連接串組GR1及GR3之半導體層23-3與位元線BL3，而與半導體層23-1及23-2絕緣。

另一方面，偶數序號之葉片型構造24-2及24-4之一端部拉出至與葉片型構造24-1及24-3之一端部在第2方向對向之區域而共通連接。於該區域形成接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1連接串組GR2及GR4之半導體層23-1與位元線BL1，而與半導體層23-2及23-3絕緣。接觸插塞BC2連接串組GR2及GR4之半導體層23-2與位元線BL2，而與半導體層23-1及23-3絕緣。接觸插塞BC3連接串組GR2及GR4之半導體層23-3與位元線BL3，而與半導體層23-1及23-2絕緣。

當然，上述說明為記憶體單元MU1之情形者；例如記憶體單元MU2之情形時，形成接觸插塞BC4~BC6，其等將半導體層23-1~23-3分別連接於位元線BL4~BL6(參照圖6)。

又，於葉片型構造24之另一端上形成接觸插塞SC。接觸插塞SC將半導體層23-1~23-3連接於源極線SL。

在上述構成中，NAND串SR1~SR3所包含之記憶體胞電晶體其尺寸互不相同。更具體而言，如圖5所示，在各葉片型構造24中，半導體層23之沿著第3方向之寬度係越位於低層者則越大，而越位於高層者則越小。即，半導體層23-1之寬度最寬，半導體層23-3之寬度最窄，半導體層23-2之寬度為其中間。即，因製造偏差而彼此特性不同之複數個記憶體胞電晶體MT包含於1頁面內。

1.1.3關於記憶體胞電晶體之閾值分佈

圖8表示本實施形態之記憶體胞電晶體MT可取得之閾值分佈。如圖示，記憶體胞電晶體MT可根據其閾值保持例如2位元之資料。該2位元資料自閾值較低者依序為例如“Ep”位準、“A”位準、“B”位準、及“C”位準。

“EP”位準為已抹除資料之狀態之閾值，例如具有正值，且低於驗證電壓Vfy_A。“A”~“C”位準為於電荷累積層內注入有電荷之狀態之閾值，“A”位準具有高於驗證電壓Vfy_A且低於驗證電壓Vfy_B之閾值；“B”位準具有高於驗證電壓Vfy_B且低於驗證電壓Vfy_C之閾值；“C”位準具有較驗證電壓Vfy_C更高之閾值

如此，藉由可取得4個閾值位準，各個記憶體胞電晶體MT可記憶2位元之資料(4-level data)。

1.2關於資料之寫入動作

接著，對本實施形態之資料之寫入動作進行說明。在說明寫入動作時，為基於其位置(層)與寫入資料定義記憶體胞電晶體MT，使 用圖9進行說明。圖9係記憶體胞陣列10之電路圖，為簡化說明，顯示記憶體胞陣列10中僅包含2個記憶體單元MU1及MU2之情形，且圖示有藉由選擇控制信號線SSL1及SSL5而選擇有記憶體單元MU1之串組GR1-1與記憶體單元MU2之串組GR1-2之情形。因此，由串組GR1-1及GR1-2中連接於相同字元線WL之6個記憶體胞電晶體MT形成頁面。另，從紙面考慮，僅圖示有所選擇之串組GR1-1及GR1-2，且省略行選擇閘極CGS之圖示。以下所進行之說明係選擇有其他串組之組合之情形亦相同。

如上所述，在某串組GR中，位於最下層之記憶體胞電晶體MT(NAND串SR1)其半導體層23之寬度最大。因此，資料之寫入速度最高。另一方面，位於最上層之記憶體胞電晶體MT(NAND串SR3)其半導體層23之寬度最小。因此，資料之寫入速度最低。

因此，在以頁面為單位寫入資料時，最早結束寫入(寫入速度高)之記憶體胞電晶體為位於葉片型構造24之最下層，且寫入“A”位準之記憶體胞電晶體MT。在以下說明中，將如此之記憶體胞電晶體MT稱為第1胞。與之相對，最遲結束寫入(寫入速度低)之記憶體胞電晶體為位於葉片型構造24之最上層，且寫入“C”位準之記憶體胞電晶體MT。將如此之記憶體胞電晶體MT稱為第3胞。且，將其他記憶體胞電晶體MT稱為第2胞。

接著，使用圖9至圖11對資料之寫入方法進行說明。圖10係寫入方法之流程圖，圖11係寫入時之施加至選擇字元線WL之電壓之時序圖。

首先，列解碼器11響應控制部15之命令而選擇任一條字元線WL，且對選擇字元線WL施加程序化電壓VPGM，以對資料進行編程。在圖9之例中，選擇字元線WL1，於串組GR1-1及GR1-2中連接於字元線WL1之6個記憶體胞電晶體MT中對資料進行編程(步驟S10)。

此時，列解碼器11如圖11所示般將程式電壓VPGM1、VPGM2、及VPGM3依序施加至選擇字元線WL1。電壓VPGM1~VPGM3為分別用於第1~第3胞之程式化用電壓，且存在VPGM1<VPGM2<VPGM3之關係。又，列解碼器11對非選擇字元線WL2~WL4施加電壓VPASS。電壓VPASS係不論保持資料，皆使記憶體胞電晶體MT導通之電壓，且為較程式電壓VPGM1~VPGM3更低之電壓。又，列解碼器11對選擇閘極線GSL1施加電壓VSG，對選擇閘極線GSL2施加例如0 V。電壓VSG係使成為編程對象之NAND串SR之選擇電晶體ST1導通，且使成為非編程對象之NAND串SR之選擇電晶體ST1斷開之電壓。另，藉由對控制信號線SSL2~SSL4賦予“低”電壓，而使非選擇串組GR2~GR4與位元線BL電性分離。

列解碼器11將電壓VPGM1施加至選擇字元線WL1期間，感測放大器模組12對連接有第1胞之位元線BL(在圖9之例中為BL1)施加0 V。藉此，在包含第1胞之NAND串SR1中導通選擇電晶體ST1，而於第1胞中對資料進行編程。又，列解碼器11對連接有第2胞及第3胞之位元線BL(在圖9之例中為BL2~BL6)施加電壓V1(>0 V)。藉此，在包含第2胞及第3胞之NAND串SR中切斷選擇電晶體ST1，而禁止對第2胞及第3胞之編程。

接著，於列解碼器11將電壓VPGM2施加至選擇字元線WL1期間，感測放大器模組12對連接有第2胞之位元線BL(在圖9之例中為BL2~BL5)施加0 V。藉此，在包含第2胞之NAND串SR中導通選擇電晶體ST1，而於第2胞中對資料進行編程。又，列解碼器11對連接有第1胞及第3胞之位元線BL(在圖9之例中為BL1及BL6)施加電壓V1。藉此，禁止對第1胞及第3胞之編程。

接著，於列解碼器11將電壓VPGM3施加至選擇字元線WL1期間，感測放大器模組12對連接有第3胞之位元線BL(在圖9之例中為 BL6)施加0 V。藉此，於第3胞中對資料進行編程。又，列解碼器11對連接有第1胞及第2胞之位元線BL(在圖9之例中為BL1~BL5)施加電壓V1。藉此，禁止對第1胞及第2胞之編程。

藉由以上3個步驟，於連接於字元線WL1之第1~第3胞中依序對資料進行編程。記憶體胞電晶體MT相當於第1~第3胞之何者，可根據記憶體胞電晶體MT之位址判斷。即，控制部15及列解碼器11可根據成為寫入對象之記憶體胞電晶體MT之位址、與應寫入於該記憶體胞電晶體MT之資料，而決定施加第1至第3程式電壓之何者。

接著，控制部15驗證步驟S10中之編程之結果即於記憶體胞電晶體MT中所編程之資料(步驟S11)。

此時，列解碼器11響應控制部15之命令，而如圖11所示般將驗證電壓Vfy_A、Vfy_B、及Vfy_C依序施加至選擇字元線WL1。又，列解碼器11對非選擇字元線WL2~WL4施加電壓VREAD。電壓VREAD係不論保持資料，皆為使記憶體胞電晶體MT導通之電壓。又，列解碼器11對選擇閘極線GSL1及GSL2施加高位準，以使選擇電晶體ST1及ST2導通。另，藉由對控制信號線SSL2~SSL4賦予“低”位準，而使非選擇串組GR2~GR4與位元線BL電性分離。

在驗證動作期間，感測放大器模組12對位元線BL1~BL6施加預充電電壓，而感測、放大流動於位元線BL1~BL6之電流。藉此，判別記憶體胞電晶體MT中所編程之資料。

施加有驗證電壓Vfy_A時，若於應寫入“A”位準之記憶體胞電晶體MT之所連接之位元線BL內流動有電流，則該記憶體胞電晶體MT之閾值未上升至“A”位準，故可知對該記憶體胞電晶體MT之編程未完成(將其稱為驗證失敗)。另一方面，若流動有電流，則該記憶體胞電晶體MT之閾值已上升至“A”位準，故可知對該記憶體胞電晶體之編程已完成(稱其為通過驗證)。對“B”位準及“C”位準之編程 亦相同。

步驟S11之結果，若對第1胞之編程完成(步驟S12：YES)，對第3胞之編程完成(步驟S13：YES)，對第2胞之編程完成(步驟S14：YES)，則控制部15判斷為對選擇頁面之所需之資料之編程已正常完成，而結束寫入動作。

步驟S11之結果，若對第1胞之編程完成(步驟S12：YES)，而對第3胞之編程未完成(步驟S13：NO)，則控制部15省略電壓VPGM1之施加，且一面將電壓VPGM2及VPGM3升壓(步驟S15)，一面重複進行步驟S10之處理。

步驟S11之結果，若對第1胞之編程未完成(步驟S12：NO)，且對第3胞之編程亦未完成(步驟S16：NO)，則控制部15一面將電壓VPGM1~VPGM3升壓(步驟S17)，一面重複進行步驟S10之處理。若對第3胞之編程已完成(步驟S16：YES)，則控制部15省略電壓VPGM3之施加，且一面將電壓VPGM1及VPGM2升壓(步驟S18)，一面重複進行步驟S10之處理。

步驟S11之結果，若對第1及第3胞之編程完成(步驟S12：YES；步驟S13；YES)，而對第2胞之編程未完成(步驟S14：NO)，則控制部15省略電壓VPGM1及VPGM3之施加，而一面將電壓VPGM2升壓(步驟S19)，一面重複進行步驟S10之處理。

在圖11之例中，第2次編程之結果，第1胞通過驗證(時刻t4)。因此，控制部15在第3次編程中省略電壓VPGM1之施加。又，第3次編程之結果，第3胞通過驗證(時刻t6)。因此，控制部15在第4次編程中進而省略電壓VPGM3之施加。

1.3關於本實施形態之效果

若為本實施形態之構成，則可提高資料之寫入速度。以下，對本效果進行說明。

圖12係NAND型快閃記憶體之通常之寫入方法之字元線電壓之時序圖。如圖示，在資料之編程時，將程式電壓VPGM施加至選擇字元線，而對應寫入“A”~“C”位準之記憶體胞電晶體MT統一將資料進行編程，其後，執行驗證動作。即，由1次程式電壓VPGM之施加與驗證動作構成1次程式迴路，該程式迴路係將程式電壓升壓而反復進行。

然而，將此種寫入方法應用於利用圖2至圖6所說明之快閃記憶體之情形時，有寫入所需時間非常長之虞。如圖2至圖6般，於將NAND串SR中串聯連接之記憶體胞電晶體MT平行配置於半導體基板面，進而將NAND串SR積層於相對半導體基板面之垂直方向之情形時，1頁面中所含之記憶體胞電晶體MT之電流路徑之寬度不同，而於寫入速度上產生偏差。即，在同一頁面中，混合存在寫入較快之記憶體胞電晶體MT與較慢之記憶體胞電晶體MT。其理由係記憶體胞陣列10之製造過程所致。即，記憶體胞陣列10係藉由在於半導體基板20上積層絕緣膜22-1~22-4及半導體層23-1~23-4後，對該等層22-1~22-4及23-1~23-4統一進行圖案化而形成。其結果，如圖5所示，導致於葉片型構造24中產生錐角。

因此，在寫入資料時，需要對資料寫入速度最高之記憶體胞電晶體MT加以注意，以免過度編程。即，圖12之最初之程式迴路中所使用之電壓VPGM設定為充分低之值，以免對位於最下層之層且寫入“A”位準之記憶體胞電晶體MT過度編程。

如此，如圖12所示，寫入動作之前半段程式動作實質上僅有助於寫入速度較高之記憶體胞電晶體MT(即第1胞)，該期間之編程脈衝對寫入速度較低之第3胞之閾值電壓幾乎不會造成影響。且，在進行到寫入動作之後半段程式動作時，方對第3胞開始實質性之編程。

即，資料編程雖係以頁面為單位統一執行，但實質上係依序對 頁面內之第1至第3胞進行編程。因此，程式迴路次數非常多，以致在寫入時間上需要較長時間。

與之相對，若為本實施形態，藉由在1次程式迴路中準備複數種程式電壓，在最初之程式迴路中亦可對第3胞進行實質性之編程，從而可縮短寫入時間。

即，在本實施形態中，將程式電壓VPGM分離為以下3個脈衝。

(1)位於寫入較快之層，施加至“A”位準寫入胞(第1胞)之脈衝：VPGM1

(2)位於寫入較慢之層，施加至“C”位準寫入胞(第3胞)之脈衝：VPGM3

(3)施加至上述(1)及(2)以外之胞(第2胞)之脈衝：VPGM2。

且，在1次程式迴路中，依序施加上述(1)至(3)之脈衝。該等脈衝之初始值係根據利用該等脈衝予以編程之記憶體胞電晶體MT之寫入速度及寫入資料而設為最佳值。即，電壓VPGM3之初始值只要為不會對第3胞過度編程之值，則亦可為對第1胞或第2胞過度編程之值。當然，電壓VPGM1之初始值設定為在1次程式動作中不會對第1胞過度編程之值。

藉此，可自最初之程式迴路，對第1胞至第3胞全體執行實質性之編程。換言之，在最初之程式迴路中，亦可使第3胞之閾值電壓有效上升。其結果，可大幅減少程式迴路次數，而提高寫入速度。

另，圖11中雖顯示先省略VPGM1，繼而省略VPGM3之例，但亦可為相反之情形，或亦可為同時省略VPGM1及VPGM3之情形。

作為採用上述寫入方法之結果，在任一程式迴路中，列解碼器11對選擇字元線WL依序施加M次(M為1以上之自然數)程式電壓(圖11之t5~t6、t7~t8)，接著對選擇字元線WL依序施加N次(N大於M，且為3以上之自然數)驗證電壓Vfy(圖11之t6~t7、及t7以後)。且，在任意 之程式迴路中，程式電壓之施加次數均不會超過驗證電壓之施加次數，或與驗證電壓之施加次數相同，或其以下。

進而換言之，對記憶體胞之資料之寫入係藉由反復進行複數次包含對選擇字元線WL施加程式電壓之程式動作、與對選擇字元線施加驗證電壓之驗證動作之程式迴路而執行。在該重複複數次之程式迴路中、連續之2次程式迴路(圖11之t3~t5與t5~t6)之間，列解碼器11一面使驗證電壓Vfy之施加次數不變，一面使第2次程式迴路(圖11之t5~t6)之程式電壓之施加次數(3次：VPGM1-VPGM3)相較於第1次程式迴路(圖11之t3~t5)減少(2次：VPGM2、VPGM3)。

例如，列解碼器11在某程式循環中對上述選擇字元線依序施加M次程式電壓。將該M次中之任一程式電壓(圖11及圖16之VPGM1)施加至選擇字元線WL時，將位於最下層之第1記憶體胞設為編程對象，至少位於最上層之第3記憶體胞設為非編程對象。且，列解碼器11在下一個程式迴路中，省略對上述選擇字元線施加上述任一程式電壓(圖11及圖16之VPGM1)(圖11之t5-t6及圖16之t5以後)。該例為較VPGM3更先停止施加VPGM1之情形。

另一方面，將M次中之其他程式電壓(圖11及圖14之VPGM3)施加至選擇字元線WL時，將位於最上層之第3記憶體胞設為編程對象，至少位於最下層之第1記憶體胞設為非編程對象。且，列解碼器11在下一個程式迴路中，省略施加上述任一程式電壓(圖11及圖14之VPGM3)(圖14之t5以後)。該例為較VPGM1更先停止施加VPGM3之情形。

當然，在下一個程式迴路中，亦可為同時停止施加複數個程式電壓之情形。

在圖12之例中，亦可在1次程式迴路中施加複數次程式電壓。然而，圖12之情形時，將該等程式電壓與寫入位準相關連。因此，程式 電壓之施加之削減與對某位準之寫入之完成係完全一致。換言之，當停止施加某程式電壓時，同時亦停止施加某驗證電壓。

與之相對，根據本實施形態，對程式電壓，不僅與寫入位準相關連，亦與記憶體胞之位置相關連。因此，即使已停止施加例如某程式電壓，卻未必停止施加驗證電壓。

2.第2實施形態

接著，對第2實施形態之半導體記憶裝置進行說明。本實施形態係在上述第1實施形態所說明之資料寫入方法中，藉由將程式電壓VPGM1包含於VPGM2內，而將1次程式迴路所使用之編程脈衝數減至2個者。以下，僅對其與第1實施形態不同之點進行說明。

2.1關於資料之寫入動作

利用圖13及圖14，對本實施形態之資料之寫入動作進行說明。圖13係寫入方法之流程圖，圖14係寫入時之施加至選擇字元線WL之電壓之時序圖。

首先，列解碼器11響應控制部15之命令而選擇任一條字元線WL，且對選擇字元線WL施加程式電壓VPGM，以對資料進行編程(步驟S20)。

此時，列解碼器11將程式電壓VPGM2a及VPGM3依序施加至選擇字元線WL。電壓VPGM2a係用於第1及第2胞之程式電壓，且存在VPGM2a<VPGM3之關係。又，例如雖為VPGM1≦VPGM2a≦VPGM2，但VPGM2a為例如不會在1次編程中對第1胞過度編程之值。

於列解碼器11將電壓VPGM2a施加至選擇字元線WL期間，感測放大器模組12對連接有第1及第2胞之位元線BL(在圖9之例中為BL1~BL5)施加0 V。藉此，在包含第1及第2胞之NAND串SR中導通選擇電晶體ST1，於第1及第2胞中對資料進行編程。又，列解碼器11對連接有第3胞之位元線BL(在圖9之例中為BL6)施加電壓V1。藉此，禁止對 第3胞之編程。

藉由以上2個步驟，於連接於選擇字元線WL之第1及第2胞、以及第3胞中對資料依序進行編程。

接著，控制部15驗證於記憶體胞電晶體MT中所編程之資料(步驟S21)。步驟S21係與第1實施形態所說明之步驟S11相同。

步驟S21之結果，若對第1及第2胞之編程完成(步驟S22：YES)，且對第3胞之編程亦完成(步驟S23：YES)，則控制部15判斷為對選擇頁面之所需之資料之編程已正常完成，而結束寫入動作。

步驟S21之結果，若對第1及第2胞之編程完成(步驟S22：YES)，對第3胞之編程未完成(步驟S23：NO)，則控制部15省略施加電壓VPGM2a，且一面將電壓VPGM3升壓(步驟S24)，一面重複進行步驟S20之處理。

步驟S21之結果，若對第1及第2胞之至少任一者之編程未完成(步驟S22：NO)，對第3胞之編程亦未完成(步驟S25：NO)，則控制部15一面將電壓VPGM2a及VPGM3升壓(步驟S26)，一面重複進行步驟S20之處理。若對第3胞之編程已完成(步驟S25：YES)，則控制部15省略施加電壓VPGM3，且一面將電壓VPGM2a升壓(步驟S27)，一面重複進行步驟S20之處理。

2.2本實施形態之效果

根據本實施形態，乃使用程式電壓VPGM2a，對第1及第2胞同時進行編程。因此，可與第1實施形態相同，削減程式迴路次數，並減少程式電壓之種類，從而可簡化電路構成。

3.第3實施形態

接著，對第3實施形態之半導體記憶裝置進行說明。本實施形態係在上述第1實施形態所說明之資料寫入方法中，藉由將程式電壓VPGM3包含於VPGM2內，而將1次程式迴路所使用之編程脈衝數減至 2個者。以下，僅對其與第1實施形態不同之點進行說明。

3.1關於資料之寫入動作

利用圖15及圖16，對本實施形態之資料之寫入動作進行說明。圖15係寫入方法之流程圖，圖16係寫入時之施加至選擇字元線WL之電壓之時序圖。

首先，列解碼器11響應控制部15之命令而選擇任一條字元線WL。且，列解碼器11對選擇字元線WL施加程式電壓VPGM，而對資料進行編程(步驟S30)。

此時，列解碼器11將程式電壓VPGM1及VPGM2b依序施加至選擇字元線WL。電壓VPGM2b係用於第2及第3胞之程式電壓，且存在VPGM2b>VPGM1之關係。又，例如為VPGM2≦VPGM2b≦VPGM3。VPGM2a為例如不會在1次編程中對第2胞過度編程之值。於列解碼器11將電壓VPGM2b施加至選擇字元線WL期間，感測放大器模組12對連接有第2及第3胞之位元線BL(在圖9之例中為BL2~BL6)施加0 V。藉此，在包含第2及第3胞之NAND串SR中，導通選擇電晶體ST1，於第2及第3胞中對資料進行編程。又，列解碼器11對連接有第1胞之位元線BL(在圖9之例中為BL1)施加電壓V1。藉此，禁止對第1胞之編程。

藉由以上2個步驟，於連接於選擇字元線WL之第1胞、以及第2及第3胞中對資料依序進行編程。

接著，控制部15驗證於記憶體胞電晶體MT中所編程之資料(步驟S31)。步驟S31係與第1實施形態所說明之步驟S11相同。

步驟S31之結果，若對第1胞之編程完成(步驟S32：YES)，對第2及第3胞之編程亦完成(步驟S33：YES)，則控制部15判斷為對選擇頁面之所需之資料之編程已正常完成，而結束寫入動作。

步驟S31之結果，若對第1胞之編程完成(步驟S32：YES)，對第2 及第3胞之至少任一者之編程未完成(步驟S33：NO)，則控制部15省略施加電壓VPGM1，且一面將電壓VPGM2b升壓(步驟S34)，一面重複進行步驟S30之處理。

步驟S31之結果，若對第1胞之編程未完成(步驟S32：NO)，對第2及第3胞之至少任一者之編程亦未完成(步驟S35：NO)，則控制部15一面將電壓VPGM1及VPGM2b升壓(步驟S36)，一面重複進行步驟S30之處理。若對第2及第3胞之編程已完成(步驟S35：YES)，則控制部15省略施加電壓VPGM2b，且一面將電壓VPGM1升壓(步驟S37)，一面重複進行步驟S30之處理。

3.2本實施形態之效果

根據本實施形態，乃使用程式電壓VPGM2b，對第2及第3胞同時進行編程。因此，可獲得與第2實施形態相同之效果。

4.第4實施形態

接著，對第4實施形態之半導體記憶裝置進行說明。本實施形態係在上述第1實施形態所說明之資料寫入方法中，藉由在施加程式電壓VPGM2時使第1胞之通道電位上升，省略施加VPGM1，而將1次程式迴路所使用之編程脈衝數減至2個者。以下，僅對其與第1實施形態不同之點進行說明。

4.1關於資料之寫入動作

利用圖17及圖18，對本實施形態之資料之寫入動作進行說明。圖17係寫入方法之流程圖，圖18係編程時施加至選擇字元線WL及位元線BL之電壓之時序圖。

首先，列解碼器11響應控制部15之命令而選擇任一條字元線WL，且對選擇字元線WL施加程式電壓VPGM，以對資料進行編程(步驟S40)。

此時，列解碼器11將程式電壓VPGM2及VPGM3依序施加至選擇 字元線WL。如第1實施形態所說明般，電壓VPGM2為於對第2胞之編程中最佳化之電壓。不施加電壓VPGM1。

圖19係施加電壓VPGM2時之記憶體胞陣列10之電路圖。在本實施形態中，施加電壓VPGM2時，不僅對第2胞執行編程，且亦對第1胞執行編程。此時，感測放大器模組12對連接有第1胞之位元線BL(在圖19之例中為BL1)施加電壓V_QPW。電壓V_QPW為較施加至連接有第2胞之位元線BL(在圖19之例中為BL2~BL5)之電壓更大之電壓，例如V_QPW>0 V。又，V_QPW亦為可由閘極中施加有電壓VSG之選擇電晶體ST1傳送之電壓。

因此，於施加有電壓VPGM2期間，第1及第2胞係在對各通道分別施加有V_QPW及0 V之狀態下編程。

其後之處理係與在利用第2實施形態之圖13所進行之說明中將VPGM2a表述為VPGM2者相同。且，圖17之步驟S41~S47係與圖13之步驟S21~S27對應。

4.2本實施形態之效果

根據本實施形態，與第2實施形態相同，削減程式迴路次數，並減少程式電壓之種類，從而可簡化構成。又，因可使程式電壓VPGM2之初始值對第2胞最佳化，故較第2實施形態，可使寫入高速化。利用圖20對本效果進行說明。圖20係表示編程時之第1胞及第2胞之閾值電壓之變化之圖表。

如圖示，由於程式電壓VPGM2於第2胞之編程中最佳化，故第2胞之閾值以所需之步階(⊿Vth1)持續上昇。但，VPGM2對第1胞而言為過大之電壓。因此，若將VPGM2直接應用於第1胞，則其閾值以較所需之步階更大之步階(⊿Vth2)持續上昇。根據情形，存在導致在1次編程中閾值過度上升之虞。

因此，在本實施形態中，對連接有第1胞之位元線BL施加電壓 V_QPW。即，藉由施加電壓V_QPW而縮小控制閘極與通道之間之電位差。藉此，控制第1胞之閾值變動幅度(縮小變動幅度)，而使其以最佳之步階(⊿Vth3)上昇。

即，可省略施加VPGM1，同時不僅對第2胞執行最佳之編程，亦對第1胞執行最佳之編程，而可實現對該等胞之高速寫入。

5.第5實施形態

接著，對第5實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1實施形態之行系周邊電路之構成及動作者。

5.1關於行系周邊電路之構成

圖21係本實施形態之感測放大器模組12、運算模組13、及資料閂鎖模組14之方塊圖。

如圖示，感測放大器模組12具備與各位元線BL相對應之閂鎖電路SDL。在圖中，“SDL”後所附記之“_B”、“_M”、及“_T”分別表示各閂鎖電路SDL對應於葉片型構造24之最下層之胞、中間層之胞、及最上層之胞。於各閂鎖電路SDL中，表示與哪個胞對應之信號SEL_BOT、SEL_MID、及SEL_TOP係由例如控制部15賦予。即，對閂鎖電路SDL_B賦予SEL_BOT=“H”，對閂鎖電路SDL_M賦予SEL_MID=“H”，對閂鎖電路SDL_T賦予SEL_TOP=“H”。又，同樣地，讀取時用以於每層控制位元線預充電電壓之信號CLAMP_BOT、CLAMP_MID、及CLAMP_TOP係賦予各閂鎖電路SDL。即，對閂鎖電路SDL_B賦予CLAMP_BOT=“H”，對閂鎖電路SDL_M賦予CLAMP_MID=“H”，對閂鎖電路SDL_T賦予CLAMP_TOP=“H”。

閂鎖電路SDL於資料之寫入時保持自運算模組13傳送之寫入資料。接著，閂鎖電路SDL根據寫入資料，將特定之電壓施加至對應之位元線BL。又，閂鎖電路SDL於資料之讀取時，將位元線BL預充電 為與信號CLAMP_BOT、CLAMP_MID、及CLAMP_TOP相應之電壓。即，閂鎖電路SDL於資料之讀取時，根據讀取對象胞位於哪層，控制施加至位元線BL之預充電電位。

運算模組13具備與各位元線BL相對應之運算電路40。運算電路40亦接收對應之信號SEL(SEL_TOP、SEL_MID、及SEL_BOT)之任一者。且，運算電路40各者於資料之寫入時，藉由使用自資料閂鎖模組14賦予之資料、與對應之信號SEL之運算，而產生寫入資料。接著，將所產生之寫入資料傳送至對應之閂鎖電路SDL。

資料閂鎖模組14具備閂鎖電路DL0及DL1之組，該組係與各位元線BL相對應。在資料之寫入時，將例如自主機機器等外部裝置經由資料線DAT所賦予之2位元資料之各位元保持於閂鎖電路DL0及DL1。接著，將該等資料傳送至運算電路13。在讀取時，將自記憶體胞電晶體MT所讀取之2位元資料之各位元保持於閂鎖電路DL0及DL1。接著，閂鎖電路DL0及DL1經由資料線DAT將2位元資料之各位元輸出至外部裝置。

5.2關於寫入時之動作

接著，利用圖22及圖23，對資料寫入時之上述行系周邊電路之動作進行說明。圖22係表示寫入時之字元線電壓之變化之時序圖，圖23係表示編程時之字元線及位元線電壓之變化之時序圖。

在寫入時，首先，將寫入資料傳送至閂鎖電路DL0及DL1。寫入資料與閂鎖電路DL0及DL1內之資料之關係係如下所述。

資料：(DL0、DL1)

“Ep”位準(非寫入)：(1、1)

“A”位準：(1、0)

“B”位準：(0、0)

“C”位準：(0、1)

又，於閂鎖電路SDL內之資料中存在以下關係。

SDL=1：非寫入胞(BL=V1)

SDL=0：寫入胞(BL=0 V)

以下，依序對寫入時之處理步驟進行說明。

(1)步驟1

當對閂鎖電路DL0及DL1傳送資料時，運算電路40各者執行用於第1編程之資料組。第1編程係僅對第1胞進行之編程。運算電路40對資料組執行以下邏輯運算。即，/(DL0&/DL1&SEL_BOT)→SDL

在運算式中，“/”表示反轉，“&”表示邏輯積。根據該運算，僅對DL0=1、DL=0且與最下層之記憶體胞對應之閂鎖電路SDL設定“0”。對其他閂鎖電路SDL設定“1”。其結果，僅對連接有未通過驗證之第1胞之位元線BL施加0 V，而對其他之連接有第2胞及第3胞、以及非寫入對象胞及寫入完成胞之位元線BL施加電壓V1。且，對選擇字元線WL施加電壓VPGM1，僅於第1胞中對“A”位準資料進行編程。

(2)步驟2

接著，運算電路40各者執行用於第2編程之資料組。第2編程係僅對第2胞進行之編程。運算電路40對資料組執行以下邏輯運算。即，(DL0&/DL1)|(DL0&/DL1&SEL_BOT)|(/DL0&/DL1&SEL_TOP)→SDL

在運算式中，“|”表示邏輯和。根據該運算，對與第1胞、第3胞、及非寫入對象胞對應之閂鎖電路SDL設定“1”。換言之，僅對與第2胞對應之閂鎖電路SDL設定“0”。其結果，僅對連接有未通過驗證之第2胞之位元線BL施加0 V，而對其他位元線BL施加電壓V1。且，對選擇字元線WL施加電壓VPGM2，僅於第2胞中對資料進行編 程。

(3)步驟3

接著，運算電路40各者執行用於第3編程之資料組。第3編程係僅對第3胞進行之編程。運算電路40對資料組執行以下邏輯運算。即，/(/DL0&/DL1&SEL_TOP)→SDL

根據該運算，僅對DL0=0、DL=1且與最上層之記憶體胞對應之閂鎖電路SDL設定“0”。對其他閂鎖電路SDL設定“1”。其結果，僅對連接有未通過驗證之第3胞之位元線BL施加0 V，而對其他之連接有第1胞及第2胞、以及非寫入對象胞及寫入完成胞之位元線BL施加電壓V1。且，對選擇字元線WL施加電壓VPGM3，而僅於第3胞中對“C”位準資料進行編程。

(4)步驟4

接著，對“A”位準執行驗證動作。即，在對選擇字元線WL施加有驗證電壓Vfy_A之狀態下，自記憶體胞電晶體MT讀取資料。且，若記憶體胞電晶體MT斷開，即閾值達到“A”位準，則於閂鎖電路SDL中儲存“1”。另一方面，若記憶體胞電晶體MT導通，即閾值未達到“A”位準，則於閂鎖電路SDL中儲存“0”。

接著，運算電路40執行以下邏輯運算。即，(SDL&DL0&/DL1)|DL1→DL1

在上式中，(DL0&/DL1)僅於寫入“A”位準之位元線BL中為“1”。因此，(SDL&DL0&/DL1)係僅對寫入資料為“A”位準，且已通過驗證之位元線BL為“1”。其後，進行該運算結果與原本之DL1之邏輯和運算，並將其重設為DL1。其結果，閂鎖電路DL0及DL1之資料成為如下狀態。

“Ep”位準(非寫入)：(1、1)

“A”位準：(1、0/1)

“B”位準：(0、0)

“C”位準：(0、1)

即，藉由最後之邏輯和運算，將不與“A”位準對應之閂鎖電路DL0及DL1之資料設定為初始值。

接著，運算電路40執行下述(1)式之邏輯運算。即，(DL0&/DL1&SEL_BOT) (1)

藉此，可獲得與“A”位準對應，且位於最下層之記憶體胞電晶體MT之驗證結果。即，若該運算結果為“0”，則可知與該行對應之第1胞已通過驗證。另一方面，僅與第1胞對應，並與未通過驗證之行對應之運算結果為“1”。

因此，例如控制部15計算運算結果為“1”之位元數，若該數為某基準值以下(例如由ECC電路之可訂正錯誤之位元數決定)，則判斷為第1胞已通過驗證。該情形時，控制部15發行信號COMP_A_BOT(COMP_A_BOT=“H”)，自下一個程式迴路開始不施加電壓VPGM1。

接著，運算電路40執行下述(2)式之邏輯運算。即，(DL0&/DL1&(SEL_MID|SEL_TOP)) (2)

藉此，可獲得與“A”位準對應，且位於最下層以外之層之記憶體胞電晶體MT之驗證結果。即，若該運算結果為“0”，則可知與該行對應之記憶體胞電晶體已通過驗證。另一方面，僅與“A”位準對應，且與位於最下層以外之層之記憶體胞電晶體MT中未通過驗證者對應之運算結果為“1”。

因此，例如控制部15計算運算結果為“1”之位元數，若該數為某基準值以下，則判斷為位於最下層以外之層，且應寫入“A”位準之記憶體胞電晶體MT已通過驗證。

若基於上述(1)式及(2)式之驗證結果均為通過，則對應寫入“A”位準之所有記憶體胞電晶體MT之編程已完成。因此，控制部15發行信號COMP_A_MIDTOP(COMP_A_MIDTOP=“H”)。且，當控制部15發行信號COMP_A_BOT及COMP_A_MIDTOP兩者時，自下一個程式迴路開始不進行“A”位準之驗證動作。

(5)步驟5

接著，執行對“B”位準之驗證動作。即，在對選擇字元線WL施加有驗證電壓Vfy_B之狀態下，自記憶體胞電晶體MT讀取資料。且，若記憶體胞電晶體MT斷開，即閾值達到“B”位準，則於閂鎖電路SDL中儲存“1”。另一方面，若記憶體胞電晶體MT導通，即閾值未達到“B”位準，則於閂鎖電路SDL中儲存“0”。

且，運算電路40同時執行以下邏輯運算。即，(SDL&/DL0&/DL1)|DL0→DL0

(SDL&/DL0&/DL1)|DL1→DL1

在上式中，(/DL0&/DL1)僅於寫入“B”位準之位元線BL中為“1”。因此，(SDL&/DL0&/DL1)僅對寫入資料為“B”位準，且已通過驗證之位元線BL為“1”。其後，進行該等運算結果與原本之DL0及DL1之邏輯和運算，且將其重設為DL0及DL1。其結果，閂鎖電路DL0及DL1之資料成為如下狀態。

“Ep”位準(非寫入)：(1、1)

“A”位準：(1、0/1)

“B”位準：(0、0/1)

“C”位準：(0、1)

另，與“A”位準對應之閂鎖電路DL0之值在上述步驟(4)中重設為“0”或“1”。

接著，運算電路40執行下述(3)式之邏輯運算。即， (/DL0&/DL1) (3)

若該運算結果為“0”，則可知應寫入“B”位準之記憶體胞電晶體MT通過驗證，若為“1”，則未通過驗證。

因此，例如控制部15計算運算結果為“1”之位元數，若該數為某基準值以下，則判斷為“B"位準編程已通過驗證。該情形時，控制電路發行信號COMP_B(COMP_B=“H”)，並自下一個程式迴路開始不進行“B”位準之驗證動作。

(6)步驟6

接著，執行對“C”位準之驗證動作。即，在對選擇字元線WL施加有驗證電壓Vfy_C之狀態下，自記憶體胞電晶體MT讀取資料。且，若記憶體胞電晶體MT斷開，即閾值達到“C”位準，則於閂鎖電路SDL中儲存“1”。另一方面，若記憶體胞電晶體MT導通，即閾值未達到“C”位準，則於閂鎖電路SDL中儲存“0”。步驟6之動作係基本上只是讀取對象資料不同，而與步驟4相同。

首先，運算電路40執行以下邏輯運算。即，(SDL&/DL0&/DL1)|DL0→DL0

在上式中，(/DL0&DL1)僅於寫入“C”位準之位元線BL中為“1”。因此，(SDL&/DL0&DL1)僅對寫入資料為“C”位準且已通過驗證之位元線BL為“1”。其後，進行該運算結果與原本之DL0及DL1之邏輯和運算，且將其重設為DL0。其結果，閂鎖電路DL0及DL1之資料成為如下狀態。

“Ep”位準(非寫入)：(1、1)

“A”位準：(1、0/1)

“B”位準：(0/1、0/1)

“C”位準：(0/1、1)。

接著，運算電路40執行下述(4)式之邏輯運算。即， (/DL0&DL1&SEL_TOP) (4)

藉此，可獲得與“C”位準對應、且位於最上層之記憶體胞電晶體MT(第3胞)之驗證結果。即，若該運算結果為“0”，則可知與該行對應之第3胞已通過驗證。另一方面，僅與第3胞對應，並與未通過驗證之行對應之運算結果為“1”。

因此，例如控制部15計算運算結果為“1”之位元數，若該數為某基準值以下，則判斷為第3胞已通過驗證。該情形時，控制電路發行信號COMP_C_TOP(COMP_C_TOP=“H”)，自下一個程式迴路開始不施加電壓VPGM3。

接著，運算電路40執行下述(5)式之邏輯運算。即，(/DL0&/DL1&(SEL_MID|SEL_BOT)) (5)

藉此，可獲得與“C”位準對應，且位於最上層以外之層之記憶體胞電晶體MT之驗證結果。即，若該運算結果為“0”，則可知與該行對應之記憶體胞電晶體已通過驗證。另一方面，僅與“C”位準對應，且與位於最上層以外之層之記憶體胞電晶體MT中未通過驗證者對應之運算結果為“1”。

因此，例如控制部15計算運算結果為“1”之位元數，若該數為某基準值以下，則判斷為位於最上層以外之層之記憶體胞電晶體MT已通過驗證。

若基於上述(4)式及(5)式之驗證結果均為通過，則對應寫入“C”位準之所有記憶體胞電晶體MT之編程已完成。因此，控制部15發行信號COMP_C_MIDBOT(COMP_C_MIDBOT=“H”)。且，當控制部15發行信號COMP_C_TOP及COMP_C_MIDBOT兩者時，自下一個程式迴路開始不進行“C”位準之驗證動作。

(7)步驟7

控制部15反復進行以上動作，當5個控制信號COMP_A_BOT、 COMP_A_MIDTOP、COMP_B、COMP_C_TOP、及COMP_C_MIDTOP皆成為“H”位準時，編程已正常完成(編程通過)，而完成寫入動作。當任一個控制信號仍為“L”位準而程式迴路數達到最大值時，控制部15將其視為無法正常完成編程(編程失敗)，而完成寫入動作。

5.3本實施形態之效果

上述第1實施形態所說明之寫入方法可藉由例如本實施形態之構成實現。另，第2至第4實施形態亦相同，藉由使用控制信號SEL_BOT、SEL_MID、SEL_TOP、DL0及DL1之運算，可適當控制位元線BL之電位。

6.第6實施形態

接著，對第6實施形態之半導體記憶裝置進行說明。本實施形態係關於具備上述第1至第5實施形態之任一者之半導體記憶裝置1之記憶體系統者。

6.1關於記憶體系統之構成

圖24係本實施形態之記憶體系統之方塊圖。如圖示，記憶體系統具備第1至第5實施形態所說明之半導體記憶裝置1、及控制半導體記憶裝置1之控制器2。

控制器2響應來自未圖示之主機機器之命令，而對NAND型快閃記憶體1命令讀取、寫入及抹除等。再者，管理NAND型快閃記憶體1之記憶空間。控制器2與NAND型快閃記憶體1亦可構成例如同一半導體裝置。又，記憶體系統1亦可為1個裝置，作為其例，可舉出如SD^TM卡之記憶卡、或SSD(solid state drive：固態驅動機)等。又，記憶體系統1亦可為將NAND型快閃記憶體1及控制器2內置於個人電腦之構成，只要為搭載有NAND型快閃記憶體1之應用程式，則並非限定者。

控制器2具備主機介面電路210、內置記憶體(RAM)220、處理器(CPU)230、緩衝記憶體240、NAND介面電路250、及ECC電路260。

主機介面電路210經由控制器匯流排與主機機器連接，且負責與主機機器之通訊。且，將自主機機器所接收到之命令及資料分別傳送至CPU230及緩衝記憶體240。又，響應CPU230之命令，而將緩衝記憶體240內之資料傳送至主機機器。

NAND介面電路250經由NAND匯流排與NAND型快閃記憶體1連接，且負責與NAND型快閃記憶體1之通訊。且，將自CPU230所接收到之命令傳送至NAND型快閃記憶體1，又在寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體1。再者於讀取時，將自NAND型快閃記憶體1所讀取之資料傳送至緩衝記憶體240。

CPU230控制控制器2整體之動作。例如，自主機機器接收到寫入讀取命令時，響應其而發行基於NAND介面之寫入命令。讀取及抹除時亦相同。又，CPU230執行平均抹寫等用以管理NAND型快閃記憶體1之各種處理。再者，CPU230執行各種運算。例如，執行資料之加密處理或隨機化處理等。ECC電路260執行資料之錯誤訂正(ECC；Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時，基於寫入資料產生同位，於讀取時自同位產生校驗位而檢測出錯誤，並訂正該錯誤。另，CPU230亦可具有ECC電路260之功能。

內置記憶體220為例如DRAM等半導體記憶體，且使用作為CPU230之作業區域。且，內置記憶體220保持用以管理NAND型快閃記憶體1之韌體、或各種管理表格等。

6.2關於控制器之動作

接著，對本實施形態之控制器2之動作，尤其是對寫入動作進行說明。控制器2對NAND型快閃記憶體1，可以第1模式及第2模式兩種模式之兩種寫入模式寫入資料。

圖25係以第1模式寫入資料時之在NAND型快閃記憶體1與控制器2之間傳送接收之信號之時序圖。控制器2對NAND型快閃記憶體1發送晶片啟用信號/CE、位址閂鎖啟用信號ALE、指令閂鎖啟用信號CLE、寫入啟用信號/WE、讀取啟用信號/RE。又，NAND型快閃記憶體1對控制器2發送就緒/忙碌信號/R/B。輸入輸出信號I/O1~I/O8係於控制器2與NAND型快閃記憶體之間傳送接收之例如8位元之資料。

晶片啟用信號/CE係用於啟用NAND型快閃記憶體1之信號，且固定在低位準。位址閂鎖啟用信號ALE係表示輸入輸出信號I/O1~I/O8為位址之信號，且固定在高位準。指令閂鎖啟用信號CLE係表示輸入輸出信號I/O1~I/O8為指令之信號，且固定在高位準。寫入啟用信號/WE為用於對NAND型快閃記憶體1寫入各資料之信號，且固定在低位準。讀取啟用信號/RE為用於自NAND型快閃記憶體1讀取各資料之信號，且固定在低位準。就緒/忙碌信號/R/B係表示NAND型快閃記憶體1是否為忙碌狀態(是否為可接收信號之狀態)之信號，於忙碌狀態時成為低位準。

如圖示，控制器1於以第1模式寫入資料時，發行第1寫入指令80H，並將其寫入於NAND型快閃記憶體1之未圖示之指令暫存器。指令80H為用於通知此後開始執行寫入動作之指令。其後，將行位址(指定位元線之位址)及列位址(指定字元線(頁面)之位址)寫入於位址暫存器。其後，傳送應進行編程之資料D0~D527。最後，控制器2將指令10H寫入於指令暫存器。NAND型快閃記憶體1之控制部15響應該指令，而利用第1至第5實施形態所說明之方法寫入資料。

圖26係以第2模式寫入資料時之在NAND型快閃記憶體1與控制器2之間傳送接收之信號之時序圖。與第1模式不同之點為：在第1寫入指令80H之前，控制器2發行前置指令，並將其寫入於指令暫存器。藉由接收前置指令，NAND型快閃記憶體以第2模式寫入資料。第2模 式下之資料之寫入係藉由第1實施形態所說明之圖12之方法執行。

在第2模式中，程式電壓VPGM不根據第1~第3胞分類，而對頁面內應寫入至“A”~“C”位準之所有記憶體胞執行編程。即，VPGM係如圖12所示，僅單純升壓。在圖12之情形時，雖以在1次程式迴路中施加1次VPGM之情形為例進行顯示，但亦可連續施加2次以上。然而，該被施加2次以上之VPGM並非與記憶體胞之位置(位址)或寫入資料相應者，而係使用在於所有寫入對象胞中對資料進行編程。即，當為第2模式時，1次程式迴路之VPGM之施加次數係與驗證電壓之施加次數相同，或少於其。

即，如第1實施形態所說明般，在停止施加某程式電壓之時，同時亦停止施加與其對應之驗證電壓。

6.3本實施形態之效果

當為本實施形態之構成時，使用者可根據需要而改變寫入速度及消耗電力。

即，當為第1模式時，NAND型快閃記憶體1內之升壓電路於產生高電壓VPGM3後產生低電壓VPGM1。因此，在驗證動作中必須使升壓電路放電，且於放電後必須再次自較低之電壓VPGM1進行升壓動作。即，因在升壓電路中反復地進行充放電，故而消耗電流增加。相反，可如第1至第5實施形態所說明般，實現高速之寫入動作。

另一方面，當為第2模式時，升壓電壓單純將VPGM升壓即可，無需進行升壓電壓之放電，在驗證動作中，使電壓配線浮動即可。因此，雖相較於第1模式，寫入速度較差，但可減少消耗電流。

且，在本實施形態中，可根據來自控制器2之指令，而切換第1模式與第2模式。例如，對出貨為記憶體胞保持2位元以上之資料之(MLC：multi-level cell；多位階胞)製品之NAND型快閃記憶體1，欲使SLC(single-level cell：記憶體胞保持1位元資料)作為暫時緩衝器動 作，或為高可靠性地寫入重要資料而欲使SLC動作之情形等時，較佳為採用第2模式。

如此，當為本實施形態時，可切換雖可高速動作但消耗電力相對較高之模式、與雖低速動作但消耗電力低之模式，而使用NAND型快閃記憶體1。

7.變化例等

如上所述，實施形態之半導體記憶裝置1具備複數個記憶體胞MT、字元線WL、位元線BL、及列解碼器11。記憶體胞積層於半導體基板上。字元線WL連接於記憶體胞之閘極。位元線BL電性連接於記憶體胞之電流路徑，且可傳送資料。列解碼器11對字元線施加電壓。對記憶體胞MT之資料之寫入係藉由重複複數次包含程式動作與驗證動作之程式迴路而執行(圖11)。在1次程式迴路中，上述列解碼器對選擇字元線依序施加M次(M為1以上之自然數)程式電壓(圖11之t5~t6、及t7~t8)，接著，對上述選擇字元線依序施加N次(N大於M，為2以上之自然數)之驗證電壓(圖11之t6~t7、及t7以後)。

換言之，對記憶體胞之資料之寫入係藉由重複複數次包含對選擇字元線施加程式電壓之程式動作、與施加驗證電壓之驗證動作之程式迴路而執行。列解碼器11在連續之2次程式迴路(圖11之t3~t5與t5~t6)期間，一面使驗證電壓之施加次數不變，一面使第2次程式迴路(圖11之t5~t6)之程式電壓之施加次數(3次：VPGM1-VPGM3)較第1次程式迴路(圖11之t3~t5)減少(2次：VPGM2、VPGM3)。

根據本構成，可減少程式迴路次數，從而提高資料之寫入速度。然而，實施形態並非限定於上述所說明之形態，而可進行各種變化。例如，在上述實施形態中，雖以VPGM1及VPGM3之施加較VPGM2之施加先行結束之情形為例進行說明，但，亦可為VPGM2之施加較VPGM1及/或VPGM3之施加先行結束之情形。

又，在上述實施形態中，將第1胞定義為位於最下層之層且編程為“A”位準之胞。但，第1胞亦可為位於第1層之層至第N層(N為2以上之自然數)之胞。又，於記憶體胞可保持4位元以上之資料(“EP”、“A”、“B”、“C”、“D”、…“O”位準之16值)之情形時，第1胞亦可為於“A”位準至例如“C”位準之範圍內編程之胞。關於第3胞亦相同。即，第3胞可為位於第N+M層(M為4以上之自然數)之層至第L層(L為6以上之自然數)之胞，又，亦可為例如於“L”位準至“O”位準之範圍內編程之胞。

再者，在上述第1實施形態中，以將程式脈衝分類為3種之情形為例進行說明(VPGM1~VPGM3)。但，亦可分類為4種以上，且在1次程式迴路中依序施加該4種以上之脈衝。

再者，上述第4實施形態之概念亦可應用於第3實施形態。即，在第3實施形態所說明之圖16中，亦可一面取代電壓VPGM2b而施加VPGM3，一面對連接有第2胞之位元線施加V_QPW。

再者，記憶體胞陣列10之構造不限於圖2至圖6所說明之構成。在上述實施形態中，如圖4所示，以將奇數序號之串組GR1之位元線接觸BC集中配置於記憶體胞陣列10之左側，而將偶數序號之串組GR2之位元線接觸BC集中配置於記憶體胞陣列10之右側之情形為例進行說明。但，該等位元線接觸BC亦可共同集中配置於右側，或共同集中配置於左側。

再者，上述實施形態可應用於在資料之寫入時同時所選擇之記憶體胞之集合即頁面內，於資料之寫入速度上具有偏差之構成，不限於NAND型快閃記憶體，而可應用於所有記憶裝置。

雖已說明本發明之幾個實施形態，但該等實施形態係作為例子而提示者，並非意欲限定發明之範圍。該等實施形態可以其他多種形態實施，在不脫離發明主旨之範圍內，可進行多種省略、替代及變 更。該等實施形態或其變化係包含於發明之範圍或主旨內，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內者。

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t7‧‧‧時刻

t8‧‧‧時刻

Vfy-A‧‧‧驗證電壓

Vfy-B‧‧‧驗證電壓

Vfy-C‧‧‧驗證電壓

VPGM1‧‧‧程式電壓

VPGM2‧‧‧程式電壓

VPGM3‧‧‧程式電壓

Claims (12)

1. 一種半導體記憶裝置，其特徵為包含：複數個記憶體胞，其積層於半導體基板上；字元線，其連接於上述記憶體胞之閘極；位元線，其電性連接於上述記憶體胞之電流路徑，且可傳送資料；及列解碼器，其對上述字元線施加電壓；且對上述記憶體胞寫入資料係藉由反復進行複數次包含程式動作與驗證動作之程式迴路而執行；在1次程式迴路中，上述列解碼器對選擇字元線依序施加M次(M為1以上之自然數)程式電壓，接著對上述選擇字元線依序施加N次(N大於M，為2以上之自然數)驗證電壓；上述資料係於1次上述程式迴路中，對積層於半導體基板上之複數個記憶體胞統一編程。
2. 如請求項1之半導體記憶裝置，其中將上述M次中之任一程式電壓施加至上述選擇字元線時，將上述積層之複數個記憶體胞中位於最下層之記憶體胞設為編程對象，至少位於最上層之記憶體胞設為非編程對象。
3. 如請求項1之半導體記憶裝置，其中將上述M次中之任一程式電壓施加至上述選擇字元線時，將上述積層之複數個記憶體胞中，位於最上層之記憶體胞設為編程對象，至少位於最下層之記憶體胞設為非編程對象。
4. 如請求項1之半導體記憶裝置，其中於將上述M次中之任一程式電壓施加至上述選擇字元線時，將第1記憶體胞及第2記憶體胞兩者設為編程對象；且 對上述第1及第2記憶體胞之通道分別賦予互不相同之第1及第2電壓。
5. 如請求項4之半導體記憶裝置，其中上述第1記憶體胞為位於最下層之記憶體胞；且上述第1電壓較上述第2電壓更高。
6. 一種記憶體系統，其包含：如請求項1之半導體記憶裝置；及控制上述半導體記憶裝置之控制器；且上述半導體記憶裝置具備第1寫入模式與第2寫入模式；在上述第1寫入模式中，於任一程式迴路中，上述列解碼器對選擇字元線依序施加M次程式電壓，接著對上述選擇字元線依序施加N次驗證電壓；在上述第2寫入模式中，於任意程式迴路中，驗證電壓之施加次數係皆與上述程式電壓之施加次數相同、或少於其之次數。
7. 如請求項6之記憶體系統，其中上述半導體記憶裝置根據自上述控制器賦予之指令，以上述第1及第2寫入模式之任一者動作。
8. 一種資料寫入方法，其特徵為：其係於半導體基板上積層有複數個記憶體胞之半導體記憶裝置之資料寫入方法，且包含以下步驟：對選擇字元線依序施加M次(M為1以上之自然數)程式電壓；及繼施加上述程式電壓後，接著對上述選擇字元線依序施加N次(N大於M，且為2以上之自然數)之驗證電壓；藉由施加M次上述程式電壓及施加N次上述驗證電壓，而對積層於半導體基板上之複數個記憶體胞統一寫入資料。
9. 如請求項8之資料寫入方法，其中將上述M次中之任一程式電壓施加至上述選擇字元線時，將上述積層之複數個記憶體胞中位 於最下層之記憶體胞設為編程對象，至少位於最上層之記憶體胞設為非編程對象。
10. 如請求項8之資料寫入方法，其中將上述M次中之任一程式電壓施加至上述選擇字元線時，將上述積層之複數個記憶體胞中位於最上層之記憶體胞設為編程對象，至少位於最下層之記憶體胞設為非編程對象。
11. 如請求項8之資料寫入方法，其中於將上述M次中之任一程式電壓施加至上述選擇字元線時，將第1記憶體胞及第2記憶體胞兩者設為編程對象；且對上述第1及第2記憶體胞之通道分別賦予互不相同之第1及第2電壓。
12. 如請求項11之資料寫入方法，其中上述第1記憶體胞係位於最下層之記憶體胞；且上述第1電壓較上述第2電壓更高。