KR20210082263A - 페어 스트링 구조를 갖는 3d 플래시 메모리를 위한 적응형 vpass - Google Patents
페어 스트링 구조를 갖는 3d 플래시 메모리를 위한 적응형 vpass Download PDFInfo
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Abstract
메모리 어레이의 부분들을 프로그래밍할 때 프로그램 교란을 감소시키기 위한 시스템들 및 방법들이 기술되어 있다. 메모리 어레이는 NAND 스트링들의 드레인측 선택 게이트들의 드레인측 단부에 연결된 공통 비트 라인을 공유하고/하거나 NAND 스트링들의 소스측 선택 게이트들의 게이트들에 접속된 공통 소스측 선택 게이트 라인을 공유하는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함할 수 있다. NAND 스트링들의 제1 세트의 프로그래밍 동안에 제1 패스 전압(예컨대, 7V)이 메모리 어레이의 선택되지 않은 워드 라인들에 인가될 수 있고, 이어서 NAND 스트링들의 제2 세트의 프로그래밍 동안에 제1 패스 전압보다 큰 제2 패스 전압(예컨대, 9V)이 메모리 어레이의 선택되지 않은 워드 라인들에 인가될 수 있다.
Description
반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 및 비-모바일 컴퓨팅 디바이스와 같은 다양한 전자 디바이스에서 널리 사용된다. 반도체 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 비휘발성 메모리가 전원(예컨대, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다. 비휘발성 메모리의 예는 플래시 메모리(예컨대, NAND-타입 및 NOR-타입 플래시 메모리) 및 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함한다.
플래시 메모리 및 EEPROM 둘 모두는 전형적으로 플로팅 게이트 트랜지스터들을 이용한다. 각각의 플로팅 게이트 트랜지스터에 대해, 플로팅 게이트가 플로팅 게이트 트랜지스터의 채널 영역 위에 위치되고 그로부터 절연된다. 채널 영역은 플로팅 게이트 트랜지스터의 소스 영역과 드레인 영역 사이에 위치된다. 제어 게이트가 플로팅 게이트 위에 위치되고 그로부터 절연된다. 플로팅 게이트 트랜지스터의 임계 전압은 플로팅 게이트 상에 저장되는 전하의 양을 설정함으로써 제어될 수 있다. 플로팅 게이트 상의 전하의 양은 전형적으로 파울러-노드하임(Fowler-Nordheim, F-N) 터널링 또는 핫 일렉트론 주입을 이용하여 제어된다. 임계 전압을 조정하는 능력은 플로팅 게이트 트랜지스터가 비휘발성 저장 요소 또는 메모리 셀로서 동작할 수 있게 한다. 일부 경우들에서, 메모리 셀당 하나 초과의 데이터 비트(즉, 다중 레벨 또는 다중 상태 메모리 셀)가 다수의 임계 전압 또는 임계 전압 범위를 프로그래밍하고 판독함으로써 제공될 수 있다.
NAND 플래시 메모리 구조들은 전형적으로 2개의 선택 게이트(예를 들어, 드레인측 선택 게이트 및 소스측 선택 게이트)와 직렬로 그리고 그들 사이에 다수의 메모리 셀 트랜지스터(예를 들어, 플로팅 게이트 트랜지스터 또는 전하 포획 트랜지스터)를 배열한다. 직렬인 메모리 셀 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 지칭될 수 있다. 최근에, NAND 플래시 메모리는 비트당 비용을 감소시키기 위해 스케일링되었다. 그러나, 프로세스 기하 구조들이 축소됨에 따라, 많은 설계 및 프로세스 문제들이 야기된다. 이들 과제는 프로세스, 전압, 및 온도에 따른 메모리 셀 특성의 변동성 증가 및 프로그램 교란 증가를 포함한다.
유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1은 메모리 시스템의 일 실시예를 도시한 블록도이다.
도 2는 메모리 다이(memory die)의 일 실시예의 블록도이다.
도 3은 모놀리식(monolithic) 3차원 메모리 구조물의 일 실시예의 일부분의 사시도이다.
도 4a는 2개의 평면들을 갖는 메모리 구조물의 블록도이다.
도 4b는 메모리 셀들의 블록의 일부의 평면도를 도시한다.
도 4c는 메모리 셀들의 블록의 일부의 단면도를 도시한다.
도 4d는 선택 게이트 층들 및 워드 라인 층들의 도면을 도시한다.
도 4e는 메모리 셀들의 수직 컬럼(column)의 단면도이다.
도 4f는 다수의 서브블록들을 보여주는 복수의 NAND 스트링들의 개략도이다.
도 5는 임계 전압 분포들을 도시한다.
도 6은 데이터 상태들에 대한 데이터 값들의 할당의 일례를 기술한 표이다.
도 7a는 4개의 NAND 스트링의 일 실시예를 도시한다.
도 7b는 NAND 스트링들의 4개의 그룹을 포함하는 NAND 구조의 일 실시예를 도시한다.
도 7c 내지 7h는 4개의 서브블록을 포함하는 물리적 메모리 블록의 다양한 실시예들을 도시한다.
도 8a는 4개의 NAND 스트링을 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 8b는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 8c는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 다른 실시예를 도시한다.
도 8d는 NAND 스트링들의 3개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 9a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 9b는 메모리 어레이 내에서 메모리 셀들을 프로그래밍하기 위한 프로세스의 대안적인 실시예를 기술한 흐름도이다.
도 1은 메모리 시스템의 일 실시예를 도시한 블록도이다.
도 2는 메모리 다이(memory die)의 일 실시예의 블록도이다.
도 3은 모놀리식(monolithic) 3차원 메모리 구조물의 일 실시예의 일부분의 사시도이다.
도 4a는 2개의 평면들을 갖는 메모리 구조물의 블록도이다.
도 4b는 메모리 셀들의 블록의 일부의 평면도를 도시한다.
도 4c는 메모리 셀들의 블록의 일부의 단면도를 도시한다.
도 4d는 선택 게이트 층들 및 워드 라인 층들의 도면을 도시한다.
도 4e는 메모리 셀들의 수직 컬럼(column)의 단면도이다.
도 4f는 다수의 서브블록들을 보여주는 복수의 NAND 스트링들의 개략도이다.
도 5는 임계 전압 분포들을 도시한다.
도 6은 데이터 상태들에 대한 데이터 값들의 할당의 일례를 기술한 표이다.
도 7a는 4개의 NAND 스트링의 일 실시예를 도시한다.
도 7b는 NAND 스트링들의 4개의 그룹을 포함하는 NAND 구조의 일 실시예를 도시한다.
도 7c 내지 7h는 4개의 서브블록을 포함하는 물리적 메모리 블록의 다양한 실시예들을 도시한다.
도 8a는 4개의 NAND 스트링을 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 8b는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 8c는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 다른 실시예를 도시한다.
도 8d는 NAND 스트링들의 3개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다.
도 9a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 9b는 메모리 어레이 내에서 메모리 셀들을 프로그래밍하기 위한 프로세스의 대안적인 실시예를 기술한 흐름도이다.
3차원 비휘발성 메모리 어레이 내의 NAND 스트링들의 서브블록 또는 서브세트를 프로그래밍할 때와 같이, 메모리 어레이의 일부들을 프로그래밍할 때 프로그램 교란을 감소하기 위한 기술이 기술된다. 메모리 어레이는 메모리 셀들의 스트링들(예컨대, 수직 NAND 스트링들)을 포함할 수 있고, 메모리 어레이 내의 스트링들의 서브블록들 또는 세트들이 수평 방향(예컨대, 워드 라인 방향)과 수직 방향(예컨대, 수직 NAND 스트링 방향) 양자 모두로 개별적으로 선택되거나 선택되지 않을 수 있도록 매립 소스 라인들을 이용하여 제조될 수 있다. 메모리 어레이는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함할 수 있다. NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트는 NAND 스트링들의 드레인측 선택 게이트들의 드레인측 단부에 접속되는 공통 비트 라인을 공유하고/하거나 NAND 스트링들의 소스측 선택 게이트들의 게이트들에 접속하는 공통 소스측 선택 게이트 라인을 공유할 수 있다. NAND 스트링들의 제1 세트는 메모리 셀들의 제1 그룹을 포함할 수 있고, NAND 스트링들의 제2 세트는 메모리 셀들의 제2 그룹을 포함할 수 있다. 메모리 셀들의 제1 그룹의 프로그래밍 동안에 제1 패스 전압(예컨대, 7V)이 메모리 어레이의 선택되지 않은 워드 라인들에 인가될 수 있고, 이어서 메모리 셀들의 제2 그룹의 프로그래밍 동안에 제1 패스 전압보다 큰 제2 패스 전압(예컨대, 9V)이 메모리 어레이의 선택되지 않은 워드 라인들에 인가될 수 있다. 이 경우에, 메모리 셀들의 제2 그룹의 프로그래밍 동안에 제2 패스 전압을 인가하는 것은 메모리 셀들의 제1 그룹에 영향을 미치는 프로그램 교란의 양을 감소시킬 수 있다.
제1 패스 전압으로부터의 제2 패스 전압의 증가의 크기는 메모리 셀들의 제1 그룹 내의 메모리 셀들의 총 개수, 메모리 어레이 내의 스트링들의 세트들의 총 개수, 메모리 셀들의 제1 그룹에 의해 경험되는 프로그래밍/소거 사이클들의 개수, 메모리 셀들의 제1 그룹의 프로그래밍 및 메모리 셀들의 제2 그룹의 프로그래밍 사이의 온도 차이, 및/또는 메모리 셀들의 제1 그룹의 프로그래밍 및 메모리 셀들의 제2 그룹의 프로그래밍 사이의 시간량에 의존할 수 있다. 일례에서, NAND 스트링들의 상이한 세트들이 오직 2개만 있으면, 제2 패스 전압에 대한 증가의 크기는 제2 전압(예컨대, 2V)으로 설정될 수 있는데; 다만, NAND 스트링들의 상이한 세트들이 2개보다 많으면, 제2 패스 전압에 대한 증가의 크기는 제2 전압보다 작은 제1 전압(예컨대, 1V)으로 설정될 수 있다. 다른 예에서, 메모리 셀들의 제1 그룹에 대한 프로그래밍/소거 사이클들의 수가 5 미만이면, 제2 패스 전압에 대한 증가의 크기는 제2 전압(예컨대, 2V)으로 설정될 수 있는데; 다만, 메모리 셀들의 제1 그룹에 대한 프로그래밍/소거 사이클들의 수가 5 이상이면, 제2 패스 전압에 대한 증가의 크기는 제2 전압보다 작은 제1 전압(예컨대, 1V)으로 설정될 수 있다. 다른 예에서, NAND 스트링들의 제1 세트가 2개의 NAND 스트링을 포함하면, 제2 패스 전압에 대한 증가의 크기는 제2 전압(예컨대, 2V)으로 설정될 수 있는데; 다만, NAND 스트링들의 제1 세트가 2개 초과의 NAND 스트링을 포함하면, 제2 패스 전압에 대한 증가의 크기는 제2 전압보다 작은 제1 전압(예컨대, 1V)으로 설정될 수 있다. NAND 스트링들의 후속 세트들이 프로그래밍됨에 따라 선택되지 않은 워드 라인들에 인가된 후속 패스 전압들의 크기를 적응적으로 증가시키는 경우의 기술적 이점은 메모리 어레이 내의 NAND 스트링들의 세트들 모두를 프로그래밍할 때 단일 패스 전압을 인가하는 것에 비해 전반적으로 프로그램 교란이 감소될 수 있고 전력 소모가 최소화될 수 있다는 것이다.
일 실시예에서, 메모리 어레이는 4개의 NAND 스트링을 포함할 수 있는데, NAND 스트링들의 제1 그룹이 2개의 NAND 스트링을 포함하고, NAND 스트링들의 제2 그룹이 2개의 NAND 스트링을 포함한다. NAND 스트링들의 제1 그룹의 프로그래밍 동안에 제1 전압 크기(예컨대, 8V)의 패스 전압이 인가될 수 있는데; NAND 스트링들의 제2 그룹의 프로그래밍 동안에는 제1 전압 크기보다 큰 제2 전압 크기(예컨대 10V)의 패스 전압이 인가될 수 있다. 다른 실시예에서, 메모리 어레이는 4개의 NAND 스트링을 포함할 수 있는데, NAND 스트링들의 제1 그룹이 3개의 NAND 스트링을 포함하고, NAND 스트링들의 제2 그룹이 남은 NAND 스트링을 포함한다. NAND 스트링들의 제1 그룹의 프로그래밍 동안에 제1 전압 크기(예컨대, 8V)의 패스 전압이 인가될 수 있는데; NAND 스트링들의 제2 그룹의 프로그래밍 동안에는 제1 전압 크기보다 크지만 제2 전압 크기보다 작은 제3 전압 크기(예컨대, 9V)의 패스 전압이 인가될 수 있다. 이 경우에, 2:2 NAND 스트링 그룹핑을 위한 NAND 스트링들의 제2 그룹의 프로그래밍 동안에 인가되는 패스 전압은 3:1 NAND 스트링 그룹핑을 위해 인가되는 패스 전압보다 클 수 있다. NAND 스트링 그룹핑을 위한 NAND 스트링들의 제2 그룹의 프로그래밍 동안에 인가되는 패스 전압의 감소에 대한 하나의 이유는 NAND 스트링들의 제2 그룹 내의 메모리 셀들의 수가 감소함에 따라 NAND 스트링들의 제1 그룹의 메모리 셀들이 전압 스트레스를 경험하는 시간량 또한 감소한다는 것이다.
다른 실시예에서, 메모리 어레이는 NAND 스트링들의 제1 그룹 및 NAND 스트링들의 제2 그룹을 포함할 수 있다. NAND 스트링들의 제1 그룹이(예컨대, NAND 스트링들의 제1 그룹을 사용하여 저장된 데이터 내에서 비트 오류를 검출함으로써) 프로그램 교란을 경험했다고 검출하면, 메모리 어레이를 프로그래밍하기 위한 제어기는 NAND 스트링들의 제2 그룹 내의 NAND 스트링들의 수를 조정(예컨대, 감소)하고/하거나 NAND 스트링들의 제2 그룹의 프로그래밍 동안에 인가되는 패스 전압을 증가시킬 수 있다. 일례에서, NAND 스트링들의 제1 그룹이 프로그램 교란을 경험했다고 검출하면, 제어기는 NAND 스트링들의 제2 그룹 내의 NAND 스트링들의 수를 2개의 NAND 스트링으로부터 하나의 NAND 스트링으로 감소시킬 수 있다. 다른 예에서, NAND 스트링들의 제1 그룹이 프로그램 교란을 경험했다고 검출하면, 제어기는 NAND 스트링들의 제2 그룹을 프로그래밍하는 동안에 인가되는 패스 전압을 200 ㎷ 만큼 증가시킬 수 있다.
일부 프로그래밍 방법들에서, 메모리 어레이 내의 동일한 워드 라인에 접속된 메모리 셀들은 동일한 패스 전압이 선택되지 않은 워드 라인들에 인가되는 동안 모든 NAND 스트링들에 걸쳐 프로그래밍된다. 적응형 패스 전압 방법을 이용하면, 제1 워드 라인에 접속된 NAND 스트링들의 제1 그룹 내의 메모리 셀들의 제1 그룹에 인가된 패스 전압은 동일한 제1 워드 라인에 접속되는 NAND 스트링들의 제2 그룹 내의 메모리 셀들의 제2 그룹에 인가되는 패스 전압과 상이하다. 일 실시예에서, 메모리 셀들의 제1 그룹 내에서 (예컨대, 프로그램 교란에 의해 야기된) 비트 오류가 검출되면, 각각의 그룹 내의 메모리 셀들의 수를 감소시키기 위해 메모리 셀들의 제2 그룹은 메모리 셀들의 2개의 그룹들로 분할될 수 있다. 일례에서, 메모리 셀들의 제2 그룹은 4개의 NAND 스트링들과 대응할 수 있는데, 이는 2 개의 NAND 스트링들로 구성된 2개의 그룹으로 분할될 수 있다.
메모리 어레이는 메모리 어레이 내의 서브블록들이 수평 방향(예컨대, 워드 라인 방향)과 수직 방향(예컨대, 수직 NAND 스트링 방향) 양자 모두로 개별적으로 선택되거나 선택되지 않을 수 있도록 매립 소스 라인들을 이용하여 제조될 수 있다. 메모리 어레이는 개별적으로 선택 가능하고 비트 라인들 및/또는 소스측 선택 게이트 라인들을 공유하는 복수의 서브블록을 포함할 수 있다. 메모리 어레이는 복수의 서브블록 중 제1 서브블록이 NAND 스트링에 대한 드레인측 선택 게이트에 접속되고 복수의 서브블록 중 제2 서브블록이 NAND 스트링에 대한 소스측 선택 게이트에 접속되는, 동일한 NAND 스트링의 상이한 부분들을 포함하는 개별적으로 선택 가능한 복수의 서브블록을 포함할 수 있다. 일례에서, 메모리 어레이는 4개의 서브블록을 포함할 수 있으며, 여기서 4개의 서브블록 중 2개의 서브블록은 물리적 메모리 블록 내에 수직으로 배열되고(예를 들어, 2개의 서브블록 중 제1 서브블록은 2개의 서브블록 중 제2 서브블록 위에 물리적으로 형성됨), NAND 스트링의 제1 부분은 2개의 서브블록 중 제1 서브블록과 대응하고 NAND 스트링의 제2 부분은 2개의 서브블록 중 제2 서브블록과 대응한다.
수직 NAND 스트링들의 스트링 길이들을 증가시키거나 물리적 메모리 블록당 워드 라인 층들의 수를 증가시키는 것에 관한 하나의 기술적 문제는 물리적 메모리 블록의 전체 크기가 또한 (예를 들어, 9MB로부터 36MB로) 증가할 것이라는 점이다. 메모리 블록 크기가 클수록, 증가된 수의 불량 블록으로 인해 가비지 수집(garbage collection)이 불편할 수 있고, 메모리 블록 수율이 감소될 수 있다. 물리적 메모리 블록당 2이상의 매립 소스 라인을 사용하는 하나의 기술적 이점은 물리적 메모리 블록 내의 더 작은 서브블록들이 개별적으로 선택되고 선택되지 않을 수 있어 블록 수율 및 가비지(garbage) 수집의 개선을 유발할 수 있다는 것이다.
일 실시예에서, 비휘발성 저장 시스템은 비휘발성 메모리 셀들의 하나 이상의 2차원 어레이를 포함할 수 있다. 2차원 메모리 어레이 내의 메모리 셀들은 메모리 셀들의 단일 층을 형성할 수 있고, X 및 Y 방향들에서 제어 라인들(예컨대, 워드 라인들 및 비트 라인들)을 통해 선택될 수 있다. 다른 실시예에서, 비휘발성 저장 시스템은 메모리 셀들의 2개 이상의 층이 어떠한 개재 기판도 없이 단일 기판 위에 형성될 수 있는, 하나 이상의 모놀리식 3차원 메모리 어레이를 포함할 수 있다. 일부 경우들에서, 3차원 메모리 어레이는 기판 위에 그리고 기판에 직교하여 또는 기판에 실질적으로 직교하여(예컨대, 기판에 직교하는 법선 벡터로부터 2-5도 이내) 위치된 메모리 셀들의 하나 이상의 수직 컬럼을 포함할 수 있다. 일례에서, 비휘발성 저장 시스템은 수직 비트 라인들, 또는 반도체 기판에 직교하여 배열되는 비트 라인들을 갖는 메모리 어레이를 포함할 수 있다. 기판은 실리콘 기판을 포함할 수 있다. 메모리 어레이는 평면 NAND 구조들, 수직 NAND 구조들, BiCS(Bit Cost Scalable) NAND 구조들, 3D NAND 구조들 또는 3D ReRAM 구조들을 포함한 다양한 메모리 구조들을 포함할 수 있다.
도 1은 오버 프로그래밍으로 인한 복구 불가능한 오류들을 방지하기 위한 대책들을 포함하여 제안된 기술을 구현하는 메모리 시스템(100)의 일 실시예의 블록도이다. 일 실시예에서, 저장 시스템(100)은 솔리드 스테이트 드라이브(Solid-State Drive, "SSD")이다. 메모리 시스템(100)은 또한 메모리 카드, USB 드라이브, 또는 다른 타입의 저장 시스템일 수 있다. 제안된 기술은 임의의 하나의 타입의 메모리 시스템으로 제한되지 않는다. 메모리 시스템(100)은 호스트(102)에 접속되는데, 이는 컴퓨터, 서버, 전자 디바이스(예컨대, 스마트폰, 태블릿 또는 다른 모바일 디바이스), 어플라이언스, 또는 메모리를 사용하고 데이터 프로세싱 능력들을 갖는 다른 장치일 수 있다. 일부 실시예에서, 호스트(102)는 메모리 시스템(100)과는 별개이지만 그에 접속된다. 다른 실시예들에서, 메모리 시스템(100)은 호스트(102) 내에 임베드된다.
도 1에 도시된 메모리 시스템(100)의 컴포넌트들은 전기 회로들이다. 메모리 시스템(100)은 하나 이상의 메모리 다이(130) 및 국부적 고속 휘발성 메모리(140)(예컨대, DRAM)에 접속되는 제어기(120)를 포함한다. 하나 이상의 메모리 다이(130)는 각각 복수의 비휘발성 메모리 셀들을 포함한다. 각각의 메모리 다이(130)의 구조에 관한 더 많은 정보가 하기에 제공된다. 국부적 고속 휘발성 메모리(140)는 일정 기능들을 수행하도록 제어기(120)에 의해 사용된다. 예를 들어, 국부적 고속 휘발성 메모리(140)는 논리적-물리적 어드레스 변환 테이블들("L2P 테이블들")을 저장한다.
제어기(120)는 호스트(102)에 접속되어 그와 통신하는 호스트 인터페이스(152)를 포함한다. 일 실시예에서, 호스트 인터페이스(152)는 PCIe 인터페이스를 제공한다. SCSI, SATA 등과 같은 다른 인터페이스들이 또한 사용될 수 있다. 호스트 인터페이스(152)는 또한 NOC(network-on-chip)(154)에 접속된다. NOC는 집적회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온-칩 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속부를 통한 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 SoC(system on a chip)들의 확장성(scalability) 및 복잡한 SoC들의 전력 효율을 개선한다. NOC의 배선들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 P2P 신호 배선, 공용 버스, 또는 브리지들을 갖는 구분된 버스)에 비해 향상된 성능(예컨대, 처리율) 및 확장성을 제공한다. 다른 실시예들에서, NOC(154)는 버스에 의해 대체될 수 있다. NOC(154)에 접속되고 그와 통신하는 것은 프로세서(156), ECC(error correction code) 엔진(158), 메모리 인터페이스(160), 및 DRAM 제어기(164)이다. DRAM 제어기(164)는 국부적 고속 휘발성 메모리(140)(예컨대, DRAM)를 동작시키고 그와 통신하는 데 사용된다. 다른 실시예들에서, 국부적 고속 휘발성 메모리(140)는 SRAM 또는 다른 타입의 휘발성 메모리일 수 있다.
ECC 엔진(158)은 오류 정정 서비스들을 수행한다. 예를 들어, ECC 엔진(158)은 구현된 ECC 기법에 따라 데이터 인코딩 및 디코딩을 수행한다. 일 실시예에서, ECC 엔진(158)은 소프트웨어에 의해 프로그래밍되는 전기 회로이다. 예를 들어, ECC 엔진(158)은 프로그래밍될 수 있는 프로세서일 수 있다. 다른 실시예들에서, ECC 엔진(158)은 어떠한 소프트웨어도 없는 주문제작 전용 하드웨어 회로이다. 다른 실시예에서, ECC 엔진(158)의 기능은 프로세서(156)에 의해 구현된다.
프로세서(156)는 프로그래밍, 소거, 판독뿐만 아니라 메모리 관리 프로세스들과 같은 다양한 제어기 메모리 동작들을 수행한다. 일 실시예에서, 프로세서(156)는 펌웨어에 의해 프로그래밍된다. 다른 실시예들에서, 프로세서(156)는 어떠한 소프트웨어도 없는 주문제작 전용 하드웨어 회로이다. 프로세서(156)는 또한 소프트웨어/펌웨어 프로세스로서 또는 전용 하드웨어 회로로서 변환 모듈을 구현한다. 많은 시스템들에 있어서, 비휘발성 메모리는 하나 이상의 메모리 다이와 연관된 물리적 어드레스들을 사용하여 저장 시스템에 내부적으로 어드레싱된다. 그러나, 호스트 시스템은 다양한 메모리 위치들을 어드레싱하는 데 논리적 어드레스들을 사용할 것이다. 이것은 호스트가 데이터를 연속적인 논리적 어드레스들에 할당하는 것을 가능하게 하는 한편, 저장 시스템은 하나 이상의 메모리 다이의 위치들 사이에 그것이 원하는 데이터를 자유롭게 저장한다. 이러한 시스템을 구현하기 위해, 제어기(예컨대, 변환 모듈)는 호스트에 의해 사용되는 논리적 어드레스와 메모리 다이들에 의해 사용되는 물리적 어드레스 사이의 어드레스 변환을 수행한다. 하나의 예시적인 구현예는 논리적 어드레스들과 물리적 어드레스들 사이의 현재 변환을 식별하는 테이블들(즉, 위에서 언급된 L2P 테이블들)을 유지하는 것이다. L2P 테이블 내의 엔트리는 논리적 어드레스 및 대응하는 물리적 어드레스의 식별을 포함할 수 있다. 논리적 어드레스-물리적 어드레스 테이블들(또는 L2P 테이블들)이 단어 "테이블들"을 포함하지만, 그들은 문자대로 테이블들일 필요는 없다. 오히려, 논리적 어드레스-물리적 어드레스 테이블들(또는 L2P 테이블들)은 임의의 타입의 데이터 구조일 수 있다. 일부 예들에서, 저장 시스템의 메모리 공간은 국부적 메모리(140)가 모든 L2P 테이블들을 보유할 수 없을 정도로 크다. 그러한 경우에 있어서, 전체 세트의 L2P 테이블들은 메모리 다이(130)에 저장되고, 일정 서브세트의 L2P 테이블들은 국부적 고속 휘발성 메모리(140)에 캐싱(L2P 캐싱)된다.
메모리 인터페이스(160)는 하나 이상의 메모리 다이(130)와 통신한다. 일 실시예에서, 메모리 인터페이스는 토글 모드 인터페이스를 제공한다. 다른 인터페이스들이 또한 사용될 수 있다. 일부 예시적인 구현예들에서, 메모리 인터페이스(160)(또는 제어기(120)의 다른 부분)는 데이터를 하나 이상의 메모리 다이로 송신하고 데이터를 하나 이상의 메모리 다이로부터 수신하기 위한 스케줄러 및 버퍼를 구현한다.
도 2는 메모리 다이(300)의 일 실시예의 기능 블록도이다. 도 1의 하나 이상의 메모리 다이(130) 각각은 도 2의 메모리 다이(300)로서 구현될 수 있다. 도 2에 도시된 컴포넌트들은 전기 회로들이다. 일 실시예에서, 각각의 메모리 다이(300)는 메모리 구조물(326), 제어 회로부(310), 및 판독/기입 회로들(328)을 포함한다. 메모리 구조물(326)은 로우(row) 디코더(324)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(332)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(328)은 SB1, SB2,...,SBp(감지 회로부)를 포함한 다수의 감지 블록들(350)을 포함하고, 다수의 메모리 셀들 내의 일정 페이지(또는 다수의 페이지들)의 데이터가 동시에 판독 또는 프로그래밍(기입)되는 것을 허용한다. 일 실시예에서, 각각의 감지 블록은 감지 증폭기, 및 비트 라인에 접속된 래치들의 세트를 포함한다. 래치들은 기입될 데이터 및/또는 판독된 데이터를 저장한다. 감지 증폭기들은 비트 라인 드라이버들을 포함한다. 커맨드들 및 데이터는 라인들(319)을 통해 제어기와 메모리 다이(300) 사이에서 전달된다. 일 실시예에서, 메모리 다이(300)는 라인들(118)에 접속된 한 세트의 입력 및/또는 출력(I/O) 핀들을 포함한다.
제어 회로부(310)는 메모리 구조물(326) 상에서 메모리 동작들(예컨대, 기입, 판독, 소거, 및 다른 것들)을 수행하기 위해 판독/기입 회로들(328)과 협력한다. 일 실시예에서, 제어 회로부(310)는 상태 머신(312), 온-칩 어드레스 디코더(314), 전력 제어 회로(316) 및 온도 센서 회로(318)를 포함한다. 상태 머신(312)은 메모리 동작들의 다이-레벨 제어를 제공한다. 일 실시예에서, 상태 머신(312)은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신(312)은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 일부 실시예들에서, 상태 머신(312)은 프로그래밍가능 마이크로제어기 또는 마이크로프로세서에 의해 대체될 수 있다. 일 실시예에서, 제어 회로부(310)는 버퍼들, 예컨대 레지스터들, ROM 퓨즈(fuse)들, 및 디폴트 값들, 예컨대, 베이스 전압들 및 다른 파라미터들을 저장하기 위한 다른 저장 디바이스들을 포함한다. 온도 센서 회로(318)는 메모리 다이(300)에서의 현재 온도를 검출한다.
일부 실시예들에서, 메모리 다이(300) 내의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 관리 또는 제어 회로로 지칭될 수 있다. 예를 들어, 하나 이상의 관리 또는 제어 회로는 제어 회로부(310), 상태 머신(312), 디코더(314), 전력 제어부(316), 감지 블록들(350), 또는 판독/기입 회로들(328) 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 하나 이상의 관리 회로 또는 하나 이상의 제어 회로는 소거 동작, 프로그래밍 동작, 또는 판독 동작을 포함한 하나 이상의 메모리 어레이 동작을 수행하거나 용이하게 할 수 있다.
온-칩 어드레스 디코더(314)는 제어기(120)에 의해 사용되는 어드레스들 사이의 어드레스 인터페이스를 디코더들(324, 332)에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어 모듈(316)은 전압들을 생성하기 위한 전하 펌프들을 포함할 수 있다.
본 문헌의 목적들을 위해, 제어 회로부(310), 판독/기입 회로들(328) 및 디코더들(324/332)은 메모리 구조물(326)을 위한 제어 회로의 일 실시예를 포함한다. 다른 실시예들에서, 메모리 구조물(326)을 지지하고 그 상에서 동작하는 다른 회로들이 제어 회로로 지칭될 수 있다. 예를 들어, 일부 실시예들에서, 제어기는 제어 회로로서 동작할 수 있거나 또는 제어 회로의 일부일 수 있다. 일부 실시예들에서, 제어 회로부(310), 판독/기입 회로들(328) 및 디코더들(324/332)과 조합된 제어기는 제어 회로의 일 실시예를 포함한다. 다른 실시예에서, 상태 머신(312)은 제어 회로를 포함한다. 다른 실시예에서, 호스트는 제어 회로를 제공할 수 있다.
일 실시예에서, 메모리 구조물(326)은 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 모놀리식 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 유형의) 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에서 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 일례에서, 메모리 구조물(326)의 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,721,662호에서 설명된 것과 같은 전하-트래핑(charge-trapping) 재료를 갖는 수직 NAND 스트링들을 포함한다. NAND 스트링은 채널에 의해 접속되는 메모리 셀들을 포함한다.
다른 실시예에서, 메모리 구조물(326)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,082,502호에서 설명된 것과 같은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 유형들의 메모리 셀들(예컨대, NOR-타입 플래시 메모리)이 또한 사용될 수 있다.
메모리 구조물(326)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 셀 기술들이 메모리 구조물(326)을 형성하는 데 이용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조물(326)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 강자성 메모리(FeRAM 또는 FeFET), ReRAM 메모리, 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크(Spin Transfer Torque) MRAM, 스핀 궤도 토크(Spin Orbit Torque) MRAM), 상변화(phase change) 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조물(326)의 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이들, 3차원 어레이들, 교차점 어레이(cross-point array)들, 적층형 2차원 어레이들, 수직 비트 라인 어레이들 등을 포함한다.
ReRAM, PCMRAM, 또는 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이에 배열되는 가역적 저항-스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기저항 메모리(MRAM)는 자기 저장 요소들에 의해 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화(magnetization)를 보유할 수 있다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 외부 자기장의 극성을 저장 메모리에 매칭시키도록 변경될 수 있다. 메모리 디바이스가 그러한 메모리 셀들의 그리드로부터 구성된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기입 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 그들을 통과할 때, 유도 자기장이 생성된다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 상변화 재료를 전기적으로 가열함으로써 상변화들을 달성하기 위해 Ge2Sb2Te5 합금을 사용한다. 프로그래밍의 도즈들은 상이한 진폭 및/또는 길이의 전기 펄스들이어서, 상변화 재료의 상이한 저항 값들을 생성한다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물에 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조물들을 커버함을 인식할 것이다.
도 3은 수직 NAND 스트링들로서 배열된 복수의 비휘발성 메모리 셀들을 포함하는 메모리 구조물(326)을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다. 예를 들어, 도 3은 메모리의 하나의 블록의 일부를 도시한다. 도시된 구조물은 교번하는 유전체 층들 및 전도성 층들의 스택 위에 위치된 비트 라인들(BL)의 세트를 포함한다. 예시적인 목적을 위해, 유전체 층들 중 하나의 유전체 층은 D로 마킹되고 전도성 층들(워드 라인 층들로도 지칭됨) 중 하나의 전도성 층은 W로 마킹된다. 교번하는 유전체 층들 및 전도성 층들의 수는 특정 구현 요건들에 기초하여 달라질 수 있다. 일 세트의 실시예들은 108 내지 300개의 교번하는 유전체 층들 및 전도성 층들을 포함한다. 하나의 예시적인 실시예는 96개의 데이터 워드 라인 층들, 8개의 선택 층들, 6개의 더미 워드 라인 층들 및 110개의 유전체 층들을 포함한다. 108 내지 300개 초과 또는 그 미만의 층들이 또한 사용될 수 있다. 아래에서 설명되는 바와 같이, 교번하는 유전체 층들 및 전도성 층들은 국부적 상호접속부들(LI)에 의해 4개의 "핑거(finger)들"로 분할된다. 도 3은 2개의 핑거들 및 2개의 국부적 상호접속부들(LI)을 도시한다. 교번하는 유전체 층들 및 워드 라인 층들 아래에는 소스 라인 층(SL)이 있다. 메모리 홀들이 교번하는 유전체 층들 및 전도성 층들의 스택 내에 형성된다. 예를 들어, 메모리 홀들 중 하나가 MH로 마킹되어 있다. 도 3에서, 유전체 층들은 판독기가 교번하는 유전체 층들 및 전도성 층들의 스택 내에 위치된 메모리 홀들을 볼 수 있도록 시스루(see-through)로 도시되어 있다는 것에 유의한다. 일 실시예에서, NAND 스트링들은 메모리 셀들의 수직 컬럼을 생성하도록 메모리 홀을 전하 트래핑 재료를 포함하는 재료들로 충전함으로써 형성된다. 각각의 메모리 셀은 데이터의 하나 이상의 비트들을 저장할 수 있다. 메모리 구조물(126)을 포함하는 3차원 모놀리식 메모리 어레이의 더 상세한 사항들이 도 4a 내지 도 4f와 관련하여 하기에서 제공된다.
도 4a는 2개의 평면들(302, 304)로 분할된 메모리 구조물(326)의 하나의 예시적인 구성을 설명하는 블록도이다. 이어서, 각각의 평면은 M개의 블록들로 분할된다. 일례에서, 각각의 평면은 약 2000개의 블록들을 갖는다. 그러나, 상이한 개수의 블록들 및 평면들이 또한 사용될 수 있다. 일 실시예에서, 메모리 셀들의 블록은 소거의 단위이다. 즉, 블록의 모든 메모리 셀들은 함께 소거된다. 다른 실시예들에서, 메모리 셀들은 다른 이유들로, 예컨대, 신호전달(signaling) 및 선택 회로들을 인에이블시키도록 메모리 구조물(126)을 구성하기 위해 블록들로 그룹화될 수 있다. 일부 실시예들에서, 블록은 접속된 메모리 셀들의 그룹을 표현하는데, 이는 블록의 메모리 셀들이 워드 라인들의 공통 세트를 공유하기 때문이다.
도 4b 내지 도 4f는 도 3의 구조물에 대응하는 예시적인 3차원("3D") NAND 구조물을 도시하고, 도 2의 메모리 구조물(326)을 구현하는 데 사용될 수 있다. 도 4b는 메모리 구조물(326)로부터의 하나의 블록의 일부분의 평면도를 도시하는 블록도이다. 도 4b에 도시된 블록의 일부는 도 4a의 블록 2의 부분(306)에 대응한다. 도 4b에서 알 수 있는 바와 같이, 도 4b에 도시된 블록은 332의 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 많은 층들을 갖지만; 도 4b는 상단 층만을 도시한다.
도 4b는 수직 컬럼들을 나타내는 복수의 원들을 도시한다. 수직 컬럼들 각각은 다수의 선택 트랜지스터들(선택 게이트 또는 셀렉트 게이트로도 지칭됨) 및 다수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 수직 컬럼은 NAND 스트링을 구현한다. 예를 들어, 도 4b는 수직 컬럼들(422, 432, 442, 452)을 도시한다. 수직 컬럼(422)은 NAND 스트링(482)을 구현한다. 수직 컬럼(432)은 NAND 스트링(484)을 구현한다. 수직 컬럼(442)은 NAND 스트링(486)을 구현한다. 수직 컬럼(452)은 NAND 스트링(488)을 구현한다. 수직 컬럼들의 더 상세한 사항들은 아래에서 제공된다. 도 4b에 도시된 블록이 화살표(330)의 방향으로 그리고 화살표(332)의 방향으로 연장되기 때문에, 블록은 도 4b에 도시된 것보다 더 많은 수직 컬럼들을 포함한다.
도 4b는, 또한, 비트 라인들(411, 412, 413, 414, …, 419)을 포함하는 비트 라인들의 세트(415)를 도시한다. 도 4b는 블록의 단지 일부만이 도시되어 있기 때문에 24개의 비트 라인들을 도시한다. 24개 초과의 비트 라인들이 블록의 수직 컬럼들에 접속된 것이 고려된다. 수직 컬럼들을 표현하는 원들 각각은 하나의 비트 라인에 대한 그의 접속부를 나타내도록 "x"를 갖는다. 예를 들어, 비트 라인(414)은 수직 컬럼들(422, 432, 442, 452)에 접속된다.
도 4b에 도시된 블록은 다양한 층들을 수직 컬럼들 아래의 소스 라인에 접속시키는 국부적 상호접속부들(402, 404, 406, 408, 410)의 세트를 포함한다. 국부적 상호접속부들(402, 404, 406, 408, 410)은, 또한, 블록의 각각의 층을 4개의 영역들로 분할하는 역할을 하는데; 예를 들어, 도 4b에 도시된 상단 층은 핑거들로 지칭되는 영역들(420, 430, 440, 450)로 분할된다. 메모리 셀들을 구현하는 블록의 층들에서, 4개의 영역들은 국부적 상호접속부들에 의해 분리되는 워드 라인 핑거들로 지칭된다. 일 실시예에서, 블록의 공통 레벨 상의 워드 라인 핑거들은 함께 접속되어 단일 워드 라인을 형성한다. 다른 실시예에서, 동일한 레벨 상의 워드 라인 핑거들은 서로 접속되지 않는다. 하나의 예시적인 구현예에서, 비트 라인은 영역들(420, 430, 440, 450) 각각 내의 하나의 수직 컬럼에만 접속된다. 그러한 구현예에서, 각각의 블록은 활성 컬럼들의 16개의 로우들을 갖고, 각각의 비트 라인은 각각의 블록 내의 4개의 로우들에 접속된다. 일 실시예에서, 공통 비트 라인에 접속된 4개의 로우들의 모두는 (서로 접속된 동일한 레벨 상의 상이한 워드 라인 핑거들을 통하여) 동일한 워드 라인에 접속되고; 그러므로, 시스템은 소스측 선택 라인들 및 드레인측 선택 라인들을 사용하여 메모리 동작(프로그래밍, 검증, 판독, 및/또는 소거)을 거치는 4개 중 하나(또는 다른 하나의 서브세트)를 선택한다.
도 4b가 블록 내에 수직 컬럼들의 4개의 로우들, 4개의 영역들 및 수직 컬럼들의 16개의 로우들을 갖는 각각의 영역을 도시하지만, 그러한 정확한 수들은 하나의 예시적인 구현예이다. 다른 실시예들은 블록당 더 많거나 더 적은 영역들, 영역당 수직 컬럼들의 더 많거나 더 적은 로우들, 및 블록당 수직 컬럼들의 더 많거나 더 적은 로우들을 포함할 수 있다.
도 4b는 또한 스태거링(staggering)된 수직 컬럼들을 도시한다. 다른 실시예들에서, 스태거링의 상이한 패턴들이 사용될 수 있다. 일부 실시예들에서, 수직 컬럼들은 스태거링되지 않는다.
도 4c는 도 4b의 라인(AA)을 따르는 단면도를 보여주는 3차원 메모리 구조물(326)의 일 실시예의 일부분을 도시한다. 이러한 단면도는 수직 컬럼들(432, 434) 및 영역(430)을 통하여 절단된다(도 4b 참조). 도 4c의 구조물은 4개의 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 4개의 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 6개의 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU); 및 데이터 메모리 셀들에 접속시키기 위한 96개의 데이터 워드 라인 층들(WLL0 내지 WLL95)을 포함한다. 다른 실시예들은 4개 초과 또는 미만의 드레인측 선택 층들, 4개 초과 또는 미만의 소스측 선택 층들, 6개 초과 또는 미만의 더미 워드 라인 층들, 및 96개 초과 또는 미만의 워드 라인들을 구현할 수 있다. 수직 컬럼들(432, 434)은 드레인 측 선택 층들, 소스 측 선택 층들, 더미 워드 라인 층들 및 워드 라인 층들을 통하여 돌출된 것으로 도시되어 있다. 일 실시예에서, 각각의 수직 컬럼은 수직 NAND 스트링을 포함한다. 예를 들어, 수직 컬럼(432)은 NAND 스트링(484)을 포함한다. 아래에 나열된 층들 및 수직 컬럼들 아래에는 기판(101), 기판 상의 절연 필름(454), 및 소스 라인(SL)이 있다. 수직 컬럼(432)의 NAND 스트링은 스택의 하단에 소스 단부를 갖고 스택의 상단에 드레인 단부를 갖는다. 도 4b와 일치하는 바와 같이, 도 4c는 커넥터(415)를 통하여 비트 라인(414)에 접속된 수직 컬럼(432)을 도시한다. 국부적 상호접속부들(404, 406)이 또한 도시되어 있다.
참조하기 용이하도록, 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU); 및 워드 라인 층들(WLL0 내지 WLL95)은 전도성 층들로 총칭된다. 일 실시예에서, 전도성 층들은 TiN과 텅스텐의 조합으로 제조된다. 다른 실시예들에서, 다른 재료들, 예컨대, 도핑된 폴리실리콘, 금속, 예컨대, 텅스텐 또는 금속 규화물이 전도성 층들을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 상이한 전도성 층들이 상이한 재료들로 형성될 수 있다. 전도성 층들 사이에는 유전체 층들(DL0 내지 DL111)이 있다. 예를 들어, 유전체 층(DL104)은 워드 라인 층(WLL94) 위에 그리고 워드 라인 층(WLL95) 아래에 있다. 일 실시예에서, 유전체 층들은 SiO2로 제조된다. 다른 실시예들에서, 다른 유전체 재료들이 유전체 층들을 형성하는 데 사용될 수 있다.
비휘발성 메모리 셀들은 스택 내의 교번하는 전도성 및 유전체 층들을 통하여 연장되는 수직 컬럼들을 따라서 형성된다. 일 실시예에서, 메모리 셀들은 NAND 스트링들로 배열된다. 워드 라인 층들(WLL0 내지 WLL95)은 메모리 셀들(데이터 메모리 셀들로도 지칭됨)에 접속된다. 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU)은 더미 메모리 셀들에 접속된다. 더미 메모리 셀은 호스트 데이터(호스트로부터 제공되는 데이터, 예컨대 호스트의 사용자로부터의 데이터)를 저장하지 않고 그를 저장하는 데 적격하지 않는 반면, 데이터 메모리 셀은 호스트 데이터를 저장하는 데 적격하다. 일부 실시예들에서, 데이터 메모리 셀들 및 더미 메모리 셀들은 동일한 구조물을 가질 수 있다. 더미 워드 라인이 더미 메모리 셀들에 접속된다. 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3)은 NAND 스트링들과 비트 라인들을 전기적으로 접속 및 접속 해제시키는 데 사용된다. 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3)은 NAND 스트링들과 소스 라인(SL)을 전기적으로 접속 및 접속 해제시키는 데 사용된다.
도 4c는 또한 공동 영역(joint area)을 도시한다. 일 실시예에서, 유전체 층들과 상호혼합(intermix)된 96개의 워드 라인 층들을 에칭하는 것은 고가이고/이거나 난제이다. 이러한 부담을 낮추기 위해, 일 실시예는 유전체 층들과 교번하는 48개의 워드 라인 층들의 제1 스택을 레이다운(lay down)하는 것, 공동 영역을 레이다운하는 것, 및 유전체 층들과 교번하는 48개의 워드 라인 층들의 제2 스택을 레이다운하는 것을 포함한다. 공동 영역은 제1 스택과 제2 스택 사이에 위치된다. 공동 영역은 제1 스택을 제2 스택에 접속시키는 데 사용된다. 도 4c에서, 제1 스택은 "워드 라인들의 하위 세트"로 라벨링되고, 제2 스택은 "워드 라인들의 상위 세트"로 라벨링된다. 일 실시예에서, 공동 영역은 워드 라인 층들과 동일한 재료들로 제조된다. 구현예들의 하나의 예시적인 세트에서, 복수의 워드 라인들(제어 라인들)은, 도 4c에 도시된 바와 같이, 교번하는 워드 라인 층들 및 유전체 층들의 제1 스택, 교번하는 워드 라인 층들 및 유전체 층들의 제2 스택, 및 제1 스택과 제2 스택 사이의 공동 영역을 포함한다.
도 4d는 도 4c에 부분적으로 도시된 블록에 대한 전도성 층들(SGD0, SGD1, SGD2, SGD3, SGS0, SGS1, SGS2, SGS3, DD0, DD1, DS0, DS1, 및 WLL0 내지 WLL95)의 논리적 표현을 도시한다. 도 4b와 관련하여 앞서 언급된 바와 같이, 일 실시예에서, 국부적 상호접속부들(402, 404, 406, 408, 410)은 전도성 층들을 4개의 영역들/핑거들(또는 서브블록들)로 분해한다. 예를 들어, 워드 라인 층(WLL94)은 영역들(460, 462, 464, 466)로 분할된다. 워드 라인 층들(WLL0 내지 WLL127)의 경우, 영역들은 워드 라인 핑거들로 지칭되는데; 예를 들어, 워드 라인 층(WLL126)은 워드 라인 핑거들(460, 462, 464, 466)로 분할된다. 예를 들어, 영역(460)은 하나의 워드 라인 층 상의 하나의 워드 라인 핑거이다. 일 실시예에서, 동일한 레벨 상의 4개의 워드 라인 핑거들은 서로 접속된다. 다른 실시예에서, 각각의 워드 라인 핑거는 개별 워드 라인으로서 동작한다.
드레인측 선택 게이트 층(SGD0)(상단 층)은 또한 영역들(420, 430, 440, 450) - 또한 핑거들 또는 선택 라인 핑거들로 알려짐 - 로 분할된다. 일 실시예에서, 동일한 레벨 상의 4개의 선택 라인 핑거들은 서로 접속된다. 다른 실시예에서, 각각의 선택 라인 핑거는 개별 워드 라인으로서 동작한다.
도 4e는 수직 컬럼(432)(메모리 홀)의 일부분을 포함하는 도 4c의 영역(429)의 단면도를 도시한다. 일 실시예에서, 수직 컬럼들은 둥글지만; 다른 실시예에서는 다른 형상들이 사용될 수 있다. 일 실시예에서, 수직 컬럼(432)은 SiO2와 같은 유전체로 제조된 내부 코어 층(470)을 포함한다. 다른 재료들이 또한 사용될 수 있다. 내부 코어(470)를 둘러싼 것이 폴리실리콘 채널(471)이다. 폴리실리콘 이외의 재료들이 또한 사용될 수 있다. 이것이 비트 라인 및 소스 라인에 접속된 채널(471)이라는 것에 유의해야 한다. 채널(471)을 둘러싼 것이 터널링 유전체(tunneling dielectric)(472)이다. 일 실시예에서, 터널링 유전체(472)는 ONO 구조를 갖는다. 터널링 유전체(472)를 둘러싼 것이 (예를 들어) 실리콘 질화물과 같은 전하 트래핑 층(473)이다. 다른 메모리 재료들 및 구조들이 또한 사용될 수 있다. 본 명세서에서 설명되는 기술은 임의의 특정 재료 또는 구조에 제한되지 않는다.
도 4e는 유전체 층들(DLL105, DLL104, DLL103, DLL102, DLL101), 및 워드 라인 층들(WLL95, WLL94, WLL93, WLL92, WLL91)을 도시한다. 워드 라인 층들 각각은 알루미늄 산화물 층(477)에 의해 둘러싸인 워드 라인 영역(476)을 포함하며, 이는 차단 산화물(SiO2) 층(478)에 의해 둘러싸인다. 워드 라인 층들의 수직 컬럼과의 물리적 상호작용은 메모리 셀들을 형성한다. 따라서, 메모리 셀은, 일 실시예에서, 채널(471), 터널링 유전체(472), 전하 트래핑 층(473), 차단 산화물 층(478), 산화알루미늄 층(477) 및 워드 라인 영역(476)을 포함한다. 예를 들어, 워드 라인 층(WLL95), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC1)을 포함한다. 워드 라인 층(WLL94), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC2)을 포함한다. 워드 라인 층(WLL93), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC3)을 포함한다. 워드 라인 층(WLL92), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC4)을 포함한다. 워드 라인 층(WLL91), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC5)을 포함한다. 다른 아키텍처들에서, 메모리 셀이 상이한 구조를 가질 수 있지만; 메모리 셀은 여전히 저장 유닛일 것이다.
메모리 셀이 프로그래밍된 경우, 전자들은 메모리 셀과 연관된 전하 트래핑 층(473)의 일부에 저장된다. 이들 전자는, 워드 라인 영역(476) 상의 적절한 전압에 응답하여, 채널(471)로부터, 터널링 유전체(472)를 통하여, 전하 트래핑 층(473) 내로 인출된다. 메모리 셀의 임계 전압(Vth)은 저장된 전하의 양에 비례하여 증가된다. 일 실시예에서, 프로그래밍은 전하 트래핑 층 내로의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통하여 달성된다. 소거 동작 동안, 전자들이 채널로 복귀되거나 정공들이 전하 트래핑 층 내로 주입되어 전자들과 재결합한다. 일 실시예에서, GIDL(Gate Induced Drain Leakage)과 같은 물리적 메커니즘을 통하여 전하 트래핑 층 내로의 정공 주입을 사용하여 소거가 달성된다.
도 4f는 도 3 내지 도 4e에 도시된 메모리의 일부분의 개략도이다. 도 4f는 전체 블록을 가로질러 이어지는 물리적 워드 라인들(WLL0 내지 WLL95)을 도시한다. 도 4f의 구조물은 비트 라인들(411, 412, 413, 414, …, 419)을 포함하는 도 4a 내지 도 4e의 블록 2의 부분(306)에 대응한다. 블록 내에서, 각각의 비트 라인이 4개의 NAND 스트링들에 접속된다. 드레인측 선택 라인들(SGD0, SGD1, SGD2, SGD3)은 4개의 NAND 스트링들 중 어느 것이 연관된 비트 라인(들)에 접속되어 있는지 결정하는 데 사용된다. 소스측 선택 라인들(SGS0, SGS1, SGS2, SGS3)은 4개의 NAND 스트링들 중 어느 것이 공통 소스 라인에 접속되어 있는지 결정하는 데 사용된다. 블록은 또한 4개의 하위 블록들(SB0, SB1, SB2, SB3)로 분할되는 것으로 생각될 수 있다. 하위 블록(SB0)은 SGD0 및 SGS0에 의해 제어되는 이러한 수직 NAND 스트링들에 대응하고, 하위 블록(SB1)은 SGD1 및 SGS1에 의해 제어되는 이러한 수직 NAND 스트링들에 대응하고, 하위 블록(SB2)은 SGD2 및 SGS2에 의해 제어되는 이러한 수직 NAND 스트링들에 대응하고, 하위 블록(SB3)은 SGD3 및 SGS3에 의해 제어되는 이러한 수직 NAND 스트링들에 대응한다.
도 3 내지 도 4f의 예시적인 메모리 시스템이 전하 트래핑 재료를 갖는 수직 NAND 스트링들을 포함하는 3차원 메모리 구조물이지만, 다른(2D 및 3D) 메모리 구조물들이 또한 본 명세서에서 설명되는 기술과 함께 사용될 수 있다.
상기에서 논의된 메모리 시스템들은 소거, 프로그래밍, 및 판독될 수 있다. (검증에 의한) 성공적인 프로그래밍 프로세스의 종료 시, 메모리 셀들의 임계 전압들은, 적절하게, 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 도 5는 임계 전압 대 메모리 셀들의 개수에 대한 그래프이며, 각각의 메모리 셀이 3 비트의 데이터를 저장할 때 메모리 어레이에 대한 예시적인 임계 전압 분포들을 도시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀당 1 비트, 2 비트, 4 비트, 또는 5 비트의 데이터와 같이) 메모리 셀당 다른 데이터 용량들을 사용할 수 있다. 도 5는 8개의 데이터 상태들에 대응하는 8개의 임계 전압 분포들을 도시한다. 데이터 상태 N에 대해, 그 데이터 상태 N은 데이터 상태 N-1보다 더 높은 임계 전압들 및 데이터 상태 N+1보다 더 낮은 임계 전압들을 갖는다. 제1 임계 전압 분포(데이터 상태)(S0)는 소거되는 메모리 셀들을 표현한다. 다른 7개의 임계 전압 분포들(데이터 상태들)(S1 내지 S7)은 프로그래밍되는 메모리 셀들을 표현하고, 그에 따라, 프로그래밍된 상태들 또는 프로그래밍된 데이터 상태들로도 지칭된다. 일부 실시예들에서, 데이터 상태들(S1 내지 S7)은 중첩될 수 있고, 이때 제어기(122)는 저장되고 있는 정확한 데이터를 식별하도록 오류 정정에 의존한다.
도 5는 메모리 셀들로부터의 데이터를 판독하기 위한 7개의 판독 기준 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)을 도시한다. 주어진 메모리 셀의 임계 전압이 7개의 판독 기준 전압들 초과인지 또는 미만인지의 여부를 테스트함으로써(예를 들어, 감지 동작들을 수행함으로써), 시스템은 메모리 셀이 어떤 데이터 상태(즉, S0, S1, S2, S3,...)에 있는지를 결정할 수 있다.
도 5는 또한 7개의 검증 기준 전압들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7)(검증 타깃 전압들로도 지칭됨)을 도시한다. 메모리 셀들을 데이터 상태(S1)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv1 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S2)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv2 이상의 임계 전압들을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S3)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv3 이상의 임계 전압들을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S4)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv4 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S5)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv5 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S6)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv6 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S7)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv7 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다.
풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 메모리 셀들은 소거된 데이터 상태(S0)로부터 직접적으로 프로그래밍된 데이터 상태들(S1 내지 S7) 중 임의의 프로그래밍된 데이터 상태로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 메모리 셀들의 집단(population)은 그 집단 내의 모든 메모리 셀들이 소거된 데이터 상태(S0)에 있도록 먼저 소거될 수 있다. 이어서, 메모리 셀들을 직접적으로 데이터 상태들(S1, S2, S3, S4, S5, S6, 및/또는 S7)로 프로그래밍하는 데 프로그래밍 프로세스가 사용된다. 예를 들어, 일부 메모리 셀들이 데이터 상태(S0)로부터 데이터 상태(S1)로 프로그래밍되고 있는 동안, 다른 메모리 셀들은 데이터 상태(S0)로부터 데이터 상태(S2)로 그리고/또는 데이터 상태(S0)로부터 데이터 상태(S3)로, 등등으로 프로그래밍되고 있다. 도 5의 화살표들은 전체 시퀀스 프로그래밍을 표현한다. 본 명세서에 설명되는 기술은, 또한, 다수의 스테이지/단계 프로그래밍을 포함하는(그러나 이들로 제한되지 않는) 전체 시퀀스 프로그래밍뿐 아니라 다른 타입들의 프로그래밍과 함께 사용될 수 있다.
도 5의 각각의 임계 전압 분포(데이터 상태)는 메모리 셀들에 저장된 데이터 비트들의 세트에 대한 사전결정된 값들에 대응한다. 메모리 셀에 프로그래밍된 데이터와 메모리 셀의 임계 전압 레벨들 사이의 특정 관계는 메모리 셀들에 대해 채택된 데이터 인코딩 스킴(scheme)에 의존한다. 일 실시예에서, 데이터 값들은 그레이(Gray) 코드 할당을 이용하여 임계 전압 범위들에 할당되어, 메모리의 임계 전압이 그의 이웃하는 물리적 상태로 잘못 변이하는 경우, 단 하나의 비트만이 영향을 받게 할 것이다.
도 6은 데이터 상태들에 대한 데이터 값들의 할당의 일례를 기술한 표이다. 도 6의 표에서, S0=111(소거 상태), S1=110, S2=100, S3=000, S4=010, S5=011, S6=001 및 S7=101이다. 데이터의 다른 인코딩이 또한 사용될 수 있다. 어떠한 특정 데이터 인코딩도 본 명세서에 개시되는 기술에 의해 요구되지는 않는다. 일 실시예에서, 블록이 소거 동작에 대한 대상이 될 때, 모든 메모리 셀들이 데이터 상태(S0), 즉 소거 상태로 변화된다.
대체로, 검증 동작들 및 판독 동작들 동안, 선택된 워드 라인은 일정 전압(기준 신호의 일례)에 접속되는데, 그의 레벨은, 관심 메모리 셀의 임계 전압이 그러한 레벨에 도달했는지의 여부를 결정하기 위해, 각각의 판독 동작(예컨대, 도 5의 판독 기준 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7) 참조) 또는 검증 동작(예컨대, 도 5의 검증 기준 전압들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7) 참조)에 대해 특정된다. 워드 라인 전압을 인가한 후에, 워드 라인에 인가되는 전압에 응답하여 메모리 셀이 턴온되었는지(전류를 전도시켰는지)의 여부를 결정하기 위해 메모리 셀의 전도 전류가 측정된다. 전도 전류가 소정 값보다 큰 것으로 측정되는 경우, 메모리 셀이 턴온되었고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크다고 가정된다. 전도 전류가 소정 값보다 큰 것으로 측정되지 않은 경우, 메모리 셀이 턴온되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크지 않다고 가정된다. 판독 또는 검증 프로세스 동안, 선택되지 않은 메모리 셀들에는 그들의 제어 게이트들에서 하나 이상의 판독 통과 전압들(바이패스 전압들로도 지칭됨)이 제공되어, 이들 메모리 셀들이 통과 게이트들로서 동작하게 할 것이다(예컨대, 그들이 프로그래밍되는지 또는 소거되는지의 여부와 관계없이 전류를 도통시킴).
판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 많은 방법들이 있다. 일례에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기에서 전용 커패시터를 방전시키거나 충전하는 속도에 의해 측정된다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 NAND 스트링이 대응하는 비트 라인을 방전시키는 것을 허용한다(또는 방전시키는 것을 허용하지 않는다). 비트 라인 상의 전압은, 그것이 방전되었는지 또는 방전되지 않았는지의 여부를 알기 위해 일정 기간 후에 측정된다. 본 명세서에 설명된 기술은 검증/판독을 위해 당업계에 공지된 상이한 방법들과 함께 사용될 수 있음에 유의한다. 당업계에 공지된 다른 판독 및 검증 기법들이 또한 사용될 수 있다.
위에서 논의된 바와 같이, 메모리 셀들이 오버 프로그래밍될 수 있는 것이 가능하다. 예를 들어, 데이터 상태(S4)로 프로그래밍되도록 의도된 메모리 셀의 예를 고려한다. 프로그래밍 프로세스는 스탭 사이즈만큼 크기가 증가한 프로그래밍 펄스들의 세트로서 프로그래밍 신호를 인가하고 메모리 셀의 임계 전압이 Vv4에 도달했는지 여부에 대해 프로그램 펄스들 사이에서 테스트함으로써 데이터 상태(S0) 내지 데이터(S4)에 대한 임계 전압 분포로부터 데이터 셀의 임계 전압을 증가시키도록 설계되어 있다. 그러나, 프로그래밍/소거 사이클링으로 인한 프로그래밍 속도의 구조적 변동 또는 증가로 인해, 메모리 셀의 임계 전압이 Vv4에 도달했을 때, 그 임계 전압은 또한 Vr5를 능가했는데, 이는 나중에 메모리 셀을 판독할 때 오류를 유발할 수 있다. 이것은 오버 프로그래밍의 일례이다. 소수의 메모리 셀들이 오버 프로그래밍되면, 판독 동안의 ECC 프로세스는 오류들을 보정할 수도 있다. 그러나, 너무 많은 메모리 셀들이 오버 프로그래밍되거나 오류들을 가지면, ECC는 오류 모두들 보정하지 못할 수도 있고, 판독 프로세스는 실패하여 결과적으로 데이터의 손실을 초래할 수 있다.
데이터 손실을 방지하기 위해, 비휘발성 저장 시스템이 프로그래밍 프로세스 동안 오버 프로그래밍을 보상하기 위한 메커니즘을 포함하는 것으로 제안된다. 즉, 프로그래밍 프로세스가 데이터 세트 및 타깃 메모리 셀들에 대해 시작된 이후 그리고 프로그래밍 프로세스가 데이터 세트 및 타깃 메모리 셀들에 대해 완료되기 전에, 시스템은 임계 개수 초과의 오버 프로그래밍된 메모리 셀들이 있는지 여부를 판단하고, 만약 있으면, 시스템은 프로그래밍 프로세스를 통해 프로그래밍 프로세스를 중간에 조정하여(예컨대, 인-플라이트(in-flight)) 현재 수행 중인 프로그래밍 프로세스에서 지금까지 발생한 오버 프로그래밍을 보상한다.
도 7a는 4개의 NAND 스트링(705-708)의 일 실시예를 도시한다. NAND 스트링들 각각은 NAND 스트링의 제1 부분(예를 들어, 메모리 셀 트랜지스터들(704)의 제1 계층과 대응함), NAND 스트링의 제2 부분(예를 들어, 메모리 셀 트랜지스터들(702)의 제2 계층과 대응함), 및 NAND 스트링의 제1 부분과 NAND 스트링의 제2 부분 사이에 배열된 계층 선택 게이트 트랜지스터(703)를 포함한다. 계층 선택 게이트 트랜지스터(703)는 NMOS 트랜지스터의 채널과 NMOS 트랜지스터의 게이트 사이에 전하 포획 층을 갖지 않는 NMOS 트랜지스터를 포함할 수 있다.
일부 실시예들에서, 메모리 셀 트랜지스터들의 2개의 계층 사이의 전기적 격리는 전용 계층 선택 게이트 트랜지스터를 비전도 상태로 설정하는 대신에 더미 워드 라인들(DWL1, DWL0)을 바이어싱함으로써 수행될 수 있다(예를 들어, 계층 선택 게이트 트랜지스터들은 NAND 스트링들로부터 제거되거나 생략될 수 있다). NAND 스트링의 제1 부분은 워드 라인(WL0-WL47)과 대응하는 메모리 셀 트랜지스터들, 계층 선택 게이트 트랜지스터(703)와 워드 라인(WL47)에 접속된 메모리 셀 트랜지스터 사이에 배열되는 더미 워드 라인(DWL0)에 접속된 메모리 셀 트랜지스터, 소스측 상의 더미 워드 라인(WLDS1, WLDS0)에 접속되고, 워드 라인(WL0)에 접속된 메모리 셀 트랜지스터와 소스측 선택 게이트 라인(SGS)에 의해 제어되는 소스측 선택 게이트 사이에 배열된 메모리 셀 트랜지스터들, 및 소스측 선택 게이트 라인들(SGS, SGSB)에 의해 제어되는 소스측 선택 게이트들을 포함한다. NAND 스트링의 제2 부분은 워드 라인(WL48-WL95)과 대응하는 메모리 셀 트랜지스터들, 더미 워드 라인(DWL1)에 접속되고, 계층 선택 게이트 트랜지스터(703)와 워드 라인(WL48)에 접속된 메모리 셀 트랜지스터 사이에 배열된 메모리 셀 트랜지스터, 드레인측 상의 더미 워드 라인(DD1, DD0)에 접속되고, 워드 라인(WL95)에 접속된 메모리 셀 트랜지스터와 SGD0에 접속된 드레인측 선택 게이트 사이에 배열된 메모리 셀 트랜지스터들, 및 SGD0-SGD2에 의해 제어되는 드레인측 선택 게이트들을 포함한다. 도 7a에 도시된 바와 같이, 소스 라인(SL_0)은 NAND 스트링들(705-706)에 대한 소스측 접속들을 포함하고, 소스 라인(SL_1)은 NAND 스트링들(707-708)에 대한 소스측 접속들을 포함한다. 소스 라인(SL_0)은 제1 매립 소스 라인과 대응할 수 있고, 소스 라인(SL_1)은 제1 매립 소스 라인으로부터 전기적으로 격리되는 제2 매립 소스 라인과 대응할 수 있다.
도 7b는 NAND 스트링들의 4개의 그룹을 포함하는 NAND 구조의 일 실시예를 도시한다. NAND 스트링들의 4개의 그룹 각각은 4개의 NAND 스트링을 포함한다. NAND 스트링들의 제1 그룹은 제1 NAND 스트링(775)을 포함하고, NAND 스트링들의 제2 그룹은 제2 NAND 스트링(776)을 포함한다. NAND 스트링들의 제3 그룹은 제3 NAND 스트링(773)을 포함하고, NAND 스트링들의 제4 그룹은 제4 NAND 스트링(774)을 포함한다. 도시된 바와 같이, 비트 라인(779)이 제1 NAND 스트링(775), 제2 NAND 스트링(776), 제3 NAND 스트링(773) 및 제4 NAND 스트링(774)에 접속된다. 제1 NAND 스트링(775)은 3개의 SGD 드레인측 선택 게이트 라인과 대응하는 3개의 드레인측 선택 게이트 트랜지스터, DD0 및 DD1 라인들과 대응하는 4개의 드레인측 더미 워드 라인 트랜지스터, 96개의 워드 라인과 대응하는 96개의 메모리 셀 트랜지스터, 96개의 메모리 셀 트랜지스터의 중앙에 위치되어 48개의 메모리 셀 트랜지스터의 상위 계층을 48개의 메모리 셀 트랜지스터의 하위 계층으로부터 격리시키고, DWU0 및 DWL0 라인들에 의해 구동되는 더미 워드 라인 트랜지스터들(DWU0 및 DWL0 라인들은 계층 선택 게이트 트랜지스터(703)가 생략된 도 7a의 DWL1 및 DWL0과 대응할 수 있음), DS1 및 DS0 라인들과 대응하는 3개의 소스측 더미 워드 라인 트랜지스터, 및 소스측 선택 게이트 라인들(SGS, SGSB)과 대응하는 2개의 소스측 선택 게이트 트랜지스터를 포함한다. 제1 NAND 스트링(775) 및 제2 NAND 스트링(776) 둘 모두는 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링(773) 및 제4 NAND 스트링(774) 둘 모두는 매립 소스 라인(BSL_1)에 접속된다. 매립 소스 라인(BSL_0)은 제1 소스 라인 접속(777)을 통해 제1 전압으로(예를 들어, 소거 전압으로) 바이어싱될 수 있고, 매립 소스 라인(BSL_1)은 제2 소스 라인 접속(778)을 통해 제1 전압과는 상이한 제2 전압으로(예를 들어, 0V로) 바이어싱될 수 있다. 일부 경우들에서, 예컨대 판독 동작 동안, 제1 소스 라인 접속(777) 및 제2 소스 라인 접속(778) 둘 모두는 동일한 전압으로 바이어싱될 수 있다. 도시된 바와 같이, 소스측 선택 게이트 라인들(SGS, SGSB)은 NAND 스트링들의 4개의 그룹 모두에 걸쳐 연장된다.
도 7c는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다. 메모리 동작 동안, 서브블록(SB0)(782)은 선택될 수 있는 반면, 서브블록(SB1-SB3)은 선택되지 않는다. 일례에서, 서브블록(SB0)(782) 내의 메모리 셀 트랜지스터들을 소거하기 위한 소거 동작은 서브블록(SB1-SB3)이 선택되지 않는 동안 수행될 수 있고, 서브블록(SB1-SB3) 내의 메모리 셀 트랜지스터들은 소거 동작 동안 소거되지 않는다. 도시된 바와 같이, 제1 NAND 스트링은 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제2 NAND 스트링은 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제3 NAND 스트링은 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제4 NAND 스트링은 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖는다. 제1 NAND 스트링 및 제2 NAND 스트링은 제1 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링 및 제4 NAND 스트링은 제2 매립 소스 라인(BSL_1)에 접속된다. 비트 라인(BL0)이 드레인측 선택 게이트 라인들(SGD0-SGD3)에 의해 구동되는 4개의 드레인측 선택 게이트에 접속된다. 일 실시예에서, 제1 NAND 스트링은 도 7b의 제1 NAND 스트링(775)과 대응할 수 있고, 제2 NAND 스트링은 도 7b의 제2 NAND 스트링(776)과 대응할 수 있다.
도 7d는 서브블록(SB0)에 대한 소거 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 0V로 설정되었고, 드레인측 선택 게이트 라인들(SGD0-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 플로팅되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 16V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 22V의 소거 전압으로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 서브블록(SB0) 내의 메모리 셀 트랜지스터들은 소거 상태로 설정될 수 있는 반면, 서브블록들(SB1-SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 소거되지 않는다.
도 7e는 서브블록(SB0)에 대한 프로그래밍 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 비트 라인에 전기적으로 접속된 메모리 셀 트랜지스터가 프로그래밍되어야 하는지 또는 프로그램 금지되어야 하는지에 따라 0V 또는 2V로 설정되었고(그에 따라 비트 라인 패턴은 데이터에 의존함), 드레인측 선택 게이트 라인들(SGD0-SGD1)은 2V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 8V의 패스 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 선택되지 않은 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택되지 않은 워드 라인들(UWL들)은 8V의 패스 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 선택된 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택된 워드 라인(SWL)은 22V의 프로그래밍 전압으로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 2V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 프로그래밍을 위해 선택된 서브블록(SB0) 내의 메모리 셀 트랜지스터들은 프로그래밍된 데이터 상태로 설정될 수 있는 반면, 서브블록들(SB1-SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 프로그래밍되지 않는다.
도 7f는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다. 메모리 동작 동안, 서브블록(SB2)(783)은 선택될 수 있는 반면, 서브블록(SB0-SB1, SB3)은 선택되지 않는다. 일례에서, 서브블록(SB2)(783) 내의 메모리 셀 트랜지스터들을 소거하기 위한 소거 동작은 서브블록(SB0-SB1, SB3)이 선택되지 않는 동안 수행될 수 있고, 서브블록(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 소거 동작 동안 소거되지 않는다. 도시된 바와 같이, 제1 NAND 스트링은 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제2 NAND 스트링은 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제3 NAND 스트링은 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제4 NAND 스트링은 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖는다. 제1 NAND 스트링 및 제2 NAND 스트링은 제1 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링 및 제4 NAND 스트링은 제2 매립 소스 라인(BSL_1)에 접속된다. 비트 라인(BL0)이 드레인측 선택 게이트 라인들(SGD0-SGD3)에 의해 구동되는 4개의 드레인측 선택 게이트에 접속된다. 일 실시예에서, 제1 NAND 스트링은 도 7b의 제1 NAND 스트링(775)과 대응할 수 있고, 제2 NAND 스트링은 도 7b의 제2 NAND 스트링(776)과 대응할 수 있다.
도 7g는 서브블록(SB2)에 대한 소거 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 22V의 소거 전압으로 설정되었고, 드레인측 선택 게이트 라인들(SGD0-SGD1)은 16V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V로 설정되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 플로팅되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 0V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 서브블록(SB2) 내의 메모리 셀 트랜지스터들은 소거된 상태로 설정될 수 있는 반면, 서브블록(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 소거되지 않는다.
도 7h는 서브블록(SB2)에 대한 프로그래밍 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 비트 라인에 전기적으로 접속된 메모리 셀 트랜지스터가 프로그래밍되어야 하는지 또는 프로그램 금지되어야 하는지에 따라 0V 또는 2V로 설정되었다. 프로그램 금지된 메모리 셀 트랜지스터는 프로그래밍이 금지된다. 프로그래밍 동작 동안 비트 라인들에 대한 인가되는 비트 라인 전압들은 프로그래밍될 데이터 패턴에 의존한다. 도 7h에 도시된 바와 같이, 드레인측 선택 게이트 라인들(SGD0-SGD1)은 2V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 선택되지 않은 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택되지 않은 워드 라인들(UWL들)은 8V의 패스 전압으로 설정되었고, 서브블록들(SB2, SB3) 내의 선택된 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택된 워드 라인(SWL)은 22V의 프로그래밍 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V의 선택되지 않은 전압으로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 2V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 프로그래밍을 위해 선택된 서브블록(SB2) 내의 메모리 셀 트랜지스터들은 프로그래밍된 데이터 상태로 설정될 수 있는 반면, 서브블록들(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 프로그래밍되지 않는다.
도 8a는 4개의 NAND 스트링을 포함하는 메모리 어레이의 일 실시예를 도시한다. 도시된 바와 같이, NAND 스트링(Str0)은 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트를 가지며, NAND 스트링(Str1)은 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트를 갖고, NAND 스트링(Str2)은 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트를 갖고, NAND 스트링(Str3)은 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트를 갖는다. 4개의 NAND 스트링에 대한 드레인측 선택 게이트들은 비트 라인(BL)에 접속된다. NAND 스트링들은 워드 라인들(WL0 내지 WL95)과 대응하는 직렬인 96개의 메모리 셀 트랜지스터들을 포함한다. 4개의 NAND 스트링에 대한 소스측 선택 게이트들은 소스측 선택 게이트 라인(SGS)에 의해 제어되고 소스 라인(CELSRC)에 접속된다.
워드 라인(WL0)에 접속된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예를 들어, 22V)으로 바이어싱될 것이고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 패스 전압(예컨대, 8V)으로 바이어싱될 것이다. SGD0 내지 SGD3에 의해 제어되는 드레인측 선택 게이트들은 선택된 스트링에 대한 드레인측 선택 게이트를 전도 상태로 설정함으로써 NAND 스트링들 중 하나를 선택할 수 있는 반면, 나머지 3개의 드레인측 선택 게이트는 비전도 상태로 설정된다. 예를 들어, 메모리 셀(802)을 프로그래밍하기 위해, SGD0에 의해 제어되는 드레인측 선택 게이트는 전도 상태로 설정될 수 있는데, 이 때 선택된 워드 라인(WL0)은 선택된 워드 라인 전압으로 바이어싱되고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 패스 전압으로 바이어싱된다. 메모리 셀들(802 내지 805)을 프로그래밍하는 순서는 메모리 셀(802)을 먼저 프로그래밍하고, 이러서 메모리 셀(803), 메모리 셀(804), 그리고 마지막으로 메모리 셀(805)을 프로그래밍하는 것일 수 있다. 워드 라인(WL0)과 연관된 메모리 셀들(802-805)이 프로그래밍된 후, 프로그래밍 될 다음 워드 라인(예를 들어, 워드 라인(WL1))과 연관된 메모리 셀들이 프로그래밍될 수 있다.
도 8b는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다. NAND 스트링들의 제1 세트(Pair-1)는 제1 소스 라인(CELSRC-1)에 접속되고, NAND 스트링들의 제2 세트(Pair-2)는 제1 소스 라인(CELSRC-1)과 상이하고 전기적으로 구별 가능한 제2 소스 라인(CELSRC-2)에 접속된다. 제1 소스 라인(CELSRC-1)은 제1 소스 라인 드라이버에 의해 구동될 수 있고, 제2 소스 라인(CELSRC-2)은 제2 소스 라인 드라이버에 의해 구동될 수 있다. 도시된 바와 같이, NAND 스트링들의 제1 세트(Pair-1)는 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str0) 및 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str1)을 포함한다. NAND 스트링들의 제2 세트(Pair-2)는 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str2) 및 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str3)을 포함한다. 4개의 NAND 스트링(Str0 내지 Str3)에 대한 드레인측 선택 게이트들은 비트 라인(BL)에 접속된다. NAND 스트링들 각각은 워드 라인들(WL0 내지 WL95)과 대응하는 직렬인 96개의 메모리 셀 트랜지스터들을 포함한다. NAND 스트링들의 제1 세트(Pair-1)에 대한 소스측 선택 게이트들은 제1 소스 라인(CELSRC-1)에 접속되고, NAND 스트링들의 제2 세트(Pair-2)에 대한 소스측 선택 게이트들은 제2 소스 라인(CELSRC-2)에 접속된다.
NAND 스트링들의 제1 세트(Pair-1) 내의 워드 라인(WL0)에 접속된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 것이고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 제1 패스 전압(예컨대, 8V)으로 바이어싱될 것이다. SGD0 내지 SGD3에 의해 제어되는 드레인측 선택 게이트들은 메모리 셀(812) 또는 메모리 셀(813) 중 어느 하나를 프로그래밍하기 위해 NAND 스트링들의 제1 세트 내의 NAND 스트링들 중 하나를 선택할 수 있다. NAND 스트링들의 제1 세트(Pair-1) 내의 메모리 셀들(812-813)이 프로그래밍된 후, 다음 워드 라인(WL1)과 연관된 메모리 셀들(814-815)이 프로그래밍된 다음, 마지막으로 워드 라인(WL95)과 연관된 메모리 셀들(816-817)이 프로그래밍된다. NAND 스트링들의 제1 세트(Pair-1)의 메모리 셀들(812-817)이 프로그래밍된 후, NAND 스트링들의 제2 세트(Pair-2) 내의 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작이 수행될 수 있다.
NAND 스트링들의 제2 세트(Pair-2) 내의 워드 라인(WL0)에 접속된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 것이고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 NAND 스트링들의 제1 세트 내의 메모리 셀들(812-817)이 프로그래밍되었을 때 인가되었던 제1 패스 전압보다 큰 제2 패스 전압(예컨대, 10V)으로 바이어싱될 것이다. NAND 스트링들의 제2 세트(Pair-2) 내의 메모리 셀들(818-819)을 프로그래밍하기 위한 프로그래밍 동작 동안 상승된 패스 전압은 NAND 스트링들의 제1 세트 내의 메모리 셀들(812-817)에게 발생하는 프로그램 교란의 양을 감소시킬 수 있다. 일례에서, 메모리 셀(818)을 프로그래밍하기 위해, SGD2에 의해 제어되는 드레인측 선택 게이트는 전도 상태로 설정될 수 있는데, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압으로 바이어싱되고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 제2 패스 전압으로 바이어싱된다. 메모리 셀(819)을 프로그래밍하기 전에, SGD3에 의해 제어되는 드레인측 선택 게이트는 전도 상태로 설정될 수 있고, SGD0 내지 SGD2에 의해 제어되는 드레인측 선택 게이트들은 비전도 상태로 설정될 수 있고, 소스측 선택 게이트들은 비전도 상태로 설정될 수 있고(예컨대, 그들의 소스측 선택 게이트 라인들을 0V로 바이어싱함으로써), 선택된 워드 라인(WL0)은 선택된 워드 라인 전압으로 바이어싱될 수 있고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 제1 패스 전압(예컨대, 9V)보다 큰 제2 패스 전압(예컨대, 10V)으로 바이어싱될 수 있다.
도 8c는 NAND 스트링들의 2개의 세트를 포함하는 메모리 어레이의 다른 실시예를 도시한다. NAND 스트링들의 제1 세트(Group-1)는 제1 소스 라인(CELSRC-1)에 접속되고, NAND 스트링들의 제2 세트(String-3)는 제1 소스 라인(CELSRC-1)과 상이하고/하거나 전기적으로 구별 가능한 제2 소스 라인(CELSRC-2)에 접속된다. 제1 소스 라인(CELSRC-1)은 제1 소스 라인 드라이버에 의해 구동될 수 있고, 제2 소스 라인(CELSRC-2)은 제2 소스 라인 드라이버에 의해 구동될 수 있다. 일부 경우들에서, 어느 소스 라인 드라이버가 특정 NAND 스트링의 소스측 단부를 구동하는지를 선택하는 데 아날로그 멀티플렉서가 사용될 수 있다.
도 8c에 도시된 바와 같이, NAND 스트링들의 제1 세트(Group-1)는 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str0), 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str1), 및 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str2)을 포함하는 3개의 NAND 스트링을 포함한다. NAND 스트링들의 제2 세트(String-3)는 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트를 가진 NAND 스트링(Str3)만을 포함한다. 4개의 NAND 스트링(Str0 내지 Str3)에 대한 드레인측 선택 게이트들은 비트 라인(BL)에 접속된다. NAND 스트링들 각각은 워드 라인들(WL0 내지 WL95)과 대응하는 직렬인 96개의 메모리 셀 트랜지스터들을 포함한다. NAND 스트링들의 제1 세트(Group-1)에 대한 소스측 선택 게이트들은 제1 소스 라인(CELSRC-1)에 접속되고, NAND 스트링들의 제2 세트(String-3)에 대한 소스측 선택 게이트는 제2 소스 라인(CELSRC-2)에 접속된다.
NAND 스트링들의 제1 세트(Group-1) 내의 워드 라인(WL0)에 접속된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 것이고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 제1 패스 전압(예컨대, 8V)으로 바이어싱될 것이다. SGD0 내지 SGD3에 의해 제어되는 드레인측 선택 게이트들은 메모리 셀(822), 메모리 셀(823), 또는 메모리 셀(824) 중 어느 하나를 프로그래밍하기 위해 NAND 스트링들의 제1 세트 내의 NAND 스트링들 중 하나를 선택할 수 있다. NAND 스트링들의 제1 세트(Group-1) 내의 메모리 셀들(822-824)이 프로그래밍된 후, 다음 워드 라인(WL1)과 연관된 메모리 셀들(825-827)이 프로그래밍된 다음, 마지막으로 워드 라인(WL95)과 연관된 메모리 셀들(828-830)이 프로그래밍된다. NAND 스트링들의 제1 세트(Group-1)의 메모리 셀들(822-830)이 프로그래밍된 후, NAND 스트링들의 제2 세트(String-3) 내의 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작이 수행될 수 있다.
NAND 스트링들의 제2 세트(String-3) 내의 워드 라인(WL0)에 접속된 메모리 셀(831)을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 것이고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 NAND 스트링들의 제1 세트 내의 메모리 셀들(822-830)이 이전에 프로그래밍되었을 때 인가되었던 제1 패스 전압보다 큰 제2 패스 전압(예컨대, 9V)으로 바이어싱될 수 있다. 일부 경우들에서, NAND 스트링들의 제2 세트 내의 스트링들의 수가 감소함에 따라, 패스 전압에서의 전압 증가량이 또한 감소할 수 있다. 예를 들어, NAND 스트링들의 제2 세트 내의 NAND 스트링들의 수가 2개의 NAND 스트링을 포함하면, 인가된 패스 전압은 2V만큼 증가될 수 있는데; 다만, NAND 스트링들의 제2 세트 내의 NAND 스트링들의 수가 단지 하나의 NAND 스트링을 포함하면, 인가된 패스 전압은 1V만큼 증가될 수 있다.
일부 경우들에서, NAND 스트링들의 제1 세트는 2개 이상의 NAND 스트링을 포함할 수 있다. 일례에서, NAND 스트링들의 제1 세트는 5개의 NAND 스트링을 포함할 수 있다. 다른 예에서, NAND 스트링들의 제1 세트는 16개의 NAND 스트링을 포함할 수 있다.
도 8d는 NAND 스트링들의 3개의 세트를 포함하는 메모리 어레이의 일 실시예를 도시한다. NAND 스트링들의 제1 세트(Pair-1)는 제1 소스 라인(CELSRC-1)에 접속되고, NAND 스트링 스트링들의 제2 세트(String-2)는 제1 소스 라인(CELSRC-1)과 독립적으로 바이어싱될 수 있는 제2 소스 라인(CELSRC-2)에 접속되고, NAND 스트링들의 제3 세트(String-3)는 제1 소스 라인(CELSRC-1) 및 제2 소스 라인(CELSRC-2)과 독립적으로 바이어싱될 수 있는 제3 소스 라인(CELSRC-3)에 접속된다. 제1 소스 라인(CELSRC-1)은 제1 소스 라인 드라이버에 의해 구동될 수 있고, 제2 소스 라인(CELSRC-2)은 제2 소스 라인 드라이버에 의해 구동될 수 있고, 제3 소스 라인(CELSRC-3)은 제3 소스 라인 드라이버에 의해 구동될 수 있다.
NAND 스트링들의 제1 세트(Pair-1) 내의 워드 라인(WL0)에 접속된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 설정될 수 있고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 제1 패스 전압(예컨대, 8V)으로 설정될 수 있다. SGD0 내지 SGD3에 의해 제어되는 드레인측 선택 게이트들은 메모리 셀(842) 또는 메모리 셀(843) 중 어느 하나를 프로그래밍하기 위해 NAND 스트링들의 제1 세트 내의 NAND 스트링들 중 하나를 선택할 수 있다. NAND 스트링들의 제1 세트 내의 메모리 셀들(842-843)이 프로그래밍된 후, 드레인 측을 향하는 다음 워드 라인(WL1)과 연관된 메모리 셀들(844-845)이 프로그래밍된 다음, 비트 라인과 가장 가까운 워드 라인(WL95)과 연관된 메모리 셀들(846-847)이 프로그래밍될 수 있다. NAND 스트링들의 제1 세트의 메모리 셀들(842-847)이 프로그래밍된 후, NAND 스트링들의 제2 세트 내의 메모리 셀들을 프로그래밍하기 위한 프로그래밍 동작이 수행될 수 있다.
NAND 스트링들의 제2 세트 내의 메모리 셀들(848-850)을 프로그래밍하기 위한 제2 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 수 있고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 NAND 스트링들의 제1 세트 내의 메모리 셀들(842-847)이 이전에 프로그래밍되었을 때 인가되었던 제1 패스 전압보다 큰 제2 패스 전압(예컨대, 9V)으로 바이어싱될 수 있다. 이어서, NAND 스트링들의 제3 세트 내의 메모리 셀들, 예컨대 메모리 셀(851)을 프로그래밍하기 위한 제3 프로그래밍 동작 동안, 선택된 워드 라인(WL0)은 선택된 워드 라인 전압(예컨대, 22V)으로 바이어싱될 수 있고, 선택되지 않은 워드 라인들(WL1 내지 WL95)은 NAND 스트링들의 제2 세트 내의 메모리 셀들(848-850)이 이전에 프로그래밍되었을 때 인가되었던 제2 패스 전압보다 큰 제3 패스 전압(예컨대, 10V)으로 바이어싱될 수 있다.
도 9a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다. 메모리 어레이는 도 2의 메모리 구조물(326)과 대응할 수 있다. 일 실시예에서, 도 9a의 프로세스는 제어 회로부, 예컨대 도 2에 도시된 제어 회로부(310)에 의해 수행될 수 있다. 다른 실시예에서, 도 9a의 프로세스는 하나 이상의 제어 회로, 예컨대 도 1의 제어기(120)에 의해 제어될 수 있다.
단계 902에서, NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트가 메모리 어레이 내에서 식별된다. NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트는 비트 라인에 접속된다. 일례에서, NAND 스트링들의 제1 세트는 3개의 NAND 스트링, 예컨대 도 8c에 도시된 NAND 스트링들의 제1 세트(Group-1)를 포함할 수 있고, NAND 스트링들의 제2 세트는 하나의 NAND 스트링, 예컨대 도 8c에 도시된 NAND 스트링들의 제2 세트(String-3)를 포함할 수 있다. NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트 내의 NAND 스트링들 각각은 드레인측 선택 게이트들을 통해 비트 라인에 접속될 수 있다. 단계 904에서, NAND 스트링들의 제1 세트와 연관된 메모리 셀들의 제1 그룹에 접속되고 NAND 스트링들의 제2 세트와 연관된 메모리 셀들의 제2 그룹에 접속된 메모리 어레이 내의 제1 워드 라인이 식별된다. 일례에서, 제1 워드 라인은 도 8c의 워드 라인(WL1)과 대응할 수 있다.
단계 906에서, 제1 패스 전압 및 선택된 워드 라인 전압이 결정된다. 제1 패스 전압 및 선택된 워드 라인 전압은 비휘발성 메모리에 저장된 룩업 테이블을 통해 결정될 수 있다. 제1 패스 전압 및 선택된 워드 라인 전압은 메모리 어레이 내의 워드 라인 위치에 기초하여 결정될 수 있다. 단계 908에서, 메모리 셀들의 제1 그룹은 제1 패스 전압이 메모리 어레이 내의 다른 워드 라인들(예컨대, 워드 라인들(WL2 내지 WL95))에 인가되고 선택된 워드 라인 전압이 제1 워드 라인(예컨대, 워드 라인(WL1))에 인가되는 동안 프로그래밍될 수 있다. 일례에서, 제1 패스 전압(예컨대, 9V)은 도 8c의 워드 라인들(WL2 내지 WL95)에 인가될 수 있고, 선택된 워드 라인 전압(예컨대, 22V)은 도 8c의 워드 라인(WL1)에 인가될 수 있다.
단계 910에서, NAND 스트링들의 제2 세트를 포함하는 NAND 스트링들의 수가 결정된다. 단계 912에서, NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수가 결정된다. 일부 경우들에서, NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수가 증가함에 따라, 제2 패스 전압이 또한 증가할 수 있다. 일례에서, NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수가 프로그래밍/소거 사이클들의 임계 개수보다 크면(예컨대, 5 초과보다 크면), 제2 패스 전압은 10V로 설정될 수 있는데; 다만, NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수가 프로그램/소거 사이클들의 임계 개수보다 크지 않으면, 제2 패스 전압은 9V로 설정될 수 있다.
단계 914에서, 제1 패스 전압과 상이한 제2 패스 전압이 NAND 스트링들의 제2 세트에 대한 NAND 스트링들의 수 및/또는 NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수에 기초하여 결정된다. 제2 패스 전압은 제1 패스 전압보다 클 수 있다. 단계 916에서, 메모리 셀들의 제2 그룹은 제2 패스 전압이 메모리 어레이 내의 다른 워드 라인들에 인가되고 선택된 워드 라인 전압이 제1 워드 라인에 인가되는 동안 프로그래밍될 수 있다. 일례에서, 메모리 셀들의 제2 그룹은 도 8c의 메모리 셀(831)을 포함할 수 있고, 제2 패스 전압(예컨대, 10V)은 도 8c의 워드 라인들(WL1 내지 WL95)에 인가될 수 있고, 선택된 워드 라인 전압(예컨대, 22V)은 도 8c의 워드 라인(WL0)에 인가될 수 있다.
도 9b는 메모리 어레이 내에서 메모리 셀들을 프로그래밍하기 위한 프로세스의 대안적인 실시예를 기술한 흐름도이다. 메모리 어레이는 도 2의 메모리 구조물(326)과 대응할 수 있다. 일 실시예에서, 도 9b의 프로세스는 제어 회로부, 예컨대 도 2에 도시된 제어 회로부(310)에 의해 수행될 수 있다. 다른 실시예에서, 도 9b의 프로세스는 하나 이상의 제어 회로, 예컨대 도 1의 제어기(120)에 의해 제어될 수 있다.
단계 942에서, NAND 스트링들의 제1 세트 내에 비트 오류가 발생했음이 검출된다. 비트 오류는 NAND 스트링들의 제1 세트를 사용하여 저장된 데이터 내에서 검출되었던 ECC 오류와 대응할 수 있다. 단계 944에서, NAND 스트링들의 제2 세트는 비트 오류의 검출에 응답하여 NAND 스트링들의 제3 세트 및 NAND 스트링들의 제4 세트로 분할된다. 일례에서, 도 8c에 도시된 NAND 스트링들의 2개의 세트는 도 8c에 도시된 NAND 스트링들의 3개의 세트를 생성하도록 분할될 수 있다. 다른 예에서, 도 8b에 도시된 NAND 스트링들의 제2 세트(Pair-2)는 NAND 스트링들의 2개의 세트, 예컨대 도 8d의 String-2 및 String-3를 생성하도록 분할될 수 있다.
단계 946에서, 제1 패스 전압이 결정된다. 제1 패스 전압은 비휘발성 메모리에 저장된 룩업 테이블을 통해 결정될 수 있다. 단계 948에서, 제1 패스 전압이 메모리 어레이 내의 선택되지 않은 워드 라인들에 인가되는 동안 NAND 스트링들의 제1 세트와 연관된 메모리 셀들의 제1 그룹이 프로그래밍된다. 단계 950에서, 제1 패스 전압보다 큰 제2 패스 전압이 결정된다. 제2 패스 전압은 비휘발성 메모리에 저장된 룩업 테이블을 통해 식별될 수 있다. 제2 패스 전압은 메모리 셀들의 제1 그룹에 대한 프로그래밍/소거 사이클들의 수 및/또는 NAND 스트링들의 제3 세트를 포함하는 NAND 스트링들의 수에 의존할 수 있다. 단계 952에서, 제2 패스 전압이 메모리 어레이 내의 선택되지 않은 워드 라인들에 인가되는 동안 NAND 스트링들의 제3 세트와 연관된 메모리 셀들의 제2 그룹이 프로그래밍된다. 단계 954에서, 제2 패스 전압보다 큰 제3 패스 전압이 결정된다. 단계 956에서, 제3 패스 전압이 메모리 어레이 내의 선택되지 않은 워드 라인들에 인가되는 동안 NAND 스트링들의 제4 세트와 연관된 메모리 셀들의 제3 그룹이 프로그래밍된다. 일례에서, 메모리 셀들의 제1 그룹은 도 8d의 메모리 셀들(842-843)과 대응할 수 있고, 메모리 셀들의 제2 그룹은 도 8d의 메모리 셀(848)과 대응할 수 있고, 메모리 셀들의 제3 그룹은 도 8d의 메모리 셀(851)과 대응할 수 있고, 메모리 어레이 내의 선택되지 않은 워드 라인들은 도 8d의 워드 라인들(WL1 내지 WL95)과 대응할 수 있고, 제1 패스 전압은 8V를 포함할 수 있고, 제2 패스 전압은 9V를 포함할 수 있고, 제3 패스 전압은 10V를 포함할 수 있다.
개시된 기술의 일 실시예는 메모리 어레이 및 메모리 어레이와 통신하는 하나 이상의 제어 회로를 포함한다. 메모리 어레이는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함한다. NAND 스트링들의 제1 세트는 제1 소스 라인에 접속되고, NAND 스트링들의 제2 세트는 제2 소스 라인에 접속된다. 하나 이상의 제어 회로는 NAND 스트링들의 제1 세트와 연관된 메모리 셀들의 제1 그룹에 접속되고 NAND 스트링들의 제2 세트와 연관된 메모리 셀들의 제2 그룹에 접속된 메모리 어레이 내의 제1 워드 라인을 식별하도록 구성된다. 하나 이상의 제어 회로는 제1 패스 전압 및 제1 패스 전압과 상이한 제2 패스 전압을 결정하도록 구성된다. 하나 이상의 제어 회로는 제1 패스 전압이 메모리 어레이 내의 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 메모리 셀들의 제1 그룹이 프로그래밍되게 하도록 구성되고 제2 패스 전압이 메모리 어레이 내의 다른 워드 라인들에 인가되는 동안 메모리 셀들의 제2 그룹이 프로그래밍되게 하도록 구성된다.
개시된 기술의 일 실시예는 메모리 어레이 내의 제1 워드 라인을 식별하는 단계를 포함한다. 메모리 어레이는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함한다. NAND 스트링들의 제1 세트는 제1 소스 라인에 접속되고, NAND 스트링들의 제2 세트는 제2 소스 라인에 접속된다. 제1 워드 라인은 NAND 스트링들의 제1 세트 내의 메모리 셀들의 제1 그룹에 접속되고, NAND 스트링들의 제2 세트 내의 메모리 셀들의 제2 그룹에 접속된다. 이 방법은 제1 패스 전압을 결정하는 단계, 제1 패스 전압이 메모리 어레이 내의 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 메모리 셀들의 제1 그룹을 프로그래밍하는 단계, NAND 스트링들의 제2 세트에 대한 NAND 스트링들의 총 개수를 결정하는 단계, NAND 스트링들의 제2 세트에 대한 NAND 스트링들의 총 개수에 기초하여 제2 패스 전압을 결정하는 단계, 및 제2 패스 전압이 메모리 어레이 내의 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 메모리 셀들의 제2 그룹을 프로그래밍하는 단계를 더 포함한다.
개시된 기술의 일 실시예는 메모리 어레이 및 메모리 어레이와 통신하는 하나 이상의 제어 회로를 포함한다. 메모리 어레이는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함한다. NAND 스트링들의 제1 세트는 제1 소스 라인에 접속되고, NAND 스트링들의 제2 세트는 제2 소스 라인에 접속된다. 하나 이상의 제어 회로는 제1 패스 전압을 결정하도록 구성되고, 제1 패스 전압이 메모리 어레이 내의 다른 워드 라인들에 인가되는 동안 제1 데이터 세트를 NAND 스트링들의 제1 세트로 프로그래밍하도록 구성된다. 하나 이상의 제어 회로는 NAND 스트링들의 제1 세트 내에 저장된 제1 데이터 세트 내에 비트 오류가 발생했음을 검출하도록 구성되고, 비트 오류의 검출에 응답하여 NAND 스트링들의 제2 세트를 NAND 스트링들의 제3 세트와 NAND 스트링들의 제4 세트로 분할하도록 구성된다. 하나 이상의 제어 회로는 제2 패스 전압 및 제2 패스 전압보다 큰 제3 패스 전압을 결정하도록 구성된다. 하나 이상의 제어 회로는 제2 패스 전압이 메모리 어레이 내의 다른 워드 라인들에 인가되는 동안 제3 데이터 세트를 NAND 스트링들의 제3 세트로 프로그래밍하도록 구성되고, 제3 패스 전압이 메모리 어레이 내의 다른 워드 라인들에 인가되는 동안 제4 데이터 세트를 NAND 스트링들의 제4 세트로 프로그래밍하도록 구성된다.
본 문서의 목적들을 위해, 제1 층과 제2 층 사이에 0개, 1개 또는 그 초과의 개재 층이 있는 경우에도 제1 층은 제2 층 위쪽에 또는 위에 있을 수 있다.
본 문서의 목적들을 위해, 도면들에 도시된 다양한 특징들의 치수들은 반드시 일정한 축척으로 작성되어 있지는 않을 수 있다는 점에 유의해야 한다.
본 문서의 목적들을 위해, 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들을 설명하는 데 사용될 수 있으며 반드시 동일한 실시예를 지칭하는 것은 아니다.
본 문서의 목적들을 위해, 접속은 직접 접속 또는 (예를 들어, 다른 부분을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 어떤 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다.
2개의 디바이스가 직접적으로 또는 간접적으로 접속되어 서로 전자 신호들을 전달할 수 있다면, 이들 디바이스들은 "통신 중에" 있을 수 있다.
본 문헌의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 이해될 수 있다.
본 문헌의 목적들을 위해, 추가 콘텍스트 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.
본 문헌의 목적들을 위해, 용어 물체들의 "세트"는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.
본 주제가 구조적 특징들 및/또는 방법론적 액트(act)들에 고유한 언어로 설명되었지만, 첨부된 청구범위에 한정된 주제는 반드시 위에 설명된 특정한 특징들 또는 액트들로 제한되지는 않음이 이해되어야 한다. 오히려, 위에 설명된 특정한 특징들 및 액트들은 청구범위를 구현하는 예시적인 형태들로서 개시된다.
Claims (15)
- 장치로서,
NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함하되, 상기 NAND 스트링들의 제1 세트 및 상기 NAND 스트링들의 제2 세트는 공통 비트 라인에 접속되고, 상기 NAND 스트링들의 제1 세트는 제1 소스 라인에 접속되며 상기 NAND 스트링들의 제2 세트는 제2 소스 라인에 접속되는, 메모리 어레이; 및
상기 메모리 어레이와 통신하되, 상기 NAND 스트링들의 제1 세트와 연관된 메모리 셀들의 제1 그룹에 접속되고, 상기 NAND 스트링들의 제2 세트와 연관된 메모리 셀들의 제2 그룹에 접속된 상기 메모리 어레이 내의 제1 워드 라인을 식별하도록 구성되고, 제1 패스 전압 및 상기 제1 패스 전압과 상이한 제2 패스 전압을 결정하도록 구성되고, 상기 제1 패스 전압이 상기 메모리 어레이 내의 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 상기 메모리 셀들의 제1 그룹이 프로그래밍되게 하고 상기 제2 패스 전압이 상기 메모리 어레이 내의 다른 워드 라인들에 인가되는 동안 상기 메모리 셀들의 제2 그룹이 프로그래밍되게 하도록 구성되는 하나 이상의 제어 회로를 포함하는, 장치. - 제1항에 있어서,
상기 하나 이상의 제어 회로는 상기 NAND 스트링들의 제2 세트를 포함하는 NAND 스트링들의 수를 결정하고 상기 NAND 스트링들의 제2 세트를 포함하는 NAND 스트링들의 수에 기초하여 상기 제2 패스 전압을 결정하도록 구성되는, 장치. - 제1항에 있어서,
상기 하나 이상의 제어 회로는 상기 NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수를 결정하고 상기 NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수에 기초하여 상기 제2 패스 전압을 결정하도록 구성되는, 장치. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 하나 이상의 제어 회로는 선택된 워드 라인 전압을 결정하도록 구성되고, 상기 선택된 워드 라인 전압이 상기 제1 워드 라인에 인가되는 동안 상기 메모리 셀들의 제1 그룹이 프로그래밍되게 하고 상기 선택된 워드 라인 전압이 상기 제1 워드 라인에 인가되는 동안 상기 메모리 셀들의 제2 그룹이 프로그래밍되게 하도록 구성되는, 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제2 패스 전압은 상기 제1 패스 전압보다 큰, 장치. - 제1항에 있어서,
상기 NAND 스트링들의 제1 세트는 소스측 선택 게이트 및 드레인측 선택 게이트를 가진 제1 NAND 스트링을 포함하고, 상기 소스측 선택 게이트의 소스는 상기 제1 소스 라인에 접속되고, 상기 드레인측 선택 게이트의 드레인은 상기 공통 비트 라인에 접속되는, 장치. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 하나 이상의 제어 회로는 상기 NAND 스트링들의 제2 세트를 NAND 스트링들의 제3 세트 및 NAND 스트링들의 제4 세트로 분할되도록 구성되는, 장치. - 제7항에 있어서,
상기 하나 이상의 제어 회로는 상기 제2 패스 전압보다 큰 제3 패스 전압을 결정하고 상기 제3 패스 전압이 상기 메모리 어레이 내의 상기 다른 워드 라인들에 인가되는 동안 상기 NAND 스트링들의 제4 세트와 연관된 메모리 셀들의 제3 그룹이 프로그래밍되게 하도록 구성되는, 장치. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 NAND 스트링들의 제1 세트 및 상기 NAND 스트링들의 제2 세트는 수직 NAND 스트링들을 포함하는, 장치. - 제2항에 있어서,
상기 NAND 스트링들의 제2 세트를 포함하는 NAND 스트링들의 수는 8개의 NAND 스트링보다 큰, 장치. - 방법으로서,
메모리 어레이 내의 제1 워드 라인을 식별하는 단계 - 상기 메모리 어레이는 NAND 스트링들의 제1 세트 및 NAND 스트링들의 제2 세트를 포함하고, 상기 NAND 스트링들의 제1 세트는 제1 소스 라인에 접속되고, 상기 NAND 스트링들의 제2 세트는 제2 소스 라인에 접속되고, 상기 제1 워드 라인은 상기 NAND 스트링들의 제1 세트 내의 메모리 셀들의 제1 그룹에 접속되고, 상기 NAND 스트링들의 제2 세트 내의 메모리 셀들의 제2 그룹에 접속됨 -;
제1 패스 전압을 결정하는 단계;
상기 제1 패스 전압이 상기 메모리 어레이 내의 상기 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 상기 메모리 셀들의 제1 그룹을 프로그래밍하는 단계;
상기 NAND 스트링들의 제2 세트에 대한 NAND 스트링들의 총 개수를 결정하는 단계;
상기 NAND 스트링들의 제2 세트에 대한 NAND 스트링들의 총 개수에 기초하여 제2 패스 전압을 결정하는 단계; 및
상기 제2 패스 전압이 상기 메모리 어레이 내의 상기 제1 워드 라인과 상이한 다른 워드 라인들에 인가되는 동안 상기 메모리 셀들의 제2 그룹을 프로그래밍하는 단계를 포함하는, 방법. - 제11항에 있어서,
상기 제2 패스 전압은 상기 제1 패스 전압보다 큰, 방법. - 제11항 또는 제12항 중 어느 한 항에 있어서,
상기 NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수를 결정하고 상기 NAND 스트링들의 제1 세트에 대한 프로그래밍/소거 사이클들의 수에 기초하여 상기 제2 패스 전압을 결정하는 단계를 더 포함하는, 방법. - 제11항에 있어서,
상기 제2 패스 전압보다 큰 선택된 워드 라인 전압을 결정하는 단계; 및
상기 제2 패스 전압이 상기 다른 워드 라인들에 인가되고 상기 선택된 워드 라인 전압이 상기 제1 워드 라인에 인가되는 동안 상기 메모리 셀들의 제2 그룹을 프로그래밍하는 단계를 더 포함하는, 방법. - 제11항 내지 제14항 중 어느 한 항에 있어서,
상기 NAND 스트링들의 제1 세트 및 상기 NAND 스트링들의 제2 세트는 공통 비트 라인에 접속되고, 상기 NAND 스트링들의 제1 세트는 소스측 선택 게이트 및 드레인측 선택 게이트를 가진 제1 NAND 스트링을 포함하고, 상기 소스측 선택 게이트의 소스는 상기 제1 소스 라인에 접속되고, 상기 드레인측 선택 게이트의 드레인은 상기 공통 비트 라인에 접속되는, 방법.
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