KR100902796B1 - 반도체 기억장치 - Google Patents

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Abstract

전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 구비한 크로스포인트 타입의 메모리 셀 어레이를 갖는 반도체 기억장치에 있어서 기입 동작시의 동작 전류의 저감을 도모한다. 적어도 행 방향에 복수 배열된 각 메모리 셀 어레이 (BK0 ∼ BK3) 의 각 데이터 선 (DL0 ∼ DL7) 에 각각 별도로 대응하여 소정의 데이터선 전압을 공급하기 위한 복수의 주데이터선 (GDL0 ∼ GDL7) 이 행 방향으로 연신하고, 각 메모리 셀 어레이 (BK0 ∼ BK3) 에 있어서, 각 주데이터선 (GDL0 ∼ GDL7) 이 대응하는 데이터선 (DL0 ∼ DL7) 과 각각 개별의 데이터선 선택 트랜지스터 (TD0k ∼ TD7k) 를 통하여 접속하고, 각 메모리 셀 어레이 (BK0 ∼ BK3) 의 데이터선 (DL0 ∼ DL7) 의 개수가 1 회의 기입 동작에 있어서 동시에 기입 대상이 되는 메모리 셀의 최대수와 동일하다.
Figure R1020087001401
반도체 기억장치, 메모리 셀, 데이터선, 비트선

Description

반도체 기억장치{SEMICONDUCTOR MEMORY}
본 발명은, 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 배열하고, 동일 행의 메모리 셀의 각각이, 그 일단측을 공통의 데이터선에 접속하고, 동일 열의 메모리 셀의 각각이, 그 타단측을 공통의 비트선에 접속하여 이루어지는 크로스포인트 타입의 메모리 셀 어레이를 갖는 반도체 기억장치에 관한 것이다.
최근, 메모리 셀이 기억소자 이외의 선택용 소자를 구비하지 않고, 기억소자가 직접, 메모리 셀 내에서 데이터선 (행 선택선) 과 비트선 (열 선택선) 에 접속되어 메모리 셀 어레이를 형성하는 크로스포인트 타입의 반도체 기억장치 (이하, 적당하게, 「크로스포인트 메모리」 라고 칭한다) 의 개발이 진행되고 있다 (예를 들어, 하기의 비특허 문헌 1 및 특허 문헌 1 참조).
당해 크로스포인트 메모리는, 메모리 셀 어레이의 데이터선과 비트선의 각 교점 (크로스포인트부) 에 가변 저항 소자를 배치하고, 각 가변 저항 소자의 하부 전극 또는 상부 전극의 일방을 데이터선에, 타방을 비트선에 접속하여 메모리 셀을 형성하고 있다. 예를 들어, 하기의 비특허 문헌 1 에서는, 칼코게나이드 재료를 사용하여 메모리 셀에 전기 펄스를 인가함으로써, 저항값이 변화되는 가변 저항 형 불휘발성 메모리 (TF-RRAM) 를 제안하고 있다.
하기의 비특허 문헌 1 에 있어서, 메모리 셀 어레이 중의 소정의 메모리 셀로의 기입 동작에 있어서의, 데이터선과 비트선으로의 기입 전압의 인가 수법으로서, 1/2 바이어스 방식과 1/3 바이어스 방식이 제안되어 있다. 도 20 에 1/2 바이어스 방식에 있어서의 각 데이터선과 각 비트선의 전압 인가 상태, 도 21 에 1/3 바이어스 방식에 있어서의 각 데이터선과 각 비트선의 전압 인가 상태를 각각 나타낸다.
도 20 에 나타내는 바와 같이, 1/2 바이어스 방식에서는, ○ 표시로 둘러친 선택 메모리 셀 (도면 중의 ○ 표시로 둘러친 메모리 셀) 의 가변 저항 소자에 바이어스 전압을 인가하여 저항을 변화시켜서 기입을 실시하기 위해서, 선택 메모리 셀에 접속되는 선택 데이터선과 선택 비트선에 각각 제 1 기입 전압 (예를 들어, Vw) 과 제 2 기입 전압 (예를 들어, 0V) 을 인가한다. 이 때, 기입 대상이 아닌 비선택 메모리 셀에 기입 전압 (Vw) (=Vw-0V) 이 인가되지 않도록, 선택 메모리 셀에 접속하지 않는 비선택 데이터선과 비선택 비트선에, 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) 이 인가된다. 즉, 기입 대상이 아닌 비선택 메모리 셀에 대한 기입을 저지하기 위해서, 기입에는 불충분한 저전압의 중간 전압이, 적극적으로 선택 데이터선과 선택 비트선에 접속되는 비선택 메모리 셀에 인가된다. 따라서, 1/2 바이어스 방식에서는, 선택 데이터선에 접속되는 비선택 메모리 셀과 선택 비트선에 접속되는 비선택 메모리 셀의 양방 (도면 중의 ◇ 표시로 둘러친 메모리 셀) 에 중간 전압 (기입 전압 (Vw) 의 2 분의 1 의 전압) 이 인가되기 때문 에, 바이어스 전류가 발생되어 기입 전류의 증가가 문제가 된다.
도 21 에 나타내는 바와 같이, 1/3 바이어스 방식에서는, 선택 메모리 셀 (도면 중의 ○ 표시로 둘러친 메모리 셀) 의 가변 저항 소자에 바이어스 전압을 인가하여 저항을 변화시켜 기입을 실시하기 위해서, 선택 메모리 셀에 접속되는 선택 데이터선과 선택 비트선에 각각 제 1 기입 전압 (예를 들어, Vw) 과 제 2 기입 전압 (예를 들어, 0V) 을 인가한다. 이 때, 기입 대상이 아닌 비선택 메모리 셀에 기입 전압 (Vw) (=Vw-0V) 이 인가되지 않도록, 선택 메모리 셀에 접속하지 않는 비선택 데이터선에, 기입 전압 (Vw) 의 3 분의 1 의 전압 (Vw/3) 이 인가되어, 선택 메모리 셀에 접속하지 않는 비선택 비트선에, 기입 전압 (Vw) 의 3 분의 2 의 전압 2Vw/3 이 인가된다. 즉, 기입 대상이 아닌 비선택 메모리 셀에 대한 기입을 저지하기 위해서, 즉, 비선택 메모리 셀에 기입 전압이 직접 인가되지 않도록, 기입에는 불충분한 바이어스 전압 (│Vw/3│) 이, 적극적으로 모든 비선택 메모리 셀에 인가된다. 따라서, 1/3 바이어스 방식에서는, 선택 데이터선에 접속되는 비선택 메모리 셀과 선택 비트선에 접속되는 비선택 메모리 셀의 양방 (도면 중의 ◇ 표시로 둘러친 메모리 셀), 및, 비선택 데이터선 또는 비선택 비트선 중 어느 하나에 접속되는 나머지 모든 비선택 메모리 셀에 저전압의 바이어스 전압 (기입 전압 (Vw) 의 3 분의 1 의 전압) 이 인가되기 때문에, 모든 비선택 메모리 셀에 바이어스 전류가 발생하여 기입 전류의 증가가 문제가 된다. 또한, 1/3 바이어스 방식에서는, 개개의 비선택 메모리 셀에 인가되는 바이어스 전압은 1/2 바이어스 방식보다 저전압이 되지만, 바이어스 전압이 인가되는 비선택 메모리 셀 수가 대폭 증가되기 때문에 기입 전류의 증가가 한층 현저해진다.
또, 하기의 특허 문헌 1 에서는, MRAM (Magnetic Random Access Memory ; 자기 랜덤 액세스 메모리) 의 메모리 셀 고집적화에 적합한 메모리 셀 어레이 구성이 제안되어 있다. 또한, MRAM 은, 터널 자기저항 (Tunneling Magneto Resistive ; 이하 TMR 라 약칭한다) 효과를 이용하는 불휘발성 기억장치이며, 기입 방식이 비특허 문헌 1 에서 개시된 가변 저항형 불휘발성 메모리와는 상이하다. 도 22 에, 특허 문헌 1 에서 제안된 주요한 회로 구성을 나타낸다.
도 22 에 나타내는 바와 같이, 특허 문헌 1 에 개시된 MRAM 의 회로 구성에서는, 메모리 셀 어레이 (MA) 가, X 방향 (행 방향) 및 Y 방향 (열 방향) 에 어레이 형상으로 배치되는 복수의 TMR 소자 (12) 를 갖는다. X 방향에는, j 개의 TMR 소자 (12) 가 배치되며, Y 방향에는, 4×n 개의 TMR 소자 (12) 가 배치된다.
Y 방향에 배치된 4 개의 TMR 소자 (12) 는, 하나의 판독 출력 블록 (BKik) (i=1 ∼ j, k=1 ∼ n) 을 구성하고 있다. X 방향에 배치되는 j 개의 판독 출력 블록 (BKik) 은, 하나의 행 (로우) 을 구성한다. 메모리 셀 어레이 (MA) 는, n 개의 행을 갖는다. 또, Y 방향에 배치되는 n 개의 판독 출력 블록 (BKik) 은, 하나의 열 (컬럼) 을 구성한다. 메모리 셀 어레이 (MA) 는, j 개의 열을 갖는다. 블록 (BKik) 내의 4 개의 TMR 소자 (12) 의 일단은, 공통 접속되고, 예를 들어, MOS 트랜지스터로 구성되는 판독 출력 선택 스위치 (RSW1) 를 경유하여, 소스선 (SLi) (i=1,…j) 에 접속된다. 소스선 (SLi) 은 Y 방향으로 연장되고, 예를 들어, 1 열 내에 1 개만 설치된다. 소스선 (SLi) 은, 예를 들어, MOS 트랜 지스터로 구성되는 컬럼 선택 스위치 (CSW) 를 경유하여, 접지점 (VSS) 에 접속된다.
이 회로 구성에서, TMR 소자 4 개에서 구성되는 판독 출력 블록 (BK11) 을 X 방향에 j 개 배열하고, 동일하게 판독 출력 블록 (BK11) 를 Y 방향에 1 개 배열한 메모리 어레이를 뱅크 (기본 셀 어레이 블록) 라고 한다. 이 뱅크를 선택하는 뱅크 선택 트랜지스터의 행측이 RSW2, 열측이 RSW1 이다. 또, 도 22 중의 메모리 어레이는 이 뱅크를 Y 방향에 n 개 배치한 것이다.
그런데, 도 22 중의 메모리 셀은 MRAM 의 TMR 소자이며, 기입 동작시에는, 메모리 셀의 TMR 소자에는 전류가 흐르는 경우는 없고, 뱅크 선택 트랜지스터 (RSW2, RSW1) 에도 전류가 흐르는 경우는 없다. 판독 출력 동작시에는, 메모리 셀의 TMR 소자에 전류를 흘리고, 이 소자의 저항값에 비례한 전류를 검출하여 1, 0 의 판정을 실시한다. 따라서, 판독 출력 동작시에만, 뱅크 선택 트랜지스터를 통하여 소전류가 흐른다. 즉, 기입 동작시에 필요한 대전류는 뱅크 선택 트랜지스터에는 흐르지 않고, 판독 출력 동작시의 소전류만을 뱅크 선택 트랜지스터가 공급하기 때문에, 뱅크 선택 트랜지스터의 사이즈는 비교적 작은 것이 된다.
그러나, 페로브스카이트 구조를 갖는 Pr1 - xCaxMnO3(PCMO) 이나, NiO2, TiO2, HfO2 , ZrO2 와 같은 전이 금속 산화물을 함유하는 금속 산화물에 전기적 펄스를 인가하여 저항값의 변화를 검출하는 가변 저항형 불휘발성 메모리에서는, 기입 동작시에도 메모리 셀에 전류가 흐른다. 이 때문에, 기입 대상의 뱅크에는, 뱅크 선택 트랜지스터를 통하여 당해 기입 동작시에 필요한 전류를 공급할 필요가 있다. 이 기입 동작시에 필요한 전류는, 판독 출력 동작시에 흐르는 전류보다 크기 때문에, 뱅크 선택 트랜지스터의 사이즈는, MRAM 에서 필요로 하는 뱅크 선택 트랜지스터의 사이즈보다 큰 것이 된다.
도 23 에, PCMO 등의 금속 산화물에 의한 가변 저항 소자를 메모리 셀에 구비한 크로스포인트 타입의 메모리 셀 어레이의 회로 구성을 나타낸다. 도 23 에서는, 행 디코더, 열 디코더 등의 주변 회로의 표시를 생략하고, 메모리 셀 어레이와 메모리 셀 어레이를 제어하는 트랜지스터만을 나타내고 있다. 또, 도 23 은, 도 22 중의 판독 출력 블록 (BK11) 에 상당하는 기본 메모리 어레이의 가변 저항 소자의 소자수를 8 개로 한 것으로서, 당해 기본 메모리 어레이를 행 방향에 128, Y 방향에 1, 각각 배열하여 메모리 셀 어레이를 구성하고, 1 개의 뱅크 (기본 메모리 셀 어레이 블록) 로 하고 있다. 이 뱅크를 선택하는 뱅크 선택 트랜지스터의 행측이 RBS0 ∼ 7 (도시하지 않음), 열측이 CBS0 ∼ 127 (도시하지 않음) 이다. 또한, 도 23 에서는, 메모리 셀 어레이는, 상기 뱅크를 Y 방향에 1 개 정도 배치한 구성으로 되어 있다.
도 23 에서는, 비트선 (BL2) 에 접속된 ○ 표시로 둘러친 기입 대상의 6 개의 선택 메모리 셀에 대해서 동시에 기입 동작을 실행했을 경우의 전류의 흐름을, 실선과 파선의 화살표로 나타내고 있다. 또한, 6 개의 선택 메모리 셀은, 데이터선 (DL0,1,2,4,5,7) 과 비트선 (BL2) 의 각 교점의 메모리 셀이며, 파선인 화살표는, 데이터선 (DL0) 상의 비선택 메모리 셀을 흐르는 바이어스 전류를 나타내고 있다. 기입 방식은, 상기 서술한 1/2 바이어스 방식으로, 선택 데이터선 (DL0,1,2,4,5,7) 에는 기입 전압 (Vw) 이 인가되며, 선택 비트선 (BL2) 에는 0V 가 인가되고, 비선택 데이터선 (DL3,6) 과 비선택 비트선 (BL0, 1,3 ∼ 127) 에는 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) 이 인가되어 있다.
데이터선 (DL0) 에 접속하는 뱅크 선택 트랜지스터 (RBS0) 를 흐르는 전류 (IR0) 를 산출한다. 선택 메모리 셀에 약 75μA 의 기입 전류가 발생한다고 가정한다. 또, 데이터선 (DL0) 에 접속하는 다른 127 개의 비선택 메모리 셀에는, 각각 Vw/2 의 바이어스 전압이 인가되고 있기 때문에 바이어스 전류 (Ibias0) 가 발생한다. 이 바이어스 전류 (Ibias0) 는, 이하의 수식 (1) 로 표시되고, 전류 (IR0) 는, 이하의 수식 (2) 로 표시된다. 단, 바이어스 전압 (Vw/2) 을 2V, 비선택 메모리 셀의 각 저항값 (R) 은, 저저항값인 50kΩ 로 가정하였다.
Ibias0=Vw/(2×R)×127=2[V]/50[kΩ]×127=5.08[mA]…(1)
IR0=0.075[mA]+Ibias0=5.155[mA]…(2)
가변 저항형 불휘발성 메모리의 데이터 폭이 8 비트로서, 각 메모리 셀에 1 비트를 기억하는 경우에 있어서, 도 23 에 예시하는 비트선 (BL2) 에 접속하는 8 메모리 셀 중의 6 메모리 셀에 동시에 기입 동작이 실행되는 경우에는, 뱅크 선택 트랜지스터 (RBS0,1,2,4,5,7) 에 대해서, 동시에, IR0 와 동일한 전류값의 전류가 흐르기 때문에, 그 총전류값 (IW) 은 이하의 수식 (3) 으로 표시되고, 기입 동작시의 동작 전류가 커지는 것을 알 수 있다.
IW=5.155×6=30.9[mA]…(3)
상기 서술한 바와 같이, 비특허 문헌 1 에서 제안되고 있는 기입 방식을, 페로브스카이트 구조를 갖는 PCMO 나, NiO2, TiO2, HfO2, ZrO2 와 같은 전이 금속 산화물을 함유하는 금속 산화물 칼코게나이드 화합물을 재료로 하는 OUM (오보닉 메모리) 와 같은, 전기적 펄스 인가로 저항값이 변화되는 가변 저항 소자를 가변 저항형 불휘발성 메모리에 채용하면, 기입 동작시의 동작 전류가 커진다.
선택 데이터선에 접속하는 비선택 메모리 셀 수가 많은 것이, 기입 동작시의 동작 전류를 크게 하고 있는 요인의 하나이기 때문에, 1 뱅크를 구성하는 열 수를 128 에서, 예를 들어 32 로 저감시키는 것을 생각할 수 있다. 1 뱅크가, 8 행 × 32 열 구성인 경우의 선택 데이터선 당의 바이어스 전류 (Ibias0'), 뱅크 선택 트랜지스터 (RBS0) 를 흐르는 전류 (IR0'), 총전류값 (IW') 은, 각각 이하의 수식 (4) ∼ (6) 으로 표시되는 바와 같이, 대폭 억제된다.
Ibias0'=Vw/(2×R)×31=2[V]/50[kΩ]×31=1.24[mA]…(4)
IR0'=0.075[mA]+Ibias0'=1.315[mA]…(5)
Iw'=1.315×6=7.89[mA]…(6)
도 24 에, 1 뱅크가 8 행 × 32 열 구성의 메모리 셀 어레이를, 데이터선을 계층화하지 않고 행 방향에 4 뱅크 형성한 경우 (동 도면 (A)) 와, 1 뱅크가 8 행 × 128 열 구성을 행 방향에 1 뱅크 형성한 경우 (동 도면 (B)) 의 각 레이아웃 점유 면적을 모식적으로 비교하여 나타낸다. 또한, 도 24 (A), (B) 에서는, 각각 각 뱅크에 인접하여, 그 양측에 데이터선을 구동하는 드라이버, 행 어드레스 디코 더 등의 주변 회로 (주변 회로 (1,2)) 를 배치하고 있다.
도 24 에 나타내는 바와 같이, 동일한 8 × 128 비트 구성의 메모리 셀 어레이를 구성하는 데, 뱅크마다 독립한 4 뱅크로 구성하면 (도 24 (A)) 기입 동작시의 동작 전류는 억제되지만, 1 뱅크 구성 (도 24 (B)) 에 비하여 주변 회로의 레이아웃 면적이 증가되고, 메모리 셀 어레이 전체에 차지하는 비율이 증가되어, 칩 사이즈가 증가되는 결과가 된다.
특허 문헌 1 : 일본 공개특허공보 2003-249629호
비특허 문헌 1 : Y.Chen 외, "An Access-Transistor-Free (0T/1R) Non-Volatile Resistance Random Access Memory (RRAM) Using a Novel Threshold Switching, Self-Rectifying Chalcogenide Device", IEDM Technical Digest, Session 37.4, 2003년
발명의 개시
발명이 해결하려고 하는 과제
상기 서술한 바와 같이, PCMO 등의 금속 산화물에 의한 가변 저항 소자를 메모리 셀에 구비한 크로스포인트 타입의 메모리 셀 어레이의 기입 동작에 있어서, 종래의 1/2 바이어스 방식에 의한 데이터선 및 비트선으로의 전압 인가를 실시하면, 선택 메모리 셀에 흐르는 기입 전류 이외에, 기입 전압의 2 분의 1 의 바이어스 전압이 인가된 비선택 메모리 셀에도 바이어스 전류가 발생하기 때문에, 메모리 셀 어레이의 구성이 큰 경우에, 비 선택 메모리 셀 수가 증대되어, 기입 동작시에 메모리 셀 어레이를 흐르는 총전류가 커진다는 문제가 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은, 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 구비한 크로스포인트 타입의 메모리 셀 어레이를 갖는 반도체 기억장치에 있어서, 기입 동작시의 동작 전류의 저감을 도모하는 점에 있다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위한 본 발명에 관련되는 반도체 기억장치는, 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 배열하고, 행 방향으로 연신하는 복수의 데이터선과 열 방향으로 연신하는 복수의 비트선을 구비하고, 동일 행의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 일단측을 공통의 상기 데이터선에 접속시키고, 동일 열의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 타단측을 공통의 상기 비트선에 접속시켜 이루어지는 메모리 셀 어레이를, 적어도 행 방향에 복수 배열하여 이루어지는 반도체 기억장치로서, 행 방향에 배열한 상기 각 메모리 셀 어레이의 상기 각 데이터선에 각각 별도로 대응하여 소정의 데이터선 전압을 공급하기 위한 복수의 주데이터선이 행 방향으로 연신하고, 상기 각 메모리 셀 어레이에 있어서, 상기 각 주데이터선이 대응하는 상기 데이터선과 각각 개별의 데이터선 선택 트랜지스터를 통하여 접속되고, 상기 각 메모리 셀 어레이의 상기 데이터선의 개수가 1 회의 기입 동작에 있어서 동시에 기입 대상이 되는 상기 메모리 셀의 최대수와 동일한 것을 제 1 의 특징으로 한다.
상기 제 1 의 특징의 반도체 기억장치에 의하면 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 배열하고, 행 방향으로 연신하는 복수의 데이터선과 열 방향으로 연신하는 복수의 비트선을 구비하고, 동일 행의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 일단측을 공통의 상기 데이터선에 접속시키고, 동일 열의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 타단측을 공통의 상기 비트선에 접속시켜 이루어지는 소위 크로스포인트형의 메모리 셀 어레이를 구비하는 반도체 기억장치에 있어서, 데이터선의 구동이나 선택을 위한 드라이버 회로나 디코더 회로 등의 주변 회로에 필요로 하는 면적을 증가시키는 일 없이, 각 메모리 셀 어레이를 구성하는 열 수를 삭감하여 메모리 셀 어레이 사이즈를 축소시킬 수 있다. 이 결과, 1 개의 메모리 셀 어레이 내의 기입 대상 메모리 셀에 대해서 기입 동작을 실시하는 경우에, 기입 대상 메모리 셀 어레이 내의 기입에는 불충분한 바이어스 전압이 인가되는 비선택 메모리 셀의 개수를 삭감할 수 있기 때문에, 바이어스 전압의 인가에 의해 당해 비선택 메모리 셀을 흐르는 바이어스 전류의 총합을 저감시킬 수 있기 때문에, 기입 동작에 의해 메모리 셀 어레이 전체를 흐르는 전류값을 저감시킬 수 있다.
또, 각 메모리 셀 어레이를 구성하는 행 수 (데이터선의 개수) 가 1 회의 기입 동작에 있어서 동시에 기입 대상이 되는 메모리 셀의 최대수, 즉, 1 비트 메모리 셀을 상정한 경우의 기입 데이터 폭과 동일하기 때문에, 기입 동작시에 있어서, 기입 데이터 폭을 초과하는 비선택 데이터선이 존재하지 않기 때문에, 당해 여분의 비선택 데이터선에 접속되는 비선택 메모리 셀을 흐르는 바이어스 전류를 저감시킬 수 있고, 또한, 기입 동작에 의해 메모리 셀 어레이 전체를 흐르는 전류값을 저감시킬 수 있다. 특히, 종래의 1/2 바이어스 방식 이외의 전압 인가 방식, 예를 들어, 제 17 또는 제 18 특징의 반도체 기억장치에서 채용하는 전압 인가 방식을 채용함으로써, 바이어스 전압이 인가되는 비선택 메모리 셀을, 비선택 데이터 선상에 설정함으로써, 비선택 데이터선의 개수를 저감시키는 것에 의한 기입 동작시의 바이어스 전류의 총합을 더욱 저감시킬 수 있고, 기입 동작에 의해 메모리 셀 어레이 전체를 흐르는 전류값을 저감시킬 수 있다.
또한, 상기 제 1 의 특징의 반도체 기억장치는, 상기 각 메모리 셀 어레이의 상기 비트선의 개수가, 상기 데이터선의 개수와 동수인 것을 제 2 의 특징으로 한다.
상기 제 2 의 특징의 반도체 기억장치에 의하면, 동일한 메모리 셀 어레이 사이즈에 있어서 데이터선과 비트선을 합한 총연장을 최단화할 수 있고, 기입 동작시 및 판독 출력 동작시에 있어서의 전기적 특성의 개선을 도모할 수 있다. 또한, 메모리 셀 어레이 내에서, 기입 데이터 또는 판독 출력 데이터를 행 방향 또는 열 방향 어느 쪽에도 구성할 수 있게 된다.
또한, 상기 제 1 또는 제 2 의 특징의 반도체 기억장치는, 상기 각 주데이터선에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측에 분산하여 배치되어 있는 것을 제 3 의 특징으로 한다.
또한, 상기 제 3 의 특징의 반도체 기억장치는, 상기 각 주데이터선 중의 홀수번째에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측의 일방에 배치되고, 상기 각 주데이터선 중의 짝수번째에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측의 타방에 배치되어 있는 것을 제 4 의 특징으로 한다.
상기 제 3 또는 제 4 의 특징의 반도체 기억장치에 의하면, 각 주데이터선에 소정의 데이터선 전압을 공급하기 위한 드라이버 회로나 디코더 회로 등의 주변 회로를, 주데이터선의 배선 간격에 제약되지 않고 배치할 수 있기 때문에, 당해 주변 회로의 점유 면적의 적정화를 도모할 수 있다.
또한, 상기 어느 하나의 특징의 반도체 기억장치는, 상기 메모리 셀 어레이를 행 방향과 열 방향에 각각 복수 배열하여 이루어지고, 열 방향에 배열한 상기 각 메모리 셀 어레이의 상기 각 비트선에 각각 별도로 대응하여 소정의 비트선 전압을 공급하기 위한 복수의 주비트선이 열 방향으로 연신하고, 상기 각 메모리 셀 어레이에 있어서, 상기 각 주비트선이 대응하는 상기 비트선과 각각 개별의 비트선 선택 트랜지스터를 통하여 접속되어 있는 것을 제 5 의 특징으로 한다.
상기 제 5 의 특징의 반도체 기억장치에 의하면, 메모리 셀 어레이를 추가로 열 방향에도 복수 배열하고 있기 때문에, 메모리 셀 어레이의 데이터선의 개수를 1 회의 기입 동작에 있어서 동시에 기입 대상이 되는 메모리 셀의 최대수로 제한하여도, 메모리 셀 어레이 전체에서의 데이터선의 개수를 확장할 수 있고, 기입 동작시의 전류를 억제하면서, 용이하게 대용량화를 도모할 수 있다.
또한, 상기 제 5 의 특징의 반도체 기억장치는, 상기 각 메모리 셀 어레이의 상기 비트선의 개수와 상기 데이터선의 개수가 동수인 경우에, 기입 동작시의 상기 각 데이터선 및 상기 각 비트선을 흐르는 전류의 최대 전류가 상기 데이터선을 흐르는 전류인 경우에는, 상기 데이터선 선택 트랜지스터의 전류 구동 능력을 상기 비트선 선택 트랜지스터보다 크게 설정하고 있고, 상기 최대 전류가 상기 비트선을 흐르는 전류인 경우에는, 상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있는 것을 제 6 의 특징으로 한다.
상기 제 6 의 특징의 반도체 기억장치에 의하면, 각 데이터선 및 각 비트선을 흐르는 전류의 대소에 따라서, 데이터선 선택 트랜지스터 및 비트선 선택 트랜지스터의 전류 구동 능력을 적정하게 설정할 수 있기 때문에, 메모리 셀이 전기적 스트레스의 인가에 의해 전기 저항이 변화되는 가변 저항 소자로 이루어지는 경우에 있어서, 각 메모리 셀 어레이를, 기입 동작시에 기입 대상 메모리 셀에 필요한 기입 전류를 공급할 수 있게 구성할 수 있다.
또한, 상기 제 5 의 특징의 반도체 기억장치는, 상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있는 것을 제 7 의 특징으로 한다.
상기 제 7 의 특징의 반도체 기억장치에 의하면, 메모리 셀이 전기적 스트레스의 인가에 의해 전기 저항이 변화하는 가변 저항 소자로 이루어지는 경우에 있어서, 비트선 선택 트랜지스터의 전류 구동 능력을 데이터선 선택 트랜지스터보다 크게 함으로써, 기입 대상 메모리 셀이 동일한 비트선상에 다수 배열하도록 선택할 수 있고, 기입 동작시에 선택된 복수의 메모리 셀에 필요한 기입 전류를 공급할 수 있게 된다.
또한, 상기 제 6 또는 제 7 의 특징의 반도체 기억장치는, 상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 큰 쪽의 트랜지스터군의 적어도 일부가, 상기 메모리 셀 어레이의 영역 내의 상기 메모리 셀 어레이보다 하측에 배치되어 있는 것을 제 8 의 특징으로 한다.
또한, 상기 제 8 의 특징의 반도체 기억장치는, 상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 작은 쪽의 트랜지스터군이 점유하는 영역의 적어도 일부가, 상기 메모리 셀 어레이의 영역 외에 배치되어 있는 것을 제 9 의 특징으로 한다.
상기 제 8 또는 제 9 의 특징의 반도체 기억장치에 의하면, 데이터선 선택 트랜지스터와 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 큰 쪽, 즉, 트랜지스터 사이즈가 큰 쪽의 트랜지스터군을 적극적으로, 메모리 셀 어레이의 영역 내의 메모리 셀 어레이보다 하측에 배치함으로써, 메모리 셀 어레이의 영역 외에 배치되는 데이터선 선택 트랜지스터와 비트선 선택 트랜지스터의 점유 면적을 최소한으로 억제할 수 있고 칩 사이즈의 삭감에 공헌할 수 있다. 또한, 본 발명에 있어서, 메모리 셀 어레이보다 하측이란, 반도체 기억장치의 제조 프로세스의 공정 순서를 기준으로 하여 결정되고, 예를 들어, 소정의 기판 상에 메모리 셀 어레이가 형성되는 경우에는, 당해 기판측이 메모리 셀 어레이보다 하측이 된다.
또한, 상기 제 6 ∼ 제 9 중 어느 하나의 특징의 반도체 기억장치는, 전류 구동 능력이 보다 작은 쪽의 상기 데이터선 선택 트랜지스터 또는 상기 비트선 선택 트랜지스터가, 상기 메모리 셀 어레이의 영역 외의 상기 메모리 셀 어레이를 사이에 두고 대향하는 2 개의 영역에, 상기 데이터선 또는 상기 비트선을 기준으로 2 분되어 배치되어 있는 것을 제 10 의 특징으로 한다.
상기 제 10 의 특징의 반도체 기억장치에 의하면, 데이터선 선택 트랜지스터 또는 비트선 선택 트랜지스터를 메모리 셀 어레이의 영역 외에 배치하는 경우에, 데이터선 혹은 비트선의 배선 피치의 제약을 받지 않고 당해 트랜지스터의 배치를 실시할 수 있기 때문에, 당해 트랜지스터의 효율적인 배치를 할 수 있게 된다.
또한, 상기 제 5 ∼ 제 10 중 어느 하나의 특징의 반도체 기억장치는, 상기 각 주비트선에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측에 분산하여 배치되어 있는 것을 제 11 의 특징으로 한다.
또한, 상기 제 11 의 특징의 반도체 기억장치는, 상기 각 주비트선 중의 홀수번째에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측의 일방에 배치되고, 상기 각 주비트선 중의 짝수번째에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측의 타방에 배치되어 있는 것을 제 12 의 특징으로 한다.
상기 제 11 또는 제 12 의 특징의 반도체 기억장치에 의하면, 각 주비트선에 소정의 비트선 전압을 공급하기 위한 드라이버 회로나 디코더 회로 등의 주변 회로를, 주비트선의 배선 간격에 제약되지 않고 배치할 수 있기 때문에, 당해 주변 회로의 점유 면적의 적정화를 도모할 수 있다.
또한, 상기 제 5 ∼ 제 12 중 어느 하나의 특징의 반도체 기억장치는, 판독 출력 동작시에 있어서의 상기 데이터선 선택 트랜지스터의 전류 구동 능력을 상기 비트선 선택 트랜지스터보다 크게 설정하고 있고, 상기 메모리 셀 어레이 1 개에 대한 판독 출력 동작시에 있어서, 상기 데이터선의 전체 수에 상기 데이터선 선택 트랜지스터를 통하여 동일한 판독 출력 전압이 인가되고, 상기 데이터선측으로부터 데이터의 판독 출력이 실시되는 것을 제 13 의 특징으로 한다.
또한, 상기 제 5 ∼ 제 12 중 어느 하나의 특징의 반도체 기억장치는, 판독 출력 동작시에 있어서의 상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있고, 상기 메모리 셀 어레이 1 개에 대한 판독 출력 동작시에 있어서, 상기 비트선의 전체 수에 상기 비트선 선택 트랜지스터를 통하여 동일한 판독 출력 전압이 인가되고, 상기 비트선측으로부터 데이터의 판독 출력이 실시되는 것을 제 14 의 특징으로 한다.
상기 제 13 또는 제 14 의 특징의 반도체 기억장치에 의하면, 데이터의 판독 출력을 실시하는 측의 데이터선 선택 트랜지스터 또는 비트선 선택 트랜지스터의 전류 구동 능력을 타방에 대해서 크게 설정함으로써, 크로스포인트형의 메모리 셀 어레이에 특유의 판독 출력 동작시에 있어서 비선택 메모리 셀을 통하여 발생하는 전류를 저감시킬 수 있고, 판독 출력 동작 마진을 크게 할 수 있어, 판독 출력 동작의 안정화, 고속화를 도모할 수 있다.
또한, 상기 제 13 또는 14 의 특징의 반도체 기억장치는, 상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 큰 쪽의 트랜지스터군의 적어도 일부가, 상기 메모리 셀 어레이의 영역 내의 상기 메모리 셀 어레이보다 하측에 배치되어 있는 것을 제 15 의 특징으로 한다.
또한, 상기 제 15 의 특징의 반도체 기억장치는, 상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 작은 쪽의 트랜지스터군이 점유하는 영역의 적어도 일부가, 상기 메모리 셀 어레이의 영역 외에 배치되어 있는 것을 제 16 의 특징으로 한다.
상기 제 15 또는 제 16 의 특징의 반도체 기억장치에 의하면, 데이터선 선택 트랜지스터와 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 큰 쪽, 즉, 트랜지스터 사이즈가 큰 쪽의 트랜지스터군을 적극적으로, 메모리 셀 어레이의 영역 내의 메모리 셀 어레이보다 하측에 배치함으로써, 메모리 셀 어레이의 영역 외에 배치되는 데이터선 선택 트랜지스터와 비트선 선택 트랜지스터의 점유 면적을 최소한으로 억제할 수 있고, 칩 사이즈의 삭감에 공헌할 수 있다.
또한, 상기 어느 하나의 특징의 반도체 기억장치는, 상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 모든 상기 메모리 셀을 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서, 상기 데이터선의 전체 수에 제 1 기입 전압이 인가되고, 상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고, 상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 기입 전압이 인가되는 것을 제 17 의 특징으로 한다.
상기 제 17 의 특징의 반도체 기억장치에 의하면, 1 개의 비트선에 접속되는 모든 메모리 셀을 동시에 기입하는 경우에, 비선택 메모리 셀에 불필요한 바이어스 전류가 흐르지 않고, 기입 동작시에 흐르는 전류를 최소화할 수 있다.
또한, 상기 어느 하나의 특징의 반도체 기억장치는, 상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 상기 메모리 셀의 반수 이상을 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서, 상기 데이터선 중의 기입 대상의 상기 메모리 셀에 접속되는 선택 데이터선에 제 1 기입 전압이 인가되고, 상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고, 상기 데이터선 중의 상기 선택 데이터선 이외의 비선택 데이터선에 상기 제 1 기입 전압과 상기 제 2 기입 전압의 중간 전압이 인가되고, 상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 기입 전압이 인가되는 것을 제 18 의 특징으로 한다.
상기 제 18 의 특징의 반도체 기억장치에 의하면, 1 개의 비트선에 접속되는 전체 메모리 셀의 반수 이상을 동시에 기입하는 경우에, 동시에 기입되지 않는 메모리 셀에 접속되는 비선택 데이터선이, 기입 대상의 메모리 셀 어레이의 전체 데이터선의 반수 이하가 되고, 나아가, 당해 비선택 데이터선에 접속되는 비선택 메모리 셀에만 바이어스 전류가 흐르도록, 각 데이터 및 각 비트선에 전압 인가되기 때문에, 비선택 메모리 셀에 흐르는 바이어스 전류의 합계를 종래의 1/2 바이어스 방식에 비하여 저감할 수 있으며, 기입 동작시에 흐르는 전류를 억제할 수 있다.
또한, 상기 제 1 ∼ 제 17 중 어느 하나의 특징의 반도체 기억장치는, 상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 상기 메모리 셀의 반수 이하를 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서, 상기 데이터선 중의 기입 대상의 상기 메모리 셀에 접속되는 선택 데이터선에 제 1 기입 전압이 인가되고, 상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고, 상기 데이터선 중의 상기 선택 데이터선 이외의 비선택 데이터선에 상기 제 1 기입 전압과 상기 제 2 기입 전압의 중간 전압이 인가되고, 상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 중간 전압이 인가되는 것을 제 19 의 특징으로 한다.
상기 제 19 의 특징의 반도체 기억장치에 의하면, 1 개의 비트선에 접속되는 전체 메모리 셀의 반수 이하를 동시에 기입하는 경우에, 동시에 기입하는 메모리 셀에 접속되는 선택 데이터선이, 기입 대상 메모리 셀 어레이의 전체 데이터선의 반수 이하가 되고, 나아가, 당해 선택 데이터선에 접속하는 비선택 메모리 셀과 선택 메모리 셀과 동일한 비트선상의 비선택 메모리 셀에만 바이어스 전류가 흐르도록, 각 데이터 및 각 비트선에 전압 인가되기 때문에, 비선택 메모리 셀에 흐르는 바이어스 전류의 합계를, 종래의 1/2 바이어스 방식에서 1 개의 비트선에 접속되는 전체 메모리 셀의 반수를 동시에 기입하는 경우에 흐르는 전류 이하로 저감시킬 수 있고, 기입 동작시에 흐르는 전류를 억제할 수 있다. 즉, 종래의 1/2 바이어스 방식에서는, 1 개의 비트선에 접속되는 전체 메모리 셀 중의 동시에 기입하는 메모리 셀 수가 증가됨에 따라, 바이어스 전류가 흐르는 비선택 메모리 셀도 증가되므로, 종래의 1/2 바이어스 방식을 1 개의 비트선에 접속되는 전체 메모리 셀의 반수 이하를 동시에 기입하는 경우로 제한함으로써, 기입 동작시에 흐르는 전류를 억제할 수 있게 된다.
또한, 상기 어느 하나의 특징의 반도체 기억장치는, 상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 모든 상기 메모리 셀을 동시에 리세트하는 경우에, 리세트 대상의 상기 메모리 셀 어레이에 있어서, 상기 데이터선의 전체 수에 제 1 리세트 전압이 인가되고, 상기 비트선 중의 리세트 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 리세트 전압이 인가되고, 상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 리세트 전압이 인가되는 것을 제 20의 특징으로 한다.
상기 제 20의 특징의 반도체 기억장치에 의하면, 1 개의 비트선에 접속되는 모든 메모리 셀을 동시에 리세트 경우에, 비선택 메모리 셀에 불필요한 바이어스 전류가 흐르지 않고, 리세트 동작시에 흐르는 전류를 최소화할 수 있다.
도 1 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 블록 구성의 일례를 모식적으로 나타내는 회로 블럭도.
도 2 는, 도 1 에 나타내는 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 구체적인 구성예를 나타내는 회로 블럭도.
도 3 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 기입 동작의 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 4 는, 종래의 1/2 바이어스 방식에 의한 메모리 셀 어레이의 기입 동작의 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 5 는, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 기입 동작의 다른 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 6 은, 종래의 1/2 바이어스 방식에 의한 메모리 셀 어레이의 기입 동작의 다른 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 7 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 기입 동작의 다른 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 8 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 리세트 동작의 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 9 는, 도 1 에 나타내는 블록 구성의 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이에 대한 레이아웃 구성의 일례를 모식적으로 나타내는 블럭도.
도 10 은, 도 9 에 나타내는 레이아웃 구성의 일례를 트랜지스터 단위로 설명하는 블럭도.
도 11 은, 16 행 × 16 열 구성의 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이에 대한 레이아웃 구성의 일례를 모식적으로 나타내는 블럭도.
도 12 는, 도 11 에 나타내는 레이아웃 구성의 일례를 트랜지스터 단위로 설명하는 블럭도.
도 13 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 블록 구성의 다른 일례를 모식적으로 나타내는 회로 블럭도.
도 14 는, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 블록 구성의 다른 일례를 모식적으로 나타내는 회로 블럭도.
도 15 는, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 블록 구성의 다른 일례를 모식적으로 나타내는 회로 블럭도.
도 16 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 판독 출력 동작의 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 17 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이의 판독 출력 동작에 리크 전류의 발생 메카니즘을 설명하기 위한 회로도.
도 18 은, 본 발명에 관련되는 반도체 기억장치의 메모리 셀 어레이에 대한 판독 출력 동작에 주목한 레이아웃 구성의 일례를 모식적으로 나타내는 블럭도.
도 19 는, 도 18 에 나타내는 레이아웃 구성의 일례를 트랜지스터 단위로 설명하는 블럭도.
도 20 은, 종래의 1/2 바이어스 방식에 의한 메모리 셀 어레이의 기입 동작의 일례를 설명하기 위한 메모리 셀 어레이 회로도.
도 21 은, 종래의 1/3 바이어스 방식에 의한 메모리 셀 어레이의 기입 동작의 일례를 설명하기 위한 메모리 셀 어레이의 회로도.
도 22 는, 종래의 자기 랜덤 액세스 메모리의 회로 구성의 주요부를 나타내는 회로도.
도 23 은, 금속 산화물에 의한 가변 저항 소자를 메모리 셀에 구비한 크로스포인트 타입의 메모리 셀 어레이의 종래의 회로 구성예를 나타내는 회로도.
도 24 는, 8 행 × 32 열 구성을 행 방향에 4 뱅크 형성한 경우의 블록 구성 (A) 와, 8 행 × 128 열 구성을 행방향에 1 뱅크 형성한 경우의 블록 구성 (B) 의 레이아웃 점유 면적을 비교하는 도면.
부호의 설명
10 : 데이터선 드라이버
11 : 행 디코더
20 : 비트선 드라이버
21 : 열 디코더
30 : 행전압 변위 억제 회로
31 : 열전압 변위 억제 회로
Am : 메모리 셀 어레이 영역
Ab1, Ab2 : 비트선 선택 트랜지스터의 배치 영역
Ad1, Ad2 : 데이터선 선택 트랜지스터의 배치 영역
BKk (k=0 ∼ 3) : 메모리 셀 어레이 (뱅크)
BLj (j=O ∼ 7) : 비트선
DLi (i=0 ∼ 7) : 데이터선
GBLj (j=0 ∼ 7) : 주비트선
GDLi (i=0 ∼ 7) : 주데이터선
P0, P1 : 부하 트랜지스터
SDk (k=0 ∼ 3) : 뱅크 선택선
TBjk (j=O ∼ 7, k=0 ∼ 3) : 비트선 선택 트랜지스터
TDik (i=0 ∼ 7, k=0 ∼ 3) : 데이터선 선택 트랜지스터
Vw : 기입 전압 (제 1 기입 전압)
Ve : 리세트 전압 (제 2 리세트 전압)
Vr1 : 제 1 판독 출력 전압
Vr2 : 제 2 판독 출력 전압
Vm0, Vm1 : 주데이터선 (GDL0, GDL1) 의 전압
Vd0, Vd1 : 데이터선 (DL0, DL1) 의 전압
발명을 실시하기 위한 최선의 형태
본 발명에 관련되는 반도체 기억장치 (이하, 적당하게 「본 발명 장치」 라고 칭한다) 의 일 실시형태에 대해, 도면에 기초하여 설명한다.
<제 1 실시형태>
도 1 에, 멀티 뱅크 방식을 채용한 크로스포인트 메모리인 본 발명 장치의 메모리 셀 어레이의 블록 구성을 나타낸다. 각 뱅크 (BKk) (k=0 ∼ 3) 는, 도 2 에 나타내는 바와 같이, 크로스포인트 타입의 메모리 셀 어레이 구조로, 전기 저 항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 어레이 형상으로 배열하고, 행 방향으로 연신하는 복수의 데이터선 (DLi) 과 열 방향으로 연신하는 복수의 비트선 (BLj) 을 구비하고 동일 행의 메모리 셀의 각각이, 가변 저항 소자의 일단측을 공통의 데이터선에 접속시키고, 동일 열의 메모리 셀의 각각이, 가변 저항 소자의 타단측을 공통의 비트선에 접속시켜 구성되어 있다. 또한, 도 1 중, 각 뱅크 (BKk) 의 데이터선 (DLi) 과 비트선 (BLj) 은 파선으로 간략하게 표시하고, 메모리 셀의 표시는 생략되어 있다. 또한, 크로스포인트 타입의 메모리 셀 어레이 구조의 뱅크가, 행 방향 및 열 방향에 매트릭스 형상으로 각각 복수 배열되어, 멀티 뱅크 방식의 메모리 셀 어레이가 형성되어 있다. 도 1 에서는, 설명을 간단하게 하기 위해, 각 뱅크 (BKk) 는, 2 행 × 2 열의 매트릭스 형상으로 배열한 것을 예시하고 있지만, 뱅크의 배열 구성은, 2 행 × 2 열로 한정되는 것은 아니다. 또, 도 2 는, 도 1 에 있어서의 하나의 뱅크에 있어서의 메모리 셀 어레이 구성을 구체적으로 나타내고 있고, 설명을 간단하게 하기 위해서 각 뱅크 (BKk) 는, 일례로서 8 행 × 8 열의 어레이 사이즈로 구성되어 있으며, 이 경우, 데이터선 (DLi) 은 8 개이고, 비트선 (BLj) 은 8 개이다. 또한, 데이터선 (DLi) 의 i 는 데이터선 번호이고, 비트선 (BLj) 의 j 는 비트선 번호이고, 본 실시형태에서는 각각 0 ∼ 7 의 숫자이다.
본 실시형태의 멀티 뱅크 방식에서는, 동일 행에 배치된 각 뱅크에 접속하는 주데이터선 (GDLi) 의 개수는, 각 뱅크의 데이터선 (DLi) 의 개수 (8 개) 와 동수 이고, 도 1 에 나타내는 예에서는 8 개이다. 또, 동일 열에 배치된 각 뱅크에 대한 주비트선 (GBLj) 의 개수는, 각 뱅크의 비트선 (BLj) 의 개수 (8 개) 와 동수이고, 도 1 에 나타내는 예에서는 8 개이다. 또한, 주데이터선 (GDLi) 의 i 는 주데이터선 번호이고, 데이터선 (DLi) 의 데이터선 번호 i 와 대응되고, 주비트선 (GBLj) 의 j 는 주비트선 번호이고, 비트선 (BLj) 의 비트선 번호 j 와 대응된다.
또, 도 1 에 나타내는 바와 같이, 각 뱅크 (BKk) (k=0 ∼ 3) 에 있어서, 각 주데이터선 (GDLi) 과 각 데이터선 (DLi) 은, 행측의 뱅크 선택 트랜지스터에 상당하는 데이터선 선택 트랜지스터 (TDik) 를 통하여 각각 별도로 접속되고, 각 주비트선 (GBLj) 과 각 비트선 (BLj) 은, 열측의 뱅크 선택 트랜지스터에 상당하는 비트선 선택 트랜지스터 (TBjk) 를 통하여 각각 별도로 접속된다. 구체적으로는, 뱅크 (BK0) 를 예로 설명하면, 주데이터선 (GDLi) (i=0 ∼ 7) 은 각각 별도로, 대응하는 데이터선 선택 트랜지스터 (TDi0) (i=0 ∼ 7) 를 통하여 데이터선 (DLi) (i=O ∼ 7) 에 접속한다. 또, 주비트선 (GBLj) (0 ∼ 7) 은 각각 별도로, 대응하는 비트선 선택 트랜지스터 (TBj0) (j=O ∼ 7) 를 통하여 비트선 (BLj) (j=O ∼ 7) 에 접속된다. 그 밖의 뱅크 (BK1 ∼ BK3) 에 대해서도 동일하다.
또한, 각 주데이터선 (GDLi) 에는, 각각을 개별적으로 구동하여, 소정의 데이터선 전압을 공급하는 데이터선 드라이버 (10) 가 접속되고, 각 주비트선 (GBLj) 에는, 각각을 개별적으로 구동시켜, 소정의 비트선 전압을 공급하는 비트선 드라이버 (20) 가 접속되어 있다.
데이터선 선택 트랜지스터 (TDik) 는, 각 뱅크 (BKk) 에 있어서, 뱅크 (BKk) 를 선택하는 기능과 각 주데이터선 (GDLi) 을 대응하는 데이터선 (DLi) 에 접속하는 기능을 겸비하고 있다. 동일하게, 비트선 선택 트랜지스터 (TBjk) 는, 각 뱅크 (BKk) 에 있어서, 뱅크 (BKk) 를 선택하는 기능과 각 주비트선 (GBLj) 을 대응하는 비트선 (BLj) 에 접속하는 기능을 겸비하고 있다. 또, 데이터선 선택 트랜지스터 (TDik) (i=0 ∼ 7) 와 비트선 선택 트랜지스터 (TBjk) (j=0 ∼ 7) 의 각 게이트에는 뱅크 선택선 (SDk) 이 입력되어 있다. 뱅크 선택선 (SDk) 은, 뱅크 (BKk) 마다 개별적으로 형성되어 있고, 상기 서술한 바와 같이 선택된 뱅크만이 제어 대상이 되어 있다.
또한, 본 실시형태에 대해서는, 짝수번째의 데이터선 (DLi) 에 대응하는 데이터선 선택 트랜지스터 (TDik) (i=0,2,4,6) 와 홀수번째의 데이터선 (DLi) 에 대응하는 데이터선 선택 트랜지스터 (TDik) (i=1,3,5,7) 가 행 방향으로 2 분하여 배치되어 있고, 또, 짝수번째의 비트선 (BLj) 에 대응하는 비트선 선택 트랜지스터 (TBjk) (j=0,2,4,6) 와 홀수번째의 비트선 (BLj) 에 대응하는 비트선 선택 트랜지스터 (TBjk) (j=1,3,5,7) 가 열 방향으로 2 분하여 배치되어 있다. 또한, 도 1 및 도 2 에 나타내는 데이터선 선택 트랜지스터 (TDik) 와 비트선 선택 트랜지스터 (TBjk) 는, 전기적인 접속 관계를 나타내는 등가 회로로서, 실제의 회로 레이아웃에 대응하는 것은 아니다.
다음으로, 도 3 ∼ 도 8 을 참조하여, 본 발명 장치의 뱅크 (BK0) 의 기입 동작 및 리세트 동작에 대해서 설명한다. 또한, 다른 뱅크 (BK1 ∼ BK3) 에 대해서도 동일하므로, 중복되는 설명은 생략한다. 또, 도 3 ∼ 도 8 은, 도 2 에 나타내는 메모리 셀 어레이에 대해서, 데이터선 선택 트랜지스터 (TDik) 및 비트선 선택 트랜지스터 (TBjk) 의 기재를 생략하고 있다.
본 실시형태에서는, 기입 데이터의 데이터 폭을 8 비트, 각 메모리 셀이 1 비트를 기억하는 2 값 메모리 셀인 경우를 상정한다. 여기서, 데이터 폭은, 동시에 기입 대상이 되는 메모리 셀의 최대수 「8」 과 동일하다. 또, 8 비트 데이터의 각 비트는, 리세트 상태를 「0」, 기입 상태를 「1」 로 할당한 경우, 기입 데이터 중의 비트 「1」 에 대응하는 메모리 셀만이 기입 대상이 된다. 또한, 리세트 상태와 기입 상태에 대한 O/1 의 대응부는 반대로 해도 상관없다. 이하, 기입 상태를 「1」 로 하여 설명한다.
도 3 에, 8 비트 데이터 "11111111" 를 비트선 (BL2) 에 접속되는 동일 열의 8 개의 메모리 셀을 기입 대상 메모리 셀로서 기입 동작하는 경우의 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=O ∼ 7) 으로의 인가 전압을 나타낸다. 도 3 에 나타내는 예에서는, 모든 데이터선 (DLi) (i=0 ∼ 7) 이 선택 데이터선이 되고, 비트선 (BL2) 이 선택 비트선이 된다. 또, 도 3 중, 기입 대상 메모리 셀을 ○ 표시로 둘러치고, 기입 대상이 아닌 비선택 메모리 셀과 구별한다. 도 3 에 나타내는 바와 같이, 모든 데이터선 (DLi) (i=0 ∼ 7) 에 기입 전압 (Vw) (제 1 기입 전압에 상당) 이, 선택 비트선 (BL2) 에 O [V] (제 2 기입 전압에 상당) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 (BLj) (j≠2) 에 기입 전압 (Vw) (제 1 기입 전압에 상당) 이 각각 동시에 인가된다.
이상의 결과, 비트선 (BL2) 에 접속하는 동일 열의 ○ 표시로 둘러친 8 개의 선택 메모리 셀에만 기입 전압 (Vw) 이 인가되고, 당해 메모리 셀의 기입이 실행된다. 또, 본 실시형태에서는, 비선택 메모리 셀의 양단에는, 동전압의 기입 전압 (Vw) 이 각각 인가되기 때문에, 비선택 메모리 셀에 인가되는 바이어스 전압은 0 [V] 이 되고, 바이어스 전류가 흐르지 않는다. 도 3 에 나타내는 예에서는, 선택 메모리 셀에만 기입 전류 (실선의 화살표로 나타낸다) 가 흐른다.
이에 반하여, 동일한 8 비트 데이터 "11111111" 을 비트선 (BL2) 에 접속되는 동일 열의 8 개의 메모리 셀을 기입 대상 메모리 셀로서 기입 동작하는 경우에, 종래의 1/2 바이어스 방식에서 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=0 ∼ 7) 에 전압 인가하는 경우를 도 4 에 나타낸다. 도 4 에 나타내는 바와 같이, 모든 데이터선 (DLi) (i=0 ∼ 7) 에 기입 전압 (Vw) 이, 선택 비트선 (BL2) 에 0 [V] (제 2 기입 전압) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 (BLj) (j≠2) 에 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) 이, 각각 동시에 인가된다. 이 결과, 56 개 모든 비선택 메모리 셀에 바이어스 전압 (Vw/2) (=Vw-Vw/2) 가 인가되어, 각 비선택 메모리 셀에 당해 바이어스 전압에 따른 바이어스 전류 (파선인 화살표로 나타낸다) 가 흘러, 그 56 배의 총바이어스 전류가 도 3 에 나타내는 경우의 기입 동작시의 동작 전류에 비하여 증가된다. 즉, 도 3 에 나타내는 전압 인가 방법에 따라, 바이어스 전류의 발생을 저지할 수 있으며, 기입 동작시의 동작 전류의 저감을 도모할 수 있다.
다음으로, 8 비트 중, 「1」 이 반수 이상인 케이스의 기입 동작에 대하여 설명한다. 도 5 에, 8 비트 데이터 "10110111" (8 비트 중, 1 이 반수 이상인 케이스의 일례) 을 비트선 (BL2) 에 접속되는 동일 열의 8 개의 메모리 셀을 기입 대상 메모리 셀로서 기입 동작하는 경우의 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=0 ∼ 7) 으로의 인가 전압을 나타낸다. 8 비트 데이터의 하위 비트로부터 상위 비트의 순으로, 데이터선 (DL0 ∼ DL7) 이 대응되어 있다. 도 5 에 나타내는 예에서는, 데이터선 (DLi) (i=0,1,2,4,5,7) 가 선택 데이터선이 되고, 비트선 (BL2) 이 선택 비트선이 된다. 또, 도 5 중, 기입 대상 메모리 셀을 ○ 표시로 둘러치고, 기입 대상이 아닌 비선택 메모리 셀과 구별한다. 도 5 에 나타내는 바와 같이, 선택 데이터선 (DLi) (i=0,1,2,4,5,7) 에 기입 전압 (Vw) (제 1 기입 전압에 상당) 이, 선택 비트선 (BL2) 에 0 [V] (제 2 기입 전압에 상당) 이, 비선택 데이터선 (DLi) (i=3,6) 에 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) (제 1 기입 전압과 제 2 기입 전압의 중간 전압에 상당) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 BLj (j≠2) 에 기입 전압 (Vw) (제 1 기입 전압에 상당) 이, 각각 동시에 인가된다.
이상의 결과, 비트선 (BL2) 에 접속하는 동일 열의 ○ 표시로 둘러친 6 개의 선택 메모리 셀에만 기입 전압 (Vw) 이 인가되고, 당해 메모리 셀의 기입이 실행된다. 또, 비선택 데이터선 (DLi) (i=3,6) 에 접속되는 ◇ 표시로 둘러친 각 8 개의 비선택 메모리 셀에 바이어스 전압 (Vw/2) (=Vw-Vw/2) 이 인가되어 각 비선택 메모리 셀에 대한 기입은 실시되지 않지만, 각 비선택 메모리 셀에 당해 바이어스 전압에 따른 바이어스 전류 (파선인 화살표로 나타낸다) 가 흘러, 그 16 배의 총바이어스 전류가, 선택 메모리 셀을 흐르는 기입 전류 (실선의 화살표로 나타낸다) 와 함께 흐른다.
이에 반하여, 동일한 8 비트 데이터 "10110111" 을 비트선 (BL2) 에 접속하는 동일 열의 8 개의 메모리 셀을 기입 대상 메모리 셀로서 기입 동작하는 경우에, 종래의 1/2 바이어스 방식에서 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=0 ∼ 7) 에 전압 인가하는 경우를 도 6 에 나타낸다. 도 6 에 나타내는 바와 같이, 선택 데이터선 (DLi) (i=0,1,2,4,5,7) 에 기입 전압 (Vw) 이, 선택 비트선 (BL2) 에 0 [V] 이, 비선택 데이터선 (DLi) (i=3,6) 에 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 (BLj) (j≠2) 에 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) 이, 각각 동시에 인가된다. 이 결과, 도 6 중, ◇ 표시로 둘러친 44 개의 비선택 메모리 셀에 바이어스 전압 (Vw/2) (=Vw-Vw/2) 가 인가되어, 각 비선택 메모리 셀에 당해 바이어스 전압에 따른 바이어스 전류 (파선인 화살표로 나타낸다) 가 흘러, 그 44 배의 총바이어스 전류가 흐른다. 이 총바이어스 전류는, 도 5 에 나타내는 경우의 총바이어스 전류 (하나의 비선택 메모리 셀을 흐르는 단위 바이어스 전류의 16 배) 에 비하여, 단위 바이어스 전류의 44 배로 증가되어 있다. 이 결과, 본 실시형태에서는, 동일한 8 비트 데이터 "10110111" 의 기입 동작에 있어서, 종래의 1/2 바이어스 방식에 비하여, 총바이어스 전류가, 단위 바이어스 전류의 28 배에 상당하는 전류분 저감되어, 기입 동작의 저전류화가 실현된다.
다음으로, 8 비트 중, 「1」 이 반수 이하인 케이스의 기입 동작에 대해서 설명한다. 도 7 에, 8 비트 데이터 "10010000" (8 비트 중, 1 이 반수 이하인 케이스의 일례) 을 비트선 (BL2) 에 접속하는 동일 열의 8 개의 메모리 셀을 기입 대상 메모리 셀로서 기입 동작하는 경우의 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=0 ∼ 7) 으로의 인가 전압을 나타낸다. 8 비트 데이터의 하위 비트로부터 상위 비트의 순으로, 데이터선 (DL0 ∼ DL7) 이 대응되어 있다. 도 7 에 나타내는 예에서는, 데이터선 (DLi) (i=4,7) 가 선택 데이터선이 되고, 비트선 (BL2) 이 선택 비트선이 된다. 또, 도 7 중, 기입 대상 메모리 셀을 ○ 표시로 둘러치고, 기입 대상이 아닌 비선택 메모리 셀과 구별한다. 도 7 에 나타내는 바와 같이, 선택 데이터선 (DLi) (i=4,7) 에 기입 전압 (Vw) (제 1 기입 전압에 상당) 이, 선택 비트선 (BL2) 에 0 [V] (제 2 기입 전압에 상당) 이, 비선택 데이터선 (DLi) (i=0,1,2,3,5,6) 에 기입 전압 (Vw) 의 2 분의 1 의 중간전압 (Vw/2) (제 1 기입 전압과 제 2 기입 전압의 중간 전압에 상당) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 (BLj) (j≠2) 에 기입 전압 (Vw) 의 2 분의 1 의 중간 전압 (Vw/2) (제 1 기입 전압과 제 2 기입 전압의 중간 전압에 상당) 이, 각각 동시에 인가된다.
이상의 결과, 비트선 (BL2) 에 접속되는 동일 열의 ○ 표시로 둘러친 2 개의 선택 메모리 셀에만 기입 전압 (Vw) 이 인가되어, 당해 메모리 셀의 기입이 실행된다. 또, 선택 데이터선 (DLi) (i=4,7) 에 접속하는 ◇ 표시로 둘러친 각 7 개의 비선택 메모리 셀과 선택 비트선 (BL2) 에 접속하는 ◇ 표시로 둘러친 6 개의 비선택 메모리 셀의 합계 20 개의 비선택 메모리 셀에 바이어스 전압 (Vw/2) (=Vw-Vw/2) 이 인가되어, 각 비선택 메모리 셀에 대한 기입은 실시되지 않지만, 각 비선 택 메모리 셀에 당해 바이어스 전압에 따른 바이어스 전류 (파선인 화살표로 나타낸다) 가 흘러, 그 20 배의 총바이어스 전류가, 선택 메모리 셀을 흐르는 기입 전류 (실선의 화살표로 나타낸다) 와 함께 흐른다.
또한, 도 7 에 나타내는 전압 인가 방법은, 종래의 1/2 바이어스 방식과 완전히 동일하다. 종래의 1/2 바이어스 방식의 경우, 선택 데이터선에 접속하는 비선택 메모리 셀에 바이어스 전류가 흐르기 때문에, 기입 데이터 중의 「1」 의 수가 많을수록, 바이어스 전류가 흐르는 비선택 메모리 셀 수가 증가되어, 총바이어스 전류가 증가되는 결과가 된다. 한편, 도 3 에 나타내는 전압 인가 방법으로는, 비선택 데이터선에 접속되는 비선택 메모리 셀에 바이어스 전류가 흐르기 때문에, 기입 데이터 중의 「1」 의 수가 적을수록, 바이어스 전류가 흐르는 비선택 메모리 셀 수가 증가되어, 총바이어스 전류가 증가되는 결과가 된다. 따라서, 8 비트 중, 「1」 이 반수 이하인 케이스의 기입 동작에 대해서는, 종래의 1/2 바이어스 방식을 채용함으로써, 즉, 기입 데이터 중의 「1」 의 수가 반수 이상이나 이하로, 전압 인가 방법 (구체적으로는, 비선택 비트선의 인가 전압) 을 전환함으로써 총바이어스 전류의 증가를 억제할 수 있다. 또한, 기입 데이터 중의 「1」 의 수가 반수인 경우에는, 도 3 에 나타내는 전압 인가 방법과 종래의 1/2 바이어스 방식에서 총바이어스 전류가 동일하게 되므로, 어느 전압 인가 방법을 채용해도 된다.
다음으로, 도 8 을 참조하여, 본 발명 장치의 뱅크 (BK0) 의 리세트 동작에 대해서 설명한다. 도 8 에, 비트선 (BL2) 에 접속되는 동일 열의 8 개의 메모 리 셀을 리세트 대상 메모리 셀로서 8 비트 데이터 "00000000" 으로 리세트 동작하는 경우의 각 데이터선 (DLi) (i=0 ∼ 7) 및 각 비트선 (BLj) (j=0 ∼ 7) 으로의 인가 전압을 나타낸다. 도 8 에 나타내는 예에서는, 모든 데이터선 (DLi) (i=0 ∼ 7) 가 선택 데이터선이 되고, 비트선 (BL2) 이 선택 비트선이 된다. 또, 도 8 중, 기입 대상 메모리 셀을 ○ 표시로 둘러치고, 기입 대상이 아닌 비선택 메모리 셀과 구별한다. 도 8 에 나타내는 바와 같이, 모든 데이터선 (DLi) (i=0 ∼ 7) 에 0 [V] (제 1 리세트 전압에 상당) 이, 선택 비트선 (BL2) 에 리세트 전압 (Ve) (제 2 리세트 전압에 상당) 이, 선택 비트선 (BL2) 이외의 비선택 비트선 (BLj) (j≠2) 에 0 [V] (제 1 리세트 전압에 상당) 이, 각각 동시에 인가된다.
이상의 결과, 비트선 (BL2) 에 접속하는 동일 열의 ○ 표시로 둘러친 8 개의 선택 메모리 셀에만 리세트 전압 (Ve) 이 기입 전압 (Vw) 의 인가와는 역방향으로 인가되어, 당해 메모리 셀의 리세트가 실행된다. 또, 본 실시형태에서는, 비선택 메모리 셀의 양단에는, 동전압의 리세트 전압 (Ve) 이 각각 인가되기 때문에, 비선택 메모리 셀에 인가되는 바이어스 전압은 0 [V] 이 되어, 바이어스 전류가 흐르지 않는다. 도 8 에 나타내는 예에서는, 선택 메모리 셀에만 리세트 전류 (실선의 화살표로 나타낸다) 가 흐른다.
리세트 동작시에 있어서도, 8 비트 데이터 "11111111" 의 기입 동작시와 동일하게, 도 8 에 나타내는 전압 인가 방법에 따라, 종래의 1/2 바이어스 방식에서는 발생하는 바이어스 전류의 발생을 저지할 수 있어, 기입 동작시의 동작 전류의 저감을 도모할 수 있다.
다음으로, 본 발명 장치의 메모리 셀 어레이의 레이아웃 구성에 대해서 설명한다. 또한, 이하의 설명에 대해서도, 8 행 × 8 열의 어레이 사이즈를 상정한다.
본 실시형태에서는, 기입 데이터에 대응하는 메모리 셀이 동일 비트선에 접속되는 구성이기 때문에, 기입 대상의 선택 메모리 셀을 흐르는 기입 전류는, 최대 8 개의 선택 메모리 셀분의 기입 전류가, 1 개의 선택 비트선 (BLj) 으로 집중되어, 비트선 선택 트랜지스터 (TBjk) 를 통하여, 대응하는 선택된 주비트선 (GBLj) 으로 흐른다. 이에 반하여, 선택 데이터선 (DLi) 에는, 각 선택 데이터선 (DLi) 에 접속되는 1 개의 선택 메모리 셀을 흐르는 기입 전류만이 흐른다. 비선택 메모리 셀을 흐르는 바이어스 전류에 대해서는, 선택 데이터선 또는 비선택 데이터선 (DLi) 에, 최대 8 개의 비선택 메모리 셀분의 바이어스 전류가 흐르지만, 선택 메모리 셀에 인가되는 기입 전압은, 바이어스 전류가 흐르는 비선택 메모리 셀에 인가되는 바이어스 전압의 2 배가 되기 때문에, 선택 비트선을 흐르는 전류가 데이터선을 흐르는 전류보다 커진다. 따라서, 선택 메모리 셀에 충분한 기입 전류를 공급하기 위해서는, 비트선 선택 트랜지스터 (TBjk) 의 전류 공급 능력, 즉, 트랜지스터 사이즈를, 데이터선 선택 트랜지스터 (TDik) 의 전류 공급 능력, 즉, 트랜지스터 사이즈보다 크게, 예를 들어 2 배 정도로 설정한다.
도 9 에, 도 1 에 나타내는 각 뱅크 (BKk) (k=0 ∼ 3) 에 있어서의, 메모리 셀 어레이 영역 (메모리 셀이 매트릭스 형상으로 배열되어 있는 영역) (Am) 과, 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 과, 짝수번째와 홀수번째의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 의 관계를 나타내고 있다. 본 실시형태에서는, 비트선 선택 트랜지스터 (TBjk) 의 트랜지스터 사이즈가, 데이터선 선택 트랜지스터 (TDik) 의 트랜지스터 사이즈보다 크게 설정되어 있기 때문에, 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 을 메모리 셀 어레이 영역 (Am) 의 하측에 배치하고 있다. 회로 레이아웃상, 점유 면적이 커지는 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 을 메모리 셀 어레이 영역 (Am) 과 겹쳐서 3 차원적으로 구성함으로써, 각 뱅크 (BKk) 의 레이아웃 면적을 작게 할 수 있다. 이 경우, 트랜지스터 사이즈의 작은 쪽의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 은, 메모리 셀 어레이 영역 (Am) 에 대해서 행 방향의 양측으로 인접하는 영역에 배치한다.
도 10 은, 또한, 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 에 있어서의 각 비트선 선택 트랜지스터 (TBjk) 의 트랜지스터 단위에서의 배치 지점, 및, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 에 있어서의 각 데이터선 선택 트랜지스터 (TDik) 의 트랜지스터 단위에서의 배치 지점의 일례를 나타내는 것이다.
다음으로, 8 행 × 8 열의 어레이 사이즈의 메모리 셀 어레이 영역 (Am) 의 영역 내에, 8 개의 비트선 선택 트랜지스터 (TBjk) (j=0 ∼ 7) 가, 4 개씩 열 방향으로 2 분하여 수용할 수 있는 점에 대해서 간단하게 설명한다.
1 개의 메모리 셀의 기입 동작 혹은 리세트 동작에 대해서, 약 75μA 의 전 류가 필요하다면, 8 행 × 8 열의 어레이 사이즈에서는, 1 개의 선택 비트선에 흐르는 기입 전류는 그 8 배 인 0.6mA 가 된다. 일반적인 CMOS 반도체 제조 프로세스로 제작되는 NMOS 트랜지스터의 전류 공급 능력으로서 0.6mA 를 실현하려면, 최소 가공 치수 (F) 가 0.13㎛ 의 반도체 제조 프로세스를 사용한 경우에 약 1㎛ 의 게이트 폭이 필요하게 된다. 당해 게이트 폭은, 최소 가공 치수 (F) 의 약 7.69배 (약 7.69F) 에 상당한다. 그런데, 데이터선 (DLi) 및 비트선 (BLj) 의 선폭 및 배선 스페이스는 각각 최소 가공 치수 (F) 가 되므로, 메모리 셀 어레이 영역 (Am) 의 크기는 16F × 16F 가 되고, 메모리 셀 어레이 영역 (Am) 의 열 방향의 길이 16F 에 대해서, 2 개의 비트선 선택 트랜지스터 (TBjk) 가 열 방향에 나란히 배치할 수 있게 된다. 또한, 각 비트선 선택 트랜지스터 (TBjk) 는, 게이트 길이 방향으로 4F 간격으로 배치된다.
다음으로, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 에 필요로 하는 면적에 대해서 고찰한다. 데이터선 (DLi) 의 최대 전류는, 기입 전압의 2 분의 1 의 바이어스 전압이 인가된 7 개의 비선택 메모리 셀을 흐르는 바이어스 전류와 기입 전압이 인가된 1 개의 선택 메모리 셀을 흐르는 기입 전류의 합계이다. 바이어스 전압을 2V, 비선택 메모리 셀의 각 저항값 (R) 을 저저항값의 50kΩ 로 가정한 경우, 비선택 메모리 셀 당의 바이어스 전류가 40μA 이므로, 데이터선 (DLi) 의 최대 전류 (Idl) 는, 이하의 수식 (7) 로 표시되는 바와 같이 0.355mA 가 된다.
Idl=0.04×7+0.075=0.355[mA]…(7)
일반적인 CMOS 반도체 제조 프로세스로 제작되는 NMOS 트랜지스터의 전류 공급 능력으로서 0.355mA 를 실현하려면, 최소 가공 치수 (F) 가 0.13㎛ 의 반도체 제조 프로세스를 사용한 경우에 약 0.6㎛ 의 게이트 폭이 필요하게 된다. 당해 게이트 폭은, 최소 가공 치수 (F) 의 약 4.6배 (약 4.6F) 에 상당한다. 또한, 각 데이터선 선택 트랜지스터 (TDik) 는, 게이트 길이 방향에 4F 간격으로 배치된다.
다음으로, 메모리 셀 어레이의 어레이 사이즈가 16 행 × 16 열인 경우에도, 8 행 × 8 열의 어레이 사이즈의 경우와 동일하게, 메모리 셀 어레이 영역 (Am) 의 영역 내에, 16 개의 비트선 선택 트랜지스터 (TBjk) (j=0 ∼ 15) 가, 8 개씩 열 방향으로 2 분하여 수용할 수 있는 점에 대해서 간단하게 설명한다.
1 개의 메모리 셀의 기입 동작 혹은 리세트 동작에 대해서, 약 75μA 의 전류가 필요하다고 하면, 16 행 × 16 열의 어레이 사이즈에서는, 1 개의 선택 비트선에 흐르는 기입 전류는 그 16 배인 1.2mA 가 된다. 일반적인 CMOS 반도체 제조 프로세스로 제작되는 NMOS 트랜지스터의 전류 공급 능력으로서 1.2mA 를 실현하려면, 최소 가공 치수 (F) 가 O.13㎛ 인 반도체 제조 프로세스를 사용한 경우에 약 2㎛ 의 게이트 폭이 필요하게 된다. 당해 게이트 폭은, 최소 가공 치수 (F) 의 약 15.38 배 (약 15.38F) 에 상당한다. 그런데, 데이터선 (DLi) 및 비트선 (BLj) 의 선폭 및 배선 스페이스는 각각 최소 가공 치수 (F) 가 되므로, 메모리 셀 어레이 영역 (Am) 의 크기는 32F × 32F 가 되고, 메모리 셀 어레이 영역 (Am) 의 열 방향의 길이 32F 에 대해서, 2 개의 비트선 선택 트랜지스터 (TBjk) 가 열 방향 에 나란히 배치할 수 있게 된다. 또한, 각 비트선 선택 트랜지스터 (TBjk) 는, 게이트 길이 방향에 4F 간격으로 배치된다.
다음으로, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 에 필요로 하는 면적에 대해서 고찰한다. 데이터선 (DLi) 의 최대 전류는, 기입 전압의 2 분의 1 의 바이어스 전압이 인가된 15 개의 비선택 메모리 셀을 흐르는 바이어스 전류와, 기입 전압이 인가된 1 개의 선택 메모리 셀을 흐르는 기입 전류의 합계이다. 바이어스 전압을 2V, 비선택 메모리 셀의 각 저항값 (R) 을 저저항값인 50kΩ 로 가정한 경우, 비선택 메모리 셀 당의 바이어스 전류가 40μA 이므로, 데이터선 (DLi) 의 최대 전류 (Idl') 는, 이하의 수식 (8) 에서 나타내는 바와 같이 0.675mA 가 된다.
Idl'=0.04×15+0.075=0.675[mA]…(8)
일반적인 CMOS 반도체 제조 프로세스로 제작되는 NMOS 트랜지스터의 전류 공급 능력으로서 0.675mA 를 실현하려면, 최소 가공 치수 (F) 가 0.13㎛ 인 반도체 제조 프로세스를 사용한 경우에 약 1.13㎛ 의 게이트 폭이 필요하게 된다. 당해 게이트 폭은, 최소 가공 치수 (F) 의 약 8.7배 (약 8.7F) 에 상당한다. 또한, 각 데이터선 선택 트랜지스터 (TDik) 는, 게이트 길이 방향에 4F 간격으로 배치된다.
도 11 에, 16 행 × 16 열 구성의 각 뱅크 (BKk) (k=0 ∼ 3) 에 있어서의, 메모리 셀 어레이 영역 (Am) 과, 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 과, 짝수번째와 홀수번째의 비트선 선택 트랜 지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 의 관계를 나타낸다. 또, 도 12 에, 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 에 있어서의 각 비트선 선택 트랜지스터 (TBjk) (j=0 ∼ 15) 의 트랜지스터 단위에서의 배치 지점, 및, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 에 있어서의 각 데이터선 선택 트랜지스터 (TDik) (i=0 ∼ 15) 의 트랜지스터 단위에서의 배치 지점의 일례를 나타낸다.
동일하게 각 뱅크의 메모리 셀 어레이 구성이, 32 행 × 32 열, 혹은, 64 행 × 64 열이어도, 전류 구동 능력이 큰 쪽의 짝수번째와 홀수번째의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 을 메모리 셀 어레이 영역 (Am) 의 영역 내의 하측에 배치하고, 전류 구동 능력이 작은 쪽의 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 을, 메모리 셀 어레이 영역 (Am) 에 대해서 행 방향의 양측으로 인접하는 영역에 배치하는 레이아웃 구성은 동일하다.
그런데, 상기 서술한 설명에 있어서, 비트선 선택 트랜지스터 (TBjk) 의 게이트 폭, 데이터선 선택 트랜지스터 (TDik) 의 게이트 폭의 산출에 있어서, 0.13㎛ 의 반도체 제조 프로세스 기술을 상정했지만, 더욱 새로운 반도체 제조 프로세스 기술을 사용한 경우에는, 금속 화합물을 재료로 하여 제작된 가변 저항 소자의 기입 전류 (리세트 전류) 가 보다 저감되는 것이 예상되고, 이 결과, 트랜지스터 사이즈가 축소되어, 전류 공급 능력을 필요로 하는 쪽인 비트선 선택 트랜지스터 (TBjk) 를 메모리 셀 어레이 영역 (Am) 의 영역 내의 하측에 배치하는 것이 더욱 가능해진다.
다음으로, 멀티 뱅크 방식을 채용한 메모리 셀 어레이의 블록 구성에 대해서, 더욱 대용량화를 도모한 블록 구성에 대해서, 도 13 및 도 14 를 참조하여 설명한다.
도 13 은, 16 행 × 16 열 구성의 메모리 셀 어레이와 데이터선 선택 트랜지스터 (TDik) (i=O ∼ 7) 와, 비트선 선택 트랜지스터 (TBj0) (j=0 ∼ 7) 를 포함한 뱅크를, 행 방향 및 열 방향에 각각 32 개씩 매트릭스 형상으로 배열한 블록 구성을 나타낸다. 도 19 에 나타내는 블록 구성에서는, 행 방향으로 32 개 배열된 뱅크에 걸쳐서 연신하는 각 주데이터선 (GDLi) 을 개별적으로 구동하고, 소정의 데이터선 전압을 공급하는 데이터선 드라이버 (10) 와, 행 어드레스를 디코드하여 각 주데이터선 (GDLi) 의 선택ㆍ비선택을 설정하는 행 디코더 (11) 가, 32 행 × 32 열의 뱅크 어레이의 행 방향의 일방측 (도면 중 좌측) 에 배치되고, 또한, 열 방향에 32 개 배열된 뱅크에 걸쳐서 연신하는 각 주비트선 (GBLj) 을 개별적으로 구동하고, 소정의 비트선 전압을 공급하는 비트선 드라이버 (20) 와, 열 어드레스를 디코드하여 각 주비트선 (GBLj) 의 선택ㆍ비선택을 설정하는 열 디코더 (21) 가, 32 행 × 32 열의 뱅크 어레이의 열 방향의 일방측 (도면 중 하측) 에 배치되어 있다.
도 13 에 나타내는 블록 구성에서는, 1024 (=32×32) 뱅크를 1 블록으로 하면, 1 뱅크가 256 (=16×16) 비트이므로, 1 블록에서 256K 비트의 메모리 용량을 확보할 수 있다.
도 14 는, 도 13 에 나타낸 1 블록을 2 행 × 2 열로 배열하여 4 블록으로 한 블록 구성을 나타내고, 1M 비트의 메모리 코어가 형성된다. 또한, 당해 코어를 복수 배치함으로써, 한층 더 대용량화를 도모할 수 있다.
다음으로, 본 실시형태에 있어서의 데이터선 드라이버 (10) 및 비트선 드라이버 (20) 등의 주변 회로부의 레이아웃 구성의 다른 실시형태에 대해서 설명한다.
도 1 에 나타낸 블록 구성에 있어서, 각 주데이터선 (GDLi) 을 각각 별도로 구동하는 데이터선 드라이버 (10), 및, 각 주비트선 (GBLj) 을 각각 별도로 구동하는 비트선 드라이버 (20) 를, 2 행 × 2 열 구성의 뱅크로 이루어지는 블록의 각각 행 방향의 일방측과 열 방향의 일방측에 배치하는 구성으로 했지만, 도 15 에 나타내는 바와 같이, 짝수번째의 각 주데이터선 (GDLi) 을 각각 별도로 구동하는 데이터선 드라이버 (10) 를 당해 블록의 행 방향의 일방측에, 홀수번째의 각 주데이터선 (GDLi) 을 각각 별도로 구동하는 데이터선 드라이버 (10) 를 당해 블록의 행 방향의 타방측에 배치하고, 또, 짝수번째의 각 주비트선 (GBLj) 을 각각 별도로 구동하는 비트선 드라이버 (20) 를 당해 블록의 열 방향의 일방측에, 홀수번째의 각 주비트선 (GBLj) 을 각각 별도로 구동하는 비트선 드라이버 (20) 를 당해 블록의 열 방향의 타방측에 배치하는 것도 바람직한 실시형태이다.
또, 도 13 에 나타내는 16 행 × 16 열 구성의 메모리 셀 어레이의 뱅크를 행 방향 및 열 방향에 각각 32 개씩 매트릭스 형상으로 배열한 블록 구성에 있어서도, 동일하게 짝수번째의 각 주데이터선 (GDLi) 을 각각 별도로 구동하는 데이터선 드라이버 (10) 와 행 디코더 (11) 를 당해 블록의 행 방향의 일방측에 배치하고, 홀수번째의 각 주데이터선 (GDLi) 을 각각 별도로 구동하는 데이터선 드라이버 (10) 와 행 디코더 (11) 를 당해 블록의 행 방향의 타방측에 배치하고, 또, 짝수번째의 각 주비트선 (GBLj) 을 각각 별도로 구동하는 비트선 드라이버 (20) 와 열 디코더 (21) 를 당해 블록의 열 방향의 일방측에 배치하고, 홀수번째의 각 주비트선 (GBLj) 을 각각 별도로 구동하는 비트선 드라이버 (20) 와 열 디코더 (21) 를 당해 블록의 열 방향의 타방측에 배치하는 것도 바람직한 실시의 형태이다.
<제 2 실시형태>
다음으로, 본 발명 장치의 제 2 실시형태에 대해서, 도면에 기초하여 설명한다.
제 2 실시형태에서는, 판독 출력 동작에 주목한 데이터선 선택 트랜지스터 (TDik) 및 비트선 선택 트랜지스터 (TBjk) 의 배치에 대해서 설명한다.
도 2 에 나타낸 크로스포인트형 메모리 셀 어레이의 판독 출력 동작은, 도 16 에 나타내는 바와 같이, 모든 데이터선 (DLi) 과 비선택 비트선 (BLj) (j≠3) 에 제 1 판독 출력 전압 (Vr1) (예를 들어, 2.5V) 을 인가하고, ○ 표시로 둘러친 판독 출력 대상의 선택 메모리 셀에 접속되는 선택 비트선 (BL3) 에 제 2 판독 출력 전압 (Vr2) (예를 들어, 1.5V) 를 인가한다. 그리고 선택 메모리 셀에 접속되는, 선택 데이터선 (DL2) 을 흐르는 전류를 검출하여, 선택 메모리 셀에 기억되어 있는 데이터의 1/0 을 판정한다.
이 때의 비선택 메모리 셀을 통하여 발생하는 리크 전류가, 선택 메모리 셀을 흐르는 판독 출력 전류에 대해서 잡음 성분이 되어, 선택 데이터선 (DL5) 을 흐르는 전류에 중첩하여 판독 출력 마진을 악화시킨다. 도 17 에 당해 리크 전류 의 모습을 나타낸다. 또한, 도 17 은, 설명을 간단하게 하기 위해서, 1 뱅크를 2 행 × 2 열 구성의 메모리 셀 어레이로 간이하게 나타낸다. 도 17 에 나타내는 회로 구성에 있어서, 데이터선 (DL0, DL1) 에 제 1 판독 출력 전압을 공급하는 부하 트랜지스터 (P0) 와 주데이터선 (GDL0, GDL1) 사이에, 주데이터선 (GDL0, GDL1) 의 전압 변위를 각각 별도로 억제하는 행전압 변위 억제 회로 (30) 가 삽입되어, 주데이터선 (GDL0, GDL1) 과 데이터선 (DL0, DL1) 은, 각각 데이터선 선택 트랜지스터 (TD0k, TD1k) 를 통하여 접속되어 있다. 또한, 도 17 에 나타내는 회로 구성에 있어서, 비트선 (BL0, BL1) 에 제 2 판독 출력 전압을 공급하는 부하 트랜지스터 (P1) 와 주비트선 (GBL0, GBL1) 사이에, 주비트선 (GBL0, GBL1) 의 전압 변위를 각각 별도로 억제하는 열전압 변위 억제 회로 (31) 가 삽입되어, 주비트선 (GBL0, GBL1) 과 비트선 (BL0, BL1) 은, 각각 비트선 선택 트랜지스터 (TB0k, TB1k) 를 통하여 접속하고 있다.
도 17 에 있어서, 데이터선 (DL0) 과 선택 비트선 (BL0) 에 접속되는 메모리 셀 (MS0) 의 저항값이 고저항이고, 데이터선 (DL1) 과 선택 비트선 (BL0) 에 접속되는 메모리 셀 (MS1) 의 저항값이 저저항이라고 가정한다. 주데이터선 (GDL0, GDL1) 의 각 전압 (Vm0, Vm1) 은 각각 거의 동 전압이 되지만, 뱅크 내의 데이터선 (DL0, DL1) 의 각 전압 (Vd0, Vd1) 은, 메모리 셀 (MS0, MS1) 의 저항값의 차이에 의해 Vd0>Vd1 가 되고, 약간의 전압차 (Vd0-Vd1) 가 발생한다. 이 전압차 (Vd0-Vd1) 에 의해, 데이터선 (DL0, DL1) 사이에 비선택 메모리 셀을 통한 리크 전류 (순환 전류) 가 발생한다.
이 경우, 비선택 비트선 (BL1) 에도 데이터선 (DL0, DL1) 과 동일한 제 1 판독 출력 전압을 공급할 필요가 있지만, 열전압 변위 억제 회로 (31) 및 비트선 선택 트랜지스터 (TB1k) 를 통하여, 뱅크 내의 데이터선 (DL0, DL1) 에 제 1 판독 출력 전압을 공급하려면, 비선택 비트선 (BL1) 에 접속되는 각 메모리 셀을 통하여 공급할 필요가 있다. 따라서, 뱅크 내의 데이터선 (DL0, DL1) 의 각 전압 (Vd0, Vd1) 을 동전압에 근접하려면, 주데이터선 (GDL0, GDL1) 측으로부터 제 1 판독 출력 전압을 공급하는 쪽이 효과적이라고 생각된다. 따라서, 데이터선 선택 트랜지스터 (TD0k, TD1k) 의 전류 공급 능력, 즉, 트랜지스터 사이즈를, 비트선 선택 트랜지스터 (TB0k, TB1k) 의 전류 공급 능력, 즉, 트랜지스터 사이즈보다 크게 하는 쪽이, 상기 리크 전류를 저감시키기 위해서는 유리하다.
다음으로, 본 제 2 실시형태에 있어서의 데이터선 선택 트랜지스터 (TDik) 의 트랜지스터 사이즈를 비트선 선택 트랜지스터 (TBjk) 보다 크게 한 경우의 메모리 셀 어레이의 레이아웃 구성에 대해서 설명한다. 또한, 이하의 설명에 있어서, 8 행 × 8 열의 어레이 사이즈를 상정한다.
도 18 에, 각 뱅크 (k=0 ∼ 3) 를 2 행 × 2 열 구성으로 배열한 경우에 있어서의, 메모리 셀 어레이 영역 (메모리 셀이 매트릭스 형상으로 배열되어 있는 영역) (Am) 과, 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 과, 짝수번째와 홀수번째의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 의 관계를 나타낸다. 본 제 2 실시형태에서는, 데이터선 선택 트랜지스터 (TDik) 의 트랜지스터 사이즈를 비트선 선택 트랜지스터 (TBjk) 보다 크게 설정되어 있기 때문에, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 을 메모리 셀 어레이 영역 (Am) 의 하측에 배치되어 있다. 회로 레이아웃상, 점유 면적이 커지는 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 을 메모리 셀 어레이 영역 (Am) 과 겹쳐서 3 차원적으로 구성함으로써, 각 뱅크 (BKk) 의 레이아웃 면적을 작게 할 수 있다. 이 경우, 트랜지스터 사이즈의 작은 쪽의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 은, 메모리 셀 어레이 영역 (Am) 에 대해서 열 방향의 양측으로 인접하는 영역에 배치한다.
도 19 는, 추가로, 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 에 있어서의 각 비트선 선택 트랜지스터 (TBjk) 의 트랜지스터 단위에서의 배치 지점, 및, 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 에 있어서의 각 데이터선 선택 트랜지스터 (TDik) 의 트랜지스터 단위에서의 배치 지점의 일례를 나타내는 것이다.
또한, 상기 설명에서는, 8 행 × 8 열의 어레이 사이즈를 상정했지만, 각 뱅크의 메모리 셀 어레이 구성이, 16 행 × 16 열, 32 행 × 32 열, 혹은, 64 행 × 64 열이어도, 전류 구동 능력이 큰 쪽의 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 을 메모리 셀 어레이 영역 (Am) 의 영역 내의 하측에 배치하고, 전류 구동 능력이 작은 쪽의 짝수번째와 홀수번째의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 을, 메모리 셀 어레이 영역 (Am) 에 대해서 열 방향의 양측으로 인접하는 영역에 배치하는 레이아웃 구성 은 동일하다.
또한, 상기 설명에서는, 데이터의 판독 출력을 주데이터선 (GDLi) 측에서 실시하는 경우를 상정했지만, 주비트선 (GBLj) 측에서 실시하는 경우에는, 데이터선과 비트선의 관계는 역전되기 때문에, 비트선 선택 트랜지스터 (TBjk) 의 트랜지스터 사이즈가 데이터선 선택 트랜지스터 (TDik) 보다 크게 설정되게 되어, 전류 구동 능력이 큰 쪽의 짝수번째와 홀수번째의 비트선 선택 트랜지스터 (TBjk) 의 각 배치 영역 (Ab1, Ab2) 을, 메모리 셀 어레이 영역 (Am) 의 영역 내의 하측에 배치하고, 전류 구동 능력이 작은 쪽의 짝수번째와 홀수번째의 데이터선 선택 트랜지스터 (TDik) 의 각 배치 영역 (Ad1, Ad2) 을, 메모리 셀 어레이 영역 (Am) 에 대해서 행 방향의 양측으로 인접하는 영역에 배치하는 레이아웃 구성이 되어 제 1 실시형태와 동일하게 된다.
다음으로, 상기 제 1 및 제 2 실시형태의 본 발명 장치로 사용되는 메모리 셀에 대해서 설명한다.
메모리 셀은, 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자이면, 어떤 구조, 특성인 것이어도 상관없다. 또, 전기 저항의 변화 방식 (즉 기입 방식) 은, 전기적 스트레스의 인가에 의해 전기 저항이 변화하는 전기적인 기입 방식을 상정하고 있지만, 상기 각 실시형태에 있어서 개시된 본 발명에 특징적인 블록 구성이나 레이아웃 구성은, 전기적인 기입 방식 이외의 메모리 셀의 메모리 셀 어레이에 대해서도 적용할 수 있다. 또한, 메모리 셀의 기억 유지 특성도, 휘발성, 불휘발성을 불문한다. 또한, 본 발명 장치가 불휘발성 메모리에 적용됨으로써, 메모리 셀 어레이의 고밀도화가 가능하기 때문에, 대용량 불휘발성 메모리의 실현이 가능하게 된다.
메모리 셀의 일례로서 이하의 것이 상정된다. 예를 들어, 칼코게나이드 화합물 등의 상전이 재료의 상변화에서, 결정상 (저항 소) 과 어모퍼스상 (저항 대) 와의 상태 변화를 이용한 상태 변화 메모리 (Phase Change 메모리) 에도 적응된다. 또, 메모리 셀에 불소 수지계 재료를 사용하여, 불소 수지계 재료 분자 (유극 도전성 폴리머 분자) 의 분극 배향에서, 강유전성 분극 상태가 변화되는 고분자 메모리, 폴리머 강유전성 RAM (PFRAM) 에도 적응할 수 있다.
또, CMR 효과 (Colossal Magnetic Resistance) 를 갖는 페로브스카이트 구조의 PCMO (Pr(1-x)CaxMnO3) 등의 Mn 산화물계 재료로 메모리 셀을 구성하는 경우에도 적응할 수 있다.
이것은, 강자성 금속체와 반자성 절연체의 2상에 의해 상태가 변화됨으로써, 메모리 셀 소자를 구성하는 PCMO 등의 Mn 산화물계 재료의 저항값이 변화되는 것을 이용하는 것이다.
또, Ni, Ti, Hf, Zr 등의 전이 금속을 함유하는 금속 산화물을 재료로 하여, 전기 펄스의 변화에 의존하여 저항값이 변화되는 메모리 셀을 구비한 메모리에도 적응할 수 있다.
또, STO(SrTiO3) 이나, SZO(SrZrO3) 및 SRO(SrRuO3) 등의 금속 산화물과 금속 미립자에 의해 메모리 셀을 구성하여, 이 금속 산화물과 금속 미립자와의 계면에 서, 인가 전압에 따라서 메모리 셀의 저항값이 변화되는, 계면현상을 이용한 메모리에도 적응할 수 있다.
또, 보다 넓은 의미에서, 이하의 메모리에 적응할 수 있다.
1) 메모리 셀을 구성하는 저항 소자가 반도체 재료로부터 제조되는 메모리에 적응할 수 있다.
2) 메모리 셀을 구성하는 저항 소자가 산화물, 혹은, 질화물로부터 제조되는 메모리에 적응할 수 있다.
3) 메모리 셀을 구성하는 저항 소자가 금속과 반도체와의 화합물에 의해 제조되는 메모리에 적응할 수 있다.
4) 메모리 셀을 구성하는 저항 소자가 불소 수지계 재료에 의해 제조되는 메모리에 적응할 수 있다.
5) 메모리 셀을 구성하는 저항 소자가 도전성 폴리머에 의해 제조되는 폴리머강유전성 RAM (PFRAM) 에 적응할 수 있다.
6) 메모리 셀을 구성하는 저항 소자가 칼코게나이드 재료에 의해 제조되는, 메모리 (OUM) 에 적응할 수 있다.
7) 메모리 셀을 구성하는 저항 소자가 CMR 효과를 갖는 페로브스카이트 구조의 화합물에 의해 제조되는 메모리에 적응할 수 있다.
8) 메모리 셀을 구성하는 저항 소자가 스핀 의존 터널 접합 소자에 의해 제조되는 MRAM 에 적응할 수 있다.
본 발명에 관련되는 반도체 기억장치는, 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 배열하고, 동일 행의 메모리 셀의 각각이, 그 일단측을 공통의 데이터선에 접속하고, 동일 열의 메모리 셀의 각각이, 그 타단측을 공통의 비트선에 접속하여 이루어지는 크로스포인트 타입의 메모리 셀 어레이를 갖는 반도체 기억장치의 기입 동작시의 동작 전류의 저감 대책으로서 이용할 수 있다.

Claims (22)

  1. 전기 저항의 변화에 의해 정보를 기억하는 가변 저항 소자로 이루어지는 메모리 셀을 행 방향 및 열 방향에 각각 복수 배열하고, 행 방향으로 연신하는 복수의 데이터선과 열 방향으로 연신하는 복수의 비트선을 구비하고, 동일 행의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 일단측을 공통의 상기 데이터선에 접속시키고, 동일 열의 상기 메모리 셀의 각각이, 상기 가변 저항 소자의 타단측을 공통의 상기 비트선에 접속시켜 이루어지는 메모리 셀 어레이를, 적어도 행 방향에 복수 배열하여 이루어지는 반도체 기억장치로서,
    행 방향에 배열한 상기 각 메모리 셀 어레이의 상기 각 데이터선에 각각 별도로 대응하여 소정의 데이터선 전압을 공급하기 위한 복수의 주데이터선이 행 방향으로 연신하고,
    상기 각 메모리 셀 어레이에 있어서, 상기 각 주데이터선이 대응하는 상기 데이터선과 각각 개별의 데이터선 선택 트랜지스터를 통하여 접속되고,
    상기 각 메모리 셀 어레이의 상기 데이터선의 개수가 1 회의 기입 동작에 있어서 동시에 기입 대상이 되는 상기 메모리 셀의 최대수와 동일한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 각 메모리 셀 어레이의 상기 비트선의 개수가, 상기 데이터선의 개수와 동수인 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 각 주데이터선에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측에 분산하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3 항에 있어서,
    상기 각 주데이터선 중의 홀수번째에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측의 일방에 배치되고,
    상기 각 주데이터선 중의 짝수번째에 상기 소정의 데이터선 전압을 공급하기 위한 회로가, 행 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 행 방향의 양 외측의 타방에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이를 행 방향과 열 방향에 각각 복수 배열하여 이루어지고,
    열 방향에 배열한 상기 각 메모리 셀 어레이의 상기 각 비트선에 각각 별도로 대응하여 소정의 비트선 전압을 공급하기 위한 복수의 주비트선이 열 방향으로 연신하고,
    상기 각 메모리 셀 어레이에 있어서, 상기 각 주비트선이 대응하는 상기 비트선과 각각 개별의 비트선 선택 트랜지스터를 통하여 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 각 메모리 셀 어레이의 상기 비트선의 개수와 상기 데이터선의 개수가 동수인 경우에, 기입 동작시의 상기 각 데이터선 및 상기 각 비트선을 흐르는 전류의 최대 전류가 상기 데이터선을 흐르는 전류인 경우에는, 상기 데이터선 선택 트랜지스터의 전류 구동 능력을 상기 비트선 선택 트랜지스터보다 크게 설정하고 있고, 상기 최대 전류가 상기 비트선을 흐르는 전류인 경우에는, 상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제 5 항에 있어서,
    상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제 6 항에 있어서,
    상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 큰 쪽의 트랜지스터군의 적어도 일부가, 상기 메모리 셀 어레이의 영역 내의 상기 메모리 셀 어레이보다 하측에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제 8 항에 있어서,
    상기 데이터선 선택 트랜지스터와 상기 비트선 선택 트랜지스터 중의 전류 구동 능력이 보다 작은 쪽의 트랜지스터군이 점유하는 영역의 적어도 일부가, 상기 메모리 셀 어레이의 영역 외에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    전류 구동 능력이 보다 작은 쪽의 상기 데이터선 선택 트랜지스터 또는 상기 비트선 선택 트랜지스터가, 상기 메모리 셀 어레이의 영역 외의 상기 메모리 셀 어레이를 사이에 두고 대향하는 2 개의 영역에, 상기 데이터선 또는 상기 비트선을 기준으로 2 분되어 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각 주비트선에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측에 분산하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  12. 제 11 항에 있어서,
    상기 각 주비트선 중의 홀수번째에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측의 일방에 배치되고,
    상기 각 주비트선 중의 짝수번째에 상기 소정의 비트선 전압을 공급하기 위한 회로가, 열 방향에 복수 배열한 상기 메모리 셀 어레이에 대해서 열 방향의 양 외측의 타방에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    판독 출력 동작시에 있어서의 상기 데이터선 선택 트랜지스터의 전류 구동 능력을 상기 비트선 선택 트랜지스터보다 크게 설정하고 있고,
    상기 메모리 셀 어레이 1 개에 대한 판독 출력 동작시에 있어서,
    상기 데이터선의 전체 수에 상기 데이터선 선택 트랜지스터를 통하여 동일한 판독 출력 전압이 인가되고, 상기 데이터선측으로부터 데이터의 판독 출력이 실시되는 것을 특징으로 하는 반도체 기억장치.
  14. 제 13 항에 있어서,
    상기 데이터선 선택 트랜지스터의 트랜지스터군의 적어도 일부가, 상기 메모리 셀 어레이의 영역 내의 상기 메모리 셀 어레이보다 하측에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  15. 제 14 항에 있어서,
    상기 비트선 선택 트랜지스터의 트랜지스터군이 점유하는 영역의 적어도 일부가, 상기 메모리 셀 어레이의 영역 외에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    판독 출력 동작시에 있어서의 상기 비트선 선택 트랜지스터의 전류 구동 능력을 상기 데이터선 선택 트랜지스터보다 크게 설정하고 있고,
    상기 메모리 셀 어레이 1 개에 대한 판독 출력 동작시에 있어서,
    상기 비트선의 전체 수에 상기 비트선 선택 트랜지스터를 통하여 동일한 판독 출력 전압이 인가되고, 상기 비트선측으로부터 데이터의 판독 출력이 실시되는 것을 특징으로 하는 반도체 기억장치.
  17. 제 16 항에 있어서,
    상기 비트선 선택 트랜지스터의 트랜지스터군의 적어도 일부가, 상기 메모리 셀 어레이의 영역 내의 상기 메모리 셀 어레이보다 하측에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  18. 제 17 항에 있어서,
    상기 데이터선 선택 트랜지스터의 트랜지스터군이 점유하는 영역의 적어도 일부가, 상기 메모리 셀 어레이의 영역 외에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  19. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 모든 상기 메모리 셀을 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서,
    상기 데이터선의 전체 수에 제 1 기입 전압이 인가되고,
    상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고,
    상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  20. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 상기 메모리 셀의 반수 이상을 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서,
    상기 데이터선 중의 기입 대상의 상기 메모리 셀에 접속되는 선택 데이터선 에 제 1 기입 전압이 인가되고,
    상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고,
    상기 데이터선 중의 상기 선택 데이터선 이외의 비선택 데이터선에 상기 제 1 기입 전압과 상기 제 2 기입 전압의 중간 전압이 인가되고,
    상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  21. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 상기 메모리 셀의 반수 이하를 동시에 기입하는 경우에, 기입 대상의 상기 메모리 셀 어레이에 있어서,
    상기 데이터선 중의 기입 대상의 상기 메모리 셀에 접속되는 선택 데이터선에 제 1 기입 전압이 인가되고,
    상기 비트선 중의 기입 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 기입 전압이 인가되고,
    상기 데이터선 중의 상기 선택 데이터선 이외의 비선택 데이터선에 상기 제 1 기입 전압과 상기 제 2 기입 전압의 중간 전압이 인가되고,
    상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 중간 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  22. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이 1 개에 대해서, 1 회의 기입 동작에 있어서 1 개의 상기 비트선에 접속되는 모든 상기 메모리 셀을 동시에 리세트하는 경우에, 리세트 대상의 상기 메모리 셀 어레이에 있어서,
    상기 데이터선의 전체 수에 제 1 리세트 전압이 인가되고,
    상기 비트선 중의 리세트 대상의 상기 메모리 셀에 접속되는 1 개의 선택 비트선에 제 2 리세트 전압이 인가되고,
    상기 비트선 중의 상기 선택 비트선 이외의 비선택 비트선에 상기 제 1 리세트 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
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