JP2003257175A - トンネル磁気抵抗素子を利用した半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの書込時の書込電流を正確に出力
できるように、そして書込マージン及び読出マージンの
温度依存性を排除するようにした、メモリセルとしてＴ
ＭＲ素子を使用した半導体記憶装置を提供する。 【解決手段】 ビット線２２またはワード線２９に直交
するようにメインビット線３１またはメインワード線３
２を配置して、メインビット線またはワードビット線を
選択するためのメモリセルアレイ１６の外側にメインビ
ット線セレクタ３５またはメインワード線セレクタ３８
をメモリセルアレイの外側に配置するように、半導体記
憶装置１０を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルとし
て、トンネル磁気抵抗素子（以下、ＴＭＲ素子という）
や巨大磁気抵抗素子（以下、ＧＭＲ素子という）を含む
磁性体を利用したＭＲＡＭ等の半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来、ＴＭＲ素子９００は、例えば図５
２に示すように構成されている。図５２において、ＴＭ
Ｒ素子９００は、ダイオード９０１の上に、順次にピン
層９０２，トンネル絶縁層９０３およびフリー層９０４
を積層することにより、構成されており、ダイオード９
０１に直列に接続されている。上記ピン層９０２は、磁
性体から構成されており、その磁化の向きが製造時に固
定されている。

【０００３】これに対して、フリー層９０４は、同様に
磁性体（例えばＮｉＦｅ）から構成されており、ダイオ
ード９０１に接続されたビット線９０５とフリー層９０
４に接続されたワード線９０６によりＴＭＲ素子９００
を上下に通過する電流により反転されるようになってお
り、その磁化の向きによって「１」（図５２（ａ））ま
たは「０」（図５２（ｂ））が割り当てられている。こ
こで、磁性体として、斜め後ろ方向に磁場をかけたとき
に磁化が反転しやすい性質を有する材料および形状が採
用されている。

【０００４】このような構成のＴＭＲ素子をメモリセル
として使用する半導体記憶装置は、例えば図５３に示す
ように、構成されている。図５３において、半導体記憶
装置９１０は、複数個のメモリセル９１１がマトリック
ス状に配置されており、各メモリセル９１１の下方に
て、縦方向に平行に延びる複数本のビット線（ＢＬ）９
１２と、各メモリセル９１１の上方にて、横方向に平行
に延びる複数本のワード線（ＷＬ）９１３と、Ｘ側書込
電流源回路９１４と、Ｘセレクタ９１４ａと、Ｙ側書込
電流源回路９１５と、Ｙセレクタ９１５ａと、終端電源
回路９１６と、Ｘ終端回路９１６ａと、Ｙ終端回路９１
６ｂと、から構成されている。

【０００５】各メモリセル９１１は、上述したＴＭＲ素
子９００により構成されており、それぞれ対応するビッ
ト線９１２とワード線９１３により電流が流されて、フ
リー層９０４の磁化の向きが反転され得るようになって
いる。

【０００６】このような構成の半導体記憶装置９１０に
よれば、一つのメモリセル９１１を選択して、当該メモ
リセル９１１に対応するビット線９１２およびワード線
９１３の間に電流を流すことにより、当該メモリセル９
１１のみに電流を流して、その磁化の向きを反転させ
て、「０」または「１」のデータ書込を行なうことがで
きるようになっている。

【０００７】このデータ書込動作の原理を図５４を参照
して説明する。ＴＭＲ素子９００のフリー層９０４の磁
化は、ある一定以上の磁場を受けると反転するが、その
磁場の特性曲線は、アステロイドカーブと呼ばれてい
る。そして、選択されたビット線９１２上や選択された
ワード線９１３上のメモリセル９１１には、アステロイ
ドカーブの内側に収まるような磁場（図５４（ｂ）およ
び（ｃ）参照）が形成されると共に、選択されたメモリ
セル９１１においては、図５４（ａ）に示すように、合
成磁場がアステロイドカーブの外側になるような電流が
設定される。

【０００８】次に、このデータ読出動作の原理を図５５
を参照して説明する。各ＴＭＲ素子９００は、「０」と
「１」で抵抗値が変化する可変抵抗と等価であるので、
ダイオード９０１が直列に接続されていることから、半
導体記憶装置９１０は、図５５に示す等価回路で表わさ
れることになる。したがって、非選択のビット線９１２
と選択されたワード線９１３は、１．２Ｖの電圧が印加
され、また非選択のワード線９１３は、０Ｖが印加され
るので、選択されたメモリセル９１１のみに電流が流れ
ることになる。そして、電流値センスアンプ９１７が、
ダイオード９０１のしきい値０．７Ｖに対してＴＭＲ素
子９００のピン層９０２およびフリー層９０４間に０．
３Ｖ程度の電圧がかかるように電流を引き込みながら、
この電流値を測定し、前もって設定されたリファレンス
電流より大きければ「０」、小さければ「１」と判定す
る。

【０００９】これに対して、ダイオード９０１の代わり
に、トランジスタを使用した半導体記憶装置も、例えば
ＵＳＰ６１９１９８９号などで知られており、また、ダ
イオードとトランジスタのいずれをも使用しない半導体
記憶装置も、例えばＵＳＰ６１８８６１５号などで知ら
れている。これらは、何れも読出時の動作は異なるもの
の、書込時の動作は、上述したダイオードを使用した半
導体記憶装置９１０の場合と同様に行なわれる。

【００１０】他方、従来、ＭＲＡＭセルは、例えば図５
６に示すように構成されている。図５６において、ＭＲ
ＡＭセル９５０は、トンネル絶縁層９５１を複数の強磁
性体、すなわち固定強磁性層９５２及び自由強磁性層９
５３により挟持するように構成されている。ここで、固
定強磁性層９５２は、保磁力の大きな材料から成り、ま
たは反強磁性体と磁気的に結合させる等により、磁化を
一方向に固定するように構成されている。また、自由強
磁性層９５３は、外部磁場等の作用により磁化反転が可
能であるように構成されている。

【００１１】このような構成により、ＭＲＡＭセル９５
０は、固定強磁性層９５２と自由強磁性層９５３の磁化
が平行または反平行の場合に安定であって、それぞれ
「０」（図５６（ａ））「１」（図５６（ｂ））の情報
を記憶する。ここで、「０」すなわち平行の状態では、
トンネル電流が大きく、また「１」すなわち反平行の状
態では、トンネル電流が小さい。従って、トンネル電流
の電流値の差を検出することにより、ＭＲＡＭセル９５
０に記憶された「０」または「１」の情報を読み出すこ
とができる。このような構成のＭＲＡＭセルによるメモ
リセルアレイを備えた半導体記憶装置を構成した場合、
前述した半導体記憶装置９１０と同様にして、各メモリ
セルとしてのＭＲＡＭセルに対する書込及び読出を行な
うことができる。

【００１２】

【発明が解決しようとする課題】ところで、上述した半
導体記憶装置９１０においては、図５７に示すように、
ビット線９１２およびワード線９１３を流れる直交電流
が形成する磁場によって、各メモリセル９１１に対する
データ書込が行なわれるようになっているが、この書込
電流が小さ過ぎると、データ書込が行なわれ得なくなっ
てしまう。また、書込電流が大き過ぎると、選択された
メモリセル９１１だけでなく、同一ビット線９１２また
は同一ワード線９１３に接続された隣接するメモリセル
９１１にもデータ書込が行なわれることがある。このた
め、データ書込時のビット線９１２およびワード線９１
３を流れる電流値を正確に設定する必要があった。

【００１３】他方、上述したアステロイドカーブは、磁
性体の膜厚に依存するが、この膜厚は、製造時の半導体
ウェハ面内で分布を有することから、メモリセル毎に異
なることになる。また、書込電流源回路９１４，９１５
の特性もチップ毎にバラツキがあり、このバラツキを完
全に排除することは不可能であった。このような磁性体
の膜厚および書込電流源回路の特性のバラツキは、半導
体記憶装置９１０の各メモリセル９１１の書込マージン
を低下させてしまうと共に、歩留まりを低下させてしま
う。

【００１４】また、上述したアステロイドカーブは、温
度依存性を有しており、一般に高温になると、反転磁場
（最小書込電流）が小さくなってしまう。図５８は、大
きさ１μｍ×２μｍ，厚さ５ｎｍのパーマロイの２５
℃，７５℃及び１２５℃における磁化反転曲線の測定結
果を示しており、温度上昇に伴って、磁性膜の反転電流
は、約２％／１０℃程度で減少していることが分かる。
一般に、半導体デバイスの動作保証温度は、７５℃程度
以下であるが、図５８において７５℃での書込電流は、
約１０％低下してしまう。従って、室温（２５℃）での
書込電流をそのまま高温時に利用すると、非選択メモリ
セルにおいてディスターブが発生することになる。その
際、書込電流源回路の電流駆動能力自体も温度上昇に伴
って低下するので、書込電流は僅かに減少するが、反転
電流の減少に追従するまでは減少しない。このような高
温化による反転電流の減少は、メモリセルの微細化と共
に顕著になり、書込マージンが大きく減少することにな
る。

【００１５】他方、読出についても、高温化による読出
マージンの低下が知られている。ＴＭＲ素子は、一般
に、抵抗ＲおよびコンダンタクスＧが、それぞれ図５９
（Ａ）に示すように電圧依存性を有すると共に、図５９
（Ｂ）に示すように温度依存性を有することが知られて
いる。従って、図５９（Ｃ）に示すように、ＭＲ比およ
び電流差も温度依存性を有することになるので、温度上
昇に伴って読出マージンが低下してしまう。また、例え
ばＭＲＡＭにおける読出電流は、磁性体間のトンネル電
流であるので、温度上昇に伴って、磁性膜の磁化が減少
すると共に、熱励起によってトンネル確率が増加するこ
とによって、トンネル電流は増大し、磁気抵抗比が急激
に減少して、読出マージンが低下する。このような読出
マージンの低下は、同様にして、メモリセルの微細化に
より、より温度依存性が大きくなってしまう。

【００１６】本発明は、上記の問題を解決すべくなされ
たものであり、書込電流値のマージンが少ない場合であ
っても、必要かつ十分な書込電流を正確に出力できるよ
うにし、また温度変化による書込マージンおよび読出マ
ージンの変化を少なくした半導体記憶装置特にＭＲＡＭ
の提供を目的とする。

【００１７】

【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１記載の半導体記憶装置は、階層マ
トリックス状に配置された複数個のトンネル磁気抵抗素
子からなるメモリセルアレイと、一方向に並んだメモリ
セルに対して電流を流す複数本のビット線と、ビット線
を横切るように他方向に並んだメモリセルに対して電流
を流す複数本のワード線と、を備えており、選択された
メモリセルに対して、Ｘデコーダによりワード線を選択
し、Ｙデコーダによりビット線を選択して、選択したビ
ット線およびワード線に電流を流すことにより、その交
点に位置する当該メモリセルに対して合成磁場によりデ
ータ書込を行なうようにした半導体記憶装置であって、
書込電流源からの書込電流を各ビット線に供給するため
のメインビット線が、各ビット線に対して直交するよう
に配置されている構成としてある。

【００１８】半導体記憶装置をこのような構成とする
と、メインビット線セレクタをメモリセルアレイの間に
設ける必要がなくなるので、メインビット線セレクタを
構成するトランジスタの大きさを、半導体記憶装置を構
成するチップの大きさに殆ど影響を与えることなく、十
分大きくすることができる。したがって、メインビット
線セレクタを通る書込電流値を十分大きくすることがで
きるので、安定した書込電流により所望のメモリセルに
対して正確に書込を行なうことができる。

【００１９】請求項２記載の半導体記憶装置は、メイン
ビット線を選択するためのメインビット線セレクタが、
上記メモリセルアレイの上記Ｘデコーダと同じ側の外側
に配置されている構成としてある。半導体記憶装置をこ
のような構成とすると、半導体記憶装置を構成するチッ
プの面積を大きくすることなく、安定した書込電流を流
すことが可能になる。

【００２０】請求項３記載の半導体記憶装置は、階層マ
トリックス状に配置された複数個のトンネル磁気抵抗素
子からなるメモリセルアレイと、一方向に並んだメモリ
セルに対して電流を流す複数本のビット線と、ビット線
を横切るように他方向に並んだメモリセルに対して電流
を流す複数本のワード線と、を備えており、選択された
メモリセルに対して、Ｘデコーダによりワード線を選択
し、Ｙデコーダによりビット線を選択して、選択したビ
ット線およびワード線に電流を流すことにより、その交
点に位置する当該メモリセルに対して合成磁場によりデ
ータ書込を行なうようにした半導体記憶装置であって、
書込電流源からの書込電流を各ワード線に供給するため
のメインワード線が、各ワード線に対して直交するよう
に配置されている構成としてある。半導体記憶装置をこ
のような構成とすると、メインワード線セレクタをメモ
リセルアレイの間に設ける必要がなくなるので、メイン
ワード線セレクタを構成するトランジスタの大きさを、
半導体記憶装置を構成するチップの大きさに殆ど影響を
与えることなく、十分大きくすることができる。したが
って、メインワード線セレクタを通る書込電流値を十分
大きくすることができるので、安定した書込電流により
所望のメモリセルに対して正確に書込を行なうことがで
きる。

【００２１】請求項４記載の半導体記憶装置は、メイン
ワード線を選択するためのメインワード線セレクタが、
上記メモリセルアレイの上記Ｙデコーダと同じ側の外側
に配置されている構成としてある。半導体記憶装置をこ
のような構成とすると、半導体記憶装置を構成するチッ
プの面積を大きくすることなく、安定した書込電流を流
すことが可能になる。

【００２２】請求項５記載の半導体記憶装置は、マトリ
ックス状に配置された複数個のトンネル磁気抵抗素子か
らなるメモリセルアレイと、一方向に並んだメモリセル
に対して電流を流す複数本のビット線と、ビット線を横
切るように他方向に並んだメモリセルに対して電流を流
す複数本のワード線と、を備えており、選択されたメモ
リセルに対して、Ｘデコーダによりワード線を選択し、
Ｙデコーダによりビット線を選択して、選択したビット
線およびワード線に電流を流すことにより、その交点に
位置する当該メモリセルに対して合成磁場によりデータ
書込を行なうようにした半導体記憶装置であって、書込
電流源からの書込電流を、その電流の方向によって独立
的に変更し、変更値を固定するための第一の回路を備え
ている構成としてある。半導体記憶装置をこのような構
成とすると、第一の回路により、各メモリセルに対して
最適な書込電流を設定することが可能となり、書込電流
が大き過ぎたり小さ過ぎることがなく、比較的大きな動
作マージンにて正確にデータの書込を行なうことができ
る。

【００２３】請求項６記載の半導体記憶装置は、少なく
とも一つのトンネル磁気抵抗素子を利用した半導体記憶
装置であって、少なくとも一部のトンネル磁気抵抗素子
が、二個以上で一つの第一の記憶素子を構成していて、
この第一の記憶素子が、読出時にはトンネル磁気抵抗素
子が互いに直列に接続され、その中間の節点を出力とす
ると共に、この第一の記憶素子の少なくとも一部が、半
導体記憶装置の不良箇所の記憶場所として使用される構
成としてある。半導体記憶装置をこのような構成とする
と、このような二個以上のトンネル磁気抵抗素子から構
成される第一の記憶素子は、センスアンプを必要としな
いので、各種設定値等の保存のために使用しても、半導
体記憶装置を構成するチップの面積の増加が少なくて済
むことになると共に、第一の記憶素子の少なくとも一部
を例えば不良メモリセルのアドレスを保存するために使
用することができる。

【００２４】請求項７記載の半導体記憶装置は、上記第
一の回路内にて、値を固定する機能を有するレジスタ回
路が、上記第一の記憶素子を含んでおり、この第一の記
憶素子の出力が、ＣＭＯＳ回路に直接に入力されている
構成としてある。半導体記憶装置をこのような構成とす
ると、第一の回路が小さい面積で構成され得ることにな
る。

【００２５】請求項８記載の半導体記憶装置は、上記第
一の回路が、ビット線またはワード線の書込電流値を、
選択メモリセルのアドレスに依存して切換えることがで
きる構成としてある。半導体記憶装置をこのような構成
とすると、書込電流が、書込すべきメモリセルのアドレ
スによって、大き過ぎたり小さ過ぎたりするようなこと
がなく、動作マージン内の書込電流により、メモリセル
に対して正確なデータ書込を行なうことができる。

【００２６】請求項９記載の半導体記憶装置は、書込電
流を終端する終端電源が、電源回路を停止させるテスト
モードを備えており、この電源節点を外部に引き出すた
めの外部端子を備えている構成としてある。半導体記憶
装置をこのような構成とすると、書込電流を正確に測定
することができるので、第一の回路をより一層正確に調
整することができる。

【００２７】請求項１０記載の半導体記憶装置は、書込
電流源が、出力トランジスタとして基本部分のトランジ
スタおよび調整部分トランジスタを備えており、これら
出力トランジスタのゲート長が、基本部分のトランジス
タでは最小値であるが、調整部分のトランジスタでは最
小値より大きい構成としてある。半導体記憶装置をこの
ような構成とすると、書込電流源の占有面積を増大させ
ることなく、正確な書込電流を出力することができる。

【００２８】請求項１１記載の半導体記憶装置は、メイ
ンビット線が相補に構成されており、一方のメインビッ
ト線が書込電流源に接続され、他方のメインビット線が
終端に固定されることにより、選択されたメモリセルの
「０」または「１」が区別して書込まれる構成としてあ
る。半導体記憶装置をこのような構成とすると、ビット
線側の書込電流源が簡略化され、第一の回路が小型に構
成され得ることになる。

【００２９】請求項１２記載の半導体記憶装置は、読出
時には、双方のメインビット線を使用して、選択された
メモリセルをセンスアンプに接続する構成としてある。
半導体記憶装置をこのような構成とすると、読出時の動
作マージンを増大させることができる。

【００３０】請求項１３記載の半導体記憶装置は、非選
択のビット線の電位を固定する回路として、ビット線の
選択のためのセレクタとは別の専用の回路手段を備えて
いる構成としてある。半導体記憶装置をこのような構成
とすると、セレクタの占有面積が増大することを防止す
ることができる。

【００３１】請求項１４記載の半導体記憶装置は、書込
時の終端電源用の電源線が、半導体記憶装置を構成する
チップ内にて、他の電源線とは分けられている構成とし
てある。半導体記憶装置をこのような構成とすると、終
端電源の電位が接地電位に正確に保持されることにな
り、第一の回路をより正確に調整することができる。

【００３２】請求項１５記載の半導体記憶装置は、階層
マトリックス状に配置された複数個のトンネル磁気抵抗
素子からなるメモリセルアレイと、一方向に並んだメモ
リセルに対して電流を流すようにサブアレイに形成され
た複数本のビット線と、ビット線を横切るように他方向
に並んだメモリセルに対して電流を流すようにサブアレ
イに形成された複数本のワード線と、を備えており、選
択されたメモリセルに対して、Ｘデコーダによりワード
線を選択し、Ｙデコーダによりビット線を選択して、選
択したビット線およびワード線に電流を流すことによ
り、その交点に位置する当該メモリセルに対して合成磁
場によりデータ書込を行なうようにした半導体記憶装置
であって、サブアレイの非選択のワード線またはビット
線の一方のみがスイッチング素子を介して電位が固定さ
れており、他方がメモリセルを介して電位が固定されて
いる構成としてある。半導体記憶装置をこのような構成
とすると、非選択のワード線またはビット線がスイッチ
ング素子により駆動されず、メモリセルを介してビット
線またはワード線に接続されることになり、そのビット
線またはワード線が終端電源に接続されている。したが
って、メモリセルの抵抗値が高いが、メモリセルの動作
時間が遅くてもよい場合には、ＮＯＲゲートおよびＮＭ
ＯＳトランジスタ等を使用することなく、簡単な構成に
より、半導体記憶装置を構成するチップを小面積で構成
することができる。

【００３３】請求項１６記載の半導体記憶装置は、メイ
ンワード線が相補に構成されており、一方のメインワー
ド線が書込電流源に接続され、他方のメインワード線が
終端に固定されることにより、書込電流の向きを変化さ
せる構成としてある。半導体記憶装置をこのような構成
とすると、ワード線側の書込電流源が簡略化され、第一
の回路が小型に構成され得ることになる。

【００３４】請求項１７記載の半導体記憶装置は、読出
時には、双方のメインビット線を使用して、選択された
メモリセルをセンスアンプに接続する構成としてある。
半導体記憶装置をこのような構成とすると、読出時の動
作マージンを増大させることができる。

【００３５】請求項１８記載の半導体記憶装置は、メイ
ンビット線として、書込用メインビット線と読出用メイ
ンビット線が互いに別個に設けられている構成としてあ
る。半導体記憶装置をこのような構成とすると、読出用
メインビット線をビット線に対して読出専用のスイッチ
ング素子を介して接続することができるので、スイッチ
ング素子として、書込電流を考慮せずに、ゲート幅の小
さいトランジスタを使用することができる。これによ
り、トランジスタの寄生容量の影響を排除することがで
き、読出の高速化を図ることができる。

【００３６】請求項１９記載の半導体記憶装置は、サブ
アレイに設けられた選択スイッチング素子が、Ｘデコー
ダまたはＹデコーダの出力とブロック選択信号の論理和
演算機能を備えている構成としてある。半導体記憶装置
をこのような構成とすると、ブロック選択信号が通過す
る回路素子が低減されることにより、負荷が低減され、
アクセス時間が短縮され得ることになる。

【００３７】請求項２０記載の半導体記憶装置は、ブロ
ック選択信号が、書込または読出を含む動作モードの情
報を含んでいる構成としてある。半導体記憶装置をこの
ような構成とすると、書込または読出等の動作モードを
別の信号線を介して出力する必要がなくなり、少ない配
線によりメモリセルの書込および読出を行なうことがで
きる。

【００３８】請求項２１記載の半導体記憶装置は、マト
リックス状に配置された複数個のトンネル磁気抵抗素子
からなるメモリセルアレイと、一方向に並んだメモリセ
ルに対して電流を流す複数本のビット線と、ビット線を
横切るように他方向に並んだメモリセルに対して電流を
流す複数本のワード線と、を備えており、選択されたメ
モリセルに対して、Ｘデコーダによりワード線を選択
し、Ｙデコーダによりビット線を選択して、選択したビ
ット線およびワード線に電流を流すことにより、その交
点に位置する当該メモリセルに対して合成磁場によりデ
ータ書込を行なうようにした半導体記憶装置であって、
書込電流源の出力電流の温度依存性が、選択メモリセル
の磁化反転特性の温度依存性と非選択メモリセルの磁化
反転特性の間の値として設定される構成としてある。半
導体記憶装置をこのような構成とすると、書込電流源の
出力電流の温度依存性が選択メモリセルの磁化反転特性
の温度依存性と非選択メモリセルの磁化反転特性の間の
値として設定されることにより、書込電流源の出力電流
が、メモリセルの磁化反転特性が持つ負の温度依存性に
適した温度依存性を有することになるので、非選択メモ
リセルの反転磁場と配線の生成する磁場の割合が温度に
関係なく一定にある。従って、所謂ディスターブが発生
しにくくなるので、温度上昇と共に書込マージンが小さ
くなるようなことはなく、所定の書込マージンを確保す
ることができる。

【００３９】請求項２２記載の半導体記憶装置は、書込
電流源回路の出力電流の温度依存性が、基準電位回路の
電圧により生成されると共に、上記基準電位回路の一部
が、バンドギャップリファレンス回路である構成として
ある。半導体記憶装置をこのような構成とすると、半導
体記憶装置で一般に使用されている基準電圧生成用のバ
ンドギャップリファレンス回路を流用することができる
ので、基準電圧発生回路を新たに作成する必要がなく、
回路面積を小さくすることができると共に、既に確立し
ている回路やプロセスを利用することができるので、開
発が短時間で済み、信頼性の高い半導体記憶装置を構成
することができる。

【００４０】請求項２３記載の半導体記憶装置は、上記
基準電位回路が、抵抗素子としてトンネル磁気抵抗素子
を使用している構成としてある。半導体記憶装置をこの
ような構成とすると、メモリセルの反転電流の温度依存
性と書込電流源の書込電流の温度依存性とがプロセスバ
ラツキによって設計値からずれる可能性が小さくなり、
歩留まりが向上することになる。

【００４１】請求項２４記載の半導体記憶装置は、マト
リックス状に配置された複数個のトンネル磁気抵抗素子
からなるメモリセルアレイと、一方向に並んだメモリセ
ルに対して電流を流す複数本のビット線と、ビット線を
横切るように他方向に並んだメモリセルに対して電流を
流す複数本のワード線と、を備えており、選択されたメ
モリセルに対して、Ｘデコーダによりワード線を選択
し、Ｙデコーダによりビット線を選択して、選択したビ
ット線およびワード線に電流を流すことにより、その交
点に位置する当該メモリセルに対して合成磁場によりデ
ータ書込を行なうようにした半導体記憶装置であって、
読出回路の出力電圧の温度依存性が、メモリセルのトン
ネル磁気抵抗素子の温度依存性に合わせ込んで設定され
る構成としてある。半導体記憶装置をこのような構成と
すると、読出回路の出力電圧が、メモリセルの磁気抵抗
素子の温度および電圧依存性が持つ負の温度依存性に適
した適正電圧に設定されるので、任意の温度においてセ
ンス電流が最大となり、読出マージンを大きく保持し、
所定の読出マージンを確保することができる。

【００４２】請求項２５記載の半導体記憶装置は、読出
回路の出力電圧の温度依存性が、基準電位回路の電圧に
より生成されると共に、上記基準電位回路の一部が、バ
ンドギャップリファレンス回路である構成としてある。
半導体記憶装置をこのような構成とすると、半導体記憶
装置で一般に使用されている基準電圧生成用のバンドギ
ャップリファレンス回路を流用することができるので、
基準電圧発生回路を新たに作成する必要がなく、回路面
積を小さくすることができると共に、既に確立している
回路やプロセスを利用することができるので、開発が短
時間で済み、信頼性の高い半導体記憶装置を構成するこ
とができる。

【００４３】請求項２６記載の半導体記憶装置は、上記
バンドギャップリファレンス回路が、抵抗素子としてト
ンネル磁気抵抗素子を使用している構成としてある。半
導体記憶装置をこのような構成とすると、メモリセルの
反転電流の温度依存性と読出回路の読出電流の温度依存
性とがプロセスバラツキによって設計値からずれる可能
性が小さくなり、歩留まりが向上することになる。

【００４４】請求項２７記載の半導体記憶装置は、半導
体記憶装置が、ＭＲＡＭであって、読出時のメモリセル
電流が１０μＡ程度である構成としてある。半導体記憶
装置をこのような構成とすると、半導体記憶装置がＭＲ
ＡＭの場合であっても、書込マージン及び読出マージン
を確保することかできる。

【００４５】請求項２８記載の半導体記憶装置は、温度
依存性の設定を行なう温度補償回路が、サブスレッショ
ルド電流を用いる構成としてある。半導体記憶装置をこ
のような構成とすると、温度依存性の設定が確実に行な
われることになり、安定して書込マージン及び読出マー
ジンを確保することかできる。

【００４６】請求項２９記載の半導体記憶装置は、温度
依存性の設定を行なう温度補償回路が、出力電流の温度
依存性を調整し得るトリミング回路を有している構成と
してある。半導体記憶装置をこのような構成とすると、
簡単な構成により、容易に出力電流の温度依存性を調整
することができる。

【００４７】

【発明の実施の形態】［第一の実施の形態］以下、本発
明の実施の形態について、図面を参照して説明する。ま
ず、本発明の半導体記憶装置の第一の実施形態につい
て、図１〜図１３を参照して説明する。図１は、本実施
形態による半導体記憶装置の構成を示すブロック図であ
る。

【００４８】図１に示すように、半導体記憶装置１０
は、マトリックス状に配置された複数個のメモリセル１
１と、個々のメモリセル１１に対してデータ書込を行な
うための書込電流源１２，１３と、個々のメモリセル１
１についてデータ読出を行なうための読出電源１４およ
びセンスアンプ１５と、を含んでいる。なお、図１は、
半導体記憶装置１０における書込時の状態を示してお
り、メモリセル１１ａの書込を行なう際に、オンとなる
セレクタ，トランジスタ等が太線で示されている。ここ
で、書込電流源１２からメインワード線セレクタ３８，
メインワード線３２ａおよびワード線２９を介して、メ
モリセル１１ａに電流が流れ、また、書込電流源１３か
らメインビット線セレクタ３５，メインビット線３１ａ
およびビット線２２を介して、メモリセル１１ａに電流
が流れ、メモリセル１１ａに対して書込が行なわれるよ
うになっている。

【００４９】各メモリセル１１の構成について、図２を
参照して説明する。図２において、メモリセル１１は、
シリコン基板２０上に層間膜２１ａを介して形成された
複数本の横方向に互いに平行に延びる複数本のビット線
（ＢＬ）２２と、ビット線２２上にコンタクト２３を介
してマトリックス状に配置されたピン層固定用反強磁性
体層２４と、その上に順次に形成された強磁性体からな
るピン層２５，トンネル絶縁膜２６および強磁性体から
なるフリー層２７と、その上にコンタクト２８を介して
形成された紙面に垂直な方向に互いに平行に延びる複数
本のワード線（ＷＬ）２９と、これらを覆う層間膜２１
ｂと、から構成されている。ここで、個々のメモリセル
１１は、上述したピン層２５，トンネル絶縁膜２６およ
びフリー層２７からなる個々のＴＭＲ素子３０により構
成されており、互いに直角に延びる階層化されたビット
線２２とワード線２９の交点の部分に形成されることに
より、マトリックス状に配置されることになる。そし
て、各メモリセル１１は、図３の等価回路に示すよう
に、それぞれ可変抵抗として表わされる。

【００５０】ここで、上記ビット線２２は、所定本数の
ワード線２９と交差するように、縦方向に関して分割し
て、Ｘブロックを構成するように配置されている。同様
に、上記ワード線２９は、所定本数のビット線２２と交
差するように、横方向に関して分割して、Ｙブロックを
構成するように配置されている。

【００５１】さらに、上記半導体記憶装置１０は、上記
ビット線（ＢＬ）２２に対して直交するように階層化し
て配置されたメインビット線（ＭＢＬ）３１を備えてお
り、また上記ワード線（ＷＬ）２９に対して直交するよ
うに階層化して配置されたメインワード線（ＭＷＬ）３
２を備えている。図１に示す場合、各ビット線２２の上
端に対して、それぞれメインビット線３１ａが、上方の
スイッチングトランジスタ３３ａを介して接続されてい
る。各ビット線２２の下端は、それぞれ下方のスイッチ
ングトランジスタ３３ｂを介して終端電源（図示せず）
に接続されている。そして、このスイッチングトランジ
スタ３３ｂは、そのゲートが下方のメインビット線３１
ｂに対して接続されている。そして、上方のメインビッ
ト線３１ａは、左端がメインビット線セレクタ３５に接
続されており、下方のメインワード線３１ｂは、左端が
Ｙブロックデコーダ３６に接続されている。

【００５２】また、図１に示す場合、各ワード線２９の
左端に対して、それぞれメインワード線３２ａが、左方
のスイッチングトランジスタ３４ａを介して接続されて
いる。各ワード線２９の右端は、それぞれ右方のスイッ
チングトランジスタ３４ｂを介して終端電源（図示せ
ず）に接続されている。そして、このスイッチングトラ
ンジスタ３４ｂは、そのゲートが右方のメインワード線
３２ｂに対して接続されている。そして、左方のメイン
ワード線３２ａは、上端がメインワード線セレクタ３８
に接続されており、右方のメインワード線３２ｂは、上
端がＸブロックデコーダ３９に接続されている。

【００５３】さらに、メインワード線３２ａ，３２ｂの
間において、各ビット線２２に沿ってメインワード線３
２ｃが配置されており、これらのメインワード線３２ｃ
は、各ビット線２２の上端に接続されたスイッチングト
ランジスタ３３ａのゲートに接続されている。そして、
これらのメインワード線３２ｃは、上端がＹデコーダ４
０に接続されている。

【００５４】上記書込電流源１２および読出電源１４
は、共に上記メインワード線セレクタ３８に接続されて
おり、また上記書込電流源１３およびセンスアンプ１５
は、共に上記メインビット線セレクタ３５に接続されて
いる。なお、書込電流源１２は、双方向電源であり、ま
た書込電流源１３は、単方向電源である。

【００５５】このようにして、メインビット線セレクタ
３５，Ｙブロックデコーダ３６およびＹデコーダ４０に
より、Ｙセレクタ回路１８ａが構成され、またメインワ
ード線セレクタ３８，Ｘブロックデコーダ３９およびＸ
デコーダ３７により、Ｘセレクタ回路１８ｂが構成され
ることになる。また、メインビット線３１ｂにゲートが
接続されたトランジスタ３３ｂにより、Ｙ終端回路１９
ａが構成され、メインワード線３２ｂに接続されたトラ
ンジスタ３４ｂにより、Ｘ終端回路１９ｂが構成される
ことになる。

【００５６】この場合、非選択のビット線２２およびワ
ード線２９は、図示しない終端電源の電圧Ｖｔｅｒｍに
なっている。ここで、電圧Ｖｔｅｒｍは、外部電圧であ
る書込電流源１２，１３の電圧Ｖｃｃ（例えば２．５
Ｖ）と接地電位ＧＮＤ（例えば０Ｖ）の中間電圧、例え
ば０．８Ｖである。なお、電圧Ｖｔｅｒｍが、電圧Ｖｃ
ｃと接地電位ＧＮＤのちょうど中間でないのは、ソース
電位が高くなると電流が流れにくくなる単体のＮＭＯＳ
トランジスタをセレクタとして使用しているためであ
る。

【００５７】図４は、上記半導体記憶装置１０の配線の
寄生抵抗を含む書込回路系の回路図を示しており、メモ
リセル１１ａの書込を行なう際に、オンとなるセレク
タ，トランジスタ等が太線で示されている。図４におい
て、ビット線２２は、メインビット線セレクタ３５，Ｙ
デコーダ４０およびＹブロックデコーダ３６によって選
択される。Ｙデコーダ４０には、一部のＸアドレスの論
理が含まれており、Ｘ側のブロック選択信号が入力され
ている。また、Ｙブロックデコーダ３６には、信号ＲＥ
ＡＤが入力されており、信号３１ｂが活性化される読出
モード時に、選択ブロックのビット線２２を書込終端に
接続しないようにしている。なお、書込モード時には、
配線の寄生抵抗によって、ワード線２９とビット線２２
の間に電位差が生じ、メモリセル１１に電流が流れるこ
とになる。しかしながら、メモリセル１１は約１ＭΩの
抵抗値を有しており、書込電流は約２ｍＡであることか
ら、メモリセル１１でリークする電流は１μＡ以下とな
る。したがって、このリーク電流がメモリセル１１の書
込動作に影響を与えるようなことはない。

【００５８】ここで、書込電流源１３から遠いビット線
２２に書込電流を流す場合、配線の寄生抵抗が大きくな
るので、電圧降下が大きくなる。他方、半導体記憶装置
１０中の部品として構成される書込電流源１３は、図５
に示すように、簡単な構成が採用されている。以下、書
込電流源１３の動作を、図５の下半分に示されている
「０」を書き込むためのＮＭＯＳにより構成された側の
みに関して説明する。なお、図５の上半分に示されてい
る「１」を書き込むためのＰＭＯＳにより構成された側
は、動作が反転しているだけで同様であるので、説明を
省略する。図５において、基準電圧Ｖｒｅｆの電位と抵
抗素子５２０の抵抗値で決まる基準電流が、カレントミ
ラー回路を介して、トランジスタ５０５からトランジス
タ５００，・・・，５０３，５０４に流れる。トランジ
スタ５０４の電流駆動能力は、基本的な電流値が生ずる
ように設定されている。

【００５９】また、トランジスタ５００〜５０３は、ト
ランジスタ特性のバラツキ分，磁性特性（アステロイド
特性）のバラツキ分そして書込電流源１３の出力インピ
ーダンスが寄生抵抗により変化して出力電流が影響を受
ける分を調整できるように、例えば１６段階で電流を調
整できるようになっている。基本分の出力トランジスタ
５０４は、最も大きい駆動能力を必要とするので、例え
ばゲート長（所謂Ｌ）が設定ルールで許される最小のも
のが採用される。これに対して、他の出力トランジスタ
５００〜５０３は、調整用であり、正確な電流能力比
（例えばトランジスタ５０１は、トランジスタ５００の
二倍、トランジスタ５０２は、トランジスタ５００の４
倍、トランジスタ５０３は、トランジスタ５００の８
倍）が必要であるので、ゲート長のバラツキが見えなく
なる程度の大きなゲート長のものが採用される。ここで
は、トランジスタ５０４では、ゲート長Ｌ＝０．２５μ
ｍであり、他のトランジスタ５００〜５０３は、ゲート
長Ｌ＝０．５μｍである。これにより、書込電流源１３
は、図６に示すようなＭＯＳトランジスタの飽和特性
（飽和領域が狭く、かつ平坦でない）の影響を低減し
て、最終的に調整を行なう調整部分の電流能力のバラツ
キが小さく、正確な電流が出力されることになり、より
小さな面積で大きな電流を正確に流すことができる。な
お、図５の上半分に示されている「１」を書き込むため
のＰＭＯＳにおけるトランジスタ５１５，５１０，・・
・５１３，５１４も、同様に構成されている。

【００６０】このようにして、「０」を書き込む場合、
信号ＷＣＮが、また「１」を書き込む場合には、信号Ｗ
ＣＰが活性化され、その際電流の調整は、信号ＲＧＤ０
〜ＲＧＤ７により行なわれる。この場合、トランジスタ
特性のバラツキ分，磁性特性のバラツキ分に関しては、
調整すべき量がメモリセル１１のアドレスに依存せず一
定であるが、寄生抵抗による出力電流の変化分に関して
は、調整すべき量は一定ではない。したがって、信号Ｒ
ＧＤ０〜ＲＧＤ７を決定する回路には、メモリセルのア
ドレスを入力する必要がある。

【００６１】この信号ＲＧＤ０〜ＲＧＤ７を決定する回
路（以下、第一の回路という）は、例えば図７に示すよ
うに構成されている。図７において、第一の回路６０
は、信号ＲＧＤ０〜ＲＧＤ７に対応して、それぞれ四つ
のレジスタ６１と、四つのレジスタ６１の出力を加算出
力するアンド回路６１ａと、を備えている。各レジスタ
６１には、それぞれセルアレイを選択するための信号の
上位アドレスであるＸ８，Ｘ９およびその反転信号であ
るＸ８Ｂ，Ｘ９Ｂの組合せが入力されており、これらの
上位アドレスの組合せによって、レジスタが選択される
ことになる。そして、選択されたレジスタは、それぞれ
「０」または「１」に対して、それぞれのアドレスに適
した電流が書込電流源１３から出力されるような信号Ｒ
ＧＤ０〜ＲＧＤ７を出力するようになっている。レジス
タ回路の値は、メモリＬＳＩの製造時の出荷前の機能試
験において、仮設定され、マージンをもって書込可能で
あるか否かの試験をした後に、設定される。

【００６２】これらのレジスタは、例えば図８に示すよ
うに構成されている。図８において、レジスタ６１は、
互いに直列に接続された複数個（図示の場合、８個）の
記憶素子としてのＴＭＲ素子６２から構成されており、
図９に示すように、電源立ち上げ時にチップ内部で生成
される信号ＬＡＴおよびＡＣＴにより、ＴＭＲ素子６２
の中間節点Ｎ１の値をＤ−フリップフロップ回路６３に
ラッチするように構成されている。ここで、上記ＴＭＲ
素子６２は、図１０に示すように、端子に印加される電
圧に依存して特性が変化する。すなわち、通常のメモリ
セルでは、電流を検出するので、電流差が最大（約２０
％）になるように、端子電圧が０．３〜０．５Ｖ程度に
設定される。しかしながら、端子電圧が低いほど出力電
圧の比（抵抗の比，所謂ＭＲ比）が高くなる、例えば端
子電圧０Ｖの近傍では、約４０％になるので、ＴＭＲ素
子６２を直列に配列し、電源側とＧＮＤ側で逆の値を書
き込むことにより、ＣＭＯＳレベルに近い信号が得られ
ることになる。なお、この回路では、簡略化のために、
各ＴＭＲ素子６２の書込用の回路は省略されている。こ
のようなレジスタ６１は、ＴＭＲ素子６２が二個以上必
要になるが、センスアンプを必要としないことから、回
路を簡略化することが可能である。

【００６３】さらに、上述した半導体記憶装置１０にお
いては、図１１に示すように、メモリセル１１からなる
セルアレイ１６に接続される終端電源１７に、テスト用
外部出力パッド１７ａが設けられている。これにより、
電流測定モードにおいて、活性化される信号ＴＥが活性
化されている間、終端電源１７の電源回路が不活性とな
り、書込電流源１３の電流値が、このテスト用回部出力
パッド１７ａにより直接に測定され得る。このようにし
て、書込試験だけでなく、電流値を直接に測定すること
によって、レジスタ値の設定をより正確に行なうことが
可能になる。

【００６４】図１２は、図１に示した半導体記憶装置１
０における読出時の状態を示しており、メモリセル１１
ａの読出を行なう際に、オンとなるセレクタ，トランジ
スタ等が太線で示されている。ここで、読出電源１４か
らメインワード線セレクタ３８からメインワード線３２
ａおよびワード線２９を介して、メモリセル１１ａに電
流が流れ、その際他のメモリセル１１にも電流が流れる
ことになる。このとき、図１３の等価回路（メモリセル
１１を可変抵抗により示す）に示すように、非選択のメ
モリセル１１に流れる不要な電流成分の電流値は、概略
値が前もって分かっているので、センスアンプ１５内に
て、減算回路１５ａによりその概略値を減算した後、微
弱電流値を積分回路１５ｂにより積分してから、ＡＤ変
換回路１５ｃによりデジタル電流値に変換し、電流値を
検出するようになっている。

【００６５】その際、このデジタル電流値が個々のメモ
リセル１１の特性バラツキに影響されないように、上記
デジタル電流値を一旦電流値レジスタ１５ｅに保存して
おく。そして、当該メモリセル１１ａに「０」を書き込
んだ後、再度同様にして電流値を読み出して、この再度
読み出したデジタル電流値と電流値レジスタ１５ｅに保
存されたデジタル電流値とを比較器１５ｄにより比較す
る。ここで、比較器１５ｄは、このデジタル電流値の差
が誤差範囲を越えている場合には、メモリセル１１ａの
データは、「１」と判定し、誤差範囲内である場合に
は、メモリセル１１ａのデータは、「０」と判定する。
その際、上記誤差範囲は、基準値レジスタ１５ｆに保存
されている。このようにして、所謂自己リファレンス方
式によって、「０」または「１」の判定が、メモリセル
の特性バラツキに影響されることなく、正確に行なわれ
ることになる。

【００６６】この場合、メインビット線３１とビット線
２２が互いに直交して配置されていることから、メイン
ビット線セレクタ３５が、メモリセル１１を構成するメ
モリセルアレイ１６の間に設ける必要がない。これによ
り、メインビット線セレクタ３５を構成するトランジス
タ３５ａ（図４参照）は、チップサイズに殆ど影響を与
えることなく、大きくすることができ、書込電流を安定
して流すことができる。

【００６７】［第二の実施の形態］図１４は、本発明に
よる半導体記憶装置の第二の実施形態の構成を示すブロ
ック図である。図１４において、半導体記憶装置７０
は、図１に示した半導体記憶装置１０とほぼ同様の構成
であるので、同じ構成要素には同じ符号を付して、その
説明を省略する。

【００６８】図１４において、半導体記憶装置７０は、
図１に示した半導体記憶装置１０と比較して、メインビ
ット線セレクタおよびＹセレクタ回路そして書込電流源
が異なる構成になっている。なお、図１４は、半導体記
憶装置７０における書込時の状態を示しており、メモリ
セル１１ａの書込を行なう際に、オンとなるセレクタ，
トランジスタ等が太線で示されている。

【００６９】メインビット線セレクタ７１は、各メイン
ビット線３１ａ，３１ｂの双方に接続されており、Ｙブ
ロックデコーダ７２は、さらにメインビット線３１ａ，
３１ｂの外側に設けられたメインビット線３１ｄ，３１
ｅに接続されている。そして、これらのメインビット線
３１ｄ，３１ｅは、それぞれトランジスタ３３ａ，３３
ｂのゲートに出力が接続されたＮＡＮＤゲート７３の一
方の入力端子に接続されており、これらのＮＡＮＤゲー
ト７３の他方の入力端子は、それぞれメインワード線３
２ｃに接続されている。この場合、各ビット線２２は、
その下端が終端電源に接続されておらず、メインビット
線３１ｂに接続されることにより、他の接地電位とは分
けられた内部接地電位Ｇｔｅｒｍに保持されることにな
る。

【００７０】また、書込電流源７４は、図１５に示すよ
うに、電流を流す方向のみの片方向電源であって、出力
部はＰＭＯＳのみによって構成されており、書込電流源
１３と比較してより小型に小面積に形成されている。そ
して、書込データの「０」または「１」は、書込電流源
７４からの出力電流によって行なわれるのではなく、メ
インビット線セレクタ７１による相補のメインビット線
３１ａまたは３１ｂの選択によって行なわれるようにな
っている。この場合、上述した第一の回路６０も、中間
節点Ｎ１が不要であることから、約半分のＴＭＲ素子６
２により構成され得ることになり、小面積に構成され得
る。

【００７１】図１６は、上記半導体記憶装置７０の書込
回路系を含む回路図を示している。図１６において、書
込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢに
よって、相補のメインビット線３１ａまたは３１ｂの一
方が選択され、他方は終端電位に固定される。このよう
な構成によって、メインビット線セレクタ７１のＮＭＯ
Ｓトランジスタのソース・ゲート間電位がほぼ電源電圧
と同じにすることが可能であるので、セレクタ７１のト
ランジスタ７１ａを小さくすることができ、メモリセル
１６内にＮＡＮＤゲート７３による増加面積を補償する
ことになる。この場合、メインビット線３１を流れる電
流の距離がほぼ二倍になることから、メインビット線３
１ｄ，３１ｅによる配線の寄生抵抗の影響が、図１の半
導体記憶装置１０の場合と比較して大きくなる。このた
め、図１の半導体記憶装置１０におけるメモリセル１１
のアドレスによる電流の調整がより厳密に行なわれる必
要がある。

【００７２】図１７は、上記半導体記憶装置７０の読出
時の状態を示すブロック図である。図１７において、読
出モード時に活性化されるトランジスタが太線により示
されている。この場合、読出時に活性化される読出信号
ＲＥＡＤにより、データに拘わらず双方のメインビット
線３１ａ，３１ｂが使用される。そして、メインビット
線セレクタ７１は、ワード線２９の両側がオン状態とな
るため、トランジスタ７１ａあたりの電流が約半分にな
る。したがって、メインビット線セレクタ７１における
電圧降下が減少して、ＴＭＲ素子からなるメモリセル１
１に印加する電圧をより正確に制御できることになる。
このようにして、図１０に示したように、ＴＭＲ素子の
特性が両端子に印加される電圧により変化するので、Ｔ
ＭＲ素子の動作マージンを向上させることができる。

【００７３】さらに、この場合、書込電流源７４による
書込電流を正確に測定するために、図１８に示すよう
に、通常のＧＮＤ外部端子パッド１６ｂとは別に、メモ
リセルアレイ１６の内部接地電位Ｇｔｅｒｍを引き出す
ための書込終端専用ＧＮＤ外部端子パッド１６ｃが設け
られている。この書込終端専用ＧＮＤ外部端子パッド１
６ｃによって、出荷前にウェハ状態で、書込電流源７４
の調整を行なう際に、書込電流源７４の電流値を正確に
測定することができる。

【００７４】［第三の実施の形態］図１９は、本発明に
よる半導体記憶装置の第三の実施形態の構成を示すブロ
ック図である。図１９において、半導体記憶装置８０
は、図１４に示した半導体記憶装置７０とほぼ同様の構
成であるので、同じ構成要素には同じ符号を付して、そ
の説明を省略する。

【００７５】図１９において、半導体記憶装置８０は、
図１４に示した半導体記憶装置７０と比較して、メイン
ビット線セレクタおよびＹセレクタ回路そして書込電流
源が異なる構成になっている。なお、図１９は、半導体
記憶装置８０における書込時の状態を示しており、メモ
リセル１１ａの書込を行なう際に、オンとなるセレク
タ，トランジスタ等が太線で示されている。

【００７６】メインビット線セレクタ８１は、各メイン
ビット線３１ａ，３１ｂの双方に接続されており、Ｙブ
ロックデコーダ８２は、さらにメインビット線３１ａの
外側に設けられたメインビット線３１ｄに接続されてい
る。そして、メインビット線３１ｄは、それぞれトラン
ジスタ３３ａのメインビット線３１ａとは反対側とＧＮ
Ｄ間に接続されたＮＭＯＳトランジスタ８３のゲートに
出力端子が接続されたＮＯＲゲート８４の一方の入力端
子に接続されており、これらのＮＯＲゲート８４の他方
の入力端子は、メインワード線３２ｃに接続されてい
る。

【００７７】この場合、各ビット線２２は、その下端
が、メインビット線３１ｂに接続されている。これによ
り、非選択のメモリセル１１に対応するビット線２２が
ＮＯＲゲート８４によりオンされるＮＭＯＳトランジス
タ８３を介して、他の接地電位とは分けられた内部接地
電位Ｇｔｅｒｍに保持されるようになっている。

【００７８】この場合、上述した第二の実施形態である
半導体記憶装置７０と比較して、各ビット線２２の両端
における回路構成が異なることにより、レイアウトが困
難になるが、より少ないトランジスタ数により、メイン
ビット線セレクタ８１を構成することができるので、小
面積で構成することができる。

【００７９】図２０は、上記半導体記憶装置８０の書込
回路系を含む回路図を示している。図２０において、書
込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢに
よって、メインビット線３１ａがオンされ、メインビッ
ト線３１ｂは終端電位に固定される。このような構成に
よって、図１４に示した第二の実施形態の半導体記憶装
置７０と同様に、メインビット線３１を流れる電流の距
離がほぼ二倍になることから、メインビット線３１ｄ，
３１ｅによる配線の寄生抵抗の影響が、図１の半導体記
憶装置１０の場合と比較して大きくなる。このため、図
１の半導体記憶装置１０におけるメモリセル１１のアド
レスによる電流の調整がより厳密に行なわれる必要があ
る。

【００８０】図２１は、上記半導体記憶装置８０の読出
時の状態を示すブロック図である。図２１において、読
出モード時に活性化されるトランジスタが太線により示
されている。この場合、読出時に活性化される読出信号
ＲＥＡＤにより、データに拘わらず双方のメインビット
線３１ａ，３１ｂが使用される。そして、メインビット
線セレクタ８１は、ワード線２９の両側がオン状態とな
るため、トランジスタ８１ａあたりの電流が約半分にな
る。したがって、メインビット線セレクタ８１における
電圧降下が減少して、ＴＭＲ素子からなるメモリセル１
１に印加する電圧をより正確に制御できることになる。

【００８１】［第四の実施の形態］図２２は、本発明に
よる半導体記憶装置の第四の実施形態の構成を示すブロ
ック図である。図２２において、半導体記憶装置９０
は、図１４に示した半導体記憶装置７０とほぼ同様の構
成であるので、同じ構成要素には同じ符号を付して、そ
の説明を省略する。

【００８２】図２２において、半導体記憶装置９０は、
図１４に示した半導体記憶装置７０と比較して、メモリ
セルおよびＸ終端回路が異なる構成になっている。な
お、図２２は、半導体記憶装置９０における書込時の状
態を示しており、メモリセル１１ａの書込を行なう際
に、オンとなるセレクタ，トランジスタ等が太線で示さ
れている。

【００８３】この場合、メモリセル９１は、図２３に示
すように、シリコン基板２０上にて、拡散層２０ａを介
して形成されたコンタクト２３上に、順次にピン層固定
用反強磁性体層２４，ピン層２５，トンネル絶縁膜２
６，フリー層２７およびコンタクト２８が積層されＴＭ
Ｒ素子が構成されていると共に、コンタクト２８上にビ
ット線２２が形成されている。さらに、このメモリセル
９１においては、ワード線２９が、書込ワード線２９ａ
と読出ワード線２９ｂに分けられている。そして、これ
らの書込ワード線２９ａと読出ワード線２９ｂが、それ
ぞれ層間膜２１ａ中に形成されていると共に、これらの
間にＧＮＤ線２９ｃが形成されている。

【００８４】このメモリセル９１は、図２４に示すよう
に、可変抵抗による等価回路で表わされており、その書
込ワード線２９ａが、左端がトランジスタ９２を介して
メインワード線に接続されており、このトランジスタ９
２のゲートは、メインワード線３２ｃに接続されてい
る。また書込ワード線２９ａの右端は、直接に終端電源
に接続されている。また、読出ワード線２９ｂには、Ｎ
ＡＮＤゲート９３の出力端子が接続されており、このＮ
ＡＮＤゲート９３の一方の入力端子は、メインワード線
３２ｂに接続されており、他方の入力端子は、メインワ
ード線３１ｃに接続されている。

【００８５】このような構成によれば、ビット線２２の
選択は、図１４に示した第二の実施形態による半導体記
憶装置７０と同様であり、また書込ワード線２９ａの選
択は、各書込ワード線２９ａの左端に接続されたトラン
ジスタ９２により行なわれる。この場合、メモリセル９
１の読出方法に拘わらず、メモリセル９１の書込を行な
うことができるので、データ書込に関しては、図１９に
示した第三の実施形態による半導体記憶装置８０に適用
することも可能である。

【００８６】図２５は上記半導体記憶装置９０の読出時
のブロック図、図２６は上記半導体記憶装置９０の配線
の寄生抵抗を含む書込回路系の回路図を示しており、メ
モリセル９１ａの読出を行なう際に、オンとなるセレク
タ，トランジスタ等が太線で示されている。センスアン
プ１５からメインビット線３１ａ，ビット線２２を介し
て、メモリセル９１ａのＧＮＤ線２９ｃに信号電流が流
れ込み、センスアンプ１５は、この信号電流を基準電流
と比較して、基準電流より大きい場合には「０」と判定
し、小さい場合には「１」と判定する。

【００８７】［第五の実施の形態］図２７は、本発明に
よる半導体記憶装置の第五の実施形態の構成を示すブロ
ック図である。図２７において、半導体記憶装置１００
は、図１９に示した第三の実施形態による半導体記憶装
置８０の変形例であって、同じ構成要素には同じ符号を
付して、その説明を省略する。図２７において、半導体
記憶装置１００は、図１９に示した半導体記憶装置８０
と比較して、ＮＯＲゲート８４およびＮＭＯＳトランジ
スタ８３を除いた点が異なる構成になっている。なお、
図２７は、半導体記憶装置１００における読出時の状態
を示しており、メモリセル１１ａの読出を行なう際に、
オンとなるセレクタ，トランジスタ等が太線で示されて
いる。

【００８８】この場合、非選択のビット線２２がトラン
ジスタ３３ａにより駆動されない。そして、ビット線２
２は、メモリセル１１を介してワード線２９に接続さ
れ、ワード線２９は、図示しない書込終端電源に直接に
接続されている。メモリセル１１の抵抗値が高く、メモ
リセル１１の動作時間が遅くても構わない場合には、こ
のようにメモリセル１１を介して、非選択時の電位を供
給するように構成することも可能である。

【００８９】［第六の実施の形態］図２８は、本発明に
よる半導体記憶装置の第六の実施形態の構成を示すブロ
ック図である。図２８において、半導体記憶装置１１０
は、図１９に示した第三の実施形態による半導体記憶装
置８０の変形例であって、同じ構成要素には同じ符号を
付して、その説明を省略する。図２８において、半導体
記憶装置１１０は、図１９に示した半導体記憶装置８０
と比較して、Ｘブロックデコーダ３９の代わりに、もう
一つのメインワード線セレクタ３８を設けて、メインワ
ード線３２ａ，３２ｂを相補の構成にしたものである。
なお、図２８は、半導体記憶装置１１０における書込時
の状態を示しており、メモリセル１１ａの書込を行なう
際に、オンとなるセレクタ，トランジスタ等が太線で示
されている。ここで、ワード線２９は、その右端が図示
しない書込終端電源に直接に接続されるのではなく、メ
インワード線３２ｂに接続されている。

【００９０】図２９は、上記半導体記憶装置１１０の配
線の寄生抵抗を含む書込回路系の回路図を示しており、
メモリセル１１ａの書込を行なう際に、オンとなるセレ
クタ，トランジスタ等が太線で示されている。図２９に
おいて、一方のメインビット線３１ａが書込電流源１３
に接続され、他方のメインビット線３１ｂが図示しない
終端電源に接続される。そして、この場合、信号ＷＣＤ
または反転信号ＷＣＤにより、メインワード線３２ａ，
３２ｂを切換えることにより、ワード線２９の電流の方
向を逆転させることができる。なお、磁化反転磁場曲線
は、ワード線２９の電流の正負に対して、理論的には対
称となる筈であるが、実際には少し異なる場合が多い。
したがって、より広い動作マージンとなる電流値を配線
に対して与えるためには、ワード線２９側の電流の向き
もメモリセルアレイ１６およびメモリセル１１のアドレ
スに依存して、調整することが望ましい。

【００９１】図３０は、上記半導体記憶装置１１０の読
出時の状態を示すブロック図であり、メモリセル１１ａ
の読出を行なう際に、オンとなるセレクタ，トランジス
タ等が太線で示されている。読出時には、メインビット
線３１ａ，３１ｂと同様にして、相補の双方のメインワ
ード線３２ａ，３２ｂが使用されることになる。

【００９２】［第七の実施の形態］図３１は、本発明に
よる半導体記憶装置の第七の実施形態の構成を示すブロ
ック図である。図３１において、半導体記憶装置１２０
は、図１９に示した半導体記憶装置８０とほぼ同様の構
成であるので、同じ構成要素には同じ符号を付して、そ
の説明を省略する。

【００９３】図３１において、半導体記憶装置１２０
は、図１９に示した半導体記憶装置８０と比較して、メ
インビット線セレクタ，ＹブロックレコーダおよびＹ終
端回路，Ｘ終端回路が異なる構成になっている。メイン
ビット線セレクタ１２１は、二つの書込メインビット線
セレクタ１２１ａ，１２１ｂと、一つの読出メインビッ
ト線セレクタ１２１ｃと、から構成されている。書込メ
インビット線セレクタ１２１，１２１ｂは、メインビッ
ト線３１ａ，３１ｂに接続されている。

【００９４】これに対して、読出メインビット線セレク
タ１２１ｃは、メインビット線３１ｂの外側に設けられ
たメインビット線３１ｆに接続されており、このメイン
ビット線３１ｆは、トランジスタ３３ｂとは別に設けら
れたトランジスタ３３ｃを介して、ビット線２２の下端
に接続されている。これは、トランジスタ３３ｂが数ｍ
Ａの書込電流を確保するためにゲート幅が大きく、ソー
ス・ドレイン間の寄生容量が読出時に無視できなくなる
ことから、読出時専用のゲート幅の小さいトランジスタ
３３ｃを設けることにより、トランジスタのソース・ド
レイン間の寄生容量の影響をできるだけ低減するためで
ある。ここで、上記トランジスタ３３ｃは、ＮＯＲゲー
ト１２２の出力端子がゲートに接続されており、ＮＯＲ
ゲート１２２は、その一方の入力端子がメインワード線
２９に接続されていると共に、他方の入力端子が、Ｙブ
ロックデコーダ８２に接続された読出専用の二重メイン
ビット線３１ｇ１，３１ｇ２に接続されている。さら
に、各ビット線の右端に接続されたトランジスタ３４ｂ
のゲートは、共通のＮＡＮＤゲート１２３の出力端子に
接続されており、このＮＡＮＤゲート１２３の一方の入
力端子は、メインワード線３２ｂに接続されていると共
に、他方の入力端子がＮＡＮＤゲート１２４を介して、
上記二重メインビット線３１ｇ１，３１ｇ２に接続され
ている。これにより、チップ面積は大きくなるが、読出
の高速化が可能になる。

【００９５】さらに、この場合、Ｙデコーダ４０の出力
が、ビット線２２の二本あたりに一本配置されている。
そして、Ｙブロックデコーダ３６に対して、信号Ｙ０を
入力して、読出時のブロック選択信号ＲＴＸＡおよび書
込時のブロック選択信号ＷＴＸＡを、二本一組にしてＹ
０の論理信号を加えるようにしている。

【００９６】図３２は、上記半導体記憶装置１２０の書
込回路系を含む回路図を示している。図３２において、
書込データ信号ＤＡＴＡおよびその反転信号ＤＡＴＡＢ
によって、相補のメインビット線３１ａ，３１ｂの一方
が選択され、他方は終端電位に固定される。これによ
り、図１４に示した第二の実施形態による半導体記憶装
置７０と同様にして、メモリセル１１ａの書込が行なわ
れる。

【００９７】図３３は、上記半導体記憶装置１２０の読
出回路系を含む回路図を示している。図３３において、
読出時に活性化される読出信号ＲＥＡＤにより、読出メ
インビット線セレクタ１２１ｃが読出専用のメインビッ
ト線３１ｆを介して、さらに読出専用のゲート幅の小さ
いトランジスタ３３ｃを介して、メモリセル１１ａを介
して流れる電流を検出する。これにより、比較的ゲート
幅の大きいトランジスタ３３ｂのソース・ドレイン間の
寄生容量の影響を排除して、正確なメモリセル１１ａの
データ読出を行なうことができる。また、ブロック選択
信号ＲＴＸＡ，ＷＴＸＡが入力されるＮＯＲゲートの個
数やビット線２２の本数が実質的に半分にされ得るの
で、負荷が軽減され、アクセス時間の高速化を図ること
ができる。

【００９８】これに対して、図３４〜図５１は、本発明
による温度補償を行なう半導体記憶装置の実施形態を示
している。

【００９９】［第八の実施の形態］まず、図３４は、本
発明による半導体記憶装置の第八の実施形態の書込回路
系を示すブロック図である。図３４において、半導体記
憶装置１３０は、セルアレイ１６，Ｘセレクタ１８ｂ，
Ｙセレクタ１８ａ，Ｘ終端回路１９ｂ，Ｙ終端回路１９
ａ，書込電流源１２，１３を備えていると共に、本実施
形態の特徴である温度補償電圧源回路１３１を備えてい
る。ここで、上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ
の一つのゲート，Ｘ終端回路１９ｂ，Ｙ終端回路１９ａ
は、図示しない制御回路により活性化されると共に、温
度補償電圧源回路１３１より生成された出力電圧により
書込電流源１２，１３が動作して、書込電流を所望のメ
モリセルに対して流すようになっている。なお、図３４
は、半導体記憶装置１３０における書込時の状態を示し
ており、メモリセル１１ａの書込を行なう際に、オンと
なるセレクタ，トランジスタ等が太線で示されている。

【０１００】上記温度補償電圧源回路１３１は、一般的
なＬＳＩの動作補償範囲が０℃〜８０℃であると共にパ
ッケージ内ではさらに高温になることから、使用中に１
００℃の温度差に対応できるように、高温における反転
磁化すなわち書込電流を減少させるためのものであり、
図３５に示すように、基準電圧回路により構成されてい
る、すなわち三つのダイオードＤ０，Ｄ１，Ｄ２と、ト
ランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２と
を含むバンドギャップリファレンス回路として構成され
ており、上記ダイオードＤ０，Ｄ１，Ｄ２は、それぞれ
温度上昇と共に、約−２ｍＶ／℃の割合でバンドギャッ
プ電圧が減少する特性を有している。これにより、温度
上昇に伴って、トランジスタＭＮ１，ＭＮ２のソース電
位が低下して、カレントミラー電流Ｉが増加する。この
カレントミラー電流Ｉは、

【数１】 で与えられる。ここで、Ｎは，ｋｂはボルツマン定数，
ｑは電荷素量である。したがって、抵抗Ｒ２の両端の電
圧が温度と共に上昇することになり、基準電圧Ｖｒｅｆ
は、

【数２】 で与えられ、式（２）の第一項の負温度係数及び第二項
の正温度係数により、基準電圧Ｖｒｅｆは、抵抗Ｒ１，
Ｒ２の定数の選択により、任意の範囲の負特性または正
特性を有することができる。

【０１０１】このようにして、温度補償電圧源回路１３
１は、その出力する基準電圧Ｖｒｅｆに意図的に温度依
存性を持たせるようになっている。そして、この基準電
圧Ｖｒｅｆを電圧変換回路１３２により電圧変換するこ
とにより、二つのパラメータｒ１（＝（Ｒ１／Ｒ
２）），ｒ２（＝Ｒ４／Ｒ３））を有する出力電圧Ｖｏ
ｕｔ

【数３】 を生成することができる。ここでＶ０は通常の温度補償
回路で生成した温度依存性のない一定電圧である。な
お、上記抵抗Ｒ２，Ｒ４は、実際には、トリミング回路
として構成され、トリミングできるようになっている。
このようなトリミング回路は、具体的には図３６に示す
ように、互いに並列に接続された抵抗及びトランジスタ
をＮ個直列に接続することにより構成されている。これ
により、選択されたトランジスタＴをオンさせることに
より、当該トランジスタＴに並列接続された抵抗Ｒを短
絡させて、全体として適宜の抵抗値が得られるようにな
っている。

【０１０２】そして、温度補償電圧源回路１３１からの
出力電圧Ｖｏｕｔが出力されると、書込電流源１２，１
３は、図３７に示すように、電流出力回路を構成するト
ランジスタのゲートに対して、出力電圧Ｖｏｕｔ及びＶ
ｏｕｔ−ΔＶを印加することにより、ゲート電圧の温度
変化による変動によって、所望の温度依存性を備えた書
込電流を出力するようになっている。

【０１０３】具体的には、例えばＶｆの変動を−２ｍＶ
／℃，ｒ１＝１０とし、ｒ２＝０．６，１．６，２．６
と変動させたときの書込電流の温度依存性は、図３８に
示すようになる。ここで、破線は温度依存性のない従来
の書込電流値であり、１００℃においては非選択メモリ
セルの反転電流と一致することから、誤書込が発生して
しまう。これに対して、白いマークは、測定値であり、
また黒いマークは、設計時の書込電流の温度依存性であ
る。従って、特にｒ２＝１．６のとき、設計した書込電
流は、測定された選択メモリセルの書込電流とほぼ一致
した温度依存性を有する。

【０１０４】このような温度依存性によって、図３９に
示すように、セルアレイ１６（ここでは、１Ｍｂのアレ
イ１ｋ個で構成される１Ｇｂセルアレイ）内の各磁性膜
は、形状や組成のバラツキ，あるいはピン層との磁気的
相互作用のバラツキ等により、書込バラツキを有する。
従って、例えばワード電流Ｉｗのそのときの標準偏差を
σ（Ｉｗ）とし、この分布が正規分布ｆ（ｘ，μ，σ；
Ｉｗ）で与えられると仮定すると、選択メモリセルに対
してビット線電流Ｉｂ，ワード線電流Ｉｗを流した時に
誤り無く書き込みを行なうことができる確率（Ｐａｓｓ
率）Ｐ（Ｉｗ，Ｉｂ）は、

【数４】 で与えられる（Ｎ＝１０³ ）。実際の測定により得られ
た分布関数を用いて、これを計算すると、図３９にて黒
いマークで示すようになる。ここで、縦軸は、不良セル
すなわち１Ｇｂ×Ｐ（Ｉｗ，Ｉｂ）であり、書込不可メ
モリセルまたは誤書込されたメモリセルの数を意味す
る。横軸は、標準偏差σであり、ビット線のみでの反転
電流の平均値で規格化されている。

【０１０５】図３９から、従来のように温度に依存しな
い書込電流が流れる回路を用いた場合には、１００％ｂ
ｉｔ−ｐａｓｓを得るためには、２５℃においてσ＜６
％が必要であるが、σ＝５％としても、５０℃，７５℃
と温度が上昇するにつれて、多重選択メモリセル数は、
１０⁴ 個，１０⁸ 個に急増する。そして、７５℃でも１
００％ｂｉｔ−ｐａｓｓを得るためには、σ＜２％が必
要である。さらに、１００℃では、σを１％以下にして
も、必ず多重選択が発生してしまう。これに対して、本
発明実施形態による半導体記憶装置１３０によれば、上
述した温度補償電圧源回路１３１を使用することによ
り、書込マージンが確保されることになるので、多重選
択メモリセル数は、温度が上昇しても低く抑えられるこ
とになり、σ＜５％であれば、１００℃においても１０
０％ｂｉｔ−ｐａｓｓを実現することができる。

【０１０６】上述した半導体記憶装置１３０において
は、温度補償電圧源回路１３１は、基準電圧回路とし
て、ダイオードＤ０，Ｄ１，Ｄ２を使用したバンドギャ
ップリファレンス回路を使用しているが、これに限ら
ず、図４０に示すように、トランジスタのサブスレッシ
ョルド領域を利用しても、同様に書込電流に温度依存性
を付与することができる。この場合、基準電圧Ｖｒｅｆ
は、

【数５】 で与えられる。ここで、β１，β２は、それぞれトラン
ジスタＭＮ１，ＭＮ２の（ゲート幅Ｗ／ゲート長Ｌ）で
ある。

【０１０７】また、温度補償電圧源回路１３１は、図４
１に示すような構成の基準電圧回路を使用してもよい。
この場合、リファレンスＴＭＲの抵抗ＲTMR は、温度上
昇と共に減少するが、（カレントミラー電流の温度依存
性を無視して）これに温度依存しない一定電流Ｉを流す
ことにより、出力電圧Ｖｒｅｆは、ｍＩＲ_TMR となる
（ｍは、選択したＴＭＲの数）。従って、出力電圧Ｖｒ
ｅｆを例えば図３５と同様の電圧変換回路（ただし、抵
抗はＴＭＲにより構成される）に入力すると、出力電圧
Ｖｏｕｔは、

【数６】 となる。この出力電圧Ｖｏｕｔは、温度上昇と共に増加
する電圧となり、この電圧を書込電流源（例えばＰＭＯ
Ｓゲート）の入力に使用すれば、温度と共に減少する電
流が得られることになる。従って、上述した半導体記憶
装置１３０においては、抵抗の温度依存性とＴＭＲ書込
電流の温度依存性がプロセスばらつき等の影響を受け
て、合わせ込んだプロファイルからずれている場合であ
っても、適宜の書込電流が流れることになり、書込精度
が低下することはない。

【０１０８】［第九の実施の形態］図４２は、本発明に
よる半導体記憶装置の第九の実施形態の読出回路系を示
すブロック図である。図４２において、半導体記憶装置
１４０は、セルアレイ１６，Ｘセレクタ１８ｂ，Ｙセレ
クタ１８ａ，Ｘ終端回路（図示せず），Ｙ終端回路（図
示せず），読出電源としてのプリアンプ１４，センスア
ンプ１５と、を備えていると共に、本実施形態の特徴で
ある温度補償電圧源回路１４１を備えている。ここで、
上記Ｘセレクタ１８ｂ，Ｙセレクタ１８ａ，Ｘ終端回
路，Ｙ終端回路及びセンスアンプ１５は、信号制御回路
１４２により活性化されると共に、温度補償電圧源回路
１４１より生成された出力電圧によりプリアンプ１４が
動作して、読出電流を所望のメモリセルに対して流すよ
うになっている。なお、図３４は、半導体記憶装置１３
０における書込時の状態を示しており、メモリセル１１
ａの書込を行なう際に、オンとなるセレクタ，トランジ
スタ等が太線で示されている。この場合、各メモリセル
１１は二つのＴＭＲセルから成り、それぞれ「０」
「１」または「１」「０」の相補の状態に書き込まれて
いるものとする。信号制御回路１４２により読出信号Ｘ
ＤＥＮＲ及びＹＤＥＮＲが活性化されると、これにより
Ｘセレクタ１８ｂおよびＹセレクタ１８ａのそれぞれ選
択されたゲートが活性化される。これに対して、非選択
のゲート及び終端側は、ＨｉＺとする。選択されたセル
Ｒｓおよび参照セルＲｒを流れる電流をそれぞれＩｓ，
Ｉｒとすると、Ｒｓ＞Ｒｒ（またはＲｓ＜Ｒｒ）のと
き、Ｉｓ＜Ｉｒ（またはＩｓ＞Ｉｒ）である。ここで、
プリアンプ１４は、例えば図４３に示すように構成され
ており、この電流差を電圧に変換するように動作し、プ
リアンプ１４の出力電圧は、それぞれＶｓ０，Ｖｒ０と
なる。これにより、センスアンプ１５は、電圧差ΔＶ
（＝Ｖｓ０−Ｖｒ０）の正負により、「０」（または
「１」）を出力する。

【０１０９】以下、上記センスアンプ１５の動作を詳細
に説明する。上記センスアンプ１５は、例えば図４４に
示すように構成されており、ＳＡＥＮ０が非活性の間
は、ノードＶｃｍｐ０，Ｖｃｍｐ１はプリチャージされ
ており、ほぼ定電圧Ｖｄｄに等しい。ここで、読出モー
ドにて、信号制御回路１４２によりＳＡＥＮ０が活性化
されると、ノードＶｃｍｐ０，Ｖｃｍｐ１は、フローテ
ィングとなる。上記Ｖｓ０，Ｖｒ０は、例えば０．３〜
０．５Ｖ程度の低電圧である必要があることから、例え
ば図４５に示すようなバッファ回路１４３により、Ｖｄ
ｄ／２程度の電位Ｖｓ１，Ｖｒ２に増幅する。その際、
例えば図４６に示す構成の遅延回路１４４により、ＳＡ
ＥＮ０の活性化からｔ１（ｎｓ）後に、ＳＡＥＮ１が活
性化されて、上記上記Ｖｓ０，Ｖｒ０がＶｓ１，Ｖｒ２
に増幅される。

【０１１０】続いて、上記遅延回路１４４によって、Ｓ
ＡＥＮ０の活性化からｔ２（ｎｓ）後に、ＳＡＥＮ２が
活性化される。これにより、センスアンプ１５のＭ１〜
Ｍ４からなるラッチ回路に帰還がかかり、ノードＶｃｍ
ｐ０，Ｖｃｍｐ１の電位差が増幅され、ＰＡＯＵＴが出
力される。このＰＡＯＵＴが、例えば図４７に示すよう
な構成のラッチ回路１４５に取り込まれて、ＰＡＯＵＴ
の値を読み取って、「０」または「１」の信号ＳＡＯＵ
Ｔを出力する。ここで、上述した各信号すなわちＸＤＥ
ＮＲ，ＳＡＥＮ０，ＳＡＥＮ１，ＳＡＥＮ２そしてＰＡ
ＯＵＴおよびＳＡＯＵＴは、図４８に示すようになって
いる。

【０１１１】ここで、温度が上昇すると、Ｒｓ，Ｒｒが
減少して、Ｉｓ，Ｉｒが増加するが、ΔＩ（＝Ｉｓ−Ｉ
ｒ）は減少する。また、｜ΔＩ｜が最大となるＶｒｅｆ
は、低電圧側にずれるので、温度上昇に伴って、Ｖｅｒ
ｆを下げる必要がある。このＶｒｅｆの最適値の温度依
存性は、測定によってプロファイルを測定しておき、出
荷時にこのプロファイルに一致した温度依存性を生成す
るように、温度補償電圧源回路１４１のトリミング回路
を調整する。これにより、図４９に示すように、読出時
の温度補償電圧源回路１４１による温度補償の効果が得
られる。すなわち、図４９（Ａ）に示すように、読出出
力電圧Ｖｒｅｆが適宜の温度依存性を有するように、温
度補償電圧源回路１４１を設定しておくことにより、図
４９（Ｂ）に示すように、温度変更に対応して、電流差
ΔＩが最大となる電位差が、ＴＭＲの両端に印加される
結果、図４９（Ｃ）に示すように、電流差の減少が低く
抑制され得ることになり、読出マージンが高くなる。

【０１１２】［第十の実施の形態］上述した半導体記憶
装置１４０においては、読出電流を検出すること（電流
センス）により、「０」「１」の電流差の温度依存性の
小さい回路、すなわちセンスアンプ１５を使用すること
により、読出マージンを確保するようにしているが、こ
れに限らず、図５０に示す半導体記憶装置１５０によっ
て、電圧センスにより、読出マージンを確保することも
可能である。図５０において、半導体記憶装置１５０
は、ＴＭＲに対して「０」「１」にかかわらず、ほぼ一
定の電流Ｉｓを流して、ＴＭＲ両端の電位差Ｖｓ（＝Ｉ
ｓ・Ｒ（Ｔ））を比較回路１４６により検出するように
構成されている。この場合、読出電流は、図３４に示し
た半導体記憶装置１３０における書込電流と同様にＴＭ
Ｒに流される。

【０１１３】さらに、この半導体記憶装置１５０は、温
度補償のために、プリアンプ１４の代わりに、温度補償
定電流源回路１５１を備えている。ＴＭＲの抵抗値は、
一般に温度に反比例する特性を示しており、その抵抗値
は、

【数７】 で近似され得る。従って、温度補償定電流源回路１５１
から出力される読出電流を、

【数８】 なる温度依存性を有するように設定しておけば、ＴＭＲ
のセンス電圧は、

【数９】 となるので、ａ＝ｂｊ×Ｉｓとすることにより、センス
電位Ｖｓｊは、温度によらず一定な値Ｖｓｊ＝ＩｓＲｓ
に設定することができる。これにより、読出マージンを
確保することが可能となる。ところで、一般にｂ０＜ｂ
１であるから、センス電位Ｖｓ０，Ｖｓ１の双方の温度
依存性を完全に排除することはできないが、例えばａ＝
（ｂ０＋ｂ１）／（２Ｉｓ）となるように設定すること
によって、「０」「１」双方のセンス電位の温度依存性
による変動を小さくすることができる。このようにし
て、図５１に示すように、読出時の温度補償電圧源回路
１５１による温度補償の効果が得られる。すなわち、図
５１（Ａ）に示すように、ＴＭＲの抵抗値の温度依存性
に対して、読出電流Ｉｓの温度補償を行なうことによ
り、図５１（Ｃ）に示すように、センス電位Ｖｓｊの変
動を小さくすることができるので、読出マージンが高く
なる。

【０１１４】上記実施形態においては、典型的なＴＭＲ
素子の抵抗Ｒ（Ｔ）の温度依存プロファイルを参照する
ことにより、読出電流Ｉｓの温度依存性を設計する必要
があることから、プロセスばらつき等の影響を受けて、
読出精度が低下する可能性があるが、リファレンス用の
ＴＭＲ素子を温度制御回路の抵抗として利用するように
すれば、読出電流Ｉｓを制御することができるので、プ
ロセスばらつき等の影響を受けにくくなる。

【０１１５】

【発明の効果】以上のように、本発明によれば、書込電
流源からの書込電流を各ビット線またはワード線に供給
するためのメインビット線またはメインワード線が、各
ビット線またはワード線に対して直交するように配置さ
れているので、メインビット線セレクタまたはメインワ
ード線セレクタをメモリセルアレイの間に設ける必要が
なくなるので、メインビット線セレクタまたはメインワ
ード線セレクタを構成するトランジスタの大きさを、半
導体記憶装置を構成するチップの大きさに殆ど影響を与
えることなく、十分大きくすることができる。したがっ
て、メインビット線セレクタまたはメインワード線を通
る書込電流値を十分大きくすることができるので、安定
した書込電流により所望のメモリセルに対して書込を行
なうことができる。これにより、各メモリセルに対して
動作マージンを十分に確保して、正確にデータ書込を行
なうことが可能になる。

【０１１６】また、ＴＭＲ素子そしてＭＲＡＭのアステ
ロイド特性の温度依存性をできるだけ抑制することによ
って、温度変化による書込マージン及び読出マージンの
変化を少なくして、書込マージン及び読出マージンを確
保することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態の半導体記憶装置の書
込時の状態を示すブロック図である。

【図２】図１の半導体記憶装置において記憶素子として
使用されるＴＭＲ素子の構成を示す拡大断面図である。

【図３】図２の４個のＴＭＲ素子の等価回路図である。

【図４】図１の半導体記憶装置における書込回路系の回
路図である。

【図５】図１の半導体記憶装置におけるビット線側の書
込電流源の構成を示す回路図である。

【図６】ＭＯＳトランジスタの典型的な電流特性を示す
グラフである。

【図７】図１の半導体記憶装置における第一の回路の構
成を示す回路図である。

【図８】図７の第一の回路で使用されるレジスタ回路の
構成を示す回路図である。

【図９】図８のレジスタ回路の電源立ち上げ時の動作波
形を示すグラフである。

【図１０】ＴＭＲ素子のＭＲ比および電流差の典型的な
特性を示すグラフである。

【図１１】図１の半導体記憶装置における終端電源を示
す概略図である。

【図１２】図１の半導体記憶装置における読出時の状態
を示すブロック図である。

【図１３】図１２の半導体記憶装置における読出回路系
の回路図である。

【図１４】本発明の第二の実施形態の半導体記憶装置の
書込時の状態を示すブロック図である。

【図１５】図１４の半導体記憶装置におけるビット線側
の書込電流源の構成を示す回路図である。

【図１６】図１４の半導体記憶装置における書込回路系
の回路図である。

【図１７】図１４の半導体記憶装置の読出時の状態を示
すブロック図である。

【図１８】図１４の半導体記憶装置における終端用ＧＮ
Ｄ配線を示すブロック図である。

【図１９】本発明の第三の実施形態の半導体記憶装置の
書込時の状態を示すブロック図である。

【図２０】図１９の半導体記憶装置における書込回路系
の回路図である。

【図２１】図１９の半導体記憶装置の読出時の状態を示
すブロック図である。

【図２２】本発明の第四の実施形態の半導体記憶装置の
書込時の状態を示すブロック図である。

【図２３】図２２の半導体記憶装置において記憶素子と
して使用されるＴＭＲ素子の構成を示す拡大断面図であ
る。

【図２４】図２３の４個のＴＭＲ素子の等価回路図であ
る。

【図２５】図２２の半導体記憶装置の読出時の状態を示
すブロック図である。

【図２６】図２２の半導体記憶装置における読出回路系
の回路図である。

【図２７】本発明の第五の実施形態の半導体記憶装置の
読出時の状態を示すブロック図である。

【図２８】本発明の第六の実施形態の半導体記憶装置の
書込時の状態を示すブロック図である。

【図２９】図２８の半導体記憶装置における書込回路系
の回路図である。

【図３０】図２８の半導体記憶装置の読出時の状態を示
すブロック図である。

【図３１】本発明の第七の実施形態の半導体記憶装置の
構成を示すブロック図である。

【図３２】図３１の半導体記憶装置における書込回路系
の回路図である。

【図３３】図３１の半導体記憶装置における読出回路系
の回路図である。

【図３４】本発明の第八の実施形態の半導体記憶装置の
書込時の状態を示すブロック図である。

【図３５】図３４の半導体記憶装置における温度補償電
圧源回路の構成例を示す回路図である。

【図３６】図３５の温度補償電圧源回路で使用されるト
リミング回路の構成例を示す回路図である。

【図３７】図３４の半導体記憶装置における書込電流出
力回路の構成例を示す回路図である。

【図３８】図３４の半導体記憶装置における書込電流の
温度特性を示すグラフである。

【図３９】図３４の半導体記憶装置における温度補償に
よる効果を示すグラフである。

【図４０】図３４の半導体記憶装置における温度補償電
圧源回路の他の構成例を示す回路図である。

【図４１】図３４の半導体記憶装置における温度補償電
圧源回路のさらに他の構成例を示す回路図である。

【図４２】本発明の第九の実施形態の半導体記憶装置の
読出時の状態を示すブロック図である。

【図４３】図３４の半導体記憶装置におけるプリアンプ
の構成例を示す回路図である。

【図４４】図３４の半導体記憶装置におけるセンスアン
プの構成例を示す回路図である。

【図４５】図３４の半導体記憶装置におけるバッファ回
路の構成例を示す回路図である。

【図４６】図３４の半導体記憶装置における遅延回路の
構成例を示す回路図である。

【図４７】図３４の半導体記憶装置におけるラッチ回路
の構成例を示す回路図である。

【図４８】図３４の半導体記憶装置における各信号の関
係を示すタイムチャートである。

【図４９】図３４の半導体記憶装置における温度補償の
効果を示すグラフである。

【図５０】本発明の第十の実施形態の半導体記憶装置の
読出時の状態を示すブロック図である。

【図５１】図５０の半導体記憶装置における温度補償の
効果を示すグラフである。

【図５２】従来のＴＭＲ素子を使用したメモリセルの動
作原理を示す概略斜視図である。

【図５３】図５２のメモリセルを使用した半導体記憶装
置の書込の動作原理を示す概略図である。

【図５４】ＴＭＲ素子のアステロイド特性を示す図であ
る。

【図５５】ＴＭＲ素子およびダイオードを使用した従来
の半導体記憶装置の構成例の書込時の状態を示すブロッ
ク図である。

【図５６】従来のＭＲＡＭ素子を使用したメモリセルの
動作原理を示す概略斜視図である。

【図５７】図５６のメモリセルを使用した半導体記憶装
置の書込の動作原理を示す概略図である。

【図５８】従来のＴＭＲ素子およびＭＲＡＭ素子のアス
テロイド特性の温度依存性を示すグラフである。

【図５９】（Ａ）は、従来のＴＭＲ素子の電圧依存性を
示すグラフである。（Ｂ）は、従来のＴＭＲ素子の温度
依存性をしめるグラフである。（Ｃ）は、従来のＴＭＲ
素子のＭＲ比および電流差の温度依存性を示すグラフで
ある。

【符号の説明】

１０，７０，８０，９０，１００，１１０，１２０，１
３０，１４０，１５０半導体記憶装置 １１，９１ メモリセル（ＴＭＲ素子） １２，１３ 書込電流源 １４ 読出電源 １５ センスアンプ １６ メモリセルアレイ １７ 終端電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉林 直彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F083 FZ10 GA15 KA03 KA06 LA03 LA04 LA05 LA10 LA12 LA16

Claims (29)

【特許請求の範囲】
1. 【請求項１】 階層マトリックス状に配置された複数個
   のトンネル磁気抵抗素子からなるメモリセルアレイと、
   一方向に並んだメモリセルに対して電流を流す複数本の
   ビット線と、ビット線を横切るように他方向に並んだメ
   モリセルに対して電流を流す複数本のワード線と、を備
   えており、 選択されたメモリセルに対して、Ｘデコーダによりワー
   ド線を選択し、Ｙデコーダによりビット線を選択して、
   選択したビット線およびワード線に電流を流すことによ
   り、その交点に位置する当該メモリセルに対して合成磁
   場によりデータ書込を行なうようにした半導体記憶装置
   であって、 書込電流源からの書込電流を各ビット線に供給するため
   のメインビット線が、各ビット線に対して直交するよう
   に配置されていることを特徴とする半導体記憶装置。
2. 【請求項２】 メインビット線を選択するためのメイン
   ビット線セレクタが、上記メモリセルアレイの上記Ｘデ
   コーダと同じ側の外側に配置されていることを特徴とす
   る請求項１に記載の半導体記憶装置。
3. 【請求項３】 階層マトリックス状に配置された複数個
   のトンネル磁気抵抗素子からなるメモリセルアレイと、
   一方向に並んだメモリセルに対して電流を流す複数本の
   ビット線と、ビット線を横切るように他方向に並んだメ
   モリセルに対して電流を流す複数本のワード線と、を備
   えており、 選択されたメモリセルに対して、Ｘデコーダによりワー
   ド線を選択し、Ｙデコーダによりビット線を選択して、
   選択したビット線およびワード線に電流を流すことによ
   り、その交点に位置する当該メモリセルに対して合成磁
   場によりデータ書込を行なうようにした半導体記憶装置
   であって、 書込電流源からの書込電流を各ワード線に供給するため
   のメインワード線が、各ワード線に対して直交するよう
   に配置されていることを特徴とする半導体記憶装置。
4. 【請求項４】 メインワード線を選択するためのメイン
   ワード線セレクタが、上記メモリセルアレイの上記Ｙデ
   コーダと同じ側の外側に配置されていることを特徴とす
   る請求項３に記載の半導体記憶装置。
5. 【請求項５】 マトリックス状に配置された複数個のト
   ンネル磁気抵抗素子からなるメモリセルアレイと、一方
   向に並んだメモリセルに対して電流を流す複数本のビッ
   ト線と、ビット線を横切るように他方向に並んだメモリ
   セルに対して電流を流す複数本のワード線と、を備えて
   おり、 選択されたメモリセルに対して、Ｘデコーダによりワー
   ド線を選択し、Ｙデコーダによりビット線を選択して、
   選択したビット線およびワード線に電流を流すことによ
   り、その交点に位置する当該メモリセルに対して合成磁
   場によりデータ書込を行なうようにした半導体記憶装置
   であって、 書込電流源からの書込電流を、その電流の方向によって
   独立的に変更し、変更値を固定するための第一の回路を
   備えていることを特徴とする半導体記憶装置。
6. 【請求項６】 少なくとも一つのトンネル磁気抵抗素子
   を利用した半導体記憶装置であって、 少なくとも一部のトンネル磁気抵抗素子が、二個以上で
   一つの第一の記憶素子を構成していて、 この第一の記憶素子が、読出時にはトンネル磁気抵抗素
   子が互いに直列に接続され、その中間の節点を出力とす
   ると共に、 この第一の記憶素子の少なくとも一部が、半導体記憶装
   置の不良箇所の記憶場所として使用されることを特徴と
   する半導体記憶装置。
7. 【請求項７】 上記第一の回路内にて、値を固定する機
   能を有するレジスタ回路が、上記第一の記憶素子を含ん
   でおり、 この第一の記憶素子の出力が、ＣＭＯＳ回路に直接に入
   力されていることを特徴とする請求項５に記載の半導体
   記憶装置。
8. 【請求項８】 上記第一の回路が、ビット線またはワー
   ド線の書込電流値を、選択メモリセルのアドレスに依存
   して切換えることができることを特徴とする、請求項１
   〜４のいずれかの構成を有する請求項５に記載の半導体
   記憶装置。
9. 【請求項９】 書込電流を終端する終端電源が、電源回
   路を停止させるテストモードを備えており、 この電源節点を外部に引き出すための外部端子を備えて
   いることを特徴とする請求項５に記載の半導体記憶装
   置。
10. 【請求項１０】 書込電流源が、出力トランジスタとし
    て基本部分のトランジスタおよび調整部分トランジスタ
    を備えており、これら出力トランジスタのゲート長が、
    基本部分のトランジスタでは最小値であるが、調整部分
    のトランジスタでは最小値より大きいことを特徴とする
    請求項５に記載の半導体記憶装置。
11. 【請求項１１】 メインビット線が相補に構成されてお
    り、一方のメインビット線が書込電流源に接続され、他
    方のメインビット線が終端に固定されることにより、選
    択されたメモリセルの「０」または「１」が区別して書
    込まれることを特徴とする請求項１〜４のいずれかに記
    載の半導体記憶装置。
12. 【請求項１２】 読出時には、双方のメインビット線を
    使用して、選択されたメモリセルをセンスアンプに接続
    することを特徴とする請求項１１に記載の半導体記憶装
    置。
13. 【請求項１３】 非選択のビット線の電位を固定する回
    路として、ビット線の選択のためのセレクタとは別の専
    用の回路手段を備えていることを特徴とする請求項１１
    に記載の半導体記憶装置。
14. 【請求項１４】 書込時の終端電源用の電源線が、半導
    体記憶装置を構成するチップ内にて、他の電源線とは分
    けられていることを特徴とする請求項１１に記載の半導
    体記憶装置。
15. 【請求項１５】 階層マトリックス状に配置された複数
    個のトンネル磁気抵抗素子からなるメモリセルアレイ
    と、一方向に並んだメモリセルに対して電流を流すよう
    にサブアレイに形成された複数本のビット線と、ビット
    線を横切るように他方向に並んだメモリセルに対して電
    流を流すようにサブアレイに形成された複数本のワード
    線と、を備えており、 選択されたメモリセルに対して、Ｘデコーダによりワー
    ド線を選択し、Ｙデコーダによりビット線を選択して、
    選択したビット線およびワード線に電流を流すことによ
    り、その交点に位置する当該メモリセルに対して合成磁
    場によりデータ書込を行なうようにした半導体記憶装置
    であって、 サブアレイの非選択のワード線またはビット線の一方の
    みがスイッチング素子を介して電位が固定されており、 他方がメモリセルを介して電位が固定されていることを
    特徴とする半導体記憶装置。
16. 【請求項１６】 メインワード線が相補に構成されてお
    り、一方のメインワード線が書込電流源に接続され、他
    方のメインワード線が終端に固定されることにより、書
    込電流の向きを変化させることを特徴とする請求項１〜
    ４または１５のいずれかに記載の半導体記憶装置。
17. 【請求項１７】 読出時には、双方のメインビット線を
    使用して、選択されたメモリセルをセンスアンプに接続
    することを特徴とする請求項１１に記載の半導体記憶装
    置。
18. 【請求項１８】 メインビット線として、書込用メイン
    ビット線と読出用メインビット線が互いに別個に設けら
    れていることを特徴とする請求項１〜４または１５のい
    ずれかに記載の半導体記憶装置。
19. 【請求項１９】 サブアレイに設けられた選択スイッチ
    ング素子が、ＸデコーダまたはＹデコーダの出力とブロ
    ック選択信号の論理和演算機能を備えていることを特徴
    とする請求項１〜４または１５に記載の半導体記憶装
    置。
20. 【請求項２０】 ブロック選択信号が、書込または読出
    を含む動作モードの情報を含んでいることを特徴とする
    請求項１９に記載の半導体記憶装置。
21. 【請求項２１】 マトリックス状に配置された複数個の
    トンネル磁気抵抗素子からなるメモリセルアレイと、一
    方向に並んだメモリセルに対して電流を流す複数本のビ
    ット線と、ビット線を横切るように他方向に並んだメモ
    リセルに対して電流を流す複数本のワード線と、を備え
    ており、 選択されたメモリセルに対して、Ｘデコーダによりワー
    ド線を選択し、Ｙデコーダによりビット線を選択して、
    選択したビット線およびワード線に電流を流すことによ
    り、その交点に位置する当該メモリセルに対して合成磁
    場によりデータ書込を行なうようにした半導体記憶装置
    であって、 書込電流源の出力電流の温度依存性が、選択メモリセル
    の磁化反転特性の温度依存性と非選択メモリセルの磁化
    反転特性の間の値として設定されることを特徴とする半
    導体記憶装置。
22. 【請求項２２】 書込電流源回路の出力電流の温度依存
    性が、基準電位回路の電圧により生成されると共に、 上記基準電位回路の一部が、バンドギャップリファレン
    ス回路であることを特徴とする請求項２１に記載の半導
    体記憶装置。
23. 【請求項２３】 上記基準電位回路が、抵抗素子として
    トンネル磁気抵抗素子を使用していることを特徴とする
    請求項２２に記載の半導体記憶装置。
24. 【請求項２４】 マトリックス状に配置された複数個の
    トンネル磁気抵抗素子からなるメモリセルアレイと、一
    方向に並んだメモリセルに対して電流を流す複数本のビ
    ット線と、ビット線を横切るように他方向に並んだメモ
    リセルに対して電流を流す複数本のワード線と、を備え
    ており、 選択されたメモリセルに対して、Ｘデコーダによりワー
    ド線を選択し、Ｙデコーダによりビット線を選択して、
    選択したビット線およびワード線に電流を流すことによ
    り、その交点に位置する当該メモリセルに対して合成磁
    場によりデータ書込を行なうようにした半導体記憶装置
    であって、 読出回路の出力電圧の温度依存性が、メモリセルのトン
    ネル磁気抵抗素子の温度依存性に合わせ込んで設定され
    ることを特徴とする半導体記憶装置。
25. 【請求項２５】 読出回路の出力電圧の温度依存性が、
    基準電位回路の電圧により生成されると共に、 上記基準電位回路の一部が、バンドギャップリファレン
    ス回路であることを特徴とする請求項２４に記載の半導
    体記憶装置。
26. 【請求項２６】 上記バンドギャップリファレンス回路
    が、抵抗素子としてトンネル磁気抵抗素子を使用してい
    ることを特徴とする請求項２５に記載の半導体記憶装
    置。
27. 【請求項２７】 半導体記憶装置が、ＭＲＡＭであっ
    て、読出時のメモリセル電流が１０μＡ程度であること
    を特徴とする請求項２４〜２６のいずれかに記載の半導
    体記憶装置。
28. 【請求項２８】 温度依存性の設定を行なう温度補償回
    路が、サブスレッショルド電流を用いることを特徴とす
    る請求項２１〜２７のいずれかに記載の半導体記憶装
    置。
29. 【請求項２９】 温度依存性の設定を行なう温度補償回
    路が、出力電流の温度依存性を調整し得るトリミング回
    路を有していることを特徴とする請求項２１〜２８のい
    ずれかに記載の半導体記憶装置。