KR102287756B1 - 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 - Google Patents
자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 Download PDFInfo
- Publication number
- KR102287756B1 KR102287756B1 KR1020170048037A KR20170048037A KR102287756B1 KR 102287756 B1 KR102287756 B1 KR 102287756B1 KR 1020170048037 A KR1020170048037 A KR 1020170048037A KR 20170048037 A KR20170048037 A KR 20170048037A KR 102287756 B1 KR102287756 B1 KR 102287756B1
- Authority
- KR
- South Korea
- Prior art keywords
- value
- temperature
- read signal
- memory device
- level
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000015654 memory Effects 0.000 claims abstract description 166
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000008859 change Effects 0.000 claims description 34
- 230000007423 decrease Effects 0.000 claims description 17
- 230000005415 magnetization Effects 0.000 description 35
- 238000009826 distribution Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 229910001260 Pt alloy Inorganic materials 0.000 description 8
- 230000005291 magnetic effect Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 7
- 230000005290 antiferromagnetic effect Effects 0.000 description 6
- AYTAKQFHWFYBMA-UHFFFAOYSA-N chromium dioxide Chemical compound O=[Cr]=O AYTAKQFHWFYBMA-UHFFFAOYSA-N 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 239000003302 ferromagnetic material Substances 0.000 description 6
- 230000005294 ferromagnetic effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910003321 CoFe Inorganic materials 0.000 description 3
- 229910016555 CuOFe2O3 Inorganic materials 0.000 description 3
- 229910052692 Dysprosium Inorganic materials 0.000 description 3
- 229910016697 EuO Inorganic materials 0.000 description 3
- 229910015191 FeOFe2O3 Inorganic materials 0.000 description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 3
- 229910017955 MgOFe2O3 Inorganic materials 0.000 description 3
- -1 MnAs Inorganic materials 0.000 description 3
- 229910016629 MnBi Inorganic materials 0.000 description 3
- 229910016987 MnOFe2O3 Inorganic materials 0.000 description 3
- 229910016964 MnSb Inorganic materials 0.000 description 3
- 229910005857 NiOFe2O3 Inorganic materials 0.000 description 3
- 229910009493 Y3Fe5O12 Inorganic materials 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 229910052742 iron Inorganic materials 0.000 description 3
- 239000000696 magnetic material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910021303 Co50Pd50 Inorganic materials 0.000 description 2
- 229910021302 Co50Pt50 Inorganic materials 0.000 description 2
- 229910019236 CoFeB Inorganic materials 0.000 description 2
- 229910020708 Co—Pd Inorganic materials 0.000 description 2
- 229910020707 Co—Pt Inorganic materials 0.000 description 2
- 229910015368 Fe50Pd50 Inorganic materials 0.000 description 2
- 229910015366 Fe50Pt50 Inorganic materials 0.000 description 2
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- PGTXKIZLOWULDJ-UHFFFAOYSA-N [Mg].[Zn] Chemical compound [Mg].[Zn] PGTXKIZLOWULDJ-UHFFFAOYSA-N 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 230000005389 magnetism Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021580 Cobalt(II) chloride Inorganic materials 0.000 description 1
- 229910021577 Iron(II) chloride Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910021570 Manganese(II) fluoride Inorganic materials 0.000 description 1
- 229910017231 MnTe Inorganic materials 0.000 description 1
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- QYHKLBKLFBZGAI-UHFFFAOYSA-N boron magnesium Chemical compound [B].[Mg] QYHKLBKLFBZGAI-UHFFFAOYSA-N 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(II) oxide Inorganic materials [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- CTNMMTCXUUFYAP-UHFFFAOYSA-L difluoromanganese Chemical compound F[Mn]F CTNMMTCXUUFYAP-UHFFFAOYSA-L 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- NMCUIPGRVMDVDB-UHFFFAOYSA-L iron dichloride Chemical compound Cl[Fe]Cl NMCUIPGRVMDVDB-UHFFFAOYSA-L 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N nickel(II) oxide Inorganic materials [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1697—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
메모리 장치의 동작 방법이 개시된다. 본 개시의 실시예에 따라 적어도 하나의 기준 셀과 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 상기 메모리 장치의 온도를 검출하는 단계; 온도 검출 결과에 따라, 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨을 조절하는 단계; 및 상기 제1 독출 신호를 상기 적어도 하나의 기준 셀에 인가하여 제1 센싱값을 출력하고, 제2 독출 신호를 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 인가하여 제2 센싱값을 출력하여 상기 제1 센싱값 및 상기 제2 센싱값을 비교하는 단계를 포함할 수 있다.
Description
본 개시의 기술적 사상은 자기 저항 메모리 장치에 관한 것으로서, 상세하게는 온도 보상을 수행하는 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상은 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작 방법에 관한 것으로서, 온도 변화에 기반하여 독출 동작을 제어하는 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 적어도 하나의 기준 셀과 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 상기 메모리 장치의 온도를 검출하는 단계; 온도 검출 결과에 따라, 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨을 조절하는 단계; 및 상기 제1 독출 신호를 상기 적어도 하나의 기준 셀에 인가하여 제1 센싱값을 출력하고, 제2 독출 신호를 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 인가하여 제2 센싱값을 출력하여 상기 제1 센싱값 및 상기 제2 센싱값을 비교하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는, 적어도 하나의 기준 셀과 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 장치의 온도를 검출하는 온도 센서; 검출된 온도에 따라, 온도 상승 시 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨을 기준값에서 제1 값으로 변동시키고, 온도 하강 시 상기 제1 독출 신호의 레벨을 상기 기준값에서 상기 제1 값과 상이한 제2 값으로 변동시키는 기준 셀 바이어스 발생부; 및 상기 제1 독출 신호에 기초하여 상기 적어도 하나의 기준 셀에서 출력되는 제1 센싱값과 제2 독출 신호에 기초하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에서 출력되는 제2 센싱값을 비교하는 센스 앰프를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치 및 이의 동작 방법은, 기준 셀에 인가되는 독출 신호의 온도 의존성을 조절함으로써, 온도와 무관하게, 기준 셀에 대한 센싱값을 평행 상태의 메모리 셀에 대한 센싱값과 반-평행 상태의 메모리 셀에 대한 센싱값 사이에 위치시킬 수 있다. 이에 따라, 온도 변화와 무관하게 독출 마진(read margin)을 극대화할 수 있고, 데이터의 신뢰성을 개선할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3a 및 3b는 각각 도 2의 메모리 셀 어레이에 대한 회로도들이다.
도 4는 도 3a 또는 3b의 단위 메모리 셀(U)을 입체적으로 보여주는 사시도이다.
도 5a 및 5b는 도 4의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 6은 도 4의 MTJ 구조에 대한 기입 동작을 나타내는 블록도이다.
도 7a 및 7b는 도 4의 MTJ 구조의 다른 실시예들을 설명하는 도면이다.
도 8은 도 4의 MTJ 구조의 다른 실시예를 설명하는 도면이다.
도 9a 및 9b는 도 4의 MTJ 구조의 다른 실시예를 나타내는 도면이다.
도 10a 내지 10c는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다.
도 11a 및 11b는 도 10c에 도시된 각 온도에서 메모리 셀들의 산포 및 센싱값을 나타내는 그래프이다.
도 12는 본 개시의 다른 예시적 실시예에 따라 온도 변화에 기초한 독출 신호의 변동을 도시한다.
도 13a 및 13b는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작의 흐름을 나타내는 순서도이다.
도 15은 본 개시에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3a 및 3b는 각각 도 2의 메모리 셀 어레이에 대한 회로도들이다.
도 4는 도 3a 또는 3b의 단위 메모리 셀(U)을 입체적으로 보여주는 사시도이다.
도 5a 및 5b는 도 4의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 6은 도 4의 MTJ 구조에 대한 기입 동작을 나타내는 블록도이다.
도 7a 및 7b는 도 4의 MTJ 구조의 다른 실시예들을 설명하는 도면이다.
도 8은 도 4의 MTJ 구조의 다른 실시예를 설명하는 도면이다.
도 9a 및 9b는 도 4의 MTJ 구조의 다른 실시예를 나타내는 도면이다.
도 10a 내지 10c는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다.
도 11a 및 11b는 도 10c에 도시된 각 온도에서 메모리 셀들의 산포 및 센싱값을 나타내는 그래프이다.
도 12는 본 개시의 다른 예시적 실시예에 따라 온도 변화에 기초한 독출 신호의 변동을 도시한다.
도 13a 및 13b는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작의 흐름을 나타내는 순서도이다.
도 15은 본 개시에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 온도 센서(140)를 포함할 수 있다. 메모리 셀 어레이(110)가 자기 저항 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 자기 저항 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(HOST) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부, 예를 들면 호스트(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 예시적 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 예시적 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 8개의 저항 레벨 산포를 가질 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 예시적 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 예시적 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행할 수 있다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들의 데이터를 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 예로서, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 기입 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 제어 로직(130)의 제어 하에서 기입 전압 및 독출 전압의 레벨이 조절될 수 있다. 다른 예로서, 메모리 장치(100)는 독출 동작에 이용되는 각종 기준 신호를 생성하는 기준신호 발생 수단(미도시)을 포함할 수 있으며, 예컨대 기준신호 발생 수단은 기준 전류 및/또는 기준 전압을 생성할 수 있다. 기준 전류 및/또는 기준 전압은 제어 로직(130)의 제어 하에서 그 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기입될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다.
한편, 메모리 장치(100)에 대한 독출 동작은 다양한 방법에 의해 수행될 수 있다. 각각의 독출 방법에서는 하나 이상의 독출 신호들에 의해 독출 동작이 수행될 수 있으며, 독출 방법이 상이한 경우 하나 이상의 독출 신호들이 서로 상이할 수 있다.
예를 들어, 전류 센싱 방법은 제1 독출 신호로서 기준 셀 독출 전압을 메모리 셀 어레이(110)에 포함된 기준 셀에 인가하고, 제2 독출 신호로서 메모리 셀 독출 전압을 메모리 셀 어레이(110)에 포함된 메모리 셀에 각각 인가할 수 있다. 이후, 기준 셀 독출 전압 및 메모리 셀 독출 전압 각각으로부터 기인한 센싱 노드의 전류를 비교함으로써 데이터를 판별할 수 있다.
예를 들어, 전압 센싱 방법은 제1 독출 신호로서 기준 셀 독출 전류를 메모리 셀 어레이(110)에 포함된 기준 셀에 인가하고, 제2 독출 신호로서 메모리 셀 독출 전류를 메모리 셀 어레이(110)에 포함된 메모리 셀에 각각 인가할 수 있다. 이후, 기준 셀 독출 전류 및 메모리 셀 독출 전류 각각으로부터 기인한 센싱 노드의 전압을 비교함으로써 데이터를 판별할 수 있다.
본 개시의 예시적 실시예에 따르면, 온도 센서(140)는 메모리 장치(100) 내부의 온도를 검출하고 검출 신호를 발생할 수 있다. 온도 검출 결과에 따라 메모리 셀 어레이(110)에 대한 독출 조건(Read condition)이 달리 설정되며, 예를 들어 온도 변화에 대응하여 제1 독출 신호가 제1 비율에 따라 변동될 수 있다. 독출 동작에 있어서 다양한 방식의 독출 방법이 적용될 수 있으며, 각각의 독출 방법에 따라 서로 다른 독출 신호가 조절될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 블록도를 도시한다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 온도 센서(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 바이어스 발생부(150), 전원 발생부(160), 로우 디코더(170) 및 칼럼 디코더(180)를 더 포함할 수 있다. 기입/독출 회로(120)는 센스 앰프(121) 및 기입 드라이버(122)를 포함할 수 있다. 또한, 바이어스 발생부(150)는 기준 셀 바이어스 발생부(151) 및 메모리 셀 바이어스 발생부(152)를 더 포함할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(170)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(180)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행할 수 있다.
기입/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 적어도 일부의 전압 신호 또는 전류 신호가 기입/독출 회로(120)를 통해 메모리 셀 어레이(110)로 제공될 수 있다.
제어 로직(130)은 메모리 컨트롤러(200, 도 1)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(130)은 온도 센서(140)로부터 출력된 온도 정보 신호(T)를 기초로 바이어스 제어 신호(CTRL_RB)를 출력할 수 있다. 예시적 실시예에 있어서, 바이어스 제어 신호(CTRL_RB)는 기준 셀 독출 신호(RC_S)의 레벨 변동의 기초가 될 수 있다.
온도 센서(140)는 메모리 장치(100)의 온도를 검출하고, 검출한 온도에 대한 온도 정보 신호(T)를 제어 로직(130)으로 출력할 수 있다. 본 개시의 예시적 실시예에 따르면, 온도 센서(140)로부터의 온도 검출 결과에 따라 독출 조건이 달리 설정될 수 있다. 예로서, 제어 로직(130)의 제어하에서 바이어스 발생부(150)로부터 출력되는 각종 신호의 레벨이 변동될 수 있다. 또한, 제어 로직(130)으로부터 적어도 하나의 제어 신호가 기입/독출 회로(120)로 제공될 수 있으며, 독출 회로에 포함되는 각종 구성들에 대한 제어를 통해 독출 조건이 변동될 수 있다.
다른 예시적 실시예로서, 온도 센서(140)로부터의 온도 정보 신호(T)는 온도 변화에 따라 독출 조건의 변동이 적용되는 기능 블록들로 집적 제공될 수도 있다. 예컨대, 온도 센서(140)로부터의 검출 신호가 바이어스 발생부(150), 전원 발생부(160) 및 기입/독출 회로(120) 등으로 각각 제공될 수 있으며, 독출 동작에 관련된 각종 신호들 중 적어도 하나가 온도 센서(140)로부터의 검출 신호에 의해 변동될 수 있다.
바이어스 발생부(150)는 데이터 독출 동작에 관련된 각종 신호들로서, 기준 셀 독출 신호(RC_S) 및/또는 메모리 셀 독출 신호(MC_S)를 생성할 수 있다. 예컨대, 데이터 독출 동작 시 센스 앰프(121)는 데이터를 판별하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결될 수 있으며, 센싱 노드의 센싱값과 기준 셀 독출 신호(RC_S)로부터 기인한 센싱값을 비교함으로써 데이터 값이 판독될 수 있다.
바이어스 발생부(150)는 기준 셀 독출 신호(RC_S)를 출력하는 기준 셀 바이어스 발생부(151) 및 메모리 셀 독출 신호(MC_S)를 출력하는 메모리 셀 바이어스 발생부(152)를 포함할 수 있다. 예시적 실시예에 있어서, 기준 셀 바이어스 발생부(151)는 제어 로직으로부터 출력된 기준 셀 바이어스 제어 신호(CTRL)를 수신하고, 이를 기초로 하여 기준 셀 독출 신호(RC_S)의 레벨을 변동하여 출력할 수 있다.
본 개시의 예시적 실시예에 따라, 온도 검출 결과에 기반하여 독출 동작에 관련된 각종 신호들이 다양하게 변동될 수 있다. 예를 들어, 전류 센싱 방식에 따라 데이터가 독출되는 경우, 기준 셀에 인가되는 독출전압은 온도변화에 기반하여 그 레벨이 변동되어 출력될 수 있다. 또한, 전압 센싱 방식에 따라 데이터가 독출되는 경우, 기준 셀에 인가되는 독출전류는 온도변화에 기반하여 그 레벨이 변동되어 출력될 수 있다. 이에 대한 구체적인 설명은 아래에서 상술하기로 한다.
도 3a 및 3b는 각각 도 2의 메모리 셀 어레이에 대한 회로도들이다. 메모리 셀 어레이는, 예를 들어 MRAM 셀 어레이일 수 있다.
도 3a를 참조하면, 메모리 셀 어레이(110)는 복수 개의 워드 라인들(WL), 복수 개의 비트 라인들(BL), 복수 개의 소스 라인들(SL) 및 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 영역에 배치되는 복수 개의 메모리 셀들(U)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 기준 셀(R_ref)을 더 포함할 수 있다.
하나의 단위 메모리 셀(U)은 MTJ 구조(40)와 셀 트랜지스터(CT)를 포함하고, 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 선택될 수 있다. 예를 들어, 메모리 셀 어레이(110)는 1MTJ-1TR 구조를 가질 수 있다.
MTJ 구조(40)는 자유층(free layer, 41), 터널층(tunnel layer or barrier layer, 42) 및 고정층(pinned layer, 43)을 포함할 수 있다. 자유층(41)은 비트 라인(BL)과 연결되고, 고정층(43)은 셀 트랜지스터(CT)의 드레인과 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 소스는 소스 라인(SL)과 연결되며, 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)과 연결될 수 있다.
한편, MTJ 구조(40)는 상 변화 물질을 이용하는 PRAM, 전이 금속 산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM 등의 저항성 소자로 대체될 수도 있다. 또한, MTJ 구조(40)는 강자성체 물질을 이용한 MRAM의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항값이 가변되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 불휘발성 특성을 가질 수 있다.
기준 셀(R_ref)은 MTJ 구조(40)가 연결되지 않는 비트 라인(BL)에 연결될 수 있다. 예시적 실시예에 있어서, 기준 셀(R_ref)은 온도 변화에 따라 그 저항값이 변동할 수 있다. 예로서, 기준 셀(R_ref)은 온도가 상승함에 따라 저항값이 증가할 수 있다. 다른 예로서, 기준 셀(R_ref)은 온도가 상승함에 따라 저항값이 감소할 수 있다. 기준 셀(R_ref)은, 예를 들어 폴리-실리콘(poly-silicon) 저항, 금속(metal) 저항을 포함할 수 있다.
기준 셀(R_ref)은 메모리 셀 어레이(110)의 독출 동작에서, 데이터 독출을 위한 비교 기준이 될 수 있다. 예를 들어, MTJ 구조(40)에 저장된 데이터를 독출하기 위해 메모리 셀 독출 신호가 MTJ 구조(40)에 인가되고, 기준 셀 독출 신호가 기준 셀(R_ref)에 인가될 수 있다. 이에 따라, 메모리 셀 독출 신호 및 기준 셀 독출 신호 각각으로부터 기인한 센싱값들을 비교함으로써 MTJ 구조(40)에 저장된 데이터가 판별될 수 있다.
도 3b를 참조하면, 본 실시예의 메모리 셀 어레이(110')는 기준 셀(R_ref')의 연결 구조에서, 도 3a의 메모리 셀 어레이(110)와 다를 수 있다. 예컨대, 도 3a의 메모리 셀 어레이(110)는 기준 셀(R_ref)이 MTJ 구조(40)가 연결되지 않는 비트 라인(BL)에 연결된 구조를 가지지만, 도 3b의 메모리 셀 어레이(110')는 기준 셀(R_ref')이 하나의 비트 라인(BL)에 연결된 MTJ 구조(40)들 및 상기 비트 라인에 연결된 저항을 포함하는 구조를 가질 수 있다.
도 4는 도 3a 또는 3b의 단위 메모리 셀(U)을 입체적으로 보여주는 사시도이다.
도 4를 참조하면, 기준 셀(R_ref)은 하나의 노드를 통해 기준 셀 바이어스 발생부(151) 및 센스 앰프(121)와 연결될 수 있고, 다른 하나의 노드를 통해 클램핑 트랜지스터(CLT)의 일 전극, 예컨대 드레인 전극과 연결될 수 있다. 클램핑 트랜지스터(CLT)의 다른 전극, 예컨대 소스 전극은 그라운드에 연결될 수 있다.
단위 메모리 셀(U)은 MTJ 구조(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극, 예컨대 드레인 전극은 MTJ 구조(40)를 통해 비트 라인(BL)에 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 다른 전극, 예컨대 소스 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(40)는 자유층(41)과 고정층(43), 그리고 이들 사이에 터널층(42)을 포함할 수 있다. 고정층(43)의 자화 방향은 고정되어 있으며, 자유층(41)의 자화 방향은 쓰기 동작에 의해 저장된 데이터에 따라 고정층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 한편, 고정층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
예시적 실시예에 있어서, 단위 메모리 셀(U)에 대한 독출 동작을 위해, 기준 셀 바이어스 발생부(151)는 기준 셀(R_ref)에 기준 셀 독출 신호(RC_S)를 인가할 수 있다. 또한, 선택된 워드 라인(WL)에 로직 하이의 전압이 인가되어 셀 트랜지스터(CT)가 턴-온 될 수 있다. 또한, 메모리 셀 바이어스 발생부(152)는 선택된 비트 라인(BL)과 소스 라인(SL)으로 메모리 셀 독출 신호(MC_S)를 인가할 수 있다. 이에 따라, 기준 셀 독출 신호(RC_S)로부터 기인한 제1 센싱값(SS1)과 메모리 셀 독출 신호(MC_S)로부터 기인한 제2 센싱값(SS2)이 센스 앰프(121)에 의해 센싱되고, MTJ 구조(40)에 저장된 로직 상태를 결정하기 위해 제1 센싱값(SS1) 및 제2 센싱값(SS2)은 비교될 수 있다. 비교 결과에 따라, MTJ 구조(40)에 저장된 데이터를 판별할 수 있다.
예시적 실시예에 있어서, 기준 셀 바이어스 발생부(151)는 기준 셀 바이어스 제어 신호(CTRL_RB)를 수신하고, 이에 기초하여 기준 셀 독출 신호(RC_S)의 레벨을 변동시킬 수 있다. 예로써, 기준 셀 바이어스 발생부(151)는 기준 셀 바이어스 제어 신호(CTRL_RB)를 기초로 기준 셀 독출 신호(RC_S)의 레벨을 제1 비율에 따라 변동시킬 수 있다. 예로써, 기준 셀 바이어스 발생부(151)는 기준 셀 바이어스 제어 신호(CTRL_RB)를 기초로 기준 셀 독출 신호(RC_S)의 레벨을 기준값에서 제1 값 및 제2 값 중 하나로 변동시킬 수 있다.
한편, 클램핑 트랜지스터(CLT)는 제1 센싱값(SS1)의 레벨을 일정량 조절하기 위해 배치될 수 있으며, 클램핑 신호(Vclamp)에 의해 제어될 수 있다. 예로서, 클램핑 신호에 기반한 클램핑 동작에 의하여 제1 센싱값(SS1)의 레벨이 센스 앰프(121)에 의해 센싱되기 적합한 레벨로 변동될 수 있다.
도 5a 및 5b는 도 4의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 5a 및 5b를 참조하면, MTJ 구조(40)의 저항값은 자유층(41)의 자화 방향에 따라 달라질 수 있다. MTJ 구조(40)에 메모리 셀 독출 신호(MC_S)를 인가하면 MTJ 구조(40)의 저항값에 따른 데이터 전압이 출력될 수 있다. 한편, 메모리 셀 독출 신호(MC_S)의 세기는 쓰기 신호의 세기보다 매우 작기 때문에, 메모리 셀 독출 신호(MC_S)에 의해 자유층(41)의 자화 방향은 변화되지 않는다.
도 5a에 도시된 바와 같이, MTJ 구조(40)에서 자유층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치될 수 있다. 이러한 상태의 MTJ 구조(40)는 낮은 저항값을 가질 수 있고, 따라서, 데이터 "0"이 독출 동작을 통해 출력될 수 있다.
도 5b에 도시된 바와 같이, MTJ 구조(40)에서 자유층(41)의 자화 방향이 고정층(43)의 자화 방향과 반-평행(anti-parallel)으로 배치될 수 있다. 이러한 상태의 MTJ 구조(40)는 높은 저항값을 가질 수 있다. 따라서, 독출 동작을 통해 데이터 "1"이 출력될 수 있다.
도 6은 도 4의 MTJ 구조에 대한 기입 동작을 나타내는 블록도이다.
도 6을 참조하면, 예를 들어 MTJ 구조(40)를 흐르는 전류의 방향에 따라 자유층(41)의 자화 방향이 결정될 수 있다. 예컨대, 자유층(41)에서 고정층(43)으로 제1 기입 전류(IWC1)를 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(41)에 토크(torque)를 인가할 수 있다. 이로 인해, 자유층(41)은 고정층(43)과 평행하게 자화될 수 있다.
고정층(43)에서 자유층(41)으로 제2 기입 전류(IWC2)를 인가하면, 고정층(43)과 반대의 스핀을 갖는 전자들이 자유층(41)으로 되돌아와 토크를 인가할 수 있다. 이로 인해, 자유층(41)은 고정층(43)과 반-평행하게 자화될 수 있다. 즉, MTJ 구조(40)에서 자유층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 7a 및 7b는 도 4의 MTJ 구조의 다른 실시예들을 설명하는 도면이다.
도 7a를 참조하면, MTJ 구조(50)는 자유층(51), 터널층(52), 고정층(53) 및 반강자성층(54)을 포함할 수 있다. 자유층(51)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(51)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(51)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(51)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널층(52)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널층(52)은 비자성 물질을 포함할 수 있다. 일 예로, 터널층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(53)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(53)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(53)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 구조(50)의 자유층(51)과 고정층(53)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유층(51)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 구조(50) 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 7b를 참조하면, MTJ 구조(60)의 고정층(63)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(63)은 제1 강자성층(63_1), 결합층(63_2), 제2 강자성층(63_3)을 포함할 수 있다. 제1 및 제2 강자성층(63_1, 63_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제1 강자성층(63_1)의 자화 방향과 제2 강자성층(63_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 결합층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 8은 도 4의 MTJ 구조의 다른 실시예를 설명하는 도면이다.
도 8을 참조하면, MTJ 구조(70)는 자화 방향이 수직이고, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행할 수 있다. MTJ 구조(70)는 자유층(71), 터널층(72) 및 고정층(73)을 포함할 수 있다. 자유층(71)의 자화 방향과 고정층(73)의 자화 방향이 평행하면 저항 값이 작아지고, 자유층(71)의 자화 방향과 고정층(73)의 자화 방향이 반-평행하면 저항 값이 커질 수 있다. 이러한 저항 값에 따라 MTJ 구조(70)에 데이터가 저장될 수 있다.
자화 방향이 수직인 MTJ 구조(70)를 구현하기 위해서, 자유층(71)과 고정층(73)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직할 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유층(71)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(73)은 규칙 합금일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(73)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 9a 및 9b는 도 4의 MTJ 구조의 다른 실시예를 나타내는 도면이다. 듀얼 MTJ 구조는 자유층을 기준으로 양 끝 단에 터널층과 고정층이 각각 배치되는 구조를 가질 수 있다.
도 9a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 구조(80)는 제1 고정층(81), 제1 터널층(82), 자유층(83), 제2 터널 층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정층들(81, 85)을 구성하는 물질은 도 7a의 고정층(53)과 유사하고, 제1 및 제2 터널층들(82, 84)은 도 7a의 터널층(52)과 유사하고, 자유층(83)은 도 7a의 자유층(51)과 유사할 수 있다.
제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 듀얼 MTJ 구조(80)는 전형적인 MTJ 구조보다 더 적은 전류를 이용하여 기입 동작을 할 수 있다.
듀얼 MTJ 구조(80)는 제2 터널층(84)으로 인하여 독출 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있을 수 있다.
도 9b를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 구조(90)는 제1 고정층(91), 제1 터널층(92), 자유층(93), 제2 터널층(94) 및 제2 고정층(95)을 포함할 수 있다. 제1 및 제2 고정층들(91, 95)을 구성하는 물질은 도 8의 고정층(73)과 유사하고, 제1 및 제2 터널층들(92, 94)은 도 8의 터널층(72)과 유사하고, 자유층(93)은 도 8의 자유층(71)과 유사할 수 있다.
이 때, 제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 듀얼 MTJ 구조(90)는 전형적인 MTJ 구조보다 더 적은 전류를 이용하여 기입 동작을 할 수 있다.
도 10a 내지 10c는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다. 구체적으로, 도 10a는 온도 변화에 따른 기준 셀 및 메모리 셀의 저항값 변화를, 도 10b는 온도 변화에 따른 기준 셀 독출 전류 및 메모리 셀 독출 전류의 변화를, 그리고 도 10c는 온도 변화에 따른 제1 센싱값 및 제2 센싱값의 변화를 각각 나타낸다. 도 10a 내지 10c에서, T2는 T1보다 높은 온도이고, T3보다 낮은 온도일 수 있다.
도 10a를 참조하면, 온도가 높아질수록 기준 셀(R_ref)의 저항값은 증가할 수 있다. 기준 셀(R_ref)은, 예를 들어 폴리 실리콘 저항을 포함할 수 있다. 한편, 단위 메모리 셀(U)의 경우 온도가 증가할수록 기준 셀(R_ref)과는 다른 양상으로 저항값이 변동할 수 있다. 구체적으로, 단위 메모리 셀(U)이 높은 저항값(Rap), 예컨대 MTJ 구조(40)에서 자유층(41)의 자화 방향과 고정층(43)의 자화 방향이 반-평행으로 배치된 경우, 온도가 높아질수록 단위 메모리 셀(U)의 저항값(Rap)은 감소할 수 있다. 단위 메모리 셀(U)이 낮은 저항값(Rp), 예컨대 MTJ 구조(40)에서 자유층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행으로 배치된 경우, 반-평행으로 배치된 경우에 비해 온도에 따른 저항값(Rp)의 변동이 크지 않을 수 있다.
도 10b를 참조하면, 온도가 변동됨에 따라, 기준 셀(R_ref)에 인가되는 기준 셀 독출 전류(I_REF)는 변동되어 출력될 수 있다. 예시적 실시예에 있어서, 기준 셀 바이어스 발생부(151)는, 온도 검출 결과에 기반하여 출력된 기준 셀 바이어스 제어 신호(CTRL_RB)를 기초로 기준 셀 독출 전류(I_REF)를 기준 셀(R_ref)에 출력할 수 있다. 예를 들어, 온도 상승 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전류(I_REF)를 제1 비율에 따라 변동시켜 출력할 수 있다. 또한, 온도 하강 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전류(I_REF)를 제2 비율에 따라 변동시켜 출력할 수 있다.
예시적 실시예에 있어서, 제1 비율과 제2 비율은 서로 반대되는 부호를 가질 수 있다. 예를 들어, 제1 비율은 음(-)의 부호를, 제2 비율은 양(+)의 부호를 가질 수 있다. 제1 비율과 제2 비율의 절대값은 서로 같을 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 예를 들어 T2 온도에서의 기준 셀 독출 전류(I_REF)의 값이 기준값이라면, 온도 상승 시 기준 셀 독출 전류(I_REF)는 기준값에서 기준값보다 낮은 레벨을 갖는 제1 값으로 변동될 수 있다. 또한, 온도 하강 시 기준 셀 독출 전류(I_REF)는 기준값에서 기준값보다 높은 레벨을 갖는 제2 값으로 변동될 수 있다.
예시적 실시예에 있어서, 단위 메모리 셀(U)에 인가되는 메모리 셀 독출 전류(I_Cell)는 온도 변화에 무관하게 일정한 값으로 출력될 수 있다. 다만, 이에 한정되는 것은 아니며 메모리 셀 독출 전류(I_Cell) 또한 기준 셀 독출 전류(I_REF)와 같이 온도에 따라 변동되어 출력될 수 있다.
도 10c를 참조하면, 기준 셀 독출 전류(I_REF) 및 메모리 셀 독출 전류(I_Cell) 각각으로부터 기인한 제1 센싱값(SS1) 및 제2 센싱값(SS2)은 온도가 변동됨에 따라 같은 양상으로 변동될 수 있다. 구체적으로, 단위 메모리 셀(U)이 높은 저항값을 갖는 경우, 단위 메모리 셀(U)에 메모리 셀 독출 전류(I_Cell)가 인가됨으로써 출력되는 제2 센싱값(SS2_ap)은 온도가 상승함에 따라 그 레벨이 감소되는 양상을 띌 수 있다. 또한, 기준 셀(R_ref)에 기준 셀 독출 전류(I_REF)가 인가됨으로써 출력되는 제1 센싱값(SS1)도 온도가 상승함에 따라 그 레벨이 감소되는 양상을 띌 수 있다. 한편, 단위 메모리 셀(U)이 낮은 저항값을 갖는 경우, 제2 센싱값(SS2_p)은 단위 메모리 셀(U)이 높은 저항값을 갖는 경우에 비해 온도에 따른 레벨의 변동이 크지 않을 수 있다.
도 11a 및 11b는 도 10c에 도시된 각 온도에서 메모리 셀들의 산포 및 센싱값을 나타내는 그래프이다. 구체적으로, 도 11a는 도 10c의 T1 온도일 경우 메모리 셀들의 산포 및 제1 센싱값을, 도 11b는 도 10c의 T3 온도일 경우 메모리 셀들의 산포 및 제1 센싱값을 각각 나타낸다.
또한, 도 11a 및 11b에서는 각각의 메모리 셀이 1 비트의 데이터를 저장하는 싱글 레벨 셀인 경우가 예시되며, 가로 축은 전압, 세로 축은 메모리 셀들의 개수를 나타낸다. 또한, 도면의 오른쪽에 위치한 셀 산포는 상대적으로 저항 값이 큰 메모리 셀들의 산포를 나타내며, 도면의 왼 쪽에 위치한 셀 산포는 상대적으로 저항값이 작은 메모리 셀들의 산포를 나타낸다.
도 11a를 참조하면, T1 온도에서, 제1 센싱값(SS1)은 본 개시의 실시예에 따라 온도에 기반한 변동에 의해, 
만큼 높은 저항값(Rap) 상태의 산포쪽으로 이동할 수 있다. 이에 따라, 제1 센싱값(SS1)과 낮은 저항값(Rp) 상태의 산포 사이의 제1 마진(M1)은, 제1 센싱값(SS1)과 높은 저항값(Rap) 상태의 산포 사이의 제2 마진(M2)과 균형을 이룰 수 있다. 즉, T1 온도에서, 제1 센싱값(SS1)과 인접하는 셀 산포 사이의 센싱 마진이 확보될 수 있다.
도 11b를 참조하면, T3 온도에서, 제1 센싱값(SS1)은 본 개시의 실시예에 따라 온도에 기반한 변동에 의해, 
만큼 낮은 저항값(Rp) 상태의 산포쪽으로 이동할 수 있다. 이에 따라, 제1 센싱값(SS1)과 높은 저항값(Rap) 상태의 산포 사이의 제3 마진(M3)은, 제1 센싱값(SS1)과 낮은 저항값(Rp) 상태의 산포 사이의 제4 마진(M4)과 균형을 이룰 수 있다. 즉, T3 온도에서, 제1 센싱값(SS1)과 인접하는 셀 산포 사이의 센싱 마진이 확보될 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는 기준 셀에 인가되는 독출 신호의 온도 의존성을 조절함으로써, 온도와 무관하게, 기준 셀에 대한 센싱값을 평행 상태의 메모리 셀에 대한 센싱값과 반-평행 상태의 메모리 셀에 대한 센싱값 사이에 위치시킬 수 있다. 이에 따라, 온도 변화에 무관하게, 본 개시의 예시적 실시예에 따른 메모리 장치는 독출 마진(read margin)을 극대화할 수 있고, 데이터의 신뢰성을 개선할 수 있다.
도 12는 본 개시의 다른 예시적 실시예에 따라 온도 변화에 기초한 독출 신호의 변동을 도시한다. 도 12는, 예를 들어 도 3a 또는 3b의 기준 셀(R_ref) 및 단위 메모리 셀(U) 각각에 인가되는 독출 신호가 전압 형태인 경우, 기준 셀 독출 전압(V_REF) 및 메모리 셀 독출 전압(V_Cell)의 변동을 나타내는 그래프일 수 있다.
도 12를 참조하면, 온도가 변동됨에 따라, 기준 셀(R_ref)에 인가되는 기준 셀 독출 전압(V_REF)은 변동되어 출력될 수 있다. 예시적 실시예에 있어서, 기준 셀 바이어스 발생부(151)는, 온도 검출 결과에 기반하여 출력된 기준 셀 바이어스 제어 신호(CTRL_RB)를 기초로 기준 셀 독출 전압(V_REF)을 기준 셀(R_ref)에 출력할 수 있다.
예를 들어, 온도 상승 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전압(V_REF)을 제1 비율에 따라 변동시켜 출력할 수 있다. 또한, 온도 하강 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전압(V_REF)을 제2 비율에 따라 변동시켜 출력할 수 있다. 예시적 실시예에 있어서, 제1 비율과 제2 비율은 서로 반대되는 부호를 가질 수 있다. 예를 들어, 제1 비율은 양(+)의 부호를, 제2 비율은 음(-)의 부호를 가질 수 있다. 제1 비율과 제2 비율의 절대값은 서로 같을 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 예를 들어 T2 온도에서의 기준 셀 독출 전압(V_REF)의 값이 기준값이라면, 온도 상승 시 기준 셀 독출 전압(V_REF)은 기준값에서 기준값보다 높은 레벨을 갖는 제1 값으로 변동될 수 있다. 또한, 온도 하강 시 기준 셀 독출 전압(V_REF)은 기준값에서 기준값보다 낮은 레벨을 갖는 제2 값으로 변동될 수 있다.
예시적 실시예에 있어서, 단위 메모리 셀(U)에 인가되는 메모리 셀 독출 전압(V_Cell)은 온도 변화에 무관하게 일정한 값으로 출력될 수 있다. 다만, 이에 한정되는 것은 아니며 메모리 셀 독출 전압(V_Cell) 또한 기준 셀 독출 전압(V_REF)과 같이 온도에 따라 변동되어 출력될 수 있다.
도 13a 및 13b는 예시적 실시예에 따라 온도 변화에 기반한 도 4에 도시된 각종 독출 요소들의 변동을 나타내는 그래프를 도시한다.
도 13a를 참조하면, 온도가 상승할수록 기준 셀(R_ref)의 저항값은 감소할 수 있다. 기준 셀(R_ref)은, 예를 들어 금속 저항을 포함할 수 있다. 한편, 단위 메모리 셀(U)의 경우 온도에 기반한 증감의 양상은 도 10a의 설명과 중복되므로 생략하기로 한다.
도 13b를 참조하면, 온도가 변동됨에 따라, 기준 셀(R_ref)에 인가되는 기준 셀 독출 전압(V_REF)은 변동되어 출력될 수 있다. 예시적 실시예에 있어서, 기준 셀 바이어스 발생부(151)는, 온도 검출 결과에 기반하여 출력된 기준 셀 바이어스 제어 신호(CTRL_RB)를 기초로 기준 셀 독출 전류(I_REF)를 기준 셀(R_ref)에 출력할 수 있다. 예를 들어, 온도 상승 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전압(V_REF)을 제1 비율에 따라 변동시켜 출력할 수 있다. 또한, 온도 하강 시, 기준 셀 바이어스 발생부(151)는 기준 셀 독출 전압(V_REF)을 제2 비율에 따라 변동시켜 출력할 수 있다.
예시적 실시예에 있어서, 제1 비율과 제2 비율은 서로 반대되는 부호를 가질 수 있다. 예를 들어, 제1 비율은 음의 부호를, 제2 비율은 양의 부호를 가질 수 있다. 제1 비율과 제2 비율의 절대값은 서로 같을 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 예를 들어 T2 온도에서의 기준 셀 독출 전압(V_REF)의 값이 기준값이라면, 온도 상승 시 기준 셀 독출 전압(V_REF)은 기준값에서 기준값보다 낮은 레벨을 갖는 제1 값으로 변동될 수 있다. 또한, 온도 하강 시 기준 셀 독출 전압(V_REF)은 기준값에서 기준값보다 높은 레벨을 갖는 제2 값으로 변동될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작의 흐름을 나타내는 순서도이다. 도 14는, 예컨대 도 2에 도시된 메모리 장치(100)의 동작에 대한 순서도일 수 있다.
도 14를 참조하면, 먼저 메모리 장치(100)의 온도를 검출하는 단계가 수행될 수 있다(S10). 온도 검출은, 예를 들어 온도 센서(140)에서 수행될 수 있다. 온도는 다양한 방식에 따라 검출될 수 있으며, 예컨대 메모리 장치(100) 내부의 온도가 노멀 상태에 대응하는 기 설정된 값(또는, 설정된 범위)보다 높은 온도를 갖는지 또는 낮은 온도를 갖는지가 검출될 수 있다. 온도 센서(140)는 검출된 메모리 장치(100)의 온도 정보 신호(T)를 제어 로직(130)으로 출력할 수 있다.
상기 온도 검출 결과에 따라 메모리 장치(100)의 독출 동작에서 온도 보상이 수행될 수 있다. 예컨대, 메모리 셀 어레이(110)에 대한 독출 동작은 다양한 방식에 의해 수행될 수 있으며, 예컨대 전술한 실시예에서와 같은 전류 센싱 방법 또는 전압 센싱 방법이 적용될 수 있다.
메모리 장치(100)의 온도를 검출한 다음, 검출한 온도가 노멀 상태인지 여부의 판단이 수행될 수 있다(S20). 온도가 노멀 상태인지 여부의 판단은, 예를 들어 온도 정보 신호(T)를 수신한 제어 로직(130)이 수행할 수 있다. 검출한 온도가 노멀 상태인 경우 기준 셀 독출 신호(RC_S)의 레벨은 기준값으로 유지될 수 있다(S30). 예로서, 기준 셀 독출 신호(RC_S)는 기준 셀 독출 전류(도 6b의 I_REF)일 수 있다. 다른 예로서, 기준 셀 독출 신호(RC_S)는 기준 셀 독출 전압(도 8의 V_REF)일 수 있다.
검출한 온도가 노멀 상태가 아닌 경우, 메모리 장치(100)의 온도가 상승했는지 여부의 판단이 수행될 수 있다(S40). 메모리 장치(100)의 온도가 상승한 경우, 기준 셀 독출 신호(RC_S)의 레벨은 제1 비율에 따라 변동될 수 있다(S50). 메모리 장치(100)의 온도가 하강한 경우, 기준 셀 독출 신호(RC_S)의 레벨은 제2 비율에 따라 변동될 수 있다(S60).
예시적 실시예에 있어서, 제1 비율과 제2 비율은 서로 반대되는 부호를 가질 수 있다. 예로서, 제1 비율은 음의 부호를, 제2 비율은 양의 부호를 가질 수 있다. 다시 말해서, 온도 상승 시 기준 셀 독출 신호(RC_S)는 기준값에서 기준값보다 낮은 레벨을 갖는 제1 값으로 변동될 수 있다. 또한, 온도 하강 시 기준 셀 독출 전류(I_REF)는 기준값에서 기준값보다 높은 레벨을 갖는 제2 값으로 변동될 수 있다.
다른 예로서, 제1 비율은 양의 부호를, 제2 비율은 음의 부호를 가질 수 있다. 다시 말해서, 온도 상승 시 기준 셀 독출 신호(RC_S)는 기준값에서 기준값보다 높은 레벨을 갖는 제3 값으로 변동될 수 있다. 또한, 온도 하강 시 기준 셀 독출 신호(RC_S)는 기준값에서 기준값보다 낮은 레벨을 갖는 제4 값으로 변동될 수 있다.
도 15은 본 개시에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 15을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(1000)에 메모리 장치(1011)가 장착될 수 있다. 컴퓨터 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결되는 메모리 시스템(1010), 모뎀(1020), 유저 인터페이스(1030), RAM(1040) 및 중앙 처리장치(1050)를 구비할 수 있다. 메모리 장치(1011)는 STT-MRAM 셀을 포함하는 MRAM 칩일 수 있으며, 메모리 시스템(1010)은 MRAM 칩을 포함하는 MRAM 시스템일 수 있다. 도시되지는 않았으나, 컴퓨터 시스템(1000)에는 응용 칩 셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
메모리 시스템(1010)은 메모리 장치(1011)와 메모리 컨트롤러(1012)를 포함할 수 있다. 메모리 장치(1011)에는 중앙 처리장치(1050)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 이 때, 메모리 장치(1011)는 도 1 내지 도 14를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 메모리 장치에 있어서,
적어도 하나의 기준 셀(reference cell)과 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 장치의 온도를 검출하는 온도 센서;
검출된 온도에 따라, 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨을 조절하는 기준 셀 바이어스 발생부; 및
상기 제1 독출 신호에 기초하여 상기 적어도 하나의 기준 셀에서 출력되는 제1 센싱값과 상기 검출된 온도에 독립적으로 불변인 제2 독출 신호에 기초하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에서 출력되는 제2 센싱값을 비교하는 센스 앰프를 포함하는 메모리 장치. - 제1 항에 있어서,
상기 기준 셀 바이어스 발생부는,
상기 제1 독출 신호의 유형에 기반하여, 온도 변화에 반비례하는 제1 비율 또는 온도 변화에 비례하는 제2 비율에 따라 상기 제1 독출 신호의 레벨을 변경하는 것을 특징으로 하는 메모리 장치. - 제2 항에 있어서,
상기 제1 독출 신호는 전류 신호이고,
상기 제1 비율은 음(-)의 부호를 가지고, 상기 제1 독출 신호는 상기 제1 비율에 따라 전류 레벨이 변경되는 것을 특징으로 하는 메모리 장치. - 제2 항에 있어서,
상기 제1 독출 신호는 전압 신호이고,
상기 제2 비율은 양(+)의 부호를 가지고, 상기 제1 독출 신호는 상기 제2 비율에 따라 전압 레벨이 변경되는 것을 특징으로 하는 메모리 장치. - 제1 항에 있어서,
상기 기준 셀 바이어스 발생부는,
상기 메모리 장치가 기준 온도일 때 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨이 기준값인 경우, 상기 메모리 장치의 온도가 상기 기준 온도에 대하여 상승 시 상기 적어도 하나의 기준 셀에 인가되는 상기 제1 독출 신호의 레벨을 상기 기준값에서 제1 값으로 변동시키고, 상기 메모리 장치의 온도가 상기 기준 온도에 대하여 하강 시 상기 제1 독출 신호의 레벨을 상기 기준값에서 상기 제1 값과 상이한 제2 값으로 변동시키는 것을 특징으로 하는 메모리 장치. - 제5 항에 있어서,
상기 제1 독출 신호는 전압 신호이고,
상기 제1 값은 상기 기준값보다 크고, 상기 제2 값은 상기 기준값보다 작은 것을 특징으로 하는 메모리 장치. - 제5 항에 있어서,
상기 제1 독출 신호는 전류 신호이고,
상기 제1 값은 상기 기준값보다 작고, 상기 제2 값은 상기 기준값보다 큰 것을 특징으로 하는 메모리 장치. - 적어도 하나의 기준 셀과 복수의 메모리 셀들을 포함하는 메모리 장치에 있어서,
상기 메모리 장치의 온도를 검출하는 단계;
온도 검출 결과에 따라, 상기 적어도 하나의 기준 셀에 인가되는 제1 독출 신호의 레벨을 조절하는 단계; 및
상기 제1 독출 신호를 상기 적어도 하나의 기준 셀에 인가하여 센싱된 제1 센싱값과 상기 검출된 온도에 독립적으로 불변인 제2 독출 신호를 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 인가하여 센싱된 제2 센싱값을 비교하는 단계를 포함하는 메모리 장치의 동작 방법. - 제8 항에 있어서,
상기 제1 독출 신호의 레벨을 조절하는 단계는,
상기 제1 독출 신호가 전류 신호에 상응하는 경우, 상기 제1 독출 신호의 레벨을 온도 변화에 반비례하도록 음(-)의 부호를 갖는 제1 비율에 따라 변동시키고,
상기 제1 독출 신호가 전압 신호에 상응하는 경우, 상기 제1 독출 신호의 레벨을 온도 변화에 비례하도록 양(+)의 부호를 갖는 제2 비율에 따라 변동시켜서 상기 제1 독출 신호의 레벨을 조절하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제8 항에 있어서,
상기 제1 독출 신호의 레벨을 조절하는 단계는,
상기 메모리 장치가 기준 온도일 때 상기 적어도 하나의 기준 셀에 인가되는 상기 제1 독출 신호의 레벨이 기준값인 경우, 상기 메모리 장치의 온도가 상기 기준 온도에 대하여 상승 시 상기 적어도 하나의 기준 셀에 인가되는 상기 제1 독출 신호의 레벨을 상기 기준값에서 제1 값으로 변동시키고, 상기 메모리 장치의 온도가 상기 기준 온도에 대하여 하강 시 상기 제1 독출 신호의 레벨을 상기 기준값에서 상기 제1 값과 상이한 제2 값으로 변동시키는 단계를 더 포함하고,
상기 제1 독출 신호가 전압 신호인 경우, 상기 제1 값은 상기 기준값보다 크고, 상기 제2 값은 상기 기준값보다 작고,
상기 제1 독출 신호가 전류 신호인 경우, 상기 제1 값은 상기 기준값보다 작고, 상기 제2 값은 상기 기준값보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170048037A KR102287756B1 (ko) | 2017-04-13 | 2017-04-13 | 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 |
| US15/816,810 US10224086B2 (en) | 2017-04-13 | 2017-11-17 | Memory device with temperature-dependent reading of a reference cell |
| CN201810263505.5A CN108735252B (zh) | 2017-04-13 | 2018-03-28 | 磁阻存储器设备，磁阻存储器系统及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170048037A KR102287756B1 (ko) | 2017-04-13 | 2017-04-13 | 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180115554A KR20180115554A (ko) | 2018-10-23 |
| KR102287756B1 true KR102287756B1 (ko) | 2021-08-09 |
Family
ID=63790237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170048037A KR102287756B1 (ko) | 2017-04-13 | 2017-04-13 | 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10224086B2 (ko) |
| KR (1) | KR102287756B1 (ko) |
| CN (1) | CN108735252B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109801662B (zh) * | 2018-12-30 | 2020-12-15 | 珠海博雅科技有限公司 | 一种上电选参考电流的方法 |
| KR102259558B1 (ko) * | 2019-01-17 | 2021-06-02 | 한양대학교 산학협력단 | 자기터널접합구조체 기반 학습 소자 |
| US11139012B2 (en) * | 2019-03-28 | 2021-10-05 | Samsung Electronics Co., Ltd. | Resistive memory device having read currents for a memory cell and a reference cell in opposite directions |
| CN112445415B (zh) * | 2019-08-30 | 2022-11-08 | 中电海康集团有限公司 | 控制方法、装置、读取方法、存储介质和处理器 |
| US11074968B2 (en) * | 2019-11-22 | 2021-07-27 | International Business Machines Corporation | Method and system to improve read reliability in memory devices |
| US11145676B1 (en) * | 2020-05-22 | 2021-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element |
| JP2022137794A (ja) * | 2021-03-09 | 2022-09-22 | キオクシア株式会社 | 記憶装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273796A (ja) * | 2000-03-29 | 2001-10-05 | Nec Microsystems Ltd | センスアンプ回路 |
| JP3812498B2 (ja) | 2001-12-28 | 2006-08-23 | 日本電気株式会社 | トンネル磁気抵抗素子を利用した半導体記憶装置 |
| US6868025B2 (en) * | 2003-03-10 | 2005-03-15 | Sharp Laboratories Of America, Inc. | Temperature compensated RRAM circuit |
| US7057958B2 (en) | 2003-09-30 | 2006-06-06 | Sandisk Corporation | Method and system for temperature compensation for memory cells with temperature-dependent behavior |
| JP3869430B2 (ja) * | 2004-05-11 | 2007-01-17 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| KR100927782B1 (ko) | 2008-05-20 | 2009-11-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 독출/검증 기준전압 공급부 |
| KR20100028932A (ko) | 2008-09-05 | 2010-03-15 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이를 포함하는 저장 시스템 |
| US7755965B2 (en) * | 2008-10-13 | 2010-07-13 | Seagate Technology Llc | Temperature dependent system for reading ST-RAM |
| WO2012176452A1 (ja) | 2011-06-24 | 2012-12-27 | パナソニック株式会社 | 半導体記憶装置 |
| US9142293B2 (en) * | 2013-09-10 | 2015-09-22 | Kabushiki Kaisha Toshiba | Resistance change type memory |
| US9293215B2 (en) * | 2014-03-18 | 2016-03-22 | Integrated Silicon Solution, Inc. | Reference current circuit with temperature coefficient correction |
| US9799385B2 (en) * | 2014-09-08 | 2017-10-24 | Toshiba Memory Corporation | Resistance change memory |
| KR102242561B1 (ko) | 2014-10-02 | 2021-04-20 | 삼성전자주식회사 | 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 |
| US9595340B2 (en) | 2015-01-20 | 2017-03-14 | Taiwan Semiconductor Manufacturing Company Limited | Nonvolatile memory device and method of setting a reference current in a nonvolatile memory device |
| KR102311916B1 (ko) * | 2015-08-17 | 2021-10-15 | 삼성전자주식회사 | 스토리지 장치 |
-
2017
- 2017-04-13 KR KR1020170048037A patent/KR102287756B1/ko active IP Right Grant
- 2017-11-17 US US15/816,810 patent/US10224086B2/en active Active
-
2018
- 2018-03-28 CN CN201810263505.5A patent/CN108735252B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10224086B2 (en) | 2019-03-05 |
| KR20180115554A (ko) | 2018-10-23 |
| CN108735252A (zh) | 2018-11-02 |
| US20180301178A1 (en) | 2018-10-18 |
| CN108735252B (zh) | 2023-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102287756B1 (ko) | 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법 | |
| CN105702284B (zh) | 具有独立感测电路的半导体存储器件以及相关感测方法 | |
| US9691459B2 (en) | Semiconductor memory device including shorted variable resistor element of memory cell | |
| US9620191B2 (en) | Memory device and memory system including the same | |
| US20160147599A1 (en) | Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements | |
| CN109712655B (zh) | 具有电压相关的面内磁各向异性的mram | |
| US20140016397A1 (en) | Nonvolatile memory device and write method thereof | |
| KR20140015856A (ko) | 가변 저항 메모리를 포함하는 저장 장치 및 그것의 동작 방법 | |
| JP2014179155A (ja) | ソースラインフローティング回路、それを含むメモリ装置及びメモリ装置の読み出し方法 | |
| US8139397B2 (en) | Spatial correlation of reference cells in resistive memory array | |
| US9311981B2 (en) | Semiconductor memory device having variable resistance memory and operating method | |
| JP2006523358A (ja) | 異なるメモリセルに対する同時読み取りおよび書き込み | |
| US20160078915A1 (en) | Resistance change memory | |
| US11139012B2 (en) | Resistive memory device having read currents for a memory cell and a reference cell in opposite directions | |
| US9627024B2 (en) | Magnetic-assisted nondestructive self-reference sensing method for spin-transfer torque random access memory | |
| US20170345475A1 (en) | Resistive-type memory devices and integrated circuits including the same | |
| US20200273510A1 (en) | Perpendicular spin transfer torque mram memory cell | |
| US8767435B1 (en) | Field programming method for magnetic memory devices | |
| JP6557488B2 (ja) | 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法 | |
| KR102666047B1 (ko) | 비휘발성 메모리 장치 | |
| KR20200090289A (ko) | 메모리 장치 및 그 동작 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |