JPWO2008102650A1 - 半導体記憶装置 - Google Patents

Abstract

半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。加えて、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。

Description

本発明は、半導体記憶装置に関し、特に、磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を記憶素子としてメモリセルに導入した半導体記憶装置、すなわち、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。本出願は、日本国特許出願Ｎｏ．特願２００７−０４１２０４号に基づく優先権を主張するものであり、参照することにより、その開示は、本明細書に組み込まれる。

ＭＲＡＭのメモリセルに用いられるＭＴＪ素子は、固定磁性層と、自由磁性層と、トンネル絶縁膜とを含む。固定磁性層は、磁化の向きが任意の方向に固定されている。自由磁性層は、外部磁場により磁化の向きが可変である。トンネル絶縁膜は、これら二枚の磁性層に挟まれている。ＭＲＡＭにおいて、１ビットの記憶情報は固定磁性層と自由磁性層との間の相対的な磁化状態に割り当てられる。例えば、固定磁性層の磁化と自由磁性層の磁化とが同じ向きである場合、即ち平行状態である場合は「０」と定義される。固定磁性層の磁化と自由磁性層の磁化とが互いに１８０度向きが異なる場合、即ち反平行状態である場合は「１」と定義される。さらに、ＭＴＪ素子の抵抗値が上記磁化状態によって異なることを利用してＭＲＡＭの読み出しが実行される。図１は、典型的なＭＲＡＭの書き込み原理を示す概略図である。磁性層の磁化容易軸に平行に延在するライトワード線に書き込み電流Ｉｘを流し、磁化容易軸に垂直に延在するライトビット線に書き込み電流Ｉｙを流す。その結果、それら書き込み電流が作る合成磁場により自由磁性層（セルＡ）の磁化が反転される。このように、ＭＴＪ素子の磁化反転特性を利用してメモリセルを選択し書き込み動作を行う。図２は、書き込み電流と書き込みマージンとの関係を示すグラフである。縦軸は書き込み電流Ｉｘ、横軸は書き込み電流Ｉｙをそれぞれ示す。書き込み電流には、下限値と上限値が存在する（図中、「動作マージン」で表示）。その書き込みマージンは狭い。そのため、選択されたメモリセル（セルＡ）に選択的に書き込みを行うためには、電流値や電流波形を正確に制御する必要がある。従って、電流源回路が複雑になり、１００ＭＨｚ以上の高速な書き込み動作を行うことが困難であった。

書き込み電流をトランジスタやダイオードで電気的に選択するというメモリセル（２−Ｔｒａｎｓｉｓｔｏｒ−１−ＭＴＪ素子型メモリセル：２Ｔ１ＭＴＪセル）が特開２００４−３４８９３４号公報（ＵＳ２００４１００８３５Ａ１）に紹介されている。図３は、この従来技術における２Ｔ１ＭＴＪセルの構成を示す概略図である。図３に示されるように、２Ｔ１ＭＴＪセルは、ビット線ＢＬと書き込み線１１５とを接続するトランジスタ１１１と、ビット線／ＢＬと書き込み線１１５とを接続するトランジスタ１１２と、書き込み線１１５の直上に置かれたＭＴＪ素子１１３とから構成されている。書き込み動作において、選択メモリセルのワード線ＷＬを活性化して、トランジスタ１１１、１１２をオン状態にする。それにより、ビット線ＢＬ、／ＢＬに流れる書き込み電流Ｉｗは書き込み線１１５に流れる。このとき、ＭＴＪ素子１１３の磁化は、書き込み電流Ｉｗが生成する書き込み磁場Ｈｗにより反転される。ただし、書き込み線１１５ではなくビット線ＢＬ、／ＢＬのみに流れる書き込み電流で生成される磁場が、ＭＴＪ素子１１３の磁化を反転させないよう、これらの配線は、ＭＴＪ素子１１３から十分遠い配線層に形成される。例えば、３層配線と４層配線との間にＭＴＪ素子１１３が形成される場合、１層配線をビット線に用いれば良い。このように、非選択状態のメモリセルへは書き込み磁場Ｈｗが供給されないため、半選択の状態がないのが特徴である。従って、２Ｔ１ＭＴＪセルを用いた書き込み方式では、書き込み時のメモリセルの選択性が劇的に向上し、さらに、書き込み電流値や電流波形を正確に制御する必要がない。従って、書き込み回路はＳＲＡＭのデコーダの様な論理回路で単純化でき、ＧＨｚレベルでの高速な書き込み動作を行うことが可能となる。

このように、２Ｔ１ＭＴＪセルは、従来のＭＲＡＭで用いられる書き込み方式と比較して、ＳＲＡＭ並みの高速な書き込み動作を実現できる。しかし、従来のＭＲＡＭと同じ読み出し方式を用いるため、その動作速度は読み出し速度で制限されてしまう。

図４は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭ１０１の基本な構成を示す回路ブロック図である。メモリアレイ１０２は、マトリックス状に２Ｔ１ＭＴＪセル（以下、単にセルともいう）Ｃを配置したセルカラムと、２列分の参照セルＲを配置した参照セル・カラムとを備えている。

書き込み動作では、ロウデコーダ１０３が、複数のワード線ＷＬから選択ワード線ＷＬを選択する。カラムデコーダ１０４は、複数のビット線ＢＬから少なくとも１組の選択ビット線ＢＬ、／ＢＬをスイッチ１０６により選択する。すなわち、選択ワード線ＷＬと選択ビット線ＢＬ、／ＢＬとにより、複数のメモリセルＣからデータを書き込みたい少なくとも１個の選択セルＣが選択される。スイッチ１０６により、選択セルＣはカラムデコーダ１０に電気的に接続される。そして、図示されない書き込み電流回路からの書き込み電流Ｉｗが、カラムデコーダ１０４−選択ビット線ＢＬ−選択セルＣの書き込み線１１５−選択ビット線／ＢＬ−カラムデコーダ１０４の経路に流される。

一方、読み出し時では、ロウデコーダ１０３が、複数のワード線ＷＬから選択ワード線ＷＬを選択する。カラムデコーダ１０４は、複数のビット線ＢＬから選択ビット線ＢＬをスイッチ１０７により選択する。すなわち、選択ワード線ＷＬと選択ビット線ＢＬとにより、複数のメモリセルＣから記憶データを読み出したい選択セルＣが選択される。スイッチ１０７により、選択セルＣはセンスアンプ１０５の一方の入力端子に電気的に接続される。選択セルＣのＭＴＪ素子１１３に流れるセンス電流Ｉ_Ｒが生成され、センスアンプ１０５の一方の入力端子に供給される。

同時に、カラムデコーダ１０４は、２本の参照ビット線ＢＬＲ０、ＢＬＲ１をスイッチ１０７により常に選択状態とする。すなわち、選択ワード線ＷＬと２本の参照ビット線ＢＬＲ０、ＢＬＲ１とにより、データ「０」が記憶されている複数の参照セルＲ０と、データ「１」が記憶されている複数の参照セルＲ１とから、選択参照セルＲ０、Ｒ１が同時に選択される。スイッチ１０７により、選択参照セルＲ０、Ｒ１はセンスアンプ１０５の他方の入力端子に電気的に接続される。参照セルＲ０のＭＴＪ素子に流れる参照電流Ｉｒｅｆ（０）と、参照セルＲ１のＭＴＪ素子に流れるＩｒｅｆ（１）とが平均化されることで、読み出しの判定基準として使われる参照電圧Ｖｒｅｆが生成され、センスアンプ１０５の他方の入力端子に供給される。

すなわち、センスアンプ１０５の２つの入力端子のうち、一方には選択セルＣ、他方には選択参照セルＲ０、Ｒ１がそれぞれ接続される。そのため、センスアンプ１０５の２つの入力端子の負荷容量は不一致である。従って、センス信号（選択セルＣに流れるセンス電流Ｉ_Ｒ０）が安定する速度と、参照信号（参照セルに流れる参照電流Ｉｒｅｆ）が安定する速度とが異なる。従って、センスアンプ１０５を、センス信号と参照信号とが十分セットリングされるまで判定動作させることができず、読み出し速度が制限される。また、電源電圧の変動や配線間容量のカップリングの影響が一様ではなく、これら雑音耐性の観点からも不利である。従って、２Ｔ１ＭＴＪセルを用いたＭＲＡＭの読み出し速度を向上させるのは容易ではない。その結果、その動作速度、即ち、ランダムアクセス時間は１０ｎｓ以上の読み出し時間で制限されてしまう。

高速な読み出し動作を実現することを目的としたＭＲＡＭの構成が特開２００２−１９７８５２号公報（ＵＳ６，３４９，０５４Ｂ１）に開示されている。これによれば、ビット線ＢＬと接続される偶数行のメモリセルと、ビット線／ＢＬと接続される奇数行のメモリセルとからメモリアレイが構成されている。読み出しの判定基準として用いられるダミーセル（先述の参照セルと同等）も、同様に、その偶数行及びその奇数行にそれぞれ備えられている。ダミーセルは、データ「０」の抵抗値Ｒｌｏｗとデータ「１」の抵抗値Ｒｈｉｇｈとの中間の抵抗値を保持している。そして、偶数行のメモリセルが選択された場合には奇数行のダミーセルを使用し、奇数行のメモリセルが選択された場合には偶数行のダミーセルを使用する。この技術によれば、ビット線ＢＬとビット線／ＢＬの負荷容量が等しくなり、読み出し時間の高速化が図れる。しかし、書き込み方式は、図１に示す従来のＭＲＡＭと同じ方式を用いているため、その動作速度、すなわち、ランダムアクセス時間は１０ｎｓ以上の書き込み時間で制限されてしまう。また、マトリックス状にメモリセルを配置した場合に比べてセル面積が大きくなってしまう。

以上述べたように、ＭＲＡＭの動作速度（ランダムアクセス時間）をＳＲＡＭ並みに高速にすることは容易ではない。例えば、特開２００４−３４８９３４号公報に記載された２Ｔ１ＭＴＪセルを用いて、特開２００２−１９７８５２号公報に記載の思想に基づくメモリアレイを構成した場合、セル面積は約２倍に大きくなり、現実的ではない。ＳＲＡＭ並みの高速動作が可能な、磁気抵抗効果素子を用いた半導体記憶装置（例示：ＭＲＡＭ）が望まれる。セル面積のオーバヘッドなしに高速な読み出し動作を実現可能な、高速な書き込み動作を実現できる２Ｔ１ＭＴＪセルを用いた半導体記憶装置（例示：ＭＲＡＭ）が求められる。

関連する技術として特開２０００−１２７９０号公報に半導体装置が開示されている。この半導体装置は、半導体装置のメモリ部のメモリセルアレイが複数領域に分割され、前記分割されたメモリセルアレイ領域に偶数のＩ／Ｏ線群が割り当てられて配列され、前記メモリ部が所定のビット構成にできるようになっている。前記メモリ部のビット構成において、ビット数９が基本単位になっていてもよい。前記偶数のＩ／Ｏ線群のうち隣接するメモリセルアレイ領域に割り当てられた２つのＩ／Ｏ線が１つのＩ／Ｏ線にまとめられ、メモリセル部のビット構成でのビット数が所定のビット構成でのビット数の１／２にできるようになっていてもよい。

特開２００３−２８１８８０号公報（ＵＳ６，８２２，８９７Ｂ２）に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、複数のメモリセルと、複数のデータ線と、複数の第１および第２ゲート配線とを備える。複数のメモリセルは、第１および第２の方向に沿って行列状に配置され、前記第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、前記第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される。複数のデータ線は、前記第１の方向に沿って、各々が前記第１のグループごとに設けられる。複数の第１および第２ゲート配線は、前記第２の方向に沿って設けられ、各々が前記第２のグループごとに設けられる。各前記メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、データ読出時に、対応するデータ線および固定電圧の間に前記磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含む。各前記アクセストランジスタは、対応する第１および第２のゲート配線のうちの前記第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフする。

特開２００３−３４６４７４号公報（ＵＳ６，６１８，３１７Ｂ１）に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、メモリアレイと、複数のビット線と、複数の列選択線と、アドレスデコーダと、第１および第２の書込制御回路とを備える。メモリアレイは、各々が磁気的に書込まれたデータを記憶する複数のメモリセルが行列状に配置された。複数のビット線は、複数のメモリセル列にそれぞれ対応して設けられる。複数の列選択線は、前記複数のメモリセル列にそれぞれ対応して設けられる。アドレスデコーダは、データ書込時に、列選択結果に応じて前記複数の列選択線の電圧を設定する。第１および第２の書込制御回路は、前記複数のビット線の一端側および他端側にそれぞれ対応して配置され、前記データ書込時に選択ビット線に書込データに応じた方向のデータ書込電流を供給する。前記第１の書込制御回路は、前記データ書込時に、第１および第２の電圧の前記書込データに応じた一方と第１の共有ノードとを電気的に接続するための第１のドライバと、前記複数のビット線の一端側と前記第１の共有ノードとの間にそれぞれ設けられ、各々が前記複数の列選択線のうちの対応する１本の電圧レベルに応じてオンする複数の第１のスイッチ回路とを含む。前記第２の書込制御回路は、前記データ書込時に、前記第１および第２の電圧の前記書込データに応じた他方と第２の共有ノードとを電気的に接続するための第２のドライバと、前記複数のビット線の他端側と前記第２の共有ノードとの間にそれぞれ設けられ、各々が前記複数の列選択線のうちの対応する１本の前記電圧レベルに応じてオンする複数の第２のスイッチ回路とを含む。

本発明の目的は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）並みの高速動作（読み出し動作及び書き込み動作）を実行可能な、磁気抵抗効果素子を用いた半導体記憶装置を提供することにある。

本発明の他の目的は、セル面積のオーバヘッドなしに高速な読み出し動作実行可能な、高速な書き込み動作を実現できる２Ｔ１ＭＴＪセルを用いた半導体記憶装置を提供することにある。

この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。

本発明の一の観点では、半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。加えて、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。

本発明により、磁気抵抗効果素子を用いた半導体記憶装置において、ＳＲＡＭ並みの高速動作が実行可能となる。また、本発明によれば、高速な書き込み動作を実現できる２Ｔ１ＭＴＪセルを用いた半導体記憶装置において、そのセル面積のオーバヘッドなしに高速な読み出し動作が実行できる。

図１は、典型的なＭＲＡＭの書き込み原理を示す概略図である。 図２は、書き込み電流と書き込みマージンとの関係を示すグラフである。 図３は、従来技術における２Ｔ１ＭＴＪセルの構成を示す概略図である。 図４は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭの基本な構成を示す回路ブロック図である。 図５は、本発明の半導体記憶装置の第１の実施の形態の構成を示す回路ブロック図である。 図６は、本発明の半導体記憶装置の第１の実施の形態の構成を示す回路ブロック図である。 図７は、本発明の半導体記憶装置の第１の実施の形態における書き込み動作時のライトビット線への印加電圧制御の真理値表を示す。 図８は、本発明の半導体記憶装置の第１の実施の形態における参照セルにプログラムするための真理値表を示す。 図９は、本発明の半導体記憶装置の第１の実施の形態におけるメモリアレイのレイアウトを示す平面図である。 図１０は、図５から抽出した図９に対応する回路図である。 図１１は、図４に示した従来の２Ｔ１ＭＴＪセル型ＭＲＡＭのメモリアレイのレイアウトを示す平面図である。 図１２は、図４から抽出した図１１に対応する回路図である。 図１３は、図９における一メモリセル分の断面図である。 図１４は、本発明の半導体記憶装置の第２の実施の形態の構成を示す回路ブロック図である。

以下、本発明の半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
図５及び図６は、本発明の半導体記憶装置の第１の実施の形態の構成を示す回路ブロック図である。ただし、図５は、読み出し動作におけるセンス電流の経路も併せて表示している。図６は、書き込み動作における書き込み電流の経路も併せて表示している。

この半導体記憶装置１は、２Ｔ１ＭＴＪセル型ＭＲＡＭである。半導体記憶装置１は、メモリアレイ２、ロウデコーダ３、カラムデコーダ４、センスアンプ５、第１スイッチ部６、第２スイッチ部８、セレクタ９を具備する。

メモリアレイ２は、複数のワード線ＷＬｉ（ｉ＝０〜ｎ：ｎは自然数）、複数のリードビット線ＲＢＬｊ、／ＲＢＬｊ（ｊ＝１〜ｍ：ｍは自然数）、複数のライトビット線ＷＢＬｊ、／ＷＢＬｊ、複数のメモリセルＣｉｊ（ｉ＝０〜ｎ、ｊ＝０〜ｍ）、二本の参照ワード線ＷＬＲ０、ＷＬＲ１、複数の参照セルＲ０ｊ、Ｒ１ｊ（ｊ＝０〜ｍ）を備える。ただし、区別する必要がない場合は、ｉ、ｊは省略して記載する場合もある。

複数のワード線ＷＬｉは、Ｘ方向に延伸し、ロウデコーダ３に接続されている。複数のリードビット線ＲＢＬｊ、／ＲＢＬｊは、Ｙ方向に延伸し、第１スイッチ部６及び選択部９を介してセンスアンプ５に接続されている。複数のライトビット線ＷＢＬｊ、／ＷＢＬｊは、Ｙ方向に延伸し、第２スイッチ部８を介してカラムデコーダ４に接続されている。ライトビット線ＷＢＬｊ、リードビット線ＲＢＬｊ、ライトビット線／ＷＢＬｊ、及びリードビット線／ＲＢＬｊは、この順にＸ方向に並んでいる。例えば、ライトビット線ＷＢＬ０、リードビット線ＲＢＬ０、ライトビット線／ＷＢＬ０、リードビット線／ＲＢＬ０、ライトビット線ＷＢＬ１、リードビット線ＲＢＬ１、ライトビット線／ＷＢＬ１、リードビット線／ＲＢＬ１、…という順番である。

複数のメモリセルＣｉｊは、行列状に配置されている。複数のメモリセルＣｉｊは、ｉが偶数の場合、複数のワード線ＷＬｉと複数のライトビット線ＷＢＬｊ（又はリードビット線ＲＢＬｊ）との交点の各々に対応して設けられている。ｉが奇数の場合、複数のワード線ＷＬｉと複数のライトビット線／ＷＢＬｊ（又はリードビット線／ＲＢＬｊ）との交点の各々に対応して設けられている。

複数のメモリセルＣｉｊは、偶数行（ｉ＝偶数）のメモリセルと、奇数行（ｉ＝奇数）のメモリセルとを備える。偶数行のメモリセルＣｉｊは、例えば、第０行（図中、ワード線ＷＬ０に沿った行）にメモリセルＣ００、Ｃ０１、Ｃ０２、…がＸ方向に配置され、第２行（図中、ワード線ＷＬ２に沿った行）には、Ｃ２０、Ｃ２１、Ｃ２２、…がＸ方向に配置されている。以下、第４行、第６行、…についても同様である。この場合、ｉは偶数である。一方、奇数行のメモリセルＣｉｊは、例えば、第１行（図中、ワード線ＷＬ１に沿った行）にメモリセルＣ１０、Ｃ１１、Ｃ１２、…がＸ方向に配置され、第３行（図中、ワード線ＷＬ３に沿った行）には、Ｃ３０、Ｃ３１、Ｃ３２、…がＸ方向に配置されている。以下、第５行、第７行、…についても同様である。この場合、ｉは奇数である。

偶数行のメモリセルＣｉｊは、結果として偶数列に沿って配置される。例えば、第０列（図中、リードビット線ＲＢＬ０に沿った列）には、メモリセルＣ００、Ｃ２０、Ｃ４０、…がＹ方向に配置され、第２列（図中、リードビット線ＲＢＬ１に沿った列）には、Ｃ０１、Ｃ２１、Ｃ４１、…がＹ方向に配置されている。以下、第４列、第６列、…についても同様である。一方、奇数行のメモリセルＣｉｊは、結果として奇数列に沿って配置される。例えば、第１列（図中、リードビット線／ＲＢＬ０に沿った列）にメモリセルＣ１０、Ｃ３０、Ｃ５０、…がＹ方向に配置され、第３列（図中、リードビット線／ＲＢＬ１に沿った列）には、Ｃ１１、Ｃ３１、Ｃ５１、…がＹ方向に配置されている。以下、第５列、第７列、…についても同様である。

各メモリセルＣｉｊは、第１トランジスタ１１、第２トランジスタ１２、ＭＴＪ素子１３を備える。
偶数行のメモリセルＣｉｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

奇数行のメモリセルＣｉｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線／ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線ＷＢＬ（ｊ＋１）に、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

ライトビット線ＷＢＬｊ、／ＷＢＬｊは偶数行（列）のメモリセルと奇数行（列）のメモリセルとの間で共有されている。例えば、ライトビット線／ＷＢＬ０は、偶数行（列）のメモリセルＣ００と奇数行（列）のメモリセルＣ１０との間、Ｃ２０とＣ３０との間、Ｃ４０とＣ５０との間、…で共有されている。ライトビット線ＷＢＬ１は、奇数行（列）のメモリセルＣ１０と偶数行（列）のメモリセルＣ０１との間、Ｃ３０とＣ２１との間、Ｃ５０とＣ４１との間、…で共有されている。ライトビット線／ＷＢＬ１は、偶数行（列）のメモリセルＣ０１と奇数行（列）のメモリセルＣ１１との間、Ｃ２１とＣ３１との間、Ｃ４１とＣ５１との間、…で共有されている。

参照ワード線ＷＬＲ０、ＷＬＲ１は、Ｘ方向に延伸し、ロウデコーダ３に接続されている。複数の参照セルＲ０ｊは、参照ワード線ＷＬＲ０と複数のライトビット線ＷＢＬｊ（又はリードビット線ＲＢＬｊ）との交点の各々に対応して設けられている。複数の参照セルＲ１ｊは、参照ワード線ＷＬＲ１（奇数行）と複数のライトビット線／ＷＢＬｊ（又はリードビット線／ＲＢＬｊ）との交点の各々に対応して設けられている。すなわち、複数の参照セルＲ０ｊ（Ｒ００、Ｒ０１、Ｒ０２、…）は、偶数行の参照ワード線ＷＬＲ０に沿って並び、上記偶数列に配置されている。一方、複数の参照セルＲ１ｊ（Ｒ１０、Ｒ１１、Ｒ１２、…）は、奇数行の参照ワード線ＷＬＲ１に沿って並び、上記奇数列に配置されている。これら、複数の参照セルＲ０ｊ、Ｒ１ｊは、二行の参照セルロウを形成している。

各参照セルＲ０ｊ、Ｒ１ｊも、メモリセルＣと同様に第１トランジスタ１１、第２トランジスタ１２、ＭＴＪ素子１３を備える。偶数行の参照セルＲ０ｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートを参照ワード線ＷＬＲ０に、ソース／ドレインの一方をライトビット線ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートを参照ワード線ＷＬＲ０に、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

奇数行の参照セルＲ１ｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線／ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートを参照ワード線ＷＬＲ１に、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートを参照ワード線ＷＬＲ１に、ソース／ドレインの一方をライトビット線ＷＢＬ（ｊ＋１）に、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

ライトビット線ＷＢＬｊ、／ＷＢＬｊは偶数行（列）の参照セルＲ０ｊと奇数行（列）の参照セルＲ１ｊとの間で共有されている。例えば、ライトビット線／ＷＢＬ０は、偶数行（列）の参照セルＲ００と奇数行（列）の参照セルＲ１０との間で共有されている。ライトビット線ＷＢＬ１は、偶数行（列）の参照セルＲ１０と奇数行（列）の参照セルＲ０１との間で共有されている。

本実施形態では、偶数列（リードビット線ＲＢＬｊに沿って並ぶ複数のメモリセルＣ及び参照セルＲの列）は、隣接する奇数列（リードビット線／ＲＢＬｊに沿って並ぶメモリセルＣ及び参照セルＲの列）と組を成している。そして、読み出し動作時に、当該組の偶数列及び奇数列のいずれか一方の列に属するメモリセルＣが選択されたとき、当該組の他方の列に属する参照セルＲが参照用に選択される。そして、偶数列のリードビット線ＲＢＬｊがセンスアンプ５の一方の入力端子に接続され、同じ組の奇数列のリードビット線／ＲＢＬｊが同一センスアンプ５の他方の入力端子に接続される。すなわち、当該組の中において、記憶データの読み出し対象のメモリセルＣと参照セルＲとが準備される。例えば、第０列（偶数列）のメモリセルＣ００が記憶データの読み出し対象として選択された場合、第０列と組を成す第１列（奇数列）の参照セルＲ１０が、参照セルとして準備される。

ロウデコーダ３は、読み出し動作時に、複数のワード線ＷＬｉから選択ワード線を選択し、二本の参照ワード線ＷＬＲ０、ＷＬＲ１から選択参照ワード線を選択する。また、書き込み動作時に、複数のワード線ＷＬｉから選択ワード線を選択する。

カラムデコーダ４は、読み出し動作時に、複数のリードビット線ＲＢＬ、／ＲＢＬｊの組から一組の選択リードビット線ＲＢＬｊ、／ＲＢＬｊを第１スイッチ部６により選択する。また、書き込み動作時に、複数のライトビット線ＷＢＬｊ、／ＷＢＬｊの組から一組の選択ライトビット線ＷＢＬｊ、／ＷＢＬｊを第２スイッチ部８により選択する。

センスアンプ５は、読み出し動作時に、選択リードビット線ＲＢＬｊ、／ＲＢＬｊからのセンス信号を二つの入力端子で受信して、センス結果を出力する。センスアンプ５は、ｊが偶数に対応する組のセンスアンプ５−１と、ｊが奇数に対応する組のセンスアンプ５−２を備える。なお、センスアンプ５は、偶数列と奇数列とで構成される組の数だけ有っても良い。その場合、その組の数だけ同時に読み出すことができる。

セレクタ９は、トランジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３を備える。セレクタ９は、ロウアドレス（ＸＡ）の偶奇によってセンスアンプ５の入力端子を入れ替える。例えば、偶数行のメモリセルが選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎが活性化、Ｘ０Ｔが非活性となり、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。この時、ＳＡＩＮｊはセンスアンプ５の信号側入力端子ＳＳｉに接続され、／ＳＡＩＮｊはセンスアンプ５の参照側入力端子ＳＳＲに接続される。

ここで、隣り合う二台のセンスアンプ５の参照側入力端子ＳＳＲは互いに短絡されている。これにより、二つの参照セルに流れる参照電流を平均化することで読み出し判定の基準となる参照信号を生成することができる。例えば、参照セルＲ００とＲ１０にはデータ「０」、Ｒ０１とＲ１１にデータ「１」を予めプログラムすることで、平均化された参照電流Ｉｒｅｆは「０」のセンス電流Ｉｓ（０）と「１」のセンス電流Ｉｓ（１）の中間の値となる。

なお、第１スイッチ部６、第２スイッチ部９、セレクタ９のいずれかは、カラムデコーダ４に含まれていても良い。

次に、本発明の半導体記憶装置の第１の実施の形態における読み出し動作について、図５を参照しながら説明する。

本実施の形態では、メモリセルＣの偶数列は、隣接する奇数列と同じカラムアドレス（ＹＡ＝同じ組）を形成している（偶数列か奇数列かはロウアドレス（ＸＡ）で区別される）。そして、リードモード（読み出し動作）時に入力されたアドレス（ＸＡ、ＹＡ）に基づいて、偶数列のメモリセルＣが選択された場合、同じカラムアドレスに位置する（同じ組に属する）奇数列の参照セルＲが同時に選択される。例えば、偶数列である第０列のメモリセルＣ００が選択された場合、奇数列である第１列の参照セルＲ１０が同時に選択される。一方、奇数列のメモリセルが選択された場合は、同じカラムアドレスに位置する（同じ組に属する）偶数列の参照セルが同時に選択される。例えば、奇数列である第１列のメモリセルＣ１０が選択された場合、偶数列である第０列の参照セルＲ００が同時に選択される。

まず、少なくとも二つのセンスアンプ５を有し、それら二つのセンスアンプ５に対応して、偶数列のメモリセルＣ００及びメモリセルＣ０１を同時に読み出す場合を説明する（図５にはセンス電流経路が図示されている）。偶数列のメモリセルを読み出す場合、読み出されるメモリセルの属する偶数列と同じ組の奇数列の参照セルが選択される。なお、同時に読み出すことが可能なメモリセルの数は、センスアンプ５の数と同数又はそれ未満である。

まず、第０列のメモリセルＣ００と、対応する第１列の参照セルＲ１０とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ０を選択して活性化し、メモリセルＣ００の第１及び第２トランジスタ１１、１２をオンにする。同様に、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択参照ワード線として参照ワード線ＷＬＲ１を選択して活性化し、参照セルＲ１０の第１及び第２トランジスタ１１、１２をオンにする。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ０を活性化して、第１スイッチ部６のトランジスタＭ０、Ｍ１をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ０、リードビット線／ＲＢＬ０が選択される。その結果、ワード線ＷＬ０とリードビット線ＲＢＬ０とにより、メモリセルＣ００が選択されたことになる。同様に、参照ワード線ＷＬＲ１とリードビット線／ＲＢＬ０とにより、参照セルＲ１０が選択されたことになる。そして、リードビット線ＲＢＬ０は、トランジスタＭ０を介して、センスアンプ５への入力用配線ＳＡＩＮ０に接続される。リードビット線／ＲＢＬ０は、トランジスタＭ１を介して、センスアンプ５への入力用配線／ＳＡＩＮ０に接続される。

同様に第２列のメモリセルＣ０１と、対応する第３列の参照セルＲ１１とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ０を選択して活性化し、選択参照ワード線として参照ワード線ＷＬＲ１を選択して活性化している。従って、メモリセルＣ０１の第１及び第２トランジスタ１１、１２、及び参照セルＲ１１の第１及び第２トランジスタ１１、１２はオンになっている。
次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ１を活性化して、第１スイッチ部６のトランジスタＭ２、Ｍ３をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ１、リードビット線／ＲＢＬ１が選択される。その結果、ワード線ＷＬ０とリードビット線ＲＢＬ１とにより、メモリセルＣ０１が選択されたことになる。同様に、参照ワード線ＷＬＲ１とリードビット線／ＲＢＬ１とにより、参照セルＲ１１が選択されたことになる。そして、リードビット線ＲＢＬ１は、トランジスタＭ２を介して、センスアンプ５への入力用配線ＳＡＩＮ１に接続される。リードビット線／ＲＢＬ１は、トランジスタＭ３を介して、センスアンプ５への入力用配線／ＳＡＩＮ１に接続される。

ここで、セレクタ９−１は、第０行（偶数行）のメモリセルＣ００が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを活性化し、Ｘ０Ｔを非活性とする。その結果、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。それにより、入力用配線ＳＡＩＮ０はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線／ＳＡＩＮ０はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

一方、セレクタ９−２は、第０行（偶数行）のメモリセルＣ０１が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを活性化し、Ｘ０Ｔを非活性とする。その結果、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。それにより、入力用配線ＳＡＩＮ１はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線／ＳＡＩＮ１はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

参照セルＲ１０にはデータ「０」、参照セルＲ１１にはデータ「１」を予めプログラムすることで平均化された参照電流Ｉｒｅｆは「０」のセンス電流Ｉｓ（０）と「１」のセンス電流Ｉｓ（１）の中間の値となる。センスアンプ５−１、５−２は信号側入力端子ＳＳｉと参照側入力端子ＳＳＲとにクランプ電圧Ｖｃを供給する。すなわち、入力用配線ＳＡＩＮ０、／ＳＡＩＮ０、選択リードビット線ＲＢＬ０、／ＲＢＬ０にもＶｃが印加される。同様に、入力用配線ＳＡＩＮ１、／ＳＡＩＮ１、選択リードビット線ＲＢＬ１、／ＲＢＬ１にもＶｃが印加される。リードモード（読み出し動作）においては、全てのライトビット線ＷＢＬ、／ＷＢＬは接地されている。従って、選択状態のメモリセルＣ００には入力用配線ＳＡＩＮ０とリードビット線ＲＢＬ０を介してセンス電流Ｉｓ０が流れる。同様に、選択状態のメモリセルＣ０１には入力用配線ＳＡＩＮ１とリードビット線ＲＢＬ１を介してセンス電流Ｉｓ１が流れる。一方、選択状態の参照セルＲ１０には入力用配線／ＳＡＩＮ０とリードビット線／ＲＢＬ０を介して参照電流／Ｉｓ０が流れる。同様に、参照セルＲ１１には入力用配線／ＳＡＩＮ１とリーロビット線／ＲＢＬ１を介して参照電流／Ｉｓ１が流れる。センスアンプ５−１は、センス電流Ｉｓ０と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。同様に、センスアンプ５−２は、センス電流Ｉｓ１と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する

次に、少なくとも二つのセンスアンプ５を有し、それら二つのセンスアンプ５に対応して、奇数列のメモリセルＣ１０及びメモリセルＣ１１を同時に読み出す場合を説明する（図５にはセンス電流経路が図示されていない）。

第１列のメモリセルＣ１０と、対応する第０列の参照セルＲ００とを同時に選択する。
まず、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ１を選択して活性化し、メモリセルＣ１０の第１及び第２トランジスタ１１、１２をオンにする。同様に、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択参照ワード線として参照ワード線ＷＬＲ０を選択して活性化し、参照セルＲ００の第１及び第２トランジスタ１１、１２をオンにする。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ０を活性化して、第１スイッチ部６のトランジスタＭ０、Ｍ１をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ０、リードビット線／ＲＢＬ０が選択される。その結果、ワード線ＷＬ１とリードビット／線ＲＢＬ０とにより、メモリセルＣ１０が選択されたことになる。同様に、参照ワード線ＷＬＲ０とリードビット線ＲＢＬ０とにより、参照セルＲ００が選択されたことになる。そして、リードビット線ＲＢＬ０は、トランジスタＭ０を介して、センスアンプ５への入力用配線ＳＡＩＮ０に接続される。リードビット線／ＲＢＬ０は、トランジスタＭ１を介して、センスアンプ５への入力用配線／ＳＡＩＮ０に接続される。

同様に第２列のメモリセルＣ１１と、対応する第３列の参照セルＲ０１とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ１を選択して活性化し、選択参照ワード線として参照ワード線ＷＬＲ０を選択して活性化している。従って、メモリセルＣ１１の第１及び第２トランジスタ１１、１２、及び参照セルＲ０１の第１及び第２トランジスタ１１、１２はオンになっている。
次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ１を活性化して、第１スイッチ部６のトランジスタＭ２、Ｍ３をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ１、リードビット線／ＲＢＬ１が選択される。その結果、ワード線ＷＬ１とリードビット／線ＲＢＬ１とにより、メモリセルＣ１１が選択されたことになる。同様に、参照ワード線ＷＬＲ０とリードビット線ＲＢＬ１とにより、参照セルＲ０１が選択されたことになる。そして、リードビット線ＲＢＬ１は、トランジスタＭ２を介して、センスアンプ５への入力用配線ＳＡＩＮ１に接続される。リードビット線／ＲＢＬ１は、トランジスタＭ３を介して、センスアンプ５への入力用配線／ＳＡＩＮ１に接続される。

ここで、セレクタ９−１は、第１行（奇数行）のメモリセルＣ１０が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを非活性とし、Ｘ０Ｔを活性化する。その結果、トランジスタＭ１０とＭ１１がオフの状態、トランジスタＭ１２とＭ１３がオンの状態となる。それにより、入力用配線／ＳＡＩＮ０はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線ＳＡＩＮ０はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

一方、セレクタ９−２は、第１行（奇数行）のメモリセルＣ１１が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを非活性し、Ｘ０Ｔを活性化とする。その結果、トランジスタＭ１０とＭ１１がオフの状態、トランジスタＭ１２とＭ１３がオンの状態となる。それにより、入力用配線／ＳＡＩＮ１はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線ＳＡＩＮ１はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

センスアンプ５−１、５−２は信号側入力端子ＳＳｉと参照側入力端子ＳＳＲとにクランプ電圧Ｖｃを供給する。すなわち、入力用配線ＳＡＩＮ０、／ＳＡＩＮ０、選択リードビット線ＲＢＬ０、／ＲＢＬ０にもＶｃが印加される。同様に、入力用配線ＳＡＩＮ１、／ＳＡＩＮ１、選択リードビット線ＲＢＬ１、／ＲＢＬ１にもＶｃが印加される。リードモード（読み出し動作）においては、全てのライトビット線ＷＢＬ、／ＷＢＬは接地されている。従って、選択状態のメモリセルＣ１０には入力用配線／ＳＡＩＮ０とリードビット線／ＲＢＬ０を介してセンス電流Ｉｓ０が流れる。同様に、選択状態のメモリセルＣ１１には入力用配線／ＳＡＩＮ１とリードビット線／ＲＢＬ１を介してセンス電流Ｉｓ１が流れる。一方、選択状態の参照セルＲ００には入力用配線ＳＡＩＮ０とリードビット線ＲＢＬ０を介して参照電流／Ｉｓ０が流れる。同様に、参照セルＲ０１には入力用配線ＳＡＩＮ１とリーロビット線ＲＢＬ１を介して参照電流／Ｉｓ１が流れる。センスアンプ５−１は、センス電流Ｉｓ０と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。同様に、センスアンプ５−２は、センス電流Ｉｓ１と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。

以上のようにして、本発明の半導体記憶装置の第１の実施の形態における読み出し動作が実行される。

上述のように、隣り合う二台のセンスアンプ５は、参照側入力端子ＳＳＲを互いに短絡し、一方センスアンプ５の参照側入力端子ＳＳＲにはデータ「０」を記憶する参照セルＲから参照電流を供給され、他方のセンスアンプ５の参照側入力端子ＳＳＲにはデータ「１」を記憶する参照セルＲから参照電流を供給される必要がある。したがって、一つのメモリセルからデータを読み出す場合でも、そのメモリセル用の参照セル（例示：「０」を記憶）の他に、異なるデータ（例示：「１」）を記憶している参照セルも同時に選択するように制御する。例えば、一つのメモリセルからデータを読み出す場合でも、上記のように二つのデータを仮に読み出すようにする。

次に、本発明の半導体記憶装置の第１の実施の形態における書き込み動作について、図６を参照しながら説明する。本図において、書き込み電流Ｉｗが、メモリセルＣにおいて−Ｘ方向（紙面に対し右から左）へ流れる場合を「０」書き込み、＋Ｘ方向（紙面に対し左から右）へ流れる場合を「１」書き込みと定義する。

メモリセルＣ（２Ｔ１ＭＴＪセル）への書き込みは、ライトビット線ＷＢＬｊとライトビット線／ＷＢＬｊに書き込みデータに応じて相補の電圧を印加することによって実行される。図７は、本発明の半導体記憶装置の第１の実施の形態におけるライトモード（書き込み動作）時のライトビット線への印加電圧制御の真理値表を示す。「ＹＡ」はカラムアドレス、「ＸＡ」はロウアドレス（「偶」＝偶数、「奇」＝奇数）、「Ｄｉｎ」は入力データ（「１」、「０」）、「ＷＢＬｊ」及び「／ＷＢＬｊ」はライドビット線の状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）をそれぞれ示している。

例えば、第０組（ＹＡ＝０）の偶数行（ＸＡ＝「偶」）である第０行のメモリセルＣ００に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ０を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線ＷＢＬ０を「Ｈ」レベル、ライトビット線／ＷＢＬ０を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される。入力データが「０」のとき、ライトビット線ＷＢＬ０を「Ｌ」レベル、ライトビット線／ＷＢＬ０を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される（図示されず）。

一方、第０組（ＹＡ＝０）の奇数行（ＸＡ＝「奇」）である第１行のメモリセルＣ１０に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ１を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線／ＷＢＬ０を「Ｈ」レベル、ライトビット線ＷＢＬ１を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される。入力データが「０」のとき、ライトビット線／ＷＢＬ０を「Ｌ」レベル、ライトビット線ＷＢＬ１を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される（図示されず）。

例えば、第１組（ＹＡ＝１）の偶数行（ＸＡ＝「偶」）である第２行のメモリセルＣ０１に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ０を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線ＷＢＬ１を「Ｈ」レベル、ライトビット線／ＷＢＬ１を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される（図示されず）。入力データが「０」のとき、ライトビット線ＷＢＬ１を「Ｌ」レベル、ライトビット線／ＷＢＬ１を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される。

一方、第１組（ＹＡ＝１）の奇数行（ＸＡ＝「奇」）である第３行のメモリセルＣ１１に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ１を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線／ＷＢＬ１を「Ｈ」レベル、ライトビット線ＷＢＬ２を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される（図示されず）。入力データが「０」のとき、ライトビット線／ＷＢＬ１を「Ｌ」レベル、ライトビット線ＷＢＬ２を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される。

図７に示す真理値表に基づいてライトビット線ＲＢＬｊへの電圧制御を行う書き込み回路は、図６に示すように第２スイッチ部８のスィッチＳｋ（ｋ＝０〜ｑ：ｑ自然数）を利用して実現できる。
例えば、偶数行のメモリセルが選択された場合、Ｘ０Ｎが活性化され、Ｘ０Ｔが非活性となり、スィッチＳ０、Ｓ２、・・・がオン状態となる。この時、例えば、メモリセルＣ００に書き込む場合、カラムデコーダ４は、制御信号ＤＹ０を端子Ｗ０へ、制御信号／ＤＹ０を端子／Ｗ０へ伝達する。それにより、ライトビット線ＷＢＬ０と／ＷＢＬ０に（図７の真理値表に基づいて）入力データに応じた相補の電圧を印加することができる。

一方、奇数行のメモリセルが選択された場合、Ｘ０Ｎが非活性となり、Ｘ０Ｔが活性化され、スィッチＳ１、Ｓ３、・・・がオン状態となる。この時、例えば、メモリセルＣ１０に書き込む場合、カラムデコーダ４は、制御信号ＤＹ０をは端子／Ｗ０へ、制御信号／ＤＹ０を端子Ｗ１へ伝達する。それにより、ライトビット線／ＷＢＬ０とＷＢＬ１に（図７の真理値表に基づいて）入力データに応じた相補の電圧を印加することができる。

すなわち、本発明では、二本のライトビット線に相補の電圧を与えることで書き込み電流を流すことができる。例えば、図６の端子Ｗ０、／Ｗ０、…を入力とする論理ゲートのバッファ（あるいはインバータ等）によって、ライトビット線ＷＢＬを駆動する。このバッファは書き込みドライバの役割を有する。以上より、書き込みに関わる回路のオーバヘッド（付加分）は第２スイッチ部８のスィッチＳｋ及び端子Ｗのみであり、このスィッチは通常ＣＭＯＳスィッチ等で実現され、その面積オーバヘッドは小さい。

次に、参照セルをプログラムする方法について説明する。図８は、本発明の半導体記憶装置の第１の実施の形態における参照セルにプログラムするための真理値表を示す。「動作モード」は、動作モードの種類（リード（読み出し）、ライト（書き込み）、参照セル・プログラム（参照セル書き込み））、「ロウアドレスのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）」は最下位ビットＸ０の偶奇、「ワード線」はワード線ＷＬｉの状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）、「参照ワード線」は参照ワード線ＷＬＲ０、ＷＬＲ１の状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）をそれぞれ示している。

先述した通常のリードモード（読み出し動作）において、偶数行（ワード線ＷＬ０，２，…）のメモリセルが選択（「Ｈ」レベル）されるアドレス（Ｘ０＝０）が入力された場合、奇数行の参照ワード線ＷＬＲ１を活性化（「Ｈ」レベル）する。一方、奇数行（ワード線ＷＬ１，３，…）のメモリセルが選択（「Ｈ」レベル）されるアドレス（Ｘ０＝１）が入力された場合、偶数行の参照ワード線ＷＬＲ０を活性化（「Ｈ」レベル）する。

また、上述した通常のライトモード（書き込み動作）において、参照ワード線ＷＬＲ０、ＷＬＲ１を共に非活性（「Ｌ」レベル）にする。更に、参照セルへのプログラムモードにおいて、例えば、偶数行の参照セルへ所望のデータを書き込む（プログラムする）場合、参照ワード線ＷＬＲ０を活性化（「Ｈ」レベル）する。奇数行の参照セルへプログラムする場合、参照ワード線ＷＬＲ１を活性化（「Ｈ」レベル）する。

図９は、本発明の半導体記憶装置の第１の実施の形態におけるメモリアレイのレイアウトを示す平面図である。図１０は、図５から抽出した図９に対応する回路図である。図１３は、図９における一メモリセル分の断面図である。図１１は、図４に示した従来の２Ｔ１ＭＴＪセル型ＭＲＡＭのメモリアレイのレイアウトを示す平面図である。図１２は、図４から抽出した図１１に対応する回路図である。

図１０、図１２の回路図上では、各メモリセルＣは、一つの第１トランジスタ１１及び一つの第２トランジスタ１２を用いる例を示している。しかし、図９、図１１に示されるように、各メモリセルＣは、第１トランジスタ１１及び第２トランジスタ１２として、デュアルゲート型トランジスタ用いることも可能である。すなわち、二つの第１トランジスタ１１及び二つの第２トランジスタ１２を有していても良い。この場合、各ワード線ＷＬｉは二本づつ設けられている。

図９において、例えば、メモリセルＣ００の第１トランジスタ１１は、デュアルゲート型トランジスタであり、コンタクトＤ１と接続された拡散層６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ２と接続された拡散層６１から構成されている。コンタクトＤ１上にはライトビット線ＷＢＬ０が、コンタクトＤ２上には書き込み線１５がそれぞれ接続されている。第２トランジスタ１２は、デュアルゲート型トランジスタであり、コンタクトＤ４と接続された拡散層６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ３と接続された拡散層６１から構成されている。コンタクトＤ４上にはライトビット線／ＷＢＬ０が、コンタクトＤ３上には書き込み線１５がそれぞれ接続されている。書き込み線１５上にはＭＴＪ素子１３が配置され、ＭＴＪ素子１３の上方のライトビット線ＲＢＬ０と接続されている。

同様に、メモリセルＣ１０の第１トランジスタ１１は、デュアルゲート型トランジスタであり、コンタクトＤ１１と接続された拡散層６１、ワード線ＷＬ１下に設けられたゲート、及びコンタクトＤ１２と接続された拡散層６１から構成されている。コンタクトＤ１１上にはライトビット線／ＷＢＬ０が、コンタクトＤ１２上には書き込み線１５がそれぞれ接続されている。第２トランジスタ１２は、デュアルゲート型トランジスタであり、コンタクトＤ１４と接続された拡散層６１、ワード線ＷＬ１下に設けられたゲート、及びコンタクトＤ１３と接続された拡散層６１から構成されている。コンタクトＤ１４上にはライトビット線ＷＢＬ１が、コンタクトＤ１３上には書き込み線１５がそれぞれ接続されている。書き込み線１５上にはＭＴＪ素子１３が配置され、ＭＴＪ素子１３の上方のライトビット線／ＲＢＬ０と接続されている。

同様に、メモリセルＣ０１の第１トランジスタ１１は、デュアルゲート型トランジスタであり、コンタクトＤ６と接続された拡散層６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ７と接続された拡散層６１から構成されている。コンタクトＤ６上にはライトビット線ＷＢＬ１が、コンタクトＤ７上には書き込み線１５がそれぞれ接続されている。第２トランジスタ１２は、デュアルゲート型トランジスタであり、コンタクトＤ９と接続された拡散層６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ８と接続された拡散層６１から構成されている。コンタクトＤ９上にはライトビット線／ＷＢＬ１が、コンタクトＤ８上には書き込み線１５がそれぞれ接続されている。書き込み線１５上にはＭＴＪ素子１３が配置され、ＭＴＪ素子１３の上方のライトビット線／ＲＢＬ０と接続されている。以下同様である。

ここで、メモリセルＣ００とメモリセルＣ１０とが隣接する側において、コンタクトＤ４及びそれに接続される拡散層６１と、コンタクト１１及びそれに接続される拡散層６１とは同じ拡散層であり、一方が他方としても使用されている。同様に、メモリセルＣ０１とメモリセルＣ１０とが隣接する側において、コンタクトＤ６及びそれに接続される拡散層６１と、コンタクト１４及びそれに接続される拡散層６１とは同じ拡散層であり、一方が他方としても使用されている。すなわち、ワード線ＷＬ０に沿ったメモリセルとワード線ＷＬ１に沿ったメモリセルとの間で、拡散層６１及びコンタクトが共用されている。なお、デュアルゲート型トランジスタの場合、ワード線ＷＬに沿ったメモリセルの両側において、拡散層及びコンタクトが共用されることになる。一方、シングルゲート型トランジスタの場合、ワード線ＷＬに沿ったメモリセルの片側において、拡散層及びコンタクトが共用されることになる。いずれの場合にも、拡散層及びコンタクトの面積を削減でき好ましい。

図１１において、例えば、メモリセルＣ００の第１トランジスタ１１１は、デュアルゲート型トランジスタであり、コンタクトＤ１０１と接続された拡散層１６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ１０２と接続された拡散層１６１から構成されている。コンタクトＤ１０１上にはライトビット線ＷＢＬ０が、コンタクトＤ１０２上には書き込み線１１５がそれぞれ接続されている。第２トランジスタ１１２は、デュアルゲート型トランジスタであり、コンタクトＤ１０４と接続された拡散層１６１、ワード線ＷＬ０下に設けられたゲート、及びコンタクトＤ１０３と接続された拡散層６１から構成されている。コンタクトＤ１０４上にはライトビット線／ＷＢＬ０が、コンタクトＤ１０３上には書き込み線１１５がそれぞれ接続されている。書き込み線１１５上にはＭＴＪ素子１１３が配置され、ＭＴＪ素子１１３の上方のライトビット線ＲＢＬ０と接続されている。

同様に、メモリセルＣ１０の第１トランジスタ１１１は、デュアルゲート型トランジスタであり、コンタクトＤ１１１と接続された拡散層１６１、ワード線ＷＬ１下に設けられたゲート、及びコンタクトＤ１１２と接続された拡散層１６１から構成されている。コンタクトＤ１１１上にはライトビット線ＷＢＬ０が、コンタクトＤ１１２上には書き込み線１５がそれぞれ接続されている。第２トランジスタ１１２は、デュアルゲート型トランジスタであり、コンタクトＤ１１４と接続された拡散層１６１、ワード線ＷＬ１下に設けられたゲート、及びコンタクトＤ１１３と接続された拡散層１６１から構成されている。コンタクトＤ１１４上にはライトビット線／ＷＢＬ０が、コンタクトＤ１１３上には書き込み線１５がそれぞれ接続されている。書き込み線１１５上にはＭＴＪ素子１１３が配置され、ＭＴＪ素子１１３の上方のライトビット線ＲＢＬ０と接続されている。

図９と図１１とを比較すると、その両者でトランジスタ層（拡散層、ゲート（ワード線）、コンタクトＤ）のレイアウトは同じである。しかし、書き込み線（１５、１１５）の引き出し方が異なる。すなわち、図９では、偶数列のライトビット線と奇数列のライトビット線とを同一の配線として形成することができる。それにより、メモリセルを稠密に配置することができるので、図１１のメモリセルアレイに対してセル面積を増加させることなく、図９のメモリアレイを形成することができる。それに対し、特開２００２−１９７８５２号公報に記載のメモリアレイにおいては、メモリセルを千鳥配置することによって生じるデッドエリアにより、セル面積の増加は避けられない。

また、本実施の形態によれば、図４に示す従来のメモリアレイに比べて格段に読み出し速度を向上できる。すなわち、従来のＭＲＡＭセル（図４及び特開２００２−１９７８５２号公報に記載の１Ｔ１ＭＴＪセル（１−Ｔｒａｎｓｉｓｔｏｒ−１−ＭＴＪ素子型セル））では、ビット線が読み出しと書き込みで共有されている。そのため、ビット線に書き込み回路（あるいは書き込み電流をドライブするための電流スィッチ）が付加されている。その結果、ビット線の負荷容量が増大していて、読み出し速度を低下させる原因となる。そして、特開２００２−１９７８５２号公報に記載されているＭＴＪの反転しきい値カーブを利用した書き込み方式では、書き込み回路の複雑さ等の理由で書き込み時間を１０ｎｓ以下にするのが難しい。従って、１０ｎｓ以下に読み出し時間を短縮できたとしてもランダムアクセス時間は１０ｎｓ以上になってしまう。

しかし、本実施の形態では、ビット線が読み出しと書き込みとで分離されている（リードビット線とライトビット線）。そのため、リードビット線の負荷容量を低減することができる。加えて、図９と図１１とを比較すれば明らかなように、本実施の形態の場合では、一本のリードビット線に接続されるＭＴＪ素子１３の数は、従来の場合に比較して、１／２に削減されている。ＭＴＪ素子のトンネル絶縁膜の容量は、配線容量に比較して非常に大きい。そのため、ＭＴＪ素子の削減により、リードビット線の負荷容量を著しく低減させることができる。さらに、リードビット線ＲＢＬの負荷容量とリードビット線／ＲＢＬの負荷容量とは等しい。そのため、センス信号のセットリング時間と参照信号のセットリング時間とを等しくすることが可能である。従って、センス信号と参照信号とがセットリングしていなくても、それらの差の信号が十分大きければ高い信頼性をもってセンスすることが可能である。以上の理由により、従来のＭＲＡＭにおいて１０ｎｓ以上かかっていた読み出し時間を、本実施の形態では５ｎｓ程度まで短縮することが可能となる。元々、２Ｔ１ＭＴＪセルは１ｎｓ程度まで書き込み時間を短縮できるセル方式である。従って、本発明によって、ＭＲＡＭのランダムアクセス時間を５ｎｓ程度まで高速化が図れる。これは、多くのシステムＬＳＩに搭載されているＳＲＡＭマクロに要求されるランダムアクセス時間にほぼ等しい。

以上のように、本発明では、ＳＲＡＭ並みの高速動作（読み出し動作及び書き込み動作）を実行可能な半導体記憶装置を得ることができる。また、セル面積のオーバヘッドなしに高速な読み出し動作実行可能な２Ｔ１ＭＴＪセルを用いた半導体記憶装置を得ることができる。

（第２の実施の形態）
図１４は、本発明の半導体記憶装置の第２の実施の形態の構成を示す回路ブロック図である。ただし、図１４は、読み出し動作におけるセンス電流の経路も併せて表示している。

本実施の形態では、さらにリードビット線ＲＢＬの負荷容量を低減するために、メモリアレイ２を複数のメモリアレイ２−ｒ（ｒ＝０〜ｐ：ｐは自然数）分割している点が第１の実施の形態と異なる。ここで、本実施の形態において、各メモリアレイ２−ｒにおけるメモリセルＣの配置方法や書き込み動作は第１の実施の形態と同様であるのでその説明を省略する。また、図５においては二つのメモリセルＣが同時に選択されると仮定して説明を行ったが、図１４では説明の便宜上、一つのメモリセルＣを選択すると仮定する。

本実施の形態の半導体記憶装置１は、基本的には第１の実施の形態の構成と同じである。しかし、メモリアレイ２及び第１スイッチ部６の構成が第１の実施の形態と異なる。なお、図中、図５で説明された第２スイッチ部８、セレクタ９、センスアンプ５については、その記載を省略している。本実施の形態では、メモリアレイ２の替わりに、複数のメモリアレイ２−ｒと、複数のサブデコーダ７１−ｒとを備えている。また、第１スイッチ部６の替わりに、複数のプリチャージ回路７２−ｊと、第３スイッチ部７３とを備えている。

サブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊは、複数のメモリセル２−ｒの各々の中に設けられている。サブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊは、第１の実施の形態におけるリードビット線ＲＢＬｊ、／ＲＢＬｊと同じである。

メインリードビット線ＭＲＢＬｊは、複数のメモリセル２−ｒに共用されるように設けられている。メインリードビット線ＭＲＢＬｊは、複数のメモリセル２−ｒの各々のサブリードビット線／ＳＲＢＬ（ｊ−１）とサブリードビット線ＳＲＢＬｊとに、対応するサブデコーダ７１−ｒを介して接続されている。ただし、メインリードビット線ＭＲＢＬの負荷容量を均等にするため、メモリアレイ２の端のメインリードビット線、例えばメインリードビット線ＭＲＢＬ０では、ダミーのサブリードビット線ＳＲＢＬを付加する（図示されず）。

メモリアレイ２−ｒは、第１の実施の形態のメモリアレイ２と同じである。ただし、ライトビット線ＷＢＬ、／ＷＢＬは、複数のメモリアレイ２−ｒに渡って共通に配線されている（共用されている）。一方、第１の実施の形態におけるリードビット線ＲＢＬｊ、／ＲＢＬｊとしてのサブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊは、各メモリアレイ２−ｒごとに配線されている。

サブデコーダ７１−ｒは、メモリアレイ２−ｒに対応して設けられている。サブデコーダ７１−ｒは、複数の第４スイッチ部８０−ｊと、複数のプリチャージ回路８１−ｊとを備える。第４スイッチ部８０−ｊ及びプリチャージ回路８１−ｊは、隣接する偶数列及び奇数列で構成される組ごと、すなわち、サブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊの組ごとに設けられている。

第４スイッチ部８０−ｊは、トランジスタＭ３１、Ｍ３２を含む。トランジスタＭ３１は、サブリードビット線ＳＲＢＬｊをメインリードビット線ＭＲＢＬｊに接続する。トランジスタＭ３２は、サブリードビット線／ＳＲＢＬｊをメインリードビット線ＭＲＢＬ（ｊ＋１）に接続する。プリチャージ回路８１−ｊは、スタンバイ状態において、サブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊを所定の電圧（図の例ではＧｎｄ）にプリチャージする。プリチャージ回路８１−ｊは、トランジスタＭ２１、Ｍ２２、Ｍ２３から構成されている。

プリチャージ回路７２−ｊは、スタンバイ状態において、メインリードビット線ＭＲＢＬｊ、ＭＲＢＬ（ｊ＋１）を所定の電圧（図の例ではＧｎｄ）にプリチャージする。プリチャージ回路７２−ｊは、トランジスタＭ４１、Ｍ４２、Ｍ４３から構成されている。

カラムデコーダ４は、メインリードビット線ＭＲＢＬｊをＹ０の状態によりセンスアンプの一方の入力端子に接続される入力用配線ＳＡＩＮ、又は入力用配線／ＳＡＩＮのいずれかに接続する制御信号ＲＹｉを出力する。第３スイッチ部７３は、カラムデコーダ４の制御信号ＲＹｊに基づいて、メインリードビット線ＭＲＢＬｊを入力用配線ＳＡＩＮへ、メインリードビット線ＭＲＢＬ（ｊ＋１）を入力用配線／ＳＡＩＮへそれぞれ接続する。

本実施の形態では、サブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊをメインリードビット線ＭＲＢＬｊに電気的に接続する第４スイッチ部８０を含む複数のサブデコーダ７１−ｒにより、メモリアレイ２を複数のメモリアレイ２−ｒに分割している。

本実施の形態では、メインリードビット線ＭＲＢＬｊの負荷容量を均等化するため、及び、配線の数を削減するため、カラムアドレス（ＹＡ）の“偶奇”、すなわち、隣接する偶数列及び奇数列で構成される組のうち、隣り合う偶数番目の組と奇数番目の組とで、メインリードビット線ＭＲＢＬｊを共有している。つまり、メインリードビット線ＭＲＢＬｊは、カラムアドレス（ＹＡ）の最下位ビットＹ０の状態（偶数か奇数か）によってサブリードビット線／ＳＲＢＬ（ｊ−１）及びサブリードビット線ＳＲＢＬｊのいずれかと電気的に接続される。

次に、本発明の半導体記憶装置の第２の実施の形態における読み出し動作について、図１４を参照しながら説明する。

読み出し動作前のスタンバイ状態では、ロウデコーダ３から出力されるデコード信号ＳＹ０とＳＹ１はＬレベルである。その結果、デコード信号ＳＹ０とＳＹ１で制御される第４スイッチ部８０−ｊのトランジスタＭ３１，Ｍ３２はオフ状態である。それにより、サブリードビット線ＳＲＢＬｊとメインリードビット線ＭＲＢＬｊとは電気的に切断された状態である。サブリードビット線／ＳＲＢＬｊとメインリードビット線ＭＲＢＬ（ｊ＋１）とは電気的に切断された状態である。

ロウデコーダ３から出力されるデコード信号ＳＰＣ０とＳＰＣ１はＨレベルとである。その結果、デコード信号ＳＰＣ０とＳＰＣ１で制御されるプリチャージ回路８１−ｊのトランジスタＭ２１、Ｍ２２、Ｍ２３はオン状態である。それにより、全てのサブリードビット線ＳＲＢＬｊ、／ＳＲＢＬｊはＧｎｄにプリチャージされた状態である。

ロウデコーダ３から出力されるデコード信号ＭＰＣはＨレベルとなる。その結果、デコード信号ＭＰＣで制御されるプリチャージ回路７１−ｒのトランジスタＭ４１、Ｍ４２、Ｍ４３はオン状態である。それにより、全てのメインリードビット線ＭＲＢＬｊはＧｎｄにプリチャージされた状態である。

カラムデコーダ４から出力される制御信号ＲＹｊはＬレベルである。その結果、制御信号ＲＹｊで制御される第３スイッチ部７３のトランジスタＭ５１、Ｍ５２、…は全てオフ状態である。それにより、全てのメインリードビット線ＭＲＢＬｊと入力用配線ＳＡＩＮ、／ＳＡＩＮとは電気的に切断された状態である。

次に、リードモード（読み出し動作）では、カラムアドレス（ＹＡ）の最下位ビットＹ０＝０の場合（カラムアドレスＹＡ＝０と仮定）、ロウデコーダ３からのデコード信号ＳＹ０がＨレベル、デコード信号ＳＰＣ０がＬレベル、デコード信号ＭＰＣがＬレベルとなる。この時、サブデコーダ７１−０のプリチャージ回路８１−０のトランジスタＭ２１〜Ｍ２３がオフの状態、第４スイッチ部８０−０のトランジスタＭ３１、Ｍ３２がオンの状態となる。それにより、サブリードビット線ＳＲＢＬ０がメインリードビット線ＭＲＢＬ０へ、サブリードビット線／ＳＲＢＬ０がメインリードビット線ＭＲＢＬ１にそれぞれ接続される。

また、カラムデコーダ４による制御信号ＲＹ０の活性化により第３スイッチ部７３のトランジスタＭ５１とＭ５３がオンの状態となる。それにより、メインリードビット線ＭＲＢＬ０が入力用配線ＳＡＩＮへ、メインリードビット線ＭＲＢＬ１が入力用配線／ＳＡＩＮへそれぞれ接続される。つまり、センスアンプ５から供給されるセンス電流Ｉｓは、入力用配線ＳＡＩＮからメインリードビット線ＭＲＢＬ０を介してサブリードビット線ＳＲＢＬ０へ流れる。一方、センスアンプ５から供給されるセンス電流／Ｉｓは、入力用配線／ＳＡＩＮからメインリードビット線ＭＲＢＬ１を介してサブリードビット線／ＳＲＢＬ０へ流れる。

一方、カラムアドレス（ＹＡ）の最下位ビットＹ０＝１の場合（ＹＡ＝１と仮定）、ロウデコーダ３からのデコード信号ＳＹ１がＨレベル、デコード信号ＳＰＣ１がＬレベル、デコード信号ＭＰＣがＬレベルとなる。この時、サブデコーダ７１−０のプリチャージ回路８１−１のトランジスタＭ２１〜Ｍ２３がオフの状態、第４スイッチ部８０−１のトランジスタＭ３１、Ｍ３２がオンの状態となる。それにより、サブリードビット線ＳＲＢＬ１がメインリードビット線ＭＲＢＬ１へ、サブリードビット線／ＳＲＢＬ１がメインリードビット線ＭＲＢＬ２へそれぞれ接続される。

また、カラムデコーダ４による制御信号ＲＹ１の活性化により第３スイッチ部７３のトランジスタＭ５２とＭ５４がオンの状態となる。それにより、メインリードビット線ＭＲＢＬ１が入力用配線ＳＡＩＮへ、メインリードビット線ＭＲＢＬ２が入力用配線／ＳＡＩＮへそれぞれ接続される。つまり、センスアンプ５から供給されるセンス電流Ｉｓは、入力用配線ＳＡＩＮからメインリードビット線ＭＲＢＬ１を介してサブリードビット線ＳＲＢＬ１へ流れる。一方、センスアンプ５から供給されるセンス電流／Ｉｓは、入力用配線／ＳＡＩＮからメインリードビット線ＭＲＢＬ２を介してサブリードビット線／ＳＲＢＬ１へ流れる。

以上説明したように、本実施の形態によれば、メモリアレイを分割することでリードビット線の負荷容量を、メモリビット容量を維持したまま削減することが可能である。よって、第１の実施の形態よりも、センス信号や参照信号のセットリング時間を更に短くなるように（５ｎｓ以下）高速化することが可能となる。また、メインリードビット線をカラムアドレスの“偶奇”により共有させることで、センス電流経路の負荷容量を完全に一致させることが可能となり、より高速な読み出し動作を実現することが可能となる。

以下では、本発明の様々な実施形態の要旨を記載する。
本発明の一実施形態では、半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。また、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。

一実施形態において、第１拡散層は、第１配線に接続されている。第４拡散層は、第２配線に接続されている。磁気抵抗素子の他方の端子は、第３配線に接続されている。第１メモリセルの第２配線は、第２メモリセルの第１配線としても使用される。第２メモリセルの第２配線は、第３メモリセルの第１配線としても使用される。

一実施形態において、メモリアレイは、複数の参照セルを含む参照セルロウを更に備えている。複数の参照セルは、参照セルロウの第１行に沿って配置された第１参照セル及び第３参照セルと、参照セルロウの第２行に沿って配置された第２参照セルとを含む複数の参照セルの各々は、複数のメモリセル（Ｃ）の各々と構成が同じである。

一実施形態においては、メモリアレイ内に延在する第１リードビット線が第１メモリセル及び第１参照セルの第３配線である。メモリアレイ内に延在する第２リードビット線が第２メモリセル及び第２参照セルの第３配線である。読み出し動作において、第１メモリセルが選択された場合、第２参照セルが選択されている。第２メモリセルが選択された場合、第１参照セルが選択される。

一実施形態において、当該半導体記憶装置は、読み出し動作時に、第１リードビット線及び第２リードビット線とセンスアンプとの接続を第１接続状態及び第２接続状態のいずれかに設定するセレクタを更に具備している。第１接続状態は、第１リードビット線をセンスアンプの第１入力端子に、第２リードビット線をセンスアンプの第２入力端子に接続した状態である。第２接続状態は、第１リードビット線をセンスアンプの第２入力端子に、第２リードビット線をセンスアンプの第１入力端子に接続した状態である。セレクタは、第１接続状態と第２接続状態とを、メモリアレイのロウアドレスの偶奇に基づいて設定する。

一実施形態において、メモリアレイ内に延在する第１ライトビット線が第１メモリセルの第１配線である。メモリアレイ内に延在する第２ライトビット線が第１メモリセルの第２配線であり、かつ、第２メモリセルの第１配線である。メモリアレイ内に延在する第３ライトビット線が第２メモリセルの第２配線である。書き込み動作において、第１メモリセルが選択された場合、第１ライトビット線と第２ライトビット線に書き込みデータに応じた相補の電圧が印加される。第２メモリセルが選択された場合、第２ライトビット線と第３ライトビット線に書き込みデータに応じた相補の電圧が印加される。

一実施形態において、メモリアレイは、複数のサブメモリアレイと、複数のサブメモリアレイの各々に対応して設けられた複数のサブデコーダとを更に備えている。複数のサブデコーダの各々は、第１メインリードビット線と第１メモリセルの第３配線とを電気的に接続し、第２メインリードビット線と第２メモリセルの第３配線とを電気的に接続するスイッチ部を含む。第１メインリードビット線及び第２メインリードビット線は複数のサブメモリアレイに渡って共通に配線されている。第１メモリセル及び第２メモリセルにおける第１配線及び第２配線は複数のサブメモリアレイに渡って共通に配線されている。

一実施形態において、第１メインリードビット線、及び、第２メインリードビット線は、カラムアドレスの異なる隣接の第１メモリセルと第２メモリセルとの間で共有されている。

一実施形態において、読み出し動作時に、第１メインリードビット線及び第２メインリードビット線とセンスアンプとの接続を第１接続状態及び第２接続状態のいずれかに設定するセレクタを更に具備している。第１接続状態は、第１メインリードビット線をセンスアンプの第１入力端子に、第２メインリードビット線をセンスアンプの第２入力端子に接続した状態である。第２接続状態は、第１メインリードビット線をセンスアンプの第２入力端子に、第２メインリードビット線をセンスアンプの第１入力端子に接続した状態である。セレクタは、第１接続状態と第２接続状態とを、メモリアレイのカラムアドレスの偶奇に基づいて設定する。

一実施形態において、複数のサブデコーダの各々は、第１メモリセルの第３配線と第２メモリセルの第３配線とを所定の電圧にプリチャージするプリチャージ部を更に含む。

以上、実施形態を参照して本願発明を説明したが、本願発明は、上記各実施形態に限定されるものではない。本願発明の構成や詳細が本願発明のスコープ内で様々な変更をすることができることは、当業者には理解されよう。

Claims (10)

1. 複数のメモリセルを備えるメモリアレイを具備し、
   前記複数のメモリセルは、
   偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、
   他方に沿って配置された第２メモリセルと
   を備え、
   前記複数のメモリセルの各々は、
   第１拡散層と第２拡散層とを含む第１トランジスタと、
   第３拡散層と第４拡散層とを含む第２トランジスタと、
   前記第２拡散層と前記第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子と
   を含み、
   前記第１メモリセルの前記第４拡散層は、前記第２メモリセルの前記第１拡散層としても使用され、
   前記第２メモリセルの前記第４拡散層は、前記第３メモリセルの前記第１拡散層としても使用される
   半導体記憶装置。
2. 請求の範囲１に記載の半導体記憶装置において、
   前記第１拡散層は、第１配線に接続され、
   前記第４拡散層は、第２配線に接続され、
   前記磁気抵抗素子の他方の端子は、第３配線に接続され、
   前記第１メモリセルの前記第２配線は、前記第２メモリセルの前記第１配線としても使用され、
   前記第２メモリセルの前記第２配線は、前記第３メモリセルの前記第１配線としても使用される
   半導体記憶装置。
3. 請求の範囲２に記載の半導体記憶装置において、
   前記メモリアレイは、複数の参照セルを含む参照セルロウを更に備え、
   前記複数の参照セルは、
   前記参照セルロウの第１行に沿って配置された第１参照セル及び第３参照セルと、
   前記参照セルロウの第２行に沿って配置された第２参照セルと
   を含み、
   前記複数の参照セルの各々は、前記複数のメモリセルの各々と構成が同じである
   半導体記憶装置。
4. 請求の範囲３に記載の半導体記憶装置において、
   前記メモリアレイ内に延在する第１リードビット線が前記第１メモリセル及び前記第１参照セルの前記第３配線であり、
   前記メモリアレイ内に延在する第２リードビット線が前記第２メモリセル及び前記第２参照セルの前記第３配線であり、
   読み出し動作において、
   前記第１メモリセルが選択された場合、前記第２参照セルが選択され、
   前記第２メモリセルが選択された場合、前記第１参照セルが選択される
   半導体記憶装置。
5. 請求の範囲４に記載の半導体記憶装置において、
   読み出し動作時に、前記第１リードビット線及び前記第２リードビット線とセンスアンプとの接続を第１接続状態及び第２接続状態のいずれかに設定するセレクタを更に具備し、
   前記第１接続状態は、前記第１リードビット線を前記センスアンプの第１入力端子に、前記第２リードビット線を前記センスアンプの第２入力端子に接続した状態であり、
   前記第２接続状態は、前記第１リードビット線を前記センスアンプの前記第２入力端子に、前記第２リードビット線を前記センスアンプの前記第１入力端子に接続した状態であり、
   前記セレクタは、前記第１接続状態と前記第２接続状態とを、前記メモリアレイのロウアドレスの偶奇に基づいて設定する
   半導体記憶装置。
6. 請求の範囲３に記載の半導体記憶装置において、
   前記メモリアレイ内に延在する第１ライトビット線が前記第１メモリセルの前記第１配線であり、
   前記メモリアレイ内に延在する第２ライトビット線が前記第１メモリセルの前記第２配線であり、かつ、前記第２メモリセルの前記第１配線であり、
   前記メモリアレイ内に延在する第３ライトビット線が前記第２メモリセルの前記第２配線であり、
   書き込み動作において、
   前記第１メモリセルが選択された場合、前記第１ライトビット線と前記第２ライトビット線に書き込みデータに応じた相補の電圧が印加され、
   前記第２メモリセルが選択された場合、前記第２ライトビット線と前記第３ライトビット線に書き込みデータに応じた相補の電圧が印加される
   半導体記憶装置。
7. 請求の範囲３に記載の半導体記憶装置において、
   前記メモリアレイは、
   複数のサブメモリアレイと、
   前記複数のサブメモリアレイの各々に対応して設けられた複数のサブデコーダと
   を更に備え、
   前記複数のサブデコーダの各々は、
   第１メインリードビット線と前記第１メモリセルの前記第３配線とを電気的に接続し、第２メインリードビット線と前記第２メモリセルの前記第３配線とを電気的に接続するスイッチ部を含み、
   前記第１メインリードビット線及び第２メインリードビット線は前記複数のサブメモリアレイに渡って共通に配線され、
   前記第１メモリセル及び前記第２メモリセルにおける前記第１配線及び前記第２配線は前記複数のサブメモリアレイに渡って共通に配線されている
   半導体記憶装置。
8. 請求の範囲７に記載の半導体記憶装置において、
   前記第１メインリードビット線、及び、前記第２メインリードビット線は、カラムアドレスの異なる隣接の前記第１メモリセルと前記第２メモリセルとの間で共有されている
   半導体記憶装置。
9. 請求の範囲８に記載の半導体記憶装置において、
   読み出し動作時に、前記第１メインリードビット線及び前記第２メインリードビット線とセンスアンプとの接続を第１接続状態及び第２接続状態のいずれかに設定するセレクタを更に具備し、
   前記第１接続状態は、前記第１メインリードビット線を前記センスアンプの第１入力端子に、前記第２メインリードビット線を前記センスアンプの第２入力端子に接続した状態であり、
   前記第２接続状態は、前記第１メインリードビット線を前記センスアンプの前記第２入力端子に、前記第２メインリードビット線を前記センスアンプの前記第１入力端子に接続した状態であり、
   前記セレクタは、前記第１接続状態と前記第２接続状態とを、前記メモリアレイのカラムアドレスの偶奇に基づいて設定する
   半導体記憶装置。
10. 請求の範囲７に記載の半導体記憶装置において、
    前記複数のサブデコーダの各々は、
    前記第１メモリセルの前記第３配線と前記第２メモリセルの前記第３配線とを所定の電圧にプリチャージするプリチャージ部を更に含む
    半導体記憶装置。

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