KR101464859B1 - 고밀도 ｒｒａｍ 및 ｍｒａｍ을 위한 ４ｆ² 구동기 형성 방법 - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 156
- 238000013500 data storage Methods 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims description 34
- 239000003989 dielectric material Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 17
- 239000007943 implant Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 44
- 230000000873 masking effect Effects 0.000 description 13
- 230000008021 deposition Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
본 발명 개시의 일부 실시예는 메모리 셀의 크기를 제한하지 않으면서 메모리 셀 내의 누설 전압(leakage voltage)을 억제하기 위해 구성되는 수직(vertical) MOSFET 선택 트랜지스터에 대한 것이다. 메모리 선택 트랜지스터는 소스 영역, 채널 영역, 및 드레인 영역을 구비한 융기된 반도체 구조를 한정하는 제1 및 제2 트렌치를 갖는 반도체 본체를 가진다. 게이트 구조는 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장되는, 제1 트렌치 내의 제1 게이트 전극과, 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는, 제2 트렌치 내의 제2 게이트 전극을 가진다. 제1 및 제2 게이트 전극은 융기된 반도체 구조 내에서 소스 및 드레인 영역 사이에서 전류의 흐름을 총괄적으로 제어한다. 전기 접촉부는 데이터를 저장하도록 구성된 데이터 저장 요소에 드레인 영역을 연결한다.
Description
본 발명은 고밀도 RRAM 및 MRAM을 위한 4F2 구동기 형성 방법에 대한 것이다.
집적 칩(integrated chip)은 데이터 및 실행가능 프로그램을 저장하기 위해 메모리를 이용한다. 집적 칩의 기능이 증가함에 따라, 더 많은 메모리를 위한 필요가 또한 증가하여, 집적 칩 설계자 및 제조자로 하여금 집적 칩의 크기 및 전력 소모를 감소시키면서, 이용가능한 메모리의 분량을 증가시키게 한다. 이러한 목적을 달성하기 위해, 메모리 셀 컴포넌트의 크기는 지난 수 십년 동안 공격적으로(aggressively) 축소되어 왔다.
메모리 셀의 공격적인 축소는 메모리 어레이의 매우 반복적인 패턴으로부터 혜택을 받아 왔다. 예를 들면, 메모리 어레이에 이용되는 반복가능한 패턴은 리소그래피가 다른 논리 회로의 리소그래픽 해상도에 비해 메모리 셀의 리소그래픽 해상도를 향상시키도록 조정되는 것을 가능케 하였다.
하지만, 물리적 치수가 계속해서 축소됨에 따라, 메모리 셀 내 요소의 물리적인 제한이 메모리 셀의 크기를 제한하기 시작하고 있다.
본 발명은 메모리 셀을 제공하며, 이 메모리 셀은, 채널 영역에 의해 수직으로 분리된 소스 영역 및 드레인 영역을 구비한 융기된 반도체 구조를 형성하는 제1 트렌치 및 제2 트렌치를 갖는 반도체 본체(body) - 상기 제1 트렌치 및 상기 제2 트렌치는 상기 채널 영역의 깊이보다 큰 깊이로, 상기 반도체 본체 내에서 연장됨 -; 상기 제1 트렌치 내에 포함되고, 상기 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장되는 제1 게이트 전극; 상기 제2 트렌치 내에 포함되고, 상기 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는 제2 게이트 전극; 및 상기 반도체 본체 상에 배치된 유전 물질 내에 포함되고, 데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역을 연결하도록 구성된 제1 금속 접촉부를 포함한다.
또한, 본 발명은 메모리 어레이를 제공하며, 이 메모리 어레이는, 제1 방향을 따라 연장되는, 도핑된 반도체 물질과 유전 물질의 교번하는 행들(alternating rows)을 갖는 표면을 포함하는 반도체 본체(body); 복수의 트렌치 아래에서 연장되는 소스 영역으로부터 채널 영역에 의해 수직으로 분리된 드레인 영역을 각각 갖는 복수의 융기된 반도체 구조를 한정하도록 상기 표면 내에 배치된 상기 복수의 트렌치를 포함하고, 상기 복수의 트렌치는 각각, 상기 트렌치의 제1 측면을 따라 수직으로 연장되는 제1 게이트 전극; 상기 트렌치의 반대쪽 제2 측면을 따라 수직으로 연장되는 제2 게이트 전극; 및 상기 반도체 본체 상의 유전층 내에 배치되고, 데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역 각각을 연결하도록 구성된 복수의 금속 접촉부를 포함한다.
또한, 본 발명은 메모리 어레이 내에 선택 트랜지스터를 형성하는 방법을 제공하며, 이 방법은, 도핑된 반도체 물질과 유전 물질의 교번하는 행들(alternating rows)을 갖는 표면을 포함하는 반도체 본체(body)를 제공하는 단계; 상기 교번하는 행들에 수직인 제1 트렌치 및 제2 트렌치 - 상기 제1 트렌치 및 상기 제2 트렌치는 융기된 반도체 구조를 한정함 - 를 형성하도록 상기 반도체 본체를 선택적으로 에칭하는 단계; 상기 반도체 본체 상에 게이트 산화물층을 증착하는 단계; 상기 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장되는, 상기 제1 트렌치 내의 제1 위치에서 제1 게이트 전극과, 상기 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는, 상기 제2 트렌치 내의 제2 위치에서 제2 게이트 전극을 형성하는 단계; 상기 제1 트렌치 및 상기 제2 트렌치 내에 로컬 격리 유전 물질을 증착하는 단계; 상기 융기된 반도체 구조 내에 채널 영역을 형성하도록 채널 주입을 수행하는 단계; 상기 융기된 반도체 구조 내에 드레인 영역을 형성하도록 드레인 주입을 수행하는 단계; 및 데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역을 연결하는 단계를 포함한다.
도 1은 메모리 어레이 내의 스니크 경로(sneak path) 문제를 예증하는 메모리 어레이의 블록도이다.
도 2a는 메모리 어레이 내에서 스니크 경로 문제를 완화시키는 선택 트랜지스터의 단면도를 도시한다.
도 2b는 메모리 어레이 내에서 선택 트랜지스터의 개략도를 도시한다.
도 3a는 개시된(disclosed) 선택 트랜지스터의 일부 실시예의 단면도를 예증한다.
도 3b는 개시된(disclosed) 선택 트랜지스터를 포함하는 메모리 어레이의 일부 실시예의 평면도를 예증한다.
도 4는 메모리 어래이 내에서 선택 트랜지스터를 형성하기 위한 방법의 예시적인 실시예의 흐름도이다.
도 5는 하나 이상의 개시된 선택 트랜지스터를 구비한 메모리 어레이의 평면도를 예증한다.
도 6a 내지 14는 선택 트랜지스터를 형성하는 방법이 수행되는 예시적인 반도체 본체(body)의 일부 실시예의 단면도이다.
도 2a는 메모리 어레이 내에서 스니크 경로 문제를 완화시키는 선택 트랜지스터의 단면도를 도시한다.
도 2b는 메모리 어레이 내에서 선택 트랜지스터의 개략도를 도시한다.
도 3a는 개시된(disclosed) 선택 트랜지스터의 일부 실시예의 단면도를 예증한다.
도 3b는 개시된(disclosed) 선택 트랜지스터를 포함하는 메모리 어레이의 일부 실시예의 평면도를 예증한다.
도 4는 메모리 어래이 내에서 선택 트랜지스터를 형성하기 위한 방법의 예시적인 실시예의 흐름도이다.
도 5는 하나 이상의 개시된 선택 트랜지스터를 구비한 메모리 어레이의 평면도를 예증한다.
도 6a 내지 14는 선택 트랜지스터를 형성하는 방법이 수행되는 예시적인 반도체 본체(body)의 일부 실시예의 단면도이다.
본 발명 개시의 하나 이상의 구현이 이제 첨부된 도면들을 참조해서 설명될 것이고, 이러한 도면들에서 유사한 참조 번호들은 이러한 도면들 전체에 걸쳐서 유사한 요소를 지칭하도록 이용된다. 도면들은 반드시 실척도로 도시되지는 않는다.
도 1은 데이터를 저장하도록 구성된 복수의 메모리 셀(102)을 포함하는 메모리 어레이(100)를 예증한다. 각각의 메모리 셀(102)은 비트 라인(BLn)과 소스 라인(SLn) 사이에 연결된다. 선택 트랜지스터(104)는 각각의 메모리 셀(102)과 연관된다. 선택 트랜지스터(104)는 비트라인(BLn)과 메모리 셀(102) 사이에 배치될 수 있다. 선택 트랜지스터(104)는, 메모리 셀 동작을 위해 충분한 구동 전류를 제공하면서, 스니크-경로 누설을 억제하도록(즉, 특정 메모리 셀을 위해 의도된 전류가 인접 메모리 셀을 통과하는 것을 방지함) 구성된다. 예를 들면, 메모리 셀(102e)로부터 데이터를 판독할 때, 워드라인(WL2)이 선택 트랜지스터(104e)를 턴온하기 위해 활성화되는 한편, 선택 트랜지스터(104a-104c, 104g-104i)를 턴오프하고, 제1 경로(106)를 따라 전류를 인도하도록 인접 워드라인(WL1) 및 워드라인(WL3)이 비활성화된다.
메모리 어레이(100) 내의 메모리 셀(102)은 선택 트랜지스터(104)와, 이와 대응하는 비트 라인(BLn) 및 소스 라인(SLn) 조합을 활성화시킴으로써 액세스될 수 있다. 예를 들면, 제1 전압 전위가 비트 라인(BL1)에 인가되고, 제2 전압 전위가 소스 라인(SL1)에 인가되는 한편, 메모리 셀(102a)에 데이터를 기록하기 위해, 선택 트랜지스터(104a)가 턴온된다.
도 2a는 종래의 평면 MOSFET 선택 트랜지스터(230)를 포함하는 메모리 셀(200)의 단면도를 예증한다. 선택 트랜지스터(230)는 반도체 본체(202) 내에 포함된 소스(204) 및 드레인(206)을 포함한다. 게이트 전극(208)은 소스(204) 및 드레인(206) 위에 있는 위치에서 반도체 본체(202) 상에 배치된다. 게이트 전극(208)은 반도체 본체(202)의 표면 위에 측면으로 연장하는 게이트 산화물층(210)에 의해 소스(204) 및 드레인(206)으로부터 분리된다. 소스(204)는 유전층(218) 내의 제1 금속 접촉부(214)를 통해, 제1 금속화층 내에 포함된 소스 라인(212)에 연결된다. 드레인(206)은 하나 이상의 금속 접촉부(216, 222) 및/또는 금속화층(220)을 통해 데이터 저장 요소(224)에 연결된다. 데이터 저장 요소(224)는 추가적인 금속 접촉부(226)를 통해 상부 금속화층 내에 포함된 비트 라인(228)에 또한 연결된다. 도 2b는 메모리 셀(200) 내에서 소스 라인이 비트 라인에 연결되는 것을 도시하는 개략도(232)를 예증한다.
평면 MOSFET 선택 트랜지스터(230)의 크기가 축소됨에 따라, 선택 트랜지스터의 누설 전류가 증가한다. 예를 들면, 도 1의 메모리 어레이(100)에서, 만약 선택 트랜지스터(104h 및 104i)가 너무 작게 되면, 선택 트랜지스터(104h 및 104i)의 누설 전류는 전류가 스니크(sneak) 경로(108)를 따라 흐르게 하여, 메모리 셀의 오판독(false reading)을 초래한다. 누설 전류를 방지하기 위해, 종래의 선택 트랜지스터의 크기는 크게 유지될 수 있지만, 이러한 대형 선택 선택 트랜지스터는 적어도 평면 MOSFET 선택 트랜지스터(230)의 크기로 메모리 셀(200)의 크기를 제한한다.
따라서, 본 발명 개시는 메모리 셀의 크기를 제한하지 않으면서 메모리 셀 내의 누설 전압을 억제하도록 구성된 수직 MOSFET 선택 트랜지스터를 포함하는 메모리 셀에 대한 것이다. 일부 실시예에서, 메모리 셀은 소스 영역, 채널 영역, 및 드레인 영역을 구비한 융기된 반도체 구조를 한정하는 제1 및 제2 트렌치를 갖는 반도체 본체(body)를 포함한다. 게이트 구조는 융기된 반도체 구조를 따라 수직으로 연장되는, 제1 트렌치 내의 제1 게이트 전극을 포함한다. 게이트 구조는 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는, 제2 트렌치 내의 제2 게이트 전극을 더 포함한다. 제1 및 제2 게이트 전극은 융기된 반도체 구조 내에서 소스 및 드레인 영역 사이에서 전류의 흐름을 총괄적으로 제어하도록 구성된다. 전기 접촉부는 데이터를 저장하도록 구성된 데이터 저장 요소에 드레인 영역을 연결한다. 수직 게이트 전극은 선택 트랜지스터의 크기를 감소시켜서 메모리 셀의 크기를 제한하지 않는다.
도 3a는 개시된(disclosed) 선택 트랜지스터를 포함하는 메모리 셀(302)의 일부 실시예의 단면도(300)를 예증한다. 일부 실시예에서, 메모리 셀(302)은 저항 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀 또는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀을 포함할 수 있다.
메모리 셀(302)은 반도체 본체(303)를 포함한다. 반도체 본체(303)는 소스 영역(304)과 드레인 영역(308)을 가진다. 드레인 영역(308)은 채널 영역(306)에 의해 소스 영역(304)으로부터 수직으로 분리된다. 소스 영역(304)은 소스 라인으로서, 메모리 셀(302)을 포함하는, 메모리 어레이의 길이를 따라 연장된다. 소스 영역(304)은 제1 도핑 유형(예, n형 도펀트)을 포함하고, 채널 영역(306)은 제1 도핑 유형과는 다른 제2 도핑 유형을 포함하고, 드레인 영역(308)은 제1 도핑 유형을 포함한다. 일부 실시예에서, 제1 도핑 유형은 n형 도핑을 포함하는 한편, 다른 실시예에서, 제1 도핑 유형은 p형 도핑을 포함한다.
제1 트렌치(324) 및 제2 트렌치(326)는 반도체 본체(303)의 상단면 내에 배치된다. 제1 및 제2 트렌치(324 및 326)는 융기된 반도체 구조의 높이를 따라 적층된 소스 영역(304), 채널 영역(306), 및 드레인 영역(308)을 갖는 이러한 융기된 반도체 구조를 형성한다. 제1 및 제2 트렌치(324 및 326)는 반도체 본체(303)의 상단면으로부터 제1 깊이로 연장된다. 일부 실시예에서, 제1 및 제2 트렌치(324 및 326)는 트렌치의 하단면과 사각(oblique angle) θ를 형성하는 테이퍼드(tapered) 측면을 포함하여, 제1 및 제2 트렌치(324 및 326)의 크기는 트렌치의 깊이{즉, 반도체 본체(303)의 상단면으로부터의 길이}에 반비례하게 된다.
게이트 구조(312)는 융기된 반도체 구조의 제1 측면에 인접한 게이트 전극(312a)과, 융기된 반도체 구조의 반대쪽 제2 측면에 인접한 제2 게이트 전극(312b)을 가진다. 제1 및 제2 게이트 전극(312a 및 312b)는 서로 전기적으로 연결되어, 제1 및 제2 게이트 전극이 소스 영역(304) 및 드레인 영역(308) 사이에 전류의 흐름을 총괄적으로 제어하게 된다. 제1 및 제2 게이트 전극(312a 및 312b)은 채널 영역(306)의 높이보다 큰 높이 h를 가진다. 다양한 실시예에서, 게이트 구조(312)는 도핑된 폴리실리콘 물질 또는 금속 물질(예, TiN)을 포함할 수 있다. 이중 게이트 구조는 높은 구동 전류 및 접합 파괴 전압(junction breakdown voltage)을 제공한다.
제1 및 제2 게이트 전극(312a 및 312b)은 제1 및 제2 트렌치(324 및 326)의 측벽을 따라 수직으로 연장되는 게이트 산화물층(310)에 의해 채널 영역(306)으로부터 분리된다. 제1 및 제2 게이트 전극(312a 및 312b)은 채널 영역(306)을 따라 수직으로 연장되므로, 개시된 수직 MOSFET 선택 트랜지스터에 의해 소모되는 반도체 본체(303)의 표면적은 종래의 평면 MOSFET 선택 트랜지스터와 비교해서 감소된다.
레벨간(inter-level) 유전층(317) 내에 배치된 제1 금속 접촉부(316)는 데이터를 저장하기 위해 구성된 데이터 저장 요소(318)에 선택 트랜지스터의 드레인 영역(308)을 전기적으로 연결시키도록 구성된다. 메모리 셀(302)이 RRAM 셀을 포함하는 일부 실시예에서, 데이터 저장 요소(318)는 유전 구조(dielectric structure)를 가로질러 적절한 전압을 인가함으로써 가역적으로(reversibly) 변경될 수 있는 저항을 갖는 유전 구조를 포함한다. 예를 들면, 유전 구조는 제1 전압의 인가로 제1 데이터 상태에 대응하는 고저항과, 제1 전압보다 낮은 제2 전압의 인가로 제2 데이터 상태에 대응하는 저저항으로 설정될 수 있다. 다른 실시예에서, 메모리 셀(302)은 MRAM 셀을 포함하고, 데이터 저장 요소(318)는 절연 저장층에 의해 분리된 자유 자기층 및 고정(pinned)(즉, 영구) 자기층을 갖는 적층된 자기 저장 요소를 포함한다. 적층된 자기 구조의 저항은 절연 저장층의 극성을 변화시킴으로써(예, 도 3a에 예증되지 않은 기록 라인에 인가된 전류에 기인하여 자기장을 발생시킴으로써) 변경될 수 있다. 예를 들면, 만약 절연 저장층의 극성이 고정 자기층에 정렬되면, 자유 자기층의 극성이 고정 자기층에 정렬되고, 데이터 저장 요소(318)는 제1 데이터 상태에 대응하는 제1 저항값을 가진다. 대안적으로, 만약 절연 저장층의 극성이 고정 자기층에 오정렬되면(misaligned), 자유 자기층의 극성이 고정 자기층에 오정렬되고, 데이터 저장 요소(318)는 제2 데이터 상태에 대응하는 제2 저항값을 가진다.
제2 금속 접촉부(320)는 비트라인(322)을 포함하는 금속층에 데이터 저장 요소(318)를 또한 연결시키도록 구성된다. 일부 실시예에서, 제어 회로(328)는 비트라인(322) 및 소스 영역(304)과 도통하며(in communication with), 데이터 저장 요소(318)를 액세스하도록{예, 데이터 저장 요소(318)에 데이터를 기록하거나 이러한 요소로부터 데이터를 판독하도록} 비트라인(322)과 소스 영역(304)을 선택적으로 바이어싱하도록 구성된다. 제어 회로(328)는 데이터 저장 요소(318)를 액세스하도록 구성된다. 예를 들면, 제어 회로(328)는 비트라인(322)을 통해 제1 바이어스 전압(V bias1)을 데이터 저장 요소(318)에 인가하고, 소스 영역(304)을 통해 제2 바이어스 전압(Vbias2)을 데이터 저장 요소(318)에 인가하도록 구성된다.
도 3b는 개시된 선택 트랜지스터를 각각 포함하는, 복수의 메모리 셀(302)을 포함하는 메모리 어레이(330)의 일부 실시예의 평면도를 예증한다.
메모리 어레이(330)는 제1 방향(332)을 따라 연장되는 복수의 트렌치(324, 326)를 포함한다. 트렌치(324, 326)는 반도체 본체(303)의 표면 내에 배치된다. 트렌치(324 및 326)는 제1 방향에 수직인, 제2 방향(334)으로 인접 선택 트랜지스터들 사이에 격리(isolation)를 제공하는, 유전 물질(314)(예, 로컬 격리 산화물)로 채워진다. 복수의 트렌치(324, 326)는 제1 방향(332)으로 트렌치의 반대쪽 측면을 따라 연장되는 다수의 게이트 전극(312)을 더 포함한다. 예를 들면, 트렌치(326)는 트렌치의 제1 측면을 따라 연장되는 제1 게이트 전극(312b)과, 트렌치의 반대쪽 제2 측면을 따라 연장되는 제2 게이트 전극(312c)을 포함한다.
제1 방향(332)에 수직인 제2 방향(334)으로, 메모리 어레이(330)는 반도체 본체(303)와 유전 물질(338)의 교번하는 행들(alternating rows)을 갖는 표면을 포함한다. 유전 물질(338)의 행들은 제1 방향(332)으로 인접한 선택 트랜지스터들 사이에서 격리를 제공한다. 일부 실시예에서, 유전 물질(338)의 행들은 쉘로우 트렌치 격리(shallow trench isolation; STI)를 포함할 수 있다.
복수의 트렌치(324, 326)는 반도체 본체(303)와 유전 물질(338)의 행들을 통과한다. 복수의 트렌치(324, 326)와 함께, 유전 물질(338)의 행들은 함께 복수의 융기된 반도체 구조(336)를 한정하며, 이러한 반도체 구조 각각은 채널 영역에 의해 소스 영역으로부터 수직으로 분리된 드레인 영역을 각각 구비한다. 드레인 영역은 융기된 반도체 구조(336) 상에 위치한 제1 금속 접촉부(316)를 통해 데이터 저장 요소에 연결된다.
각각의 메모리 셀(302)은 인접 트렌치들을 교차하여, 메모리 셀 내에 선택 트랜지스터가 제1 트렌치 내에 제1 게이트 구조와, 제2 트렌치 내에 제2 게이트 전극을 포함하게 된다. 예를 들면, 메모리 셀(302a)은 제1 및 제2 트렌치(324 및 326)를 교차하여, 선택 트랜지스터가 제1 트렌치(324) 내에 제1 게이트 구조(312a)와 제2 트렌치(326) 내에 제2 게이트 구조(312b)를 구비한 이중 게이트 수직 MOSFET 트랜지스터를 포함하게 된다.
도 4는 메모리 어래이 내에서 개시된(disclosed) 수직 MOSFET 선택 트랜지스터를 형성하기 위한 방법의 예시적인 실시예의 흐름도이다.
방법(400)이 일련의 동작 또는 이벤트로서 이하에서 예증되고 설명되지만, 이러한 동작 또는 이벤트의 예증된 순서는 제한적인 의미로서 해석되지 않아야한다는 것이 인식될 것이다. 예를 들면, 일부 동작은 본 명세서에서 예증 및/또는 설명되는 순서와는 달리, 상이한 순서로 및/또는 다른 동작과 동시에 발생할 수 있다. 또한, 모든 예증된 동작이 본 발명 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있다. 또한, 본 명세서에서 묘사된 하나 이상의 동작이 하나 이상의 분리된 동작 및/또는 단계에서 수행될 수 있다.
단계(402)에서, 도핑된 반도체 물질과 유전 물질의 교번하는 행들을 가진 표면을 포함하는 반도체 본체가 제공된다. 일부 실시예에서, 반도체 본체는 기판의 행들을 따라 형성된 STI 트렌치와 함께, n형 또는 p형 도펀트 농도를 가진, <100> 방위(orientation)를 갖는 단결정 실리콘과 같은, 실리콘 출발 물질(starting material)을 포함한다.
단계(404)에서, 반도체 본체는 반도체 본체의 상단면 내에 복수의 트렌치를 형성하도록 선택적으로 에칭된다. 일부 실시예에서, 반도체 본체는 복수의 트렌치의 위치를 한정하는, 반도체 본체의 상단면 상에 제1 마스킹층을 형성함으로써 선택적으로 마스킹된다. 그런 다음, 기판은 제1 마스킹층의 개방된 면적(open areas)에서 선택적으로 에칭된다.
단계(406)에서, 게이트 산화물층이 반도체 본체 상에 형성된다. 게이트 산화물층은 반도체 본체 상으로 등각으로(conformally) 증착되어서, 게이트 산화물층이 트렌치의 하단 및 측벽 상에 증착된다.
단계(408)에서, 게이트 물질은 게이트 산화물층 위에 있는 위치에서 반도체 본체 상에 증착된다.
단계(410)에서, 스페이서는 게이트 물질 위에 있는 위치에서 반도체 본체 상에 선택적으로 형성된다. 일부 실시예에서, 스페이서는 실리콘 질화물(SiN) 스페이서를 포함한다.
단계(412)에서, 게이트 물질은 스페이서에 의해 마스킹되지 않는 게이트 물질을 제거하도록 에칭된다.
단계(414)에서, 로컬 격리 유전 물질이 복수의 트렌치를 채우기 위해 반도체 본체 상에 증착된다.
단계(416)에서, 채널 주입이 수행된다. 일부 실시예에서, 반도체 본체는 제2 마스킹층에 의해 선택적으로 마스킹되고, 그런 다음 채널 주입을 이용해 주입된다. 일부 실시예에서, 제2 마스킹층은 패터닝된 포토레지스트층을 포함하는 한편, 다른 실시예에서, 제2 마스킹층은 로컬 격리 유전 물질을 포함한다.
단계(418)에서, 드레인 주입이 수행된다. 일부 실시예에서, 반도체 본체는 제3 마스킹층에 의해 선택적으로 마스킹되고, 그런 다음, 드레인 주입을 이용해 주입된다. 일부 실시예에서, 제3 마스킹층은 패터닝된 포토레지스트층을 포함하는 한편, 다른 실시예에서, 제3 마스킹층은 로컬 격리 유전 물질을 포함한다.
단계(420)에서, 데이터 저장 요소는 하나 이상의 후 처리 공정(back-end-of-the-line) 금속 접촉부 및/또는 금속화층에 의해 드레인 영역에 연결된다. 일부 실시예에서, 금속 접촉부는 반도체 본체 위에 형성된 유전층 내에 형성된다. 유전층은 금속 접촉부를 형성하도록 금속으로 후속적으로 채워진 홀(hole)을 형성하도록 에칭된다. 일부 실시예에서, 금속 접촉부는 텅스턴을 포함할 수 있다. 데이터 저장 요소는 금속 접촉부를 전기적으로 접촉하는 위치에 형성된다.
단계(422)에서, 데이터 저장 요소는 이러한 데이터 저장 요소에 바이어스 전압을 제공하도록 구성된 비트라인에 연결된다. 일부 실시예에서, 비트라인은 데이터 저장 요소 위에 있는 후단부(back end) 금속화 스택 내의 위치에서 유전층 내에 형성된 금속화층을 포함한다.
도 5는 하나 이상의 개시된 선택 트랜지스터를 구비한 메모리 어레이(500)의 평면도를 예증한다. 평면도는 도핑된 반도체 물질을 포함하는 제1 섹션(502)과, 도핑된 반도체 물질 위에 형성된 쉘로우 트렌치 격리를 포함하는 제2 섹션(504)을 구비하는 것으로서 반도체 본체를 예증한다.
도 6a 내지 14는 예시적인 반도체 본체의 일부 실시예의 단면도를 예증하며, 이러한 본체 상에 이러한 방법(400)이 구현된다. 이러한 단면도는 도핑된 반도체 물질을 갖는 반도체 본체의 제1 섹션(502)을 통과하는 제1 라인(506)을 따라서, 그리고, 도핑된 반도체 물질 위에 쉘로우 트렌치 격리를 갖는 반도체 본체의 제2 섹션(504)을 통과하는 제2 라인(508)을 따라서의 단면들을 예증한다.
도 6a 및 6b는 단계(402)의 반도체 본체에 대응하는 반도체 본체의 일부 실시예의 단면도(600 및 602)를 예증한다. 단면도(600)는 에픽택샬이 아닌(non-epitaxial) n형 실리콘 기판을 구비한 반도체 본체(303)를 포함하는 반도체 본체의 섹션을 예증한다. 단면도(602)는 에픽택샬이 아닌 n형 실리콘 기판 위에 형성된 유전 물질(338)을 구비한 반도체 본체(303)의 섹션을 예증한다. 일부 실시예에서, 유전 물질(338)은 쉘로우 트렌치 격리를 포함할 수 있다.
도 7a 및 7b는 단계(404)에 대응하는, 반도체 본체의 에칭 공정의 일부 실시예의 단면도(700 및 702)를 예증한다. {반도체 본체의 제1 섹션(502)을 따라} 단면도(700)에 도시된 바와 같이, 반도체 본체(303)의 상단면은 에천트(710)에 노출되기 전에, 개구(706 및 708)를 갖는 제1 마스킹층(704)으로 선택적으로 마스킹된다. 에천트(710)는 개구(706 및 708)의 위치에서 반도체 본체(303)를 제거한다. {반도체 본체의 제2 섹션(504)을 따라} 단면도(702)에 도시된 바와 같이, 유전 물질(338)의 상단면은 에천트(710)에 노출되기 전에, 개구(706 및 708)를 갖는 제1 마스킹층(704)으로 선택적으로 마스킹된다. 에천트(710)는 개구(706 및 708)에서 유전 물질(338)을 제거한다.
일부 실시예에서, 제1 마스킹층(704)은 패터닝된 포토레지스트층을 포함한다. 패터닝된 포토레지스트층은 반도체 본체 상으로 포토레지스트를 스핀 코팅함으로써 반도체 본체의 상단면 상에 형성될 수 있다. 그런 다음, 스핀 코팅된 포토레지스트가 광원(예, 자외선)에 선택적으로 노출됨으로써 패터닝되고, 후속적으로 현상된다. 다른 실시예에서, 제1 마스킹층(704)은 하드 마스크를 포함한다. 일부 실시예에서, 에천트(710)는 KOH(potassium hydroxide) 또는 TMAH(Tetramethylammonium hydroxide)와 같은 습식 에천트를 포함한다. KOH를 이용해 반도체 본체를 선택적으로 에칭하는 것은 트렌치의 하단면과 54.7˚의 각도(즉, 수직선으로부터 35.3°)를 갖는 테이퍼드 측면을 가진 트렌치를 생성한다. 다른 실시예에서, 에천트(710)는 건식 에천트(예, RIE 에천트)를 포함한다. 에칭이 완료된 후에, 제1 마스킹층(704)이 제거된다.
도 8a 및 8b는 단계(406)에 대응하는, 반도체 본체 상에 게이트 산화물층(310)의 형성을 도시하는 단면도(802 및 804)의 일부 실시예를 예증한다. 단면도(800)에 도시된 바와 같이, 게이트 산화물층(310)은 반도체 본체에 등각이 되도록 형성되어, 게이트 산화물층(310)이 트렌치(324 및 326)의 하단 및 측벽 상에 형성되게 된다. 일부 실시예에서, 게이트 산화물층(310)은 열 산화물 성장 공정에 의해 형성될 수 있다. 다른 실시예에서, 게이트 산화물층(310)은 물리적 증기 증착 또는 화학적 증기 증착 기술(예, 저압 CVD, 플라즈마 강화된 CVD 등)을 이용해서 형성될 수 있다. 화학적 증기 증착은, 트렌치 및 기판의 상단면 및 측면 상에 등각 증착을 초래하는 다방향성 증착을 제공한다. 일부 실시예에서, 게이트 산화물층(310)은 실리콘 이산화물(SiO2)을 포함한다.
도 9a 및 9b는 단계(408)에 대응하는, 반도체 본체 상에 게이트 물질(312)을 증착하는 것을 도시하는 단면도(900 및 902)의 일부 실시예를 예증한다. 단면도(900)에 도시된 바와 같이, 반도체 본체의 제1 섹션을 따라 게이트 물질(312)은 게이트 산화물층(310) 위에 있는 위치에 증착된다. 단면도(900)에 도시된 바와 같이, 반도체 본체의 제2 섹션을 따라 게이트 물질(312)은 유전 물질(338) 위에 또한 있다. 게이트 물질(312)은 트렌치(324 및 326)의 하단을 채워서, 게이트 물질(312)이 트렌치의 폭을 가로질러 연장된다.
일부 실시예에서, 게이트 물질(312)은 물리적 증기 증착 기술(예, 스퍼터링) 또는 화학적 증기 증착 기술을 이용해서 증착될 수 있다. 물리적 증기 증착은 트렌치(324 및 326)의 하단 상에 우세하게 발생하지만, 트렌치(324 및 326)의 측벽 상에는 발생하지 않는, 비등각(non-conformal) 증착을 초래하는 고 지향성(highly directional) 증착을 제공한다. 다양한 실시예에서, 게이트 물질(312)은 금속 물질(예. TiN) 또는 도핑된 폴리실리콘 물질을 포함할 수 있다. 일부 실시예에서, 화학 기계적 폴리싱은 트렌치(324 및 326)의 외부에 있는 반도체 본체의 면적으로부터 과잉 게이트 물질(312)을 제거하도록 게이트 물질(312)의 증착 후에 수행된다.
도 10a 및 10b는 단계(410~412)에 대응하는, 게이트 물질(312)의 에칭 공정의 일부 실시예의 단면도(1000 및 1002)를 예증한다. 단면(1000 및 1002)에 도시된 바와 같이, 반도체 본체의 제1 및 제2 섹션에서, 게이트 물질(312) 위의 위치에서 트렌치(324 및 326) 내에 스페이서(1004)가 형성된다. 일부 실시예에서, 스페이서(1004)는 실리콘 질화물(SiN) 물질을 포함한다. 반도체 본체는 후속적으로 에천트(1006)에 노출되어, 스페이서(1004) 내의 개구에서 트렌치(예, 324) 내의 게이트 물질(312)을 제거하여, 트렌치 내에서 두 개의 분리된 게이트 전극들(312a 및 312b)을 생성하게 한다. 일부 실시예에서, 에천트(1006)는 질산 및/또는 불화수소산(HF)을 포함하는 습식 에천트를 포함한다. 다른 실시예에서, 에천트(1006)는 RIE 에칭 플라즈마 에칭, 또는 Cl2를 이용하는 이온빔 에칭과 같은 건식 에천트를 포함한다.
도 11a 및 11b는 단계(414)에 대응하는, 로컬 격리 유전 물질(314)(예, 산화물)의 증착의 일부 실시예의 단면도(1100 및 1102)를 예증한다. 단면도(1100 및 1102)에서 도시된 바와 같이, 로컬 격리 유전 물질(314)이 트렌치(324 및 326)를 채우는 깊이로 증착된다. 일부 실시예에서, 화학 기계적 폴리싱은 트렌치 외부에 있는 반도체 본체의 면적으로부터 과잉 로컬 격리 유전 물질을 제거하도록 로컬 격리 유전 물질(314)의 증착 후에 수행된다. 로컬 격리 유전 물질(314)은 다양한 실시예에서 물리적 증기 증착 기술 또는 화학적 증기 증착 기술을 이용해서 증착될 수 있다.
도 12a 및 12b는 단계(416)에 대응하는, 반도체 본체(303)의 채널 주입(1204)의 일부 실시예의 단면도(1200 및 1202)를 예증한다. 채널 주입(1204)은 제1 도핑 유형을 갖는 반도체 본체의 하나 이상의 영역 내로 제2 도핑 유형을 갖는 요구되는 주입량(implant dose)을 제공한다. 채널 주입(1204)은 p형 도펀트(예, 붕소, 갈륨 등) 또는 n형 도펀트(예, 인, 비소 등)를 반도체 본체 내로 주입하는 것을 포함할 수 있다. 일부 실시예에서, 채널 주입은 반도체 본체 내에 요구되는 깊이로 주입되는 도펀트를 확산시킴으로써 반도체 본체 내로 수행된다(driven). 일부 실시예에서, 채널 주입은 반도체 본체를 상승된 온도로 노출시킴으로서 반도체 본체 내로 수행된다. 채널 주입은 주입(drive in)의 온도 및 시간에 따라 다양한 깊이로 반도체 내로 수행될 수 있다.
도 13a 및 13b는 단계(418)에 대응하는, 반도체 본체(303)의 드레인 주입(1304)의 일부 실시예의 단면도(1300 및 1302)를 예증한다. 드레인 주입(1304)은 제1 도핑 유형을 갖는 반도체 본체의 하나 이상의 영역 내로 제1 도핑 유형을 갖는 요구되는 주입량을 제공한다. 드레인 주입(1304)은 p형 도펀트(예, 붕소, 갈륨 등) 또는 n형 도펀트(예, 인, 비소 등)를 반도체 본체 내로 주입하는 것을 포함할 수 있다.
도 14는 단계(420 및 422)에 대응하는, 후 처리 공정(back-end-of-the-line)의 형성의 일부 실시예를 도시하는 단면도(1400)를 예증한다. 일부 실시예에서, 제1 금속 접촉부(316)는 반도체 본체(303)의 상단면 상에 위치한 레벨간 유전(inter-level dielectric; ILD)층(317) 내에 형성된다. 일부 실시예에서 제1 금속 접촉부(316)는 티타늄(Ti) 또는 티타늄 질화물(TiN) 플러그를 포함한다. 데이터 저장 요소(318)는 제1 금속 접촉부(316) 위에 형성된다. 제2 금속 접촉부(320)는 데이터 저장 요소(318) 위에 ILD층(317) 내에 형성된다. 일부 실시예에서, 제1 및 제2 금속 접촉부(316 및 320)는 분리된 ILD층들 내에 형성될 수 있다. 비트라인(322)은 데이터 저장 요소(318) 위의 ILD층 내에 형성된다. 일부 실시예에서, 비트라인(322)은 제1 및 제2 금속 접촉부(316 및 320) 에서가 아니라, 분리된 ILD층 내에 형성될 수 있다.
본 명세서에 설명된 방법의 양상을 논의하는 데 있어서 본 명세서 전체에 걸쳐 예시적인 구조에 대한 참조가 이루어지지만, 이러한 방법은 제시된 대응 구조에 의해 제한되지 않는다. 예를 들면, 도 4에 제시된 방법은 도 5 내지 14에 제시된 구조에 제한되지 않는다. 오히려, 이러한 방법들 및 구조들은 서로 독립적이고, 단독으로 존재할 수 있고, 도면들에 묘사된 특정 양상들 중 임의의 양상과 상관 없이 실시될 수 있다고 간주되어야 한다. 추가적으로, 본 명세서에서 설명된 층들은 스핀 온, 스퍼터링, 성장 및/또는 증착 기술 등과 같은 임의의 적절한 방식으로 수행될 수 있다.
또한, 등가의 대체 및/또는 수정이 명세서 및 첨부된 도면들을 당업자가 읽고 및/또는 이해할 때 수행될 수 있다. 본 명세서의 개시(disclosure)는 이러한 모든 수정 및 대체를 포함하고, 일반적으로 이러한 개시에 의해 제한되는 것으로 의도되지 않는다. 예를 들면, 비록 본 명세서에서 제공된 도면들이 특정 도핑 유형을 갖는 것으로 예증되고 설명되지만, 대안적인 도핑 유형이 당업자에 의해 인식되는 바와 같이 이용될 수 있다는 것이 인식될 것이다.
또한, 특정 특징 또는 양상이 다수의 구현 중 하나에 대해 개시되었을 수 있지만, 이러한 특징 또는 양상은 요구될 수 있는 대로, 하나 이상의 특징 및/또는 다른 구현 양상과 결합될 수 있다. 더 나아가, 용어 "포함하다", "가진", "가지다", "~와 함께", 및/또는 이러한 용어의 변형이 본 명세서에서 이용되는 경우에, 이러한 용어는 "포함하는"과 같은 의미를 포함하는 것이 의도된다. 또한, "예시적인"은 최상의 예시가 아니라, 단지 하나의 예시를 의미한다고 의도된다. 본 명세서에서 묘사된 특징, 층, 및/또는 요소는 간략성과 이해의 용이를 위해 서로에 대해 특정 치수 및/또는 방위를 갖는 것으로 예증되고, 실제 치수 및/또는 방위는 본 명세서에서 예증된 것과 다를 수 있다는 것이 또한 인식될 것이다.
그러므로, 본 발명 개시는 메모리 셀의 크기를 제한하지 않으면서 메모리 셀 내의 누설 전압을 억제하기 위해 구성되는 수직 MOSFET 선택 트랜지스터에 대한 것이다.
일부 실시예에서, 본 발명 개시는 메모리 셀에 대한 것이다. 메모리 셀은 채널 영역에 의해 수직으로 분리된 소스 영역 및 드레인 영역을 갖는 융기된 반도체 구조를 형성하는 제1 트렌치 및 제2 트렌치를 갖는 반도체 본체를 포함하고, 제1 및 제2 트렌치는 채널 영역의 깊이보다 큰 깊이로 반도체 본체 내에서 연장된다. 제1 게이트 전극은 제1 트렌치 내에 포함되고, 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장된다. 제2 게이트 전극은 제2 트렌치 내에 포함되고, 융기된 반도체 구조의 반대쪽의 제2 측면을 따라 수직으로 연장된다. 제1 금속 접촉부는 반도체 본체 상에 증착된 유전 물질 내에 포함되고, 데이터를 저장하기 위해 구성된 데이터 저장 요소에 드레인 영역을 연결하기 위해 구성된다.
다른 실시예에서, 본 발명 개시는 메모리 셀에 대한 것이다. 메모리 어레이는 제1 방향을 따라 연장되는, 도핑된 반도체 물질과 유전 물질의 교번하는 행들을 갖는 표면을 구비한 반도체 본체를 포함한다. 복수의 트렌치는 복수의 트렌치 아래에서 연장되는 소스 영역으로부터 채널 영역에 의해 수직으로 분리된 드레인 영역을 각각 갖는, 복수의 융기된 반도체 구조를 한정하도록 이러한 표면 내에 배치된다. 복수의 트렌치는 트렌치의 제1 측면을 따라 수직으로 연장되는 제1 게이트 전극과, 트렌치의 반대쪽 제2 측면을 따라 수직으로 연장되는 제2 게이트 전극을 각각 포함한다. 복수의 금속 접촉부는 반도체 본체 상의 유전층 내에 배치되고, 데이터를 저장하도록 구성된 데이터 저장 요소에 각각의 드레인 영역을 연결하도록 구성된다.
다른 실시예에서, 본 발명 개시는 메모리 어레이 내에 선택 트랜지스터를 형성하는 방법에 대한 것이다. 본 발명 방법은 도핑된 반도체 물질과 유전 물질의 교번하는 행들을 갖는 표면을 포함하는 반도체 본체를 제공하는 단계를 포함한다. 방법은 교번하는 행들에 수직인 제1 트렌치 및 제2 트렌치를 형성하도록 반도체 본체를 선택적으로 에칭하는 단계를 더 포함하고, 제1 트렌치 및 제2 트렌치는 융기된 반도체 구조를 한정한다. 방법은 반도체 본체 상에 게이트 산화물층을 증착하는 단계와, 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장하는 제1 트렌치 내의 제1 위치에서 제1 게이트 전극과, 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장하는 제2 트렌치 내의 제2 위치에서 제2 게이트 전극을 형성하는 단계를 더 포함한다. 방법은 제1 트렌치 및 제2 트렌치 내에 로컬 격리 유전 물질을 증착하는 단계를 더 포함한다. 방법은 융기된 반도체 구조 내에 채널 영역을 형성하도록 채널 주입을 수행하는 단계와, 융기된 반도체 구조 내에 드레인 영역을 형성하도록 드레인 주입을 수행하는 단계를 더 포함한다. 방법은 데이터를 저장하도록 구성된 데이터 저장 요소에 드레인 영역을 연결시키는 단계를 더 포함한다.
Claims (10)
- 메모리 셀에 있어서,
채널 영역에 의해 수직으로 분리된 소스 영역 및 드레인 영역을 구비한 융기된 반도체 구조를 형성하는 제1 트렌치 및 제2 트렌치를 갖는 반도체 본체(body) - 상기 제1 트렌치 및 상기 제2 트렌치는 상기 채널 영역의 깊이보다 큰 깊이로, 상기 반도체 본체 내에서 연장됨 -;
상기 제1 트렌치 내에 포함되고, 상기 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장되는 제1 게이트 전극;
상기 제2 트렌치 내에 포함되고, 상기 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는 제2 게이트 전극; 및
상기 반도체 본체 상에 배치된 유전 물질 내에 포함되고, 데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역을 연결하도록 구성된 제1 금속 접촉부를 포함하고,
상기 제1 트렌치 및 상기 제2 트렌치는 상기 반도체 본체의 상단면으로부터의 거리에 반비례하는 폭을 상기 제1 트렌치 및 상기 제2 트렌치에 제공하는 테이퍼드(tapered) 측벽들을 포함하며, 상기 융기된 반도체 구조의 상기 제1 측면과 상기 제2 측면은 상기 반도체 본체의 상단면으로부터의 거리에 비례하는 폭을 상기 융기된 반도체 구조에 제공하는 테이퍼드 측면들인 것인, 메모리 셀. - 제1항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 도핑된 폴리실리콘 물질 또는 금속 물질을 포함하는 것인, 메모리 셀.
- 제1항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 채널 영역 위에서 수직인 제1 위치로부터 상기 채널 영역 아래에서 수직인 제2 위치까지 수직으로 연장되는 것인, 메모리 셀.
- 제1항에 있어서, 상기 데이터 저장 요소는,
저항값을 변경시키는 유전 구조를 포함하는 저항 랜덤-액세스 메모리 요소; 또는
절연층에 의해 분리된, 고정 자기층 및 자유 자기층을 갖는 적층된 구조를 포함하는 자기-저항 랜덤-액세스 메모리 요소를 포함하는 것인, 메모리 셀. - 제1항에 있어서,
상기 제1 게이트 전극과 상기 융기된 반도체 사이에, 그리고, 상기 제2 게이트 전극과 상기 융기된 반도체 구조 사이에 배치된 게이트 산화물층을 더 포함하는, 메모리 셀. - 메모리 어레이에 있어서,
제1 방향을 따라 연장되는, 도핑된 반도체 물질과 유전 물질의 교번하는 행들(alternating rows)을 갖는 표면을 포함하는 반도체 본체(body);
복수의 트렌치들 아래에서 연장되는 소스 영역으로부터 채널 영역에 의해 수직으로 분리된 드레인 영역을 각각 갖는 복수의 융기된 반도체 구조들을 정의하도록 상기 표면 내에 배치된 상기 복수의 트렌치들을 포함하고,
상기 복수의 트렌치들은 각각,
상기 트렌치의 제1 측면을 따라 수직으로 연장되는 제1 게이트 전극;
상기 트렌치의 반대쪽 제2 측면을 따라 수직으로 연장되는 제2 게이트 전극; 및
상기 반도체 본체 상의 유전층 내에 배치되고, 데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역 각각을 연결하도록 구성된 복수의 금속 접촉부를 포함하고,
상기 복수의 트렌치들은 상기 표면으로부터의 거리에 반비례하는 폭을 상기 복수의 트렌치들에 제공하는 테이퍼드(tapered) 측벽들을 포함하며, 상기 테이퍼드 측벽들은 상기 융기된 반도체 구조의 제1 측면 및 제2 측면을 정의하고, 상기 융기된 반도체 구조의 제1 측면 및 제2 측면은 상기 반도체 본체의 상단면으로부터의 거리에 비례하는 폭을 상기 융기된 반도체 구조에 제공하는 테이퍼드 측면들인 것인, 메모리 어레이. - 삭제
- 제6항에 있어서, 추가적인 금속 접촉부를 통해 상기 데이터 저장 요소에 연결된 비트라인 및 상기 소스 영역을 통해 상기 데이터 저장 요소를 선택적으로 바이어싱하도록 구성된 제어 회로를 더 포함하는, 메모리 어레이.
- 메모리 어레이 내에 선택 트랜지스터를 형성하는 방법에 있어서,
도핑된 반도체 물질과 유전 물질의 교번하는 행들(alternating rows)을 갖는 표면을 포함하는 반도체 본체(body)를 제공하는 단계;
상기 교번하는 행들에 수직인 제1 트렌치 및 제2 트렌치 - 상기 제1 트렌치 및 상기 제2 트렌치는 융기된 반도체 구조를 정의하고 상기 표면으로부터의 거리에 반비례하는 폭을 상기 제1 트렌치 및 상기 제2 트렌치에 제공하는 테이퍼드(tapered) 측벽들을 포함함 - 를 형성하도록 상기 반도체 본체를 선택적으로 에칭하는 단계;
상기 반도체 본체 상에 게이트 산화물층을 증착하는 단계;
상기 융기된 반도체 구조의 제1 측면을 따라 수직으로 연장되는 상기 제1 트렌치 내의 제1 위치에 있는 제1 게이트 전극과, 상기 융기된 반도체 구조의 반대쪽 제2 측면을 따라 수직으로 연장되는 상기 제2 트렌치 내의 제2 위치에 있는 제2 게이트 전극을 형성하는 단계로서, 상기 융기된 반도체 구조의 제1 측면 및 제2 측면은 상기 반도체 본체의 상단면으로부터의 거리에 비례하는 폭을 상기 융기된 반도체 구조에 제공하는 테이퍼드 측면들인 것인, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 형성하는 단계;
상기 제1 트렌치 및 상기 제2 트렌치 내에 로컬 격리 유전 물질을 증착하는 단계;
상기 융기된 반도체 구조 내에 채널 영역을 형성하도록 채널 주입을 수행하는 단계;
상기 융기된 반도체 구조 내에 드레인 영역을 형성하도록 드레인 주입을 수행하는 단계; 및
데이터를 저장하도록 구성된 데이터 저장 요소에 상기 드레인 영역을 연결하는 단계를 포함하는, 메모리 어레이 내에 선택 트랜지스터를 형성하는 방법. - 제9항에 있어서, 상기 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계는,
상기 게이트 산화물층 위에서 상기 제1 트렌치 및 상기 제2 트렌치 내에 게이트 물질을 증착하는 단계;
상기 게이트 물질 위에서 상기 반도체 본체 상에 스페이서를 선택적으로 형성하는 단계; 및
상기 스페이서에 의해 마스킹되지 않은 영역 내에서 상기 게이트 물질을 선택적으로 에칭하는 단계를 포함하는 것인, 메모리 어레이 내에 선택 트랜지스터를 형성하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/674,204 US9178040B2 (en) | 2012-11-12 | 2012-11-12 | Innovative approach of 4F2 driver formation for high-density RRAM and MRAM |
| US13/674,204 | 2012-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140061199A KR20140061199A (ko) | 2014-05-21 |
| KR101464859B1 true KR101464859B1 (ko) | 2014-11-25 |
Family
ID=50555932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130012971A KR101464859B1 (ko) | 2012-11-12 | 2013-02-05 | 고밀도 ｒｒａｍ 및 ｍｒａｍ을 위한 ４ｆ² 구동기 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9178040B2 (ko) |
| KR (1) | KR101464859B1 (ko) |
| DE (1) | DE102013101036B4 (ko) |
| TW (1) | TWI506732B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5779739B1 (ja) * | 2014-02-18 | 2015-09-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| WO2016122576A1 (en) | 2015-01-30 | 2016-08-04 | Hewlett Packard Enterprise Development Lp | Composite selector electrodes |
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| US20100232200A1 (en) * | 2009-03-10 | 2010-09-16 | Shepard Daniel R | Vertical switch three-dimensional memory array |
| JP2012080100A (ja) * | 2010-09-30 | 2012-04-19 | Seagate Technology Llc | 縦型トランジスタｓｔｒａｍアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| US9178040B2 (en) | 2015-11-03 |
| DE102013101036A1 (de) | 2014-05-15 |
| TWI506732B (zh) | 2015-11-01 |
| DE102013101036B4 (de) | 2014-12-24 |
| US20140131794A1 (en) | 2014-05-15 |
| TW201419450A (zh) | 2014-05-16 |
| KR20140061199A (ko) | 2014-05-21 |
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Legal Events
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