KR20000012028A - 스택형캐패시터의끝이가늘고긴전극 - Google Patents

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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 스택형 캐패시터를 형성하는 방법에 관한 것으로서, 도전성 엑세스 경로를 가지는 제 1 절연층을 제공하는 단계, 제 1 절연층에 제 2 절연층을 형성하는 단계, 제 2 절연층에 끝이 가늘고 긴 측벽을 가지는 트렌치를 형성하는 단계, 트렌치 내부 및 트렌치 측벽상에 전기적으로 도전성 엑세스 경로에 결합하는 제 1 전극을 형성하는 단계, 제 1 전극에 유전체층을 형성하는 단계, 유전체층에 제 2 전극을 형성하는 단계를 포함한다. 증가된 표면 영역을 가지는 스택형 캐패시터는 유전체 내부의 트렌치에서 형성된 제 1 전극을 포함한다. 제 1 전극은 용량성으로 결합된 저장 노드에 엑세스하기 위한 것으로, 제 1 전극의 원뿔형 부분을 형성하는 끝이 가늘고 긴 표면을 가진다.

Description

스택형 캐패시터의 끝이 가늘고 긴 전극 {TAPERED ELECTRODE FOR STACKED CAPACITORS}
본 발명은 반도체 장치의 스택 캐패시터 특히, 15 마이크론 및 그 이하의 크기에 사용하기에 적당한 캐패시터 전극에 관한 개선된 방법 및 장치에 관한 것이다.
반도체 메모리 셀은 데이타를 저장하기 위하여 트랜지스터에 의해 엑세스되는 캐패시터를 포함한다. 데이타는 캐패시터의 상태에 따라 하이 또는 로우 비트로서 저장된다. 캐패시터의 충전 또는 충전 부족은 데이타를 읽기 위해 엑세스할때, 하이 또는 로우를 나타내며, 캐패시터는 데이타를 쓰기위해 충전또는 방전된다.
스택형 캐패시터는 반도체 메모리에서 사용되는 캐패시터형중의 하나이다. 장치의 기판에 매몰된 트렌치 캐패시터와는 반대로, 스택형 캐패시터는 전형적으로 캐패시터의 저장 노드에 엑세스하기위해 트랜지스터의 상부에 위치한다. 많은 전기 장치와 마찬가지로, 고 도전성은 스택형 캐패시터의 성능에 유리하다.
DRAM과 같은 반도체 메모리에 있어서, 고 유전 상수 캐패시터 형성 방법은 고 유전체의 증착을 포함한다. 고 유전 상수 캐패시터의 한 형태에 있어서, 바륨 스트론튬 티타늄 산화물(BSTO)과 같은 고 유전 상수체 층은 산화된 환경에서 증착된다.
도 1 에 스택형 캐패시터를 가진 구조(2)가 도시되어 있다. 스택형 캐패시터(3)는 두개의 전극, 상부 전극 또는 저장 노드(4)(통상적으로 플라티늄) 및 유전체층(18)에 의해 분리된 하부 전극(12)을 포함한다. 엑세스 트랜지스터(5)는 전기적으로 활성화 되었을때, 비트선 접점(8)을 통한 비트선(7)과 플러그(14)를 결합하는 게이트(6)를 포함한다. 플러그(14)는 확산 베리어(16)를 통하여 전극(12)에 결합되고 전하는 전극(12)에 저장된다.
도 2 에 도시된 바와 같이, 통상적인 스택형 캐패시터(10)의 가공중에, 기저 전극(12)은 유전체층(20)에 증착되고 패턴 형성된다. 기저 전극(12)을 형성하기에 앞서, 플러그(14) 및 확산 베리어(16)는 유전체층(20)에 형성된다. 플러그(14)는 바람직하게 다결정 실리콘(폴리 실리콘 또는 폴리)이다. 전극(12)은 바람직하게 플라티늄(Pt)으로 형성되고 상대적으로 두껍다. 각각의 기저 전극을 형성하기 위해서, 반응성 이온 에칭(RIE) 처리가 바람직하게 사용된다. 이 처리는 두꺼운 필름에 대하여 실행하기는 매우 어려운 것으로 알려져 있다. 특히 에칭된 표면에 테이퍼링을 하고자 할 경우 기저 전극(12)을 가공할때 더욱 어려움이 많다는 것이 경험된다.
전형적으로 도 3 에서 도시된 바와 같이, 약 65°또는 그 이하의 각에서 에칭된 표면을 테이퍼한다. 도 3 은 최상의 테이퍼 각(65°) 상태에 기초한 최대 가능 높이를 나타낸다. 전극(12)의 최고 높이가 테이퍼링에 의해 제한된다는 것은 명백하다. 이러한 제한은 또한 전극(12)의 표면 영역을 제한하고 이는 약 15 마이크론의 크기와 같은 작은 크기를 구현하는데 있어 특히 어렵게 한다.
도 4 를 참조하면, 귀금속 측벽 합성 스택 설계가 도시되어 있다. 그 내부에 플러그(24)가 형성된 유전체층(22)은 유전체층(22)의 상부에 형성된 확산 베리어(26)를 가지고 있다. 측벽(28)은 Pt 또는 Pt/Ir(이리듐)과 같은 귀금속으로 형성된다. 측벽(28)은 스택형 캐패시터의 기저 전극이 된다. 또한, 산화물과 같은, 유전체층(30)은 도시된 바와 같이 부착된다. 이러한 설계는 상술한 바와 같이, 테이퍼링에 의해 영향을 받지 않는다. 그러나 금속 측벽의 형성은 우수한 균일성을 요구하기 때문에 직각 표면에 금속을 스퍼터링하기가 곤란하다. 또한, 전극 높이는 측벽 금속 필름 및 나중 단계에서 증착되는 고 유전 상수체(즉 BSTO)의 균일성 문제에 의해 제한된다.
그러므로, 기저 전극의 적당한 높이를 유지하고 스택형 캐패시터의 기저전극의 표면 영역을 향상시키기 위한 방법 및 장치가 필요하다. 15 마이르크론 또는 그 이하의 크기에 사용하기에 적당한 기저 전극이 또한 필요하다.
본 발명은 반도체 장치의 스택형 캐페시터와 관련되어 있으며, 특히, 향상된 기저 전극 및 형성 방법을 제공하는 것을 목적으로 한다.
도 1 은 종래 기술에 따른 반도체 장치의 스택형 캐패시터의 단면도이다.
도 2 는 두꺼운 기저 전극을 도시한 종래 기술에 따른 스택형 캐패시터의 부분 단면도이다.
도 3 은 에칭 기저 전극에 따른 테이퍼링 및 기저 전극의 최고 높이를 도시한 종래 기술에 따른 스택형 캐패시터의 부분 단면도이다.
도 4 는 기저 전극에 대한 금속 측벽을 도시한 종래 기술에 따른 스택형 캐패시터의 부분 단면도이다.
도 5 는 본 발명에 따른 스택형 캐패시터의 유전체층에 형성된 트렌치의 단면도이다.
도 6 은 본 발명에 따라 증착된 필터 재료를 도시한 도 5 의 트렌치의 단면도이다.
도 7 은 본 발명에 따라 트렌치에서 미리 결정된 깊이만큼 오목한 곳에 위치한 필터 재료를 도시한 도 6 의 트렌치의 단면도이다.
도 8 은 본 발명에 따라 트렌치의 측벽에서 형성된 끝이 가늘고 긴 표면을 도시한 도 7 의 트렌치의 단면도이다.
도 9 는 본 발명에 따라 기저 전극을 형성하기 위해 트렌치 내부 및 끝이 가늘고 긴 표면 상에 증착된 금속층 및 보호 유전체로 충진된 트렌치를 도시한 도 8 의 단면도이다.
도 10 은 본 발명에 따라 평탄화된 상부 표면을 가진 보호 유전체를 도시한 도 9 의 트렌치의 단면도이다.
도 11 은 본 발명에 따라 제거된 기저 전극의 부분을 도시한 도 10의 트렌치의 단면도이다.
도 12 는 본 발명에 따라 기저 전극에 증착된 고 유전 상수층 및 트렌치를 충진하고 고 유전 상수층의 상부에 위치하는 상부 전극을 도시한 도 11의 트렌치의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
106 : 플러그 108,112 : 유전체층
110 : 확산 베리어 114 : 마스크층 116 : 트렌치 124 : 기저 전극 126 : 금속층 134 : 고 유전 상수층 136 : 상부 전극
본 발명은 스택형 캐패시터를 형성하는 방법에 관한 것으로서, 도전성 엑세스 경로를 가지는 제 1 절연층을 제공하는 단계, 제 1 절연층에 제 2 절연층을 형성하는 단계, 제 2 절연층에 끝이 가늘고 긴 측벽을 가지는 트렌치를 형성하는 단계, 트렌치 내부 및 트렌치 측벽에 전기적으로 도전성 엑세스 경로에 결합하는 제 1 전극을 형성하는 단계, 제 1 전극에 유전체층을 형성하는 단계 및 유전체층에 제 2 전극을 형성하는 단계를 포함한다.
본 발명의 다른 방법에서, 제 2 절연층에 끝이 가늘고 긴 측벽을 가진 트렌치를 형성하는 단계는 반응성 이온 에칭에 의해 트렌치를 형성하는 단계를 포함한다. 끝이 가늘고 긴 측벽은 바람직하게 트렌치에 원뿔형 부분을 형성한다. 트렌치 내부에 그리고 트렌치 측벽상에 제 1 전극을 형성하는 단계는 측벽을 덮고 있는 트렌체에서 금속층을 증착하는 단계를 포함한다. 측벽의 테이퍼 각을 조정하는 단계가 또한 포함될 수 있다. 제 1 전극에 유전체층을 형성하는 단계는 바륨 스트론튬 티타늄 산화물층을 형성하는 단계를 포함한다. 제 1 전극은 바람직하게 플라티늄을 포함한다. 제 2 절연층에 끝이 가늘고 긴 측벽을 가진 트렌치를 형성하는 단계는 또한 트렌치에 레지스트 물질을 증착하는 단계, 트렌치 내부로 미리 결정된 깊이만큼 레지스트 물질을 리세싱하는 단계 및 끝이 가늘고 긴 표면을 형성하기 위하여 트렌치 측벽을 에칭하는 단계를 포함한다.
반도체 장치의 스택형 캐패시터를 제조하는 방법은, 본 발명에 따라, 반도체 장치의 엑세스 트랜지스터에 접속하기 위한 도전성 플러그를 가진 제 1 절연층을 제공하는 단계, 제 1 절연층에 제 2 절연층을 형성하는 단계, 도전성 플러그에 엑세스하도록 제 2 절연층에 트렌치를 에칭하는 단계, 트렌치 내부에 끝이 가늘고 긴 표면을 형성하도록 트렌치의 측벽을 테이퍼링하는 단계, 트렌치 내부 및 트렌치 상부에 도전성 플러그에 전기적으로 결합된 제 1 전극을 형성하는 단계, 제 1 전극에 유전체층을 형성하는 단계 및, 유전체층에 제 2 전극을 형성하는 단계를 포함한다.
반도체 장치의 스택형 캐패시터를 제조하는 또 다른 방법에서, 반도체 장치는 메모리 칩이다. 도전성 플러그에 엑세스하기 위해 제 2 절연층에 트렌치를 에칭하는 단계는 트렌치를 반응성 이온 에칭하는 단계를 포함한다. 끝이 가늘고 긴 표면은 바람직하게 트렌치에 원뿔형 부분을 형성한다. 트렌치 내부에 끝이 가늘고 긴 표면을 형성하기 위한 트렌치의 측벽을 테이퍼링하는 단계는 이방성 에칭 프로세스를 포함한다. 끝이 가늘고 긴 표면의 테이퍼 각을 조정하는 단계가 또한 포함된다. 제 1 전극에 유전체층을 형성하는 단계는 바륨 스트론튬 티타늄 산화물 층을 형성하는 단계를 포함한다. 제 1 전극은 바람직하게 플라티늄을 포함한다. 트렌치 내부에 끝이 가늘고 긴 표면을 형성하기 위하여 트렌치의 측벽을 테이퍼링하는 단계는 트렌치에 레지스트 물질을 증착하는 단계, 트렌치 내부에 미리 결정된 깊이만큼 레지스트 물질을 리세싱하는 단계, 끝이 가늘고 긴 표면을 형성하기 위하여 트렌치 측벽을 이방성 에칭하는 단계를 포함한다.
본 발명에 따라, 표면 영역이 증가된 스택형 캐패시터는 유전체내에 제공된 트렌치에 형성된 제 1 전극을 포함한다. 제 1 전극은 제 1 전극의 원뿔형 부분을 형성하는 끝이 가늘고 긴 표면을 가진다. 제 1 전극은 용량성으로 결합된 저장 노드를 엑세스한다.
스택 캐패시터의 선택적인 실시에에서, 제 1 전극은 바람직하게 귀금속을 포함한다. 제 1 전극은 또한 바람직하게 플라티늄을 포함한다. 제 1 전극 및 저장 노드는 그 사이에 배치되는 유전체층을 가지고 있다. 유전체층은 바람직하게 바륨 스트론튬 티타늄 산화물을 포함한다. 반도체 장치는 본 발명에 따른 스택형 캐패시터를 포함한다.
본 발명의 이러한 및 다른 목적, 특성, 이점은 첨부된 도면을 기초로 하여 상세히 설명된다.
본 발명은 반도체 장치의 스택형 캐패시터와 관련되어 있으며, 특히, 향상된 기저 전극 및 그 제조 방법과 관련되어 있다. 본 발명에 따른 스택형 캐페시터는 끝이 가늘고 긴 개구부를 가진 유전체의 형성을 포함한다. 개구부의 끝이 가늘고 긴 표면은 본 발명에 따른 기저 전극의 증착을 위한 표면을 제공한다. 끝이 가늘고 긴 표면은 다음 단계에서 끝이 가늘고 긴 표면에 증착되는 금속 및 고유전체층의 균일성을 향상시키는 한편 캐페시터의 증가된 표면 영역을 제공한다.
참조 번호가 유사하거나 동일한 엘레멘트를 나타내는 도면을 참조하면, 도 5 는 본 발명에 따라 부분적으로 가공된 스택형 캐패시터(100)를 도시한다. 플러그(106)는 유전체층(108)의 내부에서 형성된다. 유전체층(108)은 실리콘 이 산화물을 포함한다. 확산 베리어(110)는 플러그(106)의 상부에 형성된다. 확산 베리어(110)는 바람직하게 TaN, CoSi, TiN, WSi, TaSiN, 또는 등가물을 포함한다. 다른 유전체층(112)은 유전체층(108)위에 증착된다. 유전체층(112)은 바람직하게 실리콘 이 산화물과 같은 산화물이며 화학 기상 증착(CVD) 또는 플라즈마 화학 기상 증착(PECVD)에 의해 증착될 수 있다.
마스크층(114)은 유전체층(112)위에 증착된다. 마스크층은 바람직하게 실리콘 질화물과 같은 질화물을 포함한다. 마스크층은 공지된 사진 평판 기술을 사용하여 미리 결정된 패턴으로 현상된 레지스트(도시되지 않음)로 고정된다. 마스크층(114)은 스택형 캐페시터 전극 영역에 위치할 유전체층(112)의 일부분을 노출시키기위해 에칭된다. 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭 처리가 유전체층(108) 아래로 유전체층(112)을 제거하기위해 실행된다. 결과적으로 캐패시터 전극이 위치하게 될 영역에 베리어(110) 및 플러그(106)와 접촉하는 트렌치 또는 개구부(116)가 생긴다. 측벽(118)은 실질적으로 이방성 RIE 처리에 의하여 수직면이 된다. 그 후, 레지스트는 다음 처리를 위해 제거된다.
도(6,7,8)을 참조하면, 충진 물질(120)은 스퍼터링 처리에 의해 트랜치에 증착된다. 충진 물질(120)은 공지된 레지스트 물질일 수 있다.(도6) 충질 물질(120)은 레지스트 부식 RIE 처리(도 7)에 의해 바람직하게 트렌치(116)에서 미리 결정된 깊이만큼 제거된다. 끝이 가늘고 긴 표면(122)은 에칭 처리, 예를 들면 등방성 및/또는 이방성 RIE 처리(도 8), 에 의해 측벽(118)상에 형성된다. 바람직한 실시예에서, 트렌치(116)의 끝이 가늘고 긴 표면(122)은 트렌치(116)내에 원뿔형 부분을 형성한다. 처리 파라미터는 끝이 가늘고 긴 표면(122)의 테이퍼 각(α)을 변경하도록 유리하게 조정된다. 남겨진 레지스트는 다음 처리를 수행하기위해 트렌치(116)로부터 제거된다.
도 9 를 참조하면 기저 전극(124)은 측벽(118)( 및 끝이 가늘고 긴 표면(122))을 포함하는 상부 표면위로, 금속층(126) 바람직하게 플라티늄(Pt), 이리듐(Ir), 루데늄(Ru), 또는 루데늄 산화물(RuO2)과 같은 희귀 금속 또는 이들의 결합물을 증착함으로써 형성될 수 있다. 기저 전극(124)의 금속층(126)은 CVD, PECVD 또는 다른 공지된 방법에 의해 증착될 수 있다. 끝이 가늘고 긴 표면(122) 및 측벽(118)에 금속층(126)을 증착시킴으로써, 금속층(126) 및 다음 단계에서 증착될 고 유전 상수체 에 대해서, 종래 기술의 수직 표면과 관련하여, 균일성이 커진다. 또한, 금속층(126)은 끝이 가늘고 긴 표면(122)에 증착됨으로, 스택형 캐패시터(100)의 표면 영역은 전형적인 종래 기술의 디자인(도 2)의 축소된 표면 영역에 비하여 증가된다. 본 발명의 바람직한 실시예에서, 기저 전극(124)은 종래 기술의 수직벽보다더 많은 금속 재료를 제공하도록 원뿔 형태로서 바깥쪽으로 테이핑된다. 예를 들면, 표면 영역은 종래 기술과 비교하여, 약 16% 증가된다. 이러한 영역은 테이퍼 각(α)에 따라 변한다. 본 발명은 1.5 마이크론 또는 그 이하의 크기에 사용하는데 충분한 표면 영역을 가진 스택형 캐패시터를 제공한다. 본 발명은 또한 1.5 마이크론보다 큰 크기에 대해서도 이점이 있다.
금속층(126)의 증착후, 금속층(126)은 보호 유전체(128)로 덮혀진다. 트렌치(116)의 남은 빈 공간은 또한 보호 유전체(128)로 채워진다. 보호 유전체(128)는 산화물을 포함할 수 있다.
도 10 을 참조하면, 보호 유전체(128)의 상부 표면(130)은 금속층(126)에 대하여 아래쪽으로 평탄화된다. 평탄화는 화학 기계 연마(CMP) 또는 에치 백 처리(etch back process)에 의하여 실행된다. 마스크층(114)위의 금속층(126)의 부분(132)은 평탄화를 위한 정지물로서 사용된다.
도 11 을 참조하면, 부분(132)은 마스크층(114)으로 하방으로 제거된다. 보호 유전체(128)는 부분(132)을 제거하는 동안, 금속층(126)을 손상 또는 제거로부터 보호한다. 부분(132)은 금속 RIE 처리 또는 금속 CMP 처리에 의해 제거된다. 마스크층(114)은 바람직하게 정지물로서 사용된다.
도 12를 참조하면, 습식 에치 처리는 바람직하게 금속층(126)을 노출시키도록 보호 유전체층(128)을 제거하는데 사용될 수 있다. 고 유전 상수층(134)은 금속층(126)위에 형성된다. 금속층(126)은 스택형 캐패시터의 기저 전극(124)을 형성한다. 상부 전극(136)은 고 유전 상수층(134)위 및 트렌치(116)안으로 전도체를 증착함으로써 형성된다. 상부 전극(136)은, 이리듐(Ir), 루데늄(Ru), 또는 루데늄 산화물(RuO2)과 같은 다른 전도체가 사용될 수 있지만, 바람직하게 플라티늄으로 형성된다. 고 유전 상수층(134)은 바람직하게 BSTO로 형성된다.
상부 전극(136) 및 기저 전극(124)은 본 발명에 따른 캐패시터를 형성하도록 고 유전 상수층(134)에 의해 분리된다. 스택형 캐패시터(100)의 상부 전극(136) 및 기저 전극(124)은 트렌치 측벽상에 제공된 끝이 가늘고 긴 표면에 의해 증가된 표면 영역을 가지고 있다. 금속 증착 및 고 유전 상수층의 증착이 수직 표면에 제공되기 어렵기 때문에, 끝이 가늘고 긴 표면은 스택형 캐패시터에서 이러한 층을 이용하는 강화된 능력을 제공한다.
본 발명은 새로운 스택형 캐패시터 및 그 제조 방법에 대한 바람직한 실시예(설명을 위한 것이며, 이에 제한되지 않는)를 설명했지만, 상술한 설명을 참조로 당업자에 의해 변경 및 변형될 수 있다. 그러므로, 첨부된 청구항에 의해 제한된 본 발명의 범위 및 사상내에서 특정한 실시예에 변경이 있을것으로 이해된다. 본 발명은 특허법에 필요한 상세한 설명으로 기술되었으나, 청구하는 대상 및 특허증에 의해 보호받고자하는 범위는 청구항에서 기재된다.
본 발명에서는 스택형 캐패시터의 표면이 증가되기 때문에 장치의 크기를 줄일 수 있는 효과를 가진다. 본 발명에 따르면 수직 표면에 금속을 스퍼터링하기가 용이하며 균일성이 커져 제조가 용이해지는 효과를 가진다.

Claims (23)

  1. 스택형 캐패시터를 형성하는 방법에 있어서,
    도전성 엑세스 경로를 가진 제 1 절연층을 제공하는 단계;
    상기 제 1 절연층위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층에 끝이 가늘고 긴 측벽을 가지는 트렌치를 형성하는 단계
    상기 트렌치 내부 및 끝이 가늘고 긴 측벽상에 상기 도전성 엑세스 경로에 전기적으로 결합되는 제 1 전극을 형성하는 단계
    상기 제 1 전극에 유전체층을 형성하는 단계;및
    상기 유전체층에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 2 절연층에 끝이 가늘고 긴 측벽을 가진 상기 트렌치를 형성하는 상기 단계는 반응성 이온 에칭에 의해 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 끝이 가늘고 긴 측벽은 상기 트렌치에 원뿔형 부분을 형성하는 것을 특징으로 하는 방법
  4. 제 1 항에 있어서, 상기 트렌치내부 및 상기 트렌치 측벽상에 제 1 전극을 형성하는 단계는 상기 트렌치에 측벽을 덮는 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 측벽의 테이퍼 각을 조절하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 제 1 전극에 유전체층을 형성하는 상기 단계는 바륨 스트론튬 티타늄 산화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 제 1 전극은 플라티늄을 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 제 2 절연층에 끝이 가늘고 긴 측벽을 가지는 트렌치를 형성하는 단계는:
    상기 트렌치에 레지스트 물질을 증착하는 단계;
    상기 트렌치 내부에 미리 결정된 깊이만큼 레지스트 물질을 리세싱하는 단계;및
    끝이 가늘고 긴 표면을 형성하기 위해 트렌치 측벽을 이방성 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 반도체 장치의 스택형 캐패시터를 제조하는 방법에 있어서,
    반도체 장치의 엑세스 트랜지스터에 연결하기 위한 도전성 플러그가 형성된 제 1 절연층을 제공하는 단계;
    상기 제 1 절연층위에 제 2 절연층을 형성하는 단계;
    도전성 플러그에 엑세스하도록 상기 제 2 절연층에 트렌치를 에칭하는 단계;
    트렌치 내부에 끝이 가늘고 긴 표면을 형성하기 위해 트렌치의 측벽을 테이퍼링하는 단계;
    트랜치 내부 및 끝이 가늘고 긴 표면상에 도전성 플러그에 전기적으로 결합되어 있는 제 1 전극을 형성하는 단계;
    상기 제 1 전극에 절연체 층을 형성하는 단계;및
    상기 절연체 층위에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 반도체 장치는 메모리칩인 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 상기 전도성 플러그에 엑세스하도록 상기 제 2 절연층에 트렌치를 에칭하는 상기 단계는 트렌치를 반응성 이온 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서, 상기 끝이 가늘고 긴 표면은 트렌치의 원뿔형 부분을 형성하는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서, 상기 트렌치내부에서 끝이 가늘고 긴 표면을 형성하기 위해 트렌치의 측벽을 테이퍼링하는 상기 단계는 이방성 에칭 처리를 포함하는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서, 상기 끝이 가늘고 긴 표면의 테이퍼 각을 조절하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 9 항에 있어서, 상기 제 1 전극위에 절연체층을 형성하는 단계는 바륨 스트론튬 티타늄 산화물을 형성하는 단계를 특징으로 하는 방법.
  16. 제 9 항에 있어서, 상기 제 1 전극은 플라티늄을 포함하는 것을 특징으로 하는 방법.
  17. 제 9 항에 있어서, 상기 트렌치내부에서 끝이 가늘고 긴 표면을 형성하기 위해 상기 트렌치의 측벽을 테이퍼링하는 단계는:
    상기 트렌치의 레지스트 물질을 증착하는 단계;
    트렌치내부에 미리 결정된 깊이만큼 레지스트 물질을 리세싱하는 단계;및
    상기 끝이 가늘고 긴 표면을 형성하기 위해 트렌치 측벽을 이방성 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 유전체에 제공된 트렌치에 형성된 제 1 전극을 포함하는데, 상기 제 1 전극은 원뿔형 부분을 형성하도록 끝이 가늘고 긴 표면을 가지며, 용량성으로 결합된 저장 노드에 엑세스하는 것을 특징으로 하는 증가된 표면 영역을 가지는 스택형 캐패시터.
  19. 제 18 항에 있어서, 상기 제 1 전극은 귀금속을 포함하는 것을 특징으로 하는 스택형 캐패시터.
  20. 제 18 항에 있어서, 상기 제 1 전극은 플라티늄을 포함하는 것을 특징으로 하는 스택형 캐패시터.
  21. 제 18 항에 있어서, 상기 제 1 전극 및 저장 노드는 그 사이에 증착된 유전체층을 가지는 것을 특징으로 하는 스택형 캐패시터.
  22. 제 21 항에 있어서, 상기 절연체층은 바륨 스트론튬 티타늄 산화물을 포함하는 것을 특징으로 하는 스택형 캐패시터.
  23. 제 18 항에 따른 스택형 캐피시터를 포함하는 반도체 장치.
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