CN103151366B - 一种相变化储存器阵列及制造方法 - Google Patents
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Abstract
本发明公开一种相变化储存器阵列及制造方法，在二极管选择元件阵列结构的基础上，对应第二P型扩散层位置的钨插塞上及N阱的接触点电极上形成金属层；浅隔离槽的绝缘层上依次形成缓冲层、介质层、低温氮化物及绝缘层；位于N型扩散层之上的钨插塞上形成相变化存储器材料，相变化存储器材料上形成金属层；沉积金属层后形成P型接触槽及N型接触槽，在P型接触槽及N型接触槽四周掩埋P型扩散区；在P型扩散区之上，位元线将数个N型接触槽连接；在位元线之上，字线将数个P型接触槽连接，从而形成相变化存储器阵列。该制造方法工艺简单，对衬底表面要求较低，节约制造成本；由该方法的相变化存储器阵列，成本较低，且品质较好。
Description
技术领域
本发明涉及半导体技术领域，尤其是指一种相变化储存器阵列及制造方法。
背景技术
相变随机存储器具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流和低成本等特性，适合与CMOS工艺结合，用来作为较高密度的独立式或嵌入式的存储器应用。
相变随机存取存储器包括具有相变层的存储节点、连接到该存储节点的晶体管和与晶体管接的PN结二极管。根据施加到其上的电压，相变层从结晶态变成非结晶态，或与此相反。当所施加的电压为设置电压，相变层从非结晶态变成结晶态。当所施加的电压为重置电压，相变层从结晶态转变成非结晶态。
然而，现有技术相变随机存储器制作过程中PN结二极管是由外延硅或选择性外延硅形成，如图1所示，现有技术相变随机存储器的PN结二极管结构10，在P型半导体衬底101内注入N型离子，形成掩埋N阱102；然后，在P型半导体衬底101上形成N型外延层103；在N型外延层103表面掺杂P型离子，形成P型扩散层104。
现有技术形成相变随机存储器中的PN结二极管采用外延硅或选择性外延硅作为材料，制造成本昂贵；另外，由于外延硅或选择外延硅的沉积温度高，对衬底表面要求高，使制造PN结二极管的工艺复杂，花费时间长；同时，PN结二极管采用在衬底表面堆叠方式形成，其存在材料品质问题。
相变随机存储器（PRAM）是通过施加不同大小的特殊脉冲，导致相变材料局部区域因不同温度而产生非晶态与晶态。相变存储器的优越性在尺寸达到纳米级能最大限度的体现。纳米级电子器件的制备主要受工艺上的限制，如曝光技术，刻蚀技术等。现有技术中，纳米级相变存储器制造工艺在于工艺复杂，成本昂贵。无法用方便而简洁的方法制备出纳米级的接触面，从而提高器件的响应速度，减小功耗。
发明内容
本发明的目的在于提供一种相变化储存器阵列及制造方法，该制造方法工艺简单，对衬底表面要求较低，节约制造成本；由该方法形成的相变化储存器阵列，成本较低，且品质较好。
为达成上述目的，本发明的解决方案为：
一种相变化存储器阵列制造方法，包括以下步骤：
步骤一，在P型半导体衬底上间隔形成浅隔离槽，浅隔离槽之间形成胚体柱，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱；
步骤二，在浅隔离槽中填满绝缘层；
步骤三，在P型半导体衬底上形成N阱；
步骤四，在N阱上层掩埋第一P型扩散层；
步骤五，在位于第一P型扩散层上层的N结胚体柱上形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成二极管第一极；在位于第一P型扩散层上层的P结胚体柱上延伸形成第二P型扩散层，第二P型扩散层上层形成钨插塞，钨插塞与第二P型扩散层连接形成二极管第二极；N阱一侧上层形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成N阱的接触点电极；
步骤六，在钨插塞及绝缘层上依次沉积缓冲层和介质层，在介质层上沉积一层光阻层，并在光阻层上对应N型扩散层位置打开相变化存储器区域；
步骤七，依次将相变化存储器区域的介质层和缓冲层蚀刻，使钨插塞暴露；
步骤八，沉积一层氮化物，填满相变化存储器区域并覆盖在介质层上；
步骤九，执行氮化物蚀刻，使钨插塞暴露，同时在相变化存储器区域侧壁形成“斜坡状”侧墙；
步骤十，沉积一层相变化存储器材料，填满变化存储器区域，与钨插塞接触；
步骤十一，研磨相变化存储器材料，使相变化存储器材料与介质层齐平；在相变化存储器材料上沉积一层低温氮化物，并在低温氮化物上沉积一层绝缘层；
步骤十二，将对应相变化存储器材料位置的绝缘层蚀刻，同时，将对应第二P型扩散层位置的绝缘层蚀刻，使低温氮化物暴露，形成金属层区域；
步骤十三，依次将对应第二P型扩散层位置的低温氮化物及介质层蚀刻，使缓冲层暴露，形成金属层接触窗区域；
步骤十四，将对应第二P型扩散层位置的缓冲层及对应相变化存储器材料位置的低温氮化物蚀刻，使相变化存储器材料及对应第二P型扩散层位置的钨插塞暴露；
步骤十五，沉积一层金属层，将对应第二P型扩散层位置的金属层接触窗区域及对应相变化存储器材料位置的金属层区域填满；
步骤十六，沉积金属层后形成P型接触槽及N型接触槽，P型接触槽及N型接触槽四周被隔离槽包围，在P型接触槽及N型接触槽四周掩埋P型扩散区，P型扩散区呈横向走势；
步骤十七，在P型扩散区之上，通过位元线将数个N型接触槽连接，位元线呈纵向走势；
步骤十八，在位元线之上，通过字线将数个P型接触槽连接，字线呈横向走势，位元线与字线之间绝缘。
进一步，步骤三中，采用N阱掩模、曝光、显影工艺把N阱区域打开；用离子植入方式把N型离子植入N阱区域，执行N阱驱入形成N阱，使浅隔离槽之间的胚体柱稀释为轻掺杂P型扩散层或轻掺杂N型扩散层。
进一步，N型离子为磷离子或砷离子的一种或两种，剂量为1E12-1E14cm-2，能量分别为10Kev-200Kev或200Kev-800Kev。
进一步，步骤四中，采用掩埋、曝光、显影工艺把第一P型扩散区域打开；用离子植入方式把P型离子植入P型扩散区域，形成第一P型扩散层。
进一步，P型离子为硼离子，剂量为5E14-5E15 cm-2，能量为25Kev-150Kev。
进一步，在步骤二中在P型半导体衬底上形成浅隔离槽和深隔离槽，深隔离槽的深度大于浅隔离槽的深度，用热生长和化学气相淀积方式形成氧化硅层，该氧化硅层的厚度等于深隔离槽的深度，将深隔离槽和浅隔离槽填满；深隔离槽位于N阱的接触点电极一侧。
进一步，步骤六中，缓冲层为氮化物，介质层为二氧化硅，氮化物的厚度为50Å-200Å，二氧化硅的厚度为200Å-1000Å（埃）。
进一步，步骤十中，相变化存储器材料为一种锗锑碲硫族化物，在相变化存储器材料底部形成一层氮化钽或氮化钛的保护层。
进一步，步骤十一中，低温氮化物厚度为50Å-150Å，温度为350˚C-400˚C；绝缘层为硼磷硅玻璃或硼磷硅酸盐玻璃或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
进一步，步骤十五中还包括在N阱一侧上层形成N型扩散层对应位置的钨插塞上形成金属层步骤。
一种相变化存储器阵列，在P型半导体衬底上间隔形成浅隔离槽，浅隔离槽中填满绝缘层，使浅隔离槽之间形成胚体柱，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱；在P型半导体衬底中形成N阱，在N阱上层掩埋第一P型扩散层；在位于第一P型扩散层上层的N结胚体柱上形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成二极管第一极；在位于第一P型扩散层上层的P结胚体柱上延伸形成第二P型扩散层，第二P型扩散层上层形成钨插塞，钨插塞与第二P型扩散层连接形成二极管第二极；N阱一侧上层形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成N阱的接触点电极；对应第二P型扩散层位置的钨插塞上及N阱的接触点电极上形成金属层；浅隔离槽的绝缘层上依次形成缓冲层、介质层、低温氮化物及绝缘层；位于N型扩散层之上的钨插塞上形成相变化存储器材料，相变化存储器材料上形成金属层；沉积金属层后形成P型接触槽及N型接触槽，P型接触槽及N型接触槽四周被隔离槽包围，在P型接触槽及N型接触槽四周掩埋P型扩散区，P型扩散区呈横向走势；在P型扩散区之上形成位元线，位元线将数个N型接触槽连接，位元线呈纵向走势；在位元线之上形成字线，字线将数个P型接触槽连接，字线呈横向走势，位元线与字线之间绝缘。
进一步，深隔离槽以长条状呈横向走势，相邻的二深隔离槽之间含数个浅隔离槽，浅隔离槽的二侧分别与深隔离槽衔接，浅隔离槽和深隔离槽中填满绝缘层。
进一步，相变化存储器材料呈“喇叭口”状。
进一步，在P型半导体衬底上还形成深隔离槽；深隔离槽的深度大于浅隔离槽的深度，在深隔离槽中填满绝缘层，绝缘层的高度等于深隔离槽的高度；深隔离槽位于N阱的接触点电极一侧。
进一步，在P型半导体衬底上还形成逻辑电路，逻辑电路位于深隔离槽一侧。
采用上述方案后，本发明在P型半导体衬底上间隔形成浅隔离槽，浅隔离槽之间形成胚体柱，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱，使得本发明二极管的P结形成于P型半导体衬底上，同时，二极管的N结阵列也形成在P型半导体衬底上，由于P型半导体衬底的品质纯度高，因此，本发明二极管品质较好，即本发明二极管选择元件阵列结构的相变化存储器品质较好，成本较低。
而且，相变化存储器材料呈“喇叭口”状，由上至下宽度逐渐缩小，减小相变化存储器材料与钨插塞的接触面积，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
同时，本发明相变化存储器阵列工艺简单，对衬底表面要求较低，节约制造成本。
附图说明
图1为现有技术PN结二极管结构示意图；
图2为本发明在P型半导体衬底上形成浅隔离槽示意图；
图3为本发明在P型半导体衬底上形成深隔离槽示意图；
图4为本发明在P型半导体衬底上形成N阱示意图；
图5为本发明在P型半导体衬底上掩埋第一P型扩散层示意图；
图6为本发明二极管选择元件阵列结构示意图；
图7为本发明在二极管选择元件阵列结构上形成缓冲层、介质层及光阻层结构示意图；
图8为本发明形成相变化存储器区域示意图；
图9为本发明在相变化存储器区域上沉积氮化物示意图；
图10为本发明在相变化存储器区域内形成侧墙示意图；
图11为本发明沉积相变化存储器材料示意图；
图12为本发明依次形成低温氮化物及绝缘层示意图；
图13至图15为本发明形成金属层区域示意图；
图16为本发明形成金属层示意图；
图17为本发明相变化存储器结构示意图；
图18为本发明在金属层上掩埋P型扩散区俯视图；
图19为本发明完成PCM存储器单元俯视图；
图20为本发明完成位元线俯视图；
图21为本发明完成字线俯视图；
图22为图21A-A方向截面图；
图23A为图21B-B方向截面图；
图23B为图21B-B方向截面图的另一结构；
图24为本发明PCM存储器阵列电路图。
标号说明
PN结二极管结构10
P型半导体衬底101 N阱102
N型外延层103 P型扩散层104
P型半导体衬底1 浅隔离槽11
胚体柱12 深隔离槽13
N阱14 第一P型扩散层15
逻辑闸16 N型扩散层17
钨插塞18 第二P型扩散层19
逻辑电路2 缓冲层3
介质层4 氮化物41
侧墙42 光阻层5
相变化存储器区域51 相变化存储器材料6
低温氮化物7 金属层区域71
金属层接触窗区域72 金属层73
P型接触槽74 N型接触槽75
P型扩散区76 位元线77
字线78 绝缘层8
PCM存储器元件100 二极管选择元件200。
具体实施方式
以下结合附图及具体实施例对本发明作详细说明。
参阅图2至图21所示，本发明揭示的一种相变化存储器阵列制造方法，包括以下步骤：
如图2所示，提供P型半导体衬底1，在P型半导体衬底1上间隔形成浅隔离槽11，其执行步骤包含在P型半导体衬底1上形成氧化硅层或氮化硅层，执行光刻步骤包含采用隔离掩模、曝光、显影等把浅隔离槽11区域打开，采用各向异性干蚀刻方式执行硅蚀刻以形成的隔离槽11。浅隔离槽11的形成为标准制程，此处不详述。浅隔离槽11之间形成胚体柱12，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱。
如图3所示，在图2的结构上形成深隔离槽13，深隔离槽13的深度大于浅隔离槽11的深度；将二极管选择元件阵列结构与其它电路较好地隔离。执行光刻步骤包含采用深隔离槽13掩模 、曝光、显影等把深隔离槽13区域打开，采用各向异性干蚀刻方式执行硅蚀刻以形成深隔离槽13。深隔离槽13的形成为标准制程，此处不详述。
在图3的结构上，用热生长和化学气相淀积方式形成氧化硅层，该氧化硅层的厚度超过深隔离槽13的深度，将深隔离槽13和浅隔离槽11填满；执行化学机械研磨法把氧化硅层研磨后让剩余的氧化硅刚好填满深隔离槽13和浅隔离槽11。
如图4所示，在图3的结构基础上，在P型半导体衬底1上形成N阱14。执行光刻步骤包含采用N阱掩模、曝光、显影等把N阱14区域打开；用离子植入方式把N型离子如磷离子及砷离子等植入N阱14区域，该N型离子可以包含一种或数种离子，剂量为1E12 cm-2-1E14 cm-2，能量分别为10Kev-200Kev或200Kev-800Kev，N阱用到的N型离子通常有2-4种，能量大的离子打的比较深，其能量在200Kev-800Kev之间；能量小的离子打的比较浅，其能量在10Kev-200Kev之间。执行N阱驱入形成N阱14、使浅隔离槽11之间的胚体柱12稀释为轻掺杂P型扩散层或轻掺杂N型扩散层。
如图5所示，在图4的结构基础上，在N阱14上层掩埋第一P型扩散层15。执行光刻步骤包含采用P型扩散掩模、曝光、显影等把掩埋第一P型扩散层15区域打开；用离子植入方式把P型离子如硼离子植入第一P型扩散层15区域，该P型离子剂量为5E14 cm-2-5E15 cm-2，能量为25Kev-150Kev。该掩埋第一P型扩散层15形成存储单元的掩埋字线(Buried WordLine)。
如图6所示，在图5的结构上，形成二极管选择元件阵列。执行步骤包含形成多晶硅栅极晶体管如成长栅氧化，用化学汽相淀积方式形成多晶硅层或非晶硅层，采用逻辑闸掩模、曝光、显影等把逻辑闸16区域打开，采用各向异性干蚀刻方式执行多晶硅蚀刻或非晶硅蚀刻以形成逻辑闸16。
在位于第一P型扩散层15上层的N结胚体柱上形成N型扩散层17，N型扩散层17上层形成钨插塞18，钨插塞18与N型扩散层17连接形成二极管第一极；N阱14一侧上层也形成N型扩散层17，N型扩散层17上层形成钨插塞18，钨插塞18与N型扩散层17连接形成N阱14的接触点电极。形成N型扩散层17包含采用N型扩散掩模 、曝光、显影等把N型扩散层17区域打开，用离子植入方式把N型离子如磷离子、砷离子等植入N型扩散层17区域，该N型离子剂量为1E13 cm-2-5E15 cm-2，能量为10Kev-100Kev。
在位于第一P型扩散层15上层的P结胚体柱上延伸形成第二P型扩散层19，第二P型扩散层19上层形成钨插塞18，钨插塞18与第二P型扩散层19连接形成二极管第二极。形成第二P型扩散层19包含采用P型扩散掩模、曝光、显影等把第二P型扩散层19区域打开，用离子植入方式把P型离子如硼离子植入第二P型扩散层19区域，该P型离子剂量为1E13 cm-2-5E15cm-2，能量为10Kev-100Kev。
形成钨插塞 18包含采用接触窗掩模、曝光、显影等把接触窗区域打开，执行金属钛淀积、氮化钛淀积和钨淀积，执行化学机械研磨法把钨研磨后让剩余的钨刚好填满接触窗、并与周边的隔离绝缘层的顶面等高，即与浅隔离槽11及深隔离槽13的顶面等高。
如图7所示，在钨插塞18及浅隔离槽11及深隔离槽13中的绝缘层上依次沉积缓冲层3和介质层4，缓冲层3为缓冲氮化物，介质层4为二氧化硅，氮化物的厚度为50Å-200Å，而二氧化硅的厚度为200Å-1000Å（埃）；在介质层4上沉积一层光阻层(Photo Resist)5，执行光刻步骤包含采用相变化存储器掩模、曝光、显影等把在光阻层5上对应N型扩散层17位置打开相变化存储器区域51。
如图8所示，采用各向异性干蚀刻方式执行二氧化硅蚀刻和氮化物蚀刻，直到相变化存储器区域51内的钨插塞18暴露出来。
如图9所示，沉积一层氮化物41，填满相变化存储器区域51并覆盖在介质层4上。
如图10所示，采用各向异性干蚀刻方式执行氮化物蚀刻，直到相变化存储器区域51内的钨插塞18暴露出来，剩余未被蚀刻的氮化物延着二氧化硅（介质层4）和缓冲氮化物（缓冲层3）的侧壁形成氮化物侧墙，即在相变化存储器区域51侧壁形成“斜坡状”侧墙42；
该氮化物侧墙42使得相变化存储器区域51内的钨插塞18与后述的与之连接的相变化存储器材料相接触的面积缩小，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
如图11所示，沉积一层相变化存储器材料6，填满二氧化硅（介质层4）和缓冲氮化物（缓冲层3）堆叠区块之间的相变化存储器区域51，并覆盖在二氧化硅和缓冲氮化物堆叠区块上，相变化存储器材料6与钨插塞18接触；其中，相变化存储器材料6为一种硫族化物物质，如锗锑碲。在相变化存储器材料6底部可以形成一层氮化钽或氮化钛的保护层。
如图12所示，执行化学机械研磨法(CMP)把二氧化硅（介质层4）和缓冲氮化物（缓冲层3）堆叠区块上的相变化存储器材料6完全磨去，并让相邻二氧化硅和缓冲氮化物堆叠区块间空隙区间填满相变化存储器材料6，且其顶面与相邻的二氧化硅和缓冲氮化物堆叠区块间的顶面齐平。在相变化存储器材料6上沉积一层低温氮化物7，其厚度为50Å-150Å，温度为350˚C-400˚C；并在低温氮化物7上沉积一层绝缘层8；硼磷硅玻璃或硼磷硅酸盐玻璃或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
如图13所示，采用金属层掩模、曝光、显影等把金属层区域71打开；采用各向异性干蚀刻方式将对应相变化存储器材料6位置的绝缘层8蚀刻，同时，将对应第二P型扩散层19位置的绝缘层8蚀刻，直到低温氮化物7暴露出来。
如图14所示，采用金属层掩模、曝光、显影等把非相变化存储器元件金属层接触窗区域72打开；采用各向异性干蚀刻方式依次将对应第二P型扩散层19位置的低温氮化物7及介质层4蚀刻，直到缓冲层3暴露出。
如图15所示，采用各向异性干蚀刻方式将对应第二P型扩散层19位置的缓冲层3及对应相变化存储器材料6位置的低温氮化物蚀刻7，使相变化存储器材料6及对应第二P型扩散层19位置的钨插塞18暴露出来。
如图16所示，沉积一层金属层73，将对应第二P型扩散层19位置的金属层接触窗区域72及对应相变化存储器材料6位置的金属层区域71填满。执行化学机械研磨法把金属层73研磨后让剩余的金属层73刚好填满金属层接触窗区域72和金属层区域71，并把绝缘材料区8上的金属层73完全磨去。同时，如图17所示，在N阱14一侧上层形成N型扩散层17对应位置的钨插塞18上也形成金属层73。
如图18及图19所示，沉积金属层73后形成P型接触槽74及N型接触槽75，P型接触槽74及N型接触槽75四周被隔离槽包围，在P型接触槽74及N型接触槽75四周掩埋P型扩散区76，P型扩散区76呈横向走势。
如图20所示，在P型扩散区76之上，通过位元线77将数个N型接触槽75连接，位元线77呈纵向走势。
如图21所示，在位元线77之上，通过字线78将数个P型接触槽74连接，字线78呈横向走势，位元线77与字线78之间绝缘。
如图17、图22及图23A所示，本发明公开的一种相变化存储器阵列，在P型半导体衬底1上间隔形成浅隔离槽11，浅隔离槽11中填满绝缘层，绝缘层为氧化硅，使浅隔离槽11之间形成胚体柱12，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱。
如图17、图22及图23B所示，本发明公开的第二种相变化存储器阵列。如图22所示，在P型半导体衬底1上间隔形成较深的隔离槽11，其深度比P型掩埋层15要深，深隔离槽11中填满绝缘层，绝缘层为氧化硅，使浅隔离槽11之间形成胚体柱12，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱。此一体现采用深隔离槽使得相邻的字线之间的电性隔离效果较佳，可以减少漏电。
在P型半导体衬底1中心位置形成N阱14，在N阱14上层掩埋第一P型扩散层15；在位于第一P型扩散层15上层的N结胚体柱上形成N型扩散层17，N型扩散层17上层形成钨插塞18，钨插塞18与N型扩散层17连接形成二极管第一极。
在位于第一P型扩散层15上层的P结胚体柱上延伸形成第二P型扩散层19，第二P型扩散层19上层形成钨插塞18，钨插塞18与第二P型扩散层19连接形成二极管第二极。
N阱14一侧上层形成N型扩散层17，N型扩散层17上层形成钨插塞18，钨插塞18与N型扩散层17连接形成N阱14的接触点电极。
对应第二P型扩散层19位置的钨插塞18上及N阱14的接触点电极上形成金属层73；浅隔离槽11的绝缘层上依次形成缓冲层3、介质层4、低温氮化物7及绝缘层8；位于N型扩散层17之上的钨插塞18上形成相变化存储器材料6，相变化存储器材料6上形成金属层73。相变化存储器材料6呈“喇叭口”状，由上至下宽度逐渐缩小，减小相变化存储器材料6与钨插塞18的接触面积，有益于降低相变化存储器单元在电性操作时设置和重置需用的电流。
沉积金属层73后形成P型接触槽74及N型接触槽75，P型接触槽74及N型接触槽75四周被隔离槽包围，在P型接触槽74及N型接触槽75四周掩埋P型扩散区76，P型扩散区76呈横向走势。
在P型扩散区76之上形成位元线77，位元线77将数个N型接触槽75连接，位元线77呈纵向走势；在位元线77之上形成字线78，字线78将数个P型接触槽74连接，字线78呈横向走势，位元线77与字线78之间绝缘。
本发明在P型半导体衬底1上还形成深隔离槽13；深隔离槽13的深度大于浅隔离槽11的深度，在深隔离槽13中填满绝缘层，绝缘层为氧化硅层，绝缘层的高度等于深隔离13的高度；深隔离槽13位于N阱14的接触点电极一侧。
本发明在P型半导体衬底1上还形成逻辑电路2，逻辑电路2位于深隔离槽13一侧。深隔离槽13将二极管电路与逻辑电路2隔开。逻辑电路2具体结构为常规电路，其制造方法为常规制程，此处不详述。
如图24所示，PCM存储器元件100具有可变化电阻值特性，PCM存储器材料在非结晶态的电阻值较高，在结晶态的电阻值较低，二者差异可达数十至数百倍。在PCM存储器元件100施加足够大的电压可以促使PCM存储器材料变成非结晶态，此一操作电压称为重置电压；而施加适当的电压可以改变PCM存储器材料成为结晶态，此一电压称为设置电压，重置电压一般比设置电压要大。
表1说明PCM存储器阵列操作电压的设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图24中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBL和VWH，此二电压值的差（VWH - VBL）代表重置电压或设置电压。其它未被选中的PCM存储器单元则因二极管选择元件200的二电极端的电压相当（如（VBH, VWH）或（VBL, VWL））使得二极管选择元件不导通、或因位元线电压VBH大于字线电压VWL而不导通，因此无法改变PCM存储器材料的状态。
表2说明PCM存储器阵列操作电压的第二组设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图24中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBL、VWH、和浮动电压（FL）。此二电压值的差（VWH - VBL）代表重置电压或设置电压。其它未被选中的PCM存储器单元则因二极管选择元件200的二电极端的电压均为浮动电压（如（FL,FL））使得二极管选择元件不导通、或其中一端为浮动电压（如（FL, VWH）或（VBL, FL））而不导通，因此无法改变PCM存储器材料的状态。
表3说明PCM存储器阵列操作电压的第三组设定值，其中连接位元线BLn与字线WLn的PCM存储器单元被选中（如图24中虚线所示），施加在位元线BLn与字线WLn的电压分别为VBL、VWH、和浮动电压（FL）。此二电压值的差（VWH - VBL）代表重置电压或设置电压。其它未被选中的PCM存储器单元则因二极管选择元件200的二电极端的电压相当（如（VBH, VWH）或（VBL, VWL））使得二极管选择元件不导通、或其中字线端为浮动电压（如（VBH, FL）或（VBL,FL））而不导通，因此无法改变PCM存储器材料的状态。
以上所述仅为本发明的较佳实施例，并非对本案设计的限制，凡依本案的设计关键所做的等同变化，均落入本案的保护范围。
Claims (15)
1.一种相变化存储器阵列制造方法，其特征在于：包括以下步骤：
步骤一，在P型半导体衬底上间隔形成浅隔离槽，浅隔离槽之间形成胚体柱，其中之一为P结胚体柱，其余为N结胚体柱；
步骤二，在浅隔离槽中填满绝缘层；
步骤三，在P型半导体衬底上形成N阱；
步骤四，在N阱上层掩埋第一P型扩散层；
步骤五，在位于第一P型扩散层上层的N结胚体柱上形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成二极管第一极；在位于第一P型扩散层上层的P结胚体柱上延伸形成第二P型扩散层，第二P型扩散层上层形成钨插塞，钨插塞与第二P型扩散层连接形成二极管第二极；N阱一侧上层形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成N阱的接触点电极；
步骤六，在钨插塞及绝缘层上依次沉积缓冲层和介质层，在介质层上沉积一层光阻层，并在光阻层上对应N型扩散层位置打开相变化存储器区域；
步骤七，依次将相变化存储器区域的介质层和缓冲层蚀刻，使钨插塞暴露；
步骤八，沉积一层氮化物，填满相变化存储器区域并覆盖在介质层上；
步骤九，执行氮化物蚀刻，使钨插塞暴露，同时在相变化存储器区域侧壁形成“斜坡状”侧墙；
步骤十，沉积一层相变化存储器材料，填满变化存储器区域，与钨插塞接触；
步骤十一，研磨相变化存储器材料，使相变化存储器材料与介质层齐平；在相变化存储器材料上沉积一层低温氮化物，并在低温氮化物上沉积一层绝缘层；
步骤十二，将对应相变化存储器材料位置的绝缘层蚀刻，同时，将对应第二P型扩散层位置的绝缘层蚀刻，使低温氮化物暴露，形成金属层区域；
步骤十三，依次将对应第二P型扩散层位置的低温氮化物及介质层蚀刻，使缓冲层暴露，形成金属层接触窗区域；
步骤十四，将对应第二P型扩散层位置的缓冲层及对应相变化存储器材料位置的低温氮化物蚀刻，使相变化存储器材料及对应第二P型扩散层位置的钨插塞暴露；
步骤十五，沉积一层金属层，将对应第二P型扩散层位置的金属层接触窗区域及对应相变化存储器材料位置的金属层区域填满；
步骤十六，沉积金属层后形成P型接触槽及N型接触槽，P型接触槽及N型接触槽四周被隔离槽包围，在P型接触槽及N型接触槽四周掩埋P型扩散区，P型扩散区呈横向走势；
步骤十七，在P型扩散区之上，通过位元线将数个N型接触槽连接，位元线呈纵向走势；
步骤十八，在位元线之上，通过字线将数个P型接触槽连接，字线呈横向走势，位元线与字线之间绝缘。
2.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤三中，采用N阱掩模、曝光、显影工艺把N阱区域打开；用离子植入方式把N型离子植入N阱区域，执行N阱驱入形成N阱，使浅隔离槽之间的胚体柱稀释为轻掺杂P型扩散层或轻掺杂N型扩散层。
3.如权利要求2所述的一种相变化存储器阵列制造方法，其特征在于：N型离子为磷离子或砷离子的一种或两种，剂量为1E12-1E14cm-2，能量分别为10Kev-200Kev或200Kev-800Kev。
4.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤四中，采用掩埋、曝光、显影工艺把第一P型扩散区域打开；用离子植入方式把P型离子植入P型扩散区域，形成第一P型扩散层。
5.如权利要求4所述的一种相变化存储器阵列制造方法，其特征在于：P型离子为硼离子，剂量为5E14-5E15 cm-2，能量为25Kev-150Kev。
6.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：在步骤二中在P型半导体衬底上形成浅隔离槽和深隔离槽，深隔离槽的深度大于浅隔离槽的深度，用热生长和化学气相淀积方式形成氧化硅层，该氧化硅层的厚度等于深隔离槽的深度，将深隔离槽和浅隔离槽填满；深隔离槽位于N阱的接触点电极一侧。
7.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤六中，缓冲层为氮化物，介质层为二氧化硅，氮化物的厚度为50Å-200Å，二氧化硅的厚度为200Å-1000Å。
8.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤十中，相变化存储器材料为一种锗锑碲硫族化物，在相变化存储器材料底部形成一层氮化钽或氮化钛的保护层。
9.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤十一中，低温氮化物厚度为50Å-150Å，温度为350˚C-400˚C；绝缘层为硼磷硅玻璃或硼磷硅酸盐玻璃或低温化学气相沉积氧化硅，厚度为500Å-3000Å。
10.如权利要求1所述的一种相变化存储器阵列制造方法，其特征在于：步骤十五中还包括在N阱一侧上层形成N型扩散层对应位置的钨插塞上形成金属层步骤。
11.一种相变化存储器阵列，其特征在于：在P型半导体衬底上间隔形成浅隔离槽，浅隔离槽中填满绝缘层，使浅隔离槽之间形成胚体柱，其中含一至数个P结胚体柱，在P结胚体柱的一侧含数个彼此相邻的N结胚体柱；在P型半导体衬底中形成N阱，在N阱上层掩埋第一P型扩散层；在位于第一P型扩散层上层的N结胚体柱上形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成二极管第一极；在位于第一P型扩散层上层的P结胚体柱上延伸形成第二P型扩散层，第二P型扩散层上层形成钨插塞，钨插塞与第二P型扩散层连接形成二极管第二极；N阱一侧上层形成N型扩散层，N型扩散层上层形成钨插塞，钨插塞与N型扩散层连接形成N阱的接触点电极；对应第二P型扩散层位置的钨插塞上及N阱的接触点电极上形成金属层；浅隔离槽的绝缘层上依次形成缓冲层、介质层、低温氮化物及绝缘层；位于N型扩散层之上的钨插塞上形成相变化存储器材料，相变化存储器材料上形成金属层；沉积金属层后形成P型接触槽及N型接触槽，P型接触槽及N型接触槽四周被隔离槽包围，在P型接触槽及N型接触槽四周掩埋P型扩散区，P型扩散区呈横向走势；在P型扩散区之上形成位元线，位元线将数个N型接触槽连接，位元线呈纵向走势；在位元线之上形成字线，字线将数个P型接触槽连接，字线呈横向走势，位元线与字线之间绝缘。
12.如权利要求11所述的一种相变化存储器阵列，其特征在于：深隔离槽以长条状呈横向走势，相邻的二深隔离槽之间含数个浅隔离槽，浅隔离槽的二侧分别与深隔离槽衔接，浅隔离槽和深隔离槽中填满绝缘层。
13.如权利要求11所述的一种相变化存储器阵列，其特征在于：相变化存储器材料呈“喇叭口”状。
14.如权利要求11所述的一种相变化存储器阵列，其特征在于：在P型半导体衬底上还形成深隔离槽；深隔离槽的深度大于浅隔离槽的深度，在深隔离槽中填满绝缘层，绝缘层的高度等于深隔离槽的高度；深隔离槽位于N阱的接触点电极一侧。
15.如权利要求11所述的一种相变化存储器阵列，其特征在于：在P型半导体衬底上还形成逻辑电路，逻辑电路位于深隔离槽一侧。
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101604728A (zh) * | 2008-06-13 | 2009-12-16 | 财团法人工业技术研究院 | 相变化存储器装置及其制造方法 |
| CN102024839A (zh) * | 2009-09-11 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器、存储器单元的隔离结构以及制造方法 |
| CN102412179A (zh) * | 2010-09-21 | 2012-04-11 | 中国科学院上海微系统与信息技术研究所 | 双浅沟道隔离的外延二极管阵列的制备方法 |
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