JPH0644608B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0644608B2 JPH0644608B2 JP59246607A JP24660784A JPH0644608B2 JP H0644608 B2 JPH0644608 B2 JP H0644608B2 JP 59246607 A JP59246607 A JP 59246607A JP 24660784 A JP24660784 A JP 24660784A JP H0644608 B2 JPH0644608 B2 JP H0644608B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type
- epitaxial silicon
- silicon layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
〔技術分野〕 本発明は半導体集積回路装置に関し、特にプログラム可
能な読み出し専用記憶回路装置に関するものである。
能な読み出し専用記憶回路装置に関するものである。
従来、プログラム可能な破壊型読み出し専用記憶回路装
置（Programable Read Only Memory以下ＰＲＯＭと記
す）では情報の確実な書き込みが要求されている。この
情報を確実に書き込むためには、書き込みたい記憶素子
の確実な選択が必要とされる。 従来、この種のＰＲＯＭには、単位記憶素子の形状の違
いから、２種類に分類される。１つはヒューズとこれに
接続された１つのＰＮ接合を単位記憶素子としヒューズ
を溶断することにより情報を書き込むヒューズ型ＰＲＯ
Ｍである。もう一方は、互いに逆方向に接続された２つ
のＰＮ接合を含む素子を単位記憶素子として使用し、こ
の２つのＰＮ接合のうち一方を破壊することにより情報
を書き込む接合破壊型ＰＲＯＭである。 第３図は、従来の接合破壊型ＰＲＯＭの単位記憶素子の
断面図である。例えば、Ｐ型半導体基板１１上に、Ｎ＋
型埋込層１３及びＰ＋型埋込層１４及び１４′を選択的
に形成する。次に上記Ｐ型半導体基板１１上にＮ型エピ
タキシャルシリコン層１５を形成する。このＮ型エピタ
キシャルシリコン層１５に、シリコン酸化膜１６を選択
的に形成し単位記憶素子間を電気的に分離する。次にＰ
＋型埋込層１４′上に１３上のシリコン酸化膜１６で電
気的に分離されたＮ型エピタキシャルシリコン層１５の
領域内に、Ｐ＋型ベ−ス領域１８を形成し、さらにこの
Ｐ＋型ベース領域１８内にＮ＋型エミッタ領域１９を形
成する。 上記の第３図に示した単位記憶素子は、Ｎ＋型エミッタ
領域１９がアルミニウム電極により、一列に配線されて
おり、デジット線を形成している。また、このデジット
線に直交するように、Ｎ＋型埋込層１３を一列に接続し
て、ワード線を形成している。この種の記憶回路装置で
は、情報の書き込みは、デジット線とワード線によりあ
る特定の単位記憶素子を選択する。この選択された単位
記憶素子へデジット線からワード線へと書き込み電流Iw
を流す。選択された単位記憶素子へ書き込み電流Iwが流
れると、エミッタ・ベース間のＰＮ接合が破壊され、こ
の単位記憶素子に情報が書き込まれる。 第２図は記憶素子の等価回路図である。W1，W2はワード
線、Ｄはデジット線、Q1は情報の書き込み済の単位記憶
素子、Q2は情情報の未書き込みの単位記憶素子である。
ここで、未書き込み単位記憶素子Q2に情報を書き込むも
のとする。通常、書き込み電流Iwが単位記憶素子Q2を通
って電流通路Ａを流れると、未書き込み単位記憶素子Q2
のエミッタを破壊して、情報が書き込まれる。 〔発明が解決しようとする問題点〕 上述した従来のＰＲＯＭでは、第２図において、この末
書き込み単位記憶素子Q2の隣りのワード線W1に書き込み
済単位記憶素子Q1が存在すると、書き込み電流Iwの一部
あるいは全部が電流通路Ｂを流れ、書き込みたい情報を
未書き込み単位記憶素子Q2に書き込めなかったり、不十
分な書き込みが生じる。これは記憶素子間に、２つの寄
生トランジスタ効果が起るためである。書き込み済単位
記憶素子Q1とＰ型半導体基板とで寄生ｐｎｐトランジス
タ効果Q3が発生する。また、書き込み済単位記憶素子Q1
のＮ＋型埋込層がエミッタとなりＰ型半導体基板がベー
スとなり未書き込み単位記憶素子Q2のＮ＋型埋込層がコ
レクタとなる寄生ｐｎｐトランジスター効果Q4も発生す
る。この２つの寄生トランジスター間に寄生サイリスタ
効果が発生する。つまり、点Ｋから最低電安領域までの
半導体基板の抵抗分Ｒが高いため、寄生トランジスタQ3
が動作して、半導体基板へキャリアが注入蓄積され、点
Ｋにおける半導体基板電位が浮き上る。これにより寄生
ｐｎｐトランジスターQ4が動作し、電流通路Ａに流れる
べき書き込み電流Iwの一部あるいは全部が、電流通路Ｂ
を流れることになる。従って、情報を書き込むべき未書
み込み単位記憶素子Q2に、情報が書き込まれなかった
り、あるいは書き込み不足による不良が発生したりする
こととなる。これらは、ＰＲＯＭの書き込み歩留り及び
信頼性の低下の原因となる。 上記の寄生サイリスタ効果を防止するためには、半導体
基板の比抵抗を下げて、点Ｋから最低電位領域までの半
導体基板の抵抗Ｒを小さくする。これよって、寄生ｐｎ
ｐトランジスターQ3から半導体基板へ注入されるキャリ
アは、半導体基板の抵抗Ｒを通って最低電位に吸収され
る。そのため、点Ｋおける電位は浮き上がらず、寄生ｎ
ｐｎトランジスターQ4は動作しない。 従って、第３図に示すＰ型半導体基板１１を不純物濃度
の高いＰ＋型半導体基板に変えることで、寄生サイリス
タ効果は防ぐことができ、情報が書き込めないとか書き
込み不足などの不良は改善できる。 しかし、不純物濃度の高いＰ＋型半導体基板にＮ＋型埋
込層を形成した場合、Ｐ＋型半導体基板とＮ＋型埋込層
との間の接合容量が増大する。この容量の増大は、アク
セスタイムの低下という問題を招くという問題点があっ
た。 本発明の簡単な構造で記憶素子間に働く寄生サイリスタ
効果を抑えることにより、情報を確実に書き込むことが
可能となる半導体集積回路装置を提供することを目的と
する。 〔問題点を解決するための手段〕 本発明によれば、一導電型の高濃度半導体基板と、半導
体基板上に形成された一導電型のエピタキシャルシリコ
ン層と、一導電型のエピタキシャルシリコン層上に半導
体基板と離間して選択的に形成された逆導電型の埋込層
と、一導電型のエピタキシャルシリコン層および埋込層
上に形成された逆導電型のエピタキシャルシリコン層
と、逆導電型のエピタキシャルシリコン層上に形成され
逆導電型のエピタキシャルシリコン層を埋込層上に位置
する複数の単位素子領域に分離する絶縁領域と、単位素
子領域の表面に形成された一導電型のベース領域と、ベ
ース領域の表面に形成された逆導電型のエミッタ領域
と、絶縁領域の下面から半導体基板に達し埋込層とは間
して形成された一導電型の高濃度埋込層とを有すること
を特徴とする半導体集積回路装置を得る。 〔実施例〕 次に、本発明の実施例について、図面を参照して説明す
る。第１図は、本発明の一実施例であるＰＲＯＭの単位
記憶素子の断面図である。 例えば、Ｐ＋型半導体基板３１上に、Ｐ型エピタキシャ
ルシリコン層３２を成長させる。次にこのＰ型エピタキ
シャルシリコン層３２上にＮ＋型埋込層３３とＰ＋型埋
込層３４及び３４′を選択的に形成する。次に上記Ｐ型
エピタキシャルシリコン層３２上にＮ型エピタキシャル
シリコン層３５を成長させる。このＮ型エピタキシャル
シリコン層３５にシリコン酸化膜３６を選択的に形成
し、Ｎ型エピタキシャルシリコン層３５間を電気的に分
離する。次にＰ＋型埋込層３４′上にＰ＋型最低電位領
域３７を形成する。次にＮ＋型埋込層３３上のシリコン
酸化膜３６で電気的に分離されたＮ型エピタキシャルシ
リコン層３５の領域内にＰ＋型ベース領域３８に形成し
さらに、このＰ＋型ベース領域内にＮ＋型エミッタ領域
３９を形成する。 本実施例と第２図で示した従来例とを比較すると、従来
Ｐ型半導体基板１１上にＮ＋型埋込層１３を有していた
が、本実施例では不純物濃度の高いＰ＋型半導体基板３
１上に不純物濃度の低いＰ型エピタキシャルシリコン層
３２を有し、このＰ型エピタキシャルシリコン層３２上
に、Ｎ＋型埋込層３３を有している。 本実施例では、寄生ｐｎｐトランジスターQ3が動作して
キャリアの注入が生じる点Ｋから、最低電位領域３７ま
での部分に比抵抗の低いＰ＋型半導体基板３１を有して
いるため、点Ｋから最低電位領域３７までの抵抗Ｒは小
さな値を示す。従って寄生ｐｎｐトランジスターQ3から
点Ｋへ注入されるキャリアは最低電位領域３７へ吸収さ
れ、点Ｋにおける電位は浮き上がらず、寄生ｐｎｐトラ
ンジスタQ4は動作しない。故に寄生サイスタ効果が発生
せず、未書き込み単位記憶素子の隣りのワード線に書き
込み済単位記憶素子が存在しても、正常な情報の書き込
みが行なわれ、情報が書き込まれなかったり、あるいは
書き込み不足による不良が発生しない。 また、不純物濃度の高いＰ＋型半導体基板を使用した場
合に比べても、Ｎ＋型埋込層との間の容量は小さくな
る。例えば不純物濃度１０１６〔cm-3〕のＰ＋型半導体
基板にＮ＋型埋込層を形成する場合、その容量は、３０
〔pF〕また、１０１５〔cm-3〕のＰ型エピタキシャルシ
リコン層にＮ＋型埋込層を形成すると、容量は１０〔p
F〕となる。この容量の差は、アクセスタイムに影響を
及ぼし、前者の３５〔nSec〕に対し、後者は２５〔nSe
c〕と１０〔nSec〕の違いを生じる。 〔発明の効果〕 以上説明したとおり、本発明によれば、記憶素子間に働
らいていた寄生サイリスタ効果を防げ、しかも容量増大
によるアクセスタイムの増加も発生しないため、書き込
み歩留りの良い、信頼性の高い、高速の半導体集積回路
装置が得られる。
置（Programable Read Only Memory以下ＰＲＯＭと記
す）では情報の確実な書き込みが要求されている。この
情報を確実に書き込むためには、書き込みたい記憶素子
の確実な選択が必要とされる。 従来、この種のＰＲＯＭには、単位記憶素子の形状の違
いから、２種類に分類される。１つはヒューズとこれに
接続された１つのＰＮ接合を単位記憶素子としヒューズ
を溶断することにより情報を書き込むヒューズ型ＰＲＯ
Ｍである。もう一方は、互いに逆方向に接続された２つ
のＰＮ接合を含む素子を単位記憶素子として使用し、こ
の２つのＰＮ接合のうち一方を破壊することにより情報
を書き込む接合破壊型ＰＲＯＭである。 第３図は、従来の接合破壊型ＰＲＯＭの単位記憶素子の
断面図である。例えば、Ｐ型半導体基板１１上に、Ｎ＋
型埋込層１３及びＰ＋型埋込層１４及び１４′を選択的
に形成する。次に上記Ｐ型半導体基板１１上にＮ型エピ
タキシャルシリコン層１５を形成する。このＮ型エピタ
キシャルシリコン層１５に、シリコン酸化膜１６を選択
的に形成し単位記憶素子間を電気的に分離する。次にＰ
＋型埋込層１４′上に１３上のシリコン酸化膜１６で電
気的に分離されたＮ型エピタキシャルシリコン層１５の
領域内に、Ｐ＋型ベ−ス領域１８を形成し、さらにこの
Ｐ＋型ベース領域１８内にＮ＋型エミッタ領域１９を形
成する。 上記の第３図に示した単位記憶素子は、Ｎ＋型エミッタ
領域１９がアルミニウム電極により、一列に配線されて
おり、デジット線を形成している。また、このデジット
線に直交するように、Ｎ＋型埋込層１３を一列に接続し
て、ワード線を形成している。この種の記憶回路装置で
は、情報の書き込みは、デジット線とワード線によりあ
る特定の単位記憶素子を選択する。この選択された単位
記憶素子へデジット線からワード線へと書き込み電流Iw
を流す。選択された単位記憶素子へ書き込み電流Iwが流
れると、エミッタ・ベース間のＰＮ接合が破壊され、こ
の単位記憶素子に情報が書き込まれる。 第２図は記憶素子の等価回路図である。W1，W2はワード
線、Ｄはデジット線、Q1は情報の書き込み済の単位記憶
素子、Q2は情情報の未書き込みの単位記憶素子である。
ここで、未書き込み単位記憶素子Q2に情報を書き込むも
のとする。通常、書き込み電流Iwが単位記憶素子Q2を通
って電流通路Ａを流れると、未書き込み単位記憶素子Q2
のエミッタを破壊して、情報が書き込まれる。 〔発明が解決しようとする問題点〕 上述した従来のＰＲＯＭでは、第２図において、この末
書き込み単位記憶素子Q2の隣りのワード線W1に書き込み
済単位記憶素子Q1が存在すると、書き込み電流Iwの一部
あるいは全部が電流通路Ｂを流れ、書き込みたい情報を
未書き込み単位記憶素子Q2に書き込めなかったり、不十
分な書き込みが生じる。これは記憶素子間に、２つの寄
生トランジスタ効果が起るためである。書き込み済単位
記憶素子Q1とＰ型半導体基板とで寄生ｐｎｐトランジス
タ効果Q3が発生する。また、書き込み済単位記憶素子Q1
のＮ＋型埋込層がエミッタとなりＰ型半導体基板がベー
スとなり未書き込み単位記憶素子Q2のＮ＋型埋込層がコ
レクタとなる寄生ｐｎｐトランジスター効果Q4も発生す
る。この２つの寄生トランジスター間に寄生サイリスタ
効果が発生する。つまり、点Ｋから最低電安領域までの
半導体基板の抵抗分Ｒが高いため、寄生トランジスタQ3
が動作して、半導体基板へキャリアが注入蓄積され、点
Ｋにおける半導体基板電位が浮き上る。これにより寄生
ｐｎｐトランジスターQ4が動作し、電流通路Ａに流れる
べき書き込み電流Iwの一部あるいは全部が、電流通路Ｂ
を流れることになる。従って、情報を書き込むべき未書
み込み単位記憶素子Q2に、情報が書き込まれなかった
り、あるいは書き込み不足による不良が発生したりする
こととなる。これらは、ＰＲＯＭの書き込み歩留り及び
信頼性の低下の原因となる。 上記の寄生サイリスタ効果を防止するためには、半導体
基板の比抵抗を下げて、点Ｋから最低電位領域までの半
導体基板の抵抗Ｒを小さくする。これよって、寄生ｐｎ
ｐトランジスターQ3から半導体基板へ注入されるキャリ
アは、半導体基板の抵抗Ｒを通って最低電位に吸収され
る。そのため、点Ｋおける電位は浮き上がらず、寄生ｎ
ｐｎトランジスターQ4は動作しない。 従って、第３図に示すＰ型半導体基板１１を不純物濃度
の高いＰ＋型半導体基板に変えることで、寄生サイリス
タ効果は防ぐことができ、情報が書き込めないとか書き
込み不足などの不良は改善できる。 しかし、不純物濃度の高いＰ＋型半導体基板にＮ＋型埋
込層を形成した場合、Ｐ＋型半導体基板とＮ＋型埋込層
との間の接合容量が増大する。この容量の増大は、アク
セスタイムの低下という問題を招くという問題点があっ
た。 本発明の簡単な構造で記憶素子間に働く寄生サイリスタ
効果を抑えることにより、情報を確実に書き込むことが
可能となる半導体集積回路装置を提供することを目的と
する。 〔問題点を解決するための手段〕 本発明によれば、一導電型の高濃度半導体基板と、半導
体基板上に形成された一導電型のエピタキシャルシリコ
ン層と、一導電型のエピタキシャルシリコン層上に半導
体基板と離間して選択的に形成された逆導電型の埋込層
と、一導電型のエピタキシャルシリコン層および埋込層
上に形成された逆導電型のエピタキシャルシリコン層
と、逆導電型のエピタキシャルシリコン層上に形成され
逆導電型のエピタキシャルシリコン層を埋込層上に位置
する複数の単位素子領域に分離する絶縁領域と、単位素
子領域の表面に形成された一導電型のベース領域と、ベ
ース領域の表面に形成された逆導電型のエミッタ領域
と、絶縁領域の下面から半導体基板に達し埋込層とは間
して形成された一導電型の高濃度埋込層とを有すること
を特徴とする半導体集積回路装置を得る。 〔実施例〕 次に、本発明の実施例について、図面を参照して説明す
る。第１図は、本発明の一実施例であるＰＲＯＭの単位
記憶素子の断面図である。 例えば、Ｐ＋型半導体基板３１上に、Ｐ型エピタキシャ
ルシリコン層３２を成長させる。次にこのＰ型エピタキ
シャルシリコン層３２上にＮ＋型埋込層３３とＰ＋型埋
込層３４及び３４′を選択的に形成する。次に上記Ｐ型
エピタキシャルシリコン層３２上にＮ型エピタキシャル
シリコン層３５を成長させる。このＮ型エピタキシャル
シリコン層３５にシリコン酸化膜３６を選択的に形成
し、Ｎ型エピタキシャルシリコン層３５間を電気的に分
離する。次にＰ＋型埋込層３４′上にＰ＋型最低電位領
域３７を形成する。次にＮ＋型埋込層３３上のシリコン
酸化膜３６で電気的に分離されたＮ型エピタキシャルシ
リコン層３５の領域内にＰ＋型ベース領域３８に形成し
さらに、このＰ＋型ベース領域内にＮ＋型エミッタ領域
３９を形成する。 本実施例と第２図で示した従来例とを比較すると、従来
Ｐ型半導体基板１１上にＮ＋型埋込層１３を有していた
が、本実施例では不純物濃度の高いＰ＋型半導体基板３
１上に不純物濃度の低いＰ型エピタキシャルシリコン層
３２を有し、このＰ型エピタキシャルシリコン層３２上
に、Ｎ＋型埋込層３３を有している。 本実施例では、寄生ｐｎｐトランジスターQ3が動作して
キャリアの注入が生じる点Ｋから、最低電位領域３７ま
での部分に比抵抗の低いＰ＋型半導体基板３１を有して
いるため、点Ｋから最低電位領域３７までの抵抗Ｒは小
さな値を示す。従って寄生ｐｎｐトランジスターQ3から
点Ｋへ注入されるキャリアは最低電位領域３７へ吸収さ
れ、点Ｋにおける電位は浮き上がらず、寄生ｐｎｐトラ
ンジスタQ4は動作しない。故に寄生サイスタ効果が発生
せず、未書き込み単位記憶素子の隣りのワード線に書き
込み済単位記憶素子が存在しても、正常な情報の書き込
みが行なわれ、情報が書き込まれなかったり、あるいは
書き込み不足による不良が発生しない。 また、不純物濃度の高いＰ＋型半導体基板を使用した場
合に比べても、Ｎ＋型埋込層との間の容量は小さくな
る。例えば不純物濃度１０１６〔cm-3〕のＰ＋型半導体
基板にＮ＋型埋込層を形成する場合、その容量は、３０
〔pF〕また、１０１５〔cm-3〕のＰ型エピタキシャルシ
リコン層にＮ＋型埋込層を形成すると、容量は１０〔p
F〕となる。この容量の差は、アクセスタイムに影響を
及ぼし、前者の３５〔nSec〕に対し、後者は２５〔nSe
c〕と１０〔nSec〕の違いを生じる。 〔発明の効果〕 以上説明したとおり、本発明によれば、記憶素子間に働
らいていた寄生サイリスタ効果を防げ、しかも容量増大
によるアクセスタイムの増加も発生しないため、書き込
み歩留りの良い、信頼性の高い、高速の半導体集積回路
装置が得られる。
第１図は本発明の一実施例の断面図、第２図は従来の接
合破壊型ＰＲＯＭの記憶素子の等価回路図、第３図は従
来の接合破壊型ＰＲＯＭの記憶素子の断面図である。 １１……Ｐ型半導体基板、１３，３３……Ｎ＋型埋込
層、１４，１４′，３４，３４′……Ｐ＋型埋込層、１
５，３５……Ｎ型エピタキシャルシリコン層、１６，３
６……シリコン酸化膜、１７，３７……Ｐ＋型最低電位
領域、１８，３８……Ｐ＋型ベース領域、１９，３９…
…Ｎ＋型エミッタ領域、１９，３９……Ｎ＋型エミッタ
領域、３１……Ｐ＋型半導体基板、３２……Ｐ型エピタ
キシャルシリコン層、W1，W2……ワード線、Ｄ……デジ
ット線、Q1……書き込み済単位記憶素子、Q2……未書き
込み単位記憶素子、Q3……寄生ｐｎｐトランジスタ、Q4
……寄生ｎｐｎトランジスタ、Iw……書き込み電流、Ａ
……通常の電流通路、Ｂ……寄生サイリスタ効果発生時
の電流通路、Ｋ……Ｎ＋型埋込層とＰ型半導体基板（又
は、Ｐ型エピタキシャルシリコン層）との接合の近傍
部、Ｒ……点Ｋから最低電位領域までの半導体基板の抵
抗分。
合破壊型ＰＲＯＭの記憶素子の等価回路図、第３図は従
来の接合破壊型ＰＲＯＭの記憶素子の断面図である。 １１……Ｐ型半導体基板、１３，３３……Ｎ＋型埋込
層、１４，１４′，３４，３４′……Ｐ＋型埋込層、１
５，３５……Ｎ型エピタキシャルシリコン層、１６，３
６……シリコン酸化膜、１７，３７……Ｐ＋型最低電位
領域、１８，３８……Ｐ＋型ベース領域、１９，３９…
…Ｎ＋型エミッタ領域、１９，３９……Ｎ＋型エミッタ
領域、３１……Ｐ＋型半導体基板、３２……Ｐ型エピタ
キシャルシリコン層、W1，W2……ワード線、Ｄ……デジ
ット線、Q1……書き込み済単位記憶素子、Q2……未書き
込み単位記憶素子、Q3……寄生ｐｎｐトランジスタ、Q4
……寄生ｎｐｎトランジスタ、Iw……書き込み電流、Ａ
……通常の電流通路、Ｂ……寄生サイリスタ効果発生時
の電流通路、Ｋ……Ｎ＋型埋込層とＰ型半導体基板（又
は、Ｐ型エピタキシャルシリコン層）との接合の近傍
部、Ｒ……点Ｋから最低電位領域までの半導体基板の抵
抗分。
Claims (1)
- 【請求項１】一導電型の高濃度半導体基板と、該半導体
基板上に形成された一導電型のエピタキシャルシリコン
層と、前記一導電型のエピタキシャルシリコン層上に前
記半導体基板と離間して選択的に形成され相互に平行な
複数の逆導電型の埋込層と、前記一導電型のエピタキシ
ャルシリコン層およびそれぞれの前記埋込層上に形成さ
れた逆導電型のエピタキシャルシリコン層と、前記逆導
電型のエピタキシャルシリコン層上に形成され前記逆導
電型のエピタキシャルシリコン層をそれぞれの前記埋込
層上に位置する複数の単位素子領域に分離する絶縁領域
と、前記単位素子領域の表面に形成された一導電型のベ
ース領域と、前記ベース領域の表面に形成された逆導電
型のエミッタ領域と、前記絶縁領域の下面から前記半導
体基板に達し前記埋込層とは離間して形成された一導電
型の高濃度埋込層とを有し、前記一導電型のベース領域
と、前記逆導電型のエピタキシャルシリコン層及び埋込
層と、前記一導電型のエピタキシャルシリコン層及び基
板とで形成される寄生トランジスタを流れる電流が、前
記基板を介して固定電源に（又は固定電源から）流れる
ように前記基板を固定電源に接続したことを特徴とする
接合破壊型ＰＲＯＭ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246607A JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246607A JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125073A JPS61125073A (ja) | 1986-06-12 |
| JPH0644608B2 true JPH0644608B2 (ja) | 1994-06-08 |
Family
ID=17150922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246607A Expired - Lifetime JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644608B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362373A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体記憶回路装置 |
| JPS6376366A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体記憶装置とその製造方法 |
| JPS63116457A (ja) * | 1986-11-04 | 1988-05-20 | Nec Corp | 半導体記憶装置 |
| JPS63127569A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
-
1984
- 1984-11-21 JP JP59246607A patent/JPH0644608B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125073A (ja) | 1986-06-12 |
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