KR890004798B1 - 증가된 전류증폭률을 가진 트랜지스터를 잦춘 반도체장치 - Google Patents

증가된 전류증폭률을 가진 트랜지스터를 잦춘 반도체장치 Download PDF

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Abstract

내용 없음.

Description

증가된 전류증폭률을 가진 트랜지스터를 잦춘 반도체장치
제 1도는 본 발명에 관련된 PROM의 블록회로도.
제 2도는 그내에 메모리셀의 예가 표시되어 있는 제 1도에 표시된 PROM 일부분의 회로도.
제 3도는 제 1도에 표시된 PROM내 메모리셀의 다른예의 회로도.
제 4도는 본 발명의 일실시예에 따른 접합 단락형 메모리셀을 포함하는 PROM일부분의 설계구조의 평면도.
제5a도는 제 4도에서 V-V 선을 따라 취한 단면도.
제5b도는 제5a도에서 표시된 장치와 비교를 하기 위한 종래 PROM 일부의 단면도.
제 6도는 제 4도에서 VI-VI선을 따라 취한 단면도.
제 7도는 본 발명의 실시예에 따른 PROM의 사시도.
제 8도는 본 발명의 다른 실시예에 따른 PROM 일부의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10P : 반도체기판 2N : 제1반도체영역
14P
Figure kpo00001
: 제2반도체영역 WL : 워어드선
BL : 비트선 MC : 메모리셀
18N
Figure kpo00002
: (14P
Figure kpo00003
)b;20(P
Figure kpo00004
) 22(P
Figure kpo00005
) : 고농도매입영역
16N
Figure kpo00006
:20(P
Figure kpo00007
) 22(P
Figure kpo00008
) : 제3반도체영역
PE0내지 PE4: 프로그램가능소자 T0내지 T : 트랜지스터
본 발명은 증가된 전류증폭률을 가진 트랜지스터를 포함하는 반도체장치, 특히 역전류를 방지하기 위한 수직형 PNP 트랜지스터를 가진 각각의 메모리셀이 디코우터/드라이버의 구동전력소비를 감소시키는 구조로 개량된 프로그램 가능 판독전용 기억장치(PROM)에 관한 것이다.
일반적으로 PROM은 복수의 메모리셀을 포함하고 있으며 각 메모리셀은 역전류방지용 수직형 PNP트랜지스터 및 수직형 PNP트랜지스터의 에미터와 비트선 사이에 접속된 프로그램 가능소자로 이루어져 있다. PROM으로 기입하거나 이로부터 판독을 할경우 워어드선 및 비트선이 선택적으로 구동된다. 워어드선의 선택적인 구동은 디코우더/드라이버에 의해 어떠한 전력이 소비되어 이루어지며 집적도를 증가시키고 PROM전체 전력소모를 줄이기 위하여는 워어드선을 구동하는 디코우더/드라이버의 구동전력소비를 가능한한 작게 유지해야만 한다.
디코우더/드라이버의 구동전력 소비를 낮게하는 한 방법은 PROM의 메모리셀의 수용밀도를 증가시키는 것이며 이에 의해 작은 전류로 각 소자를 구동할 수 있게 하는 것이다. 이러한 시도가 1979년 도오쿄오에서 고체장치에 대한 제1차 회의(1979 국제)의 회보(Japanese Journal of Applied Physics, V01.19(1980) Supplement 19-1 pp 175-180)에 확산공융알루미늄처리(Deap : Diffused eutectic Aliuminum Process)를 사용한 고속쇼트키이 4K 비트 PROM"로 후꾸시마 도시따까, 우에노 구오지 및 다나까 가즈오에 의한 기사에서 밝혀졌다. 이 회의에서 증가되는 수용밀도로 인한 바람직하지 못한 기생효과를 억압하기 위하여 2기술, 즉 얕은 V홈(Shallow v groove : SVG) 및 산화물 및 다결정실리콘에 의한 분리(Isolation by Oxide Polysilicon : IOP)가 채용되었다.
그러나 종래의 PROM은 역전류방지용 수직형 PNP트랜지스터의 전류증폭률이 비교적 작기때문에 추후 상세히 설명하는 바와같이 디코우터/드라이버는 아직도 비교적 큰 저류를 흡수하는 것이 요구된다.
그러므로 디코우터/드라이버가 큰 영역을 차지하며 높은 전력소비를 요구하는 종래의 PROM에는 문제가 있었다. 따라서 본 발명의 목적은 증가된 전력증폭율을 가진 트랜지스터를 포함하는 반도체장치를 제공하는 것이다.
본 발명의 다른목적을 역전류 방지용 각 수직형 PNP트랜지스터의 전류증폭률을 증가시킴에 의해 디코우터/드라이버의 구동전력소비를 낮추어 수용밀도를 증가시키며 전력소비를 낮출수 있는 PROM을 제공하는 것이다.
상기한 목적을 얻기 위하여 본 발명에 따르면 제 1도전형의 반도체기판, 반도체기판위에 형성되며 제 1도전형과 반대의 제2도전형을 갖는 제 1반도체영역, 제 1반도체영역내에 형성되며 제 1도전형을 갖는 제 2반도체영역, 제2반도체영역밑의 반도체기판과 제1반도체 영역사이에 형성되며 제 1반도체영역내의 불순물농도보다 더높은 불순물 농도를 갖는 제 2도전형의 고농도 매입영역, 및 고농도 매입영역과 다른 제 1반도체영역내에 형성되며 제 1도전형을 갖는 제 3반도체영역으로 이루어지는 반도체장치가 제공된다. 제 3반도체영역은 제 2반도체영역을 향하여 반도체기판으로부터 돌출되어 있다.
본 발명의 다른 특징에 따르면, 복수의 워어드선, 워어드선과 교차하는 복수의 비트선 및 워어드선과 비트선 사이의 교차부분에 배치된 메모리셀로 이루어지는 프로그램가능 판독전용 기억장치(PROM)가 제공된다.
각 메모리셀은 프로그램 가능소자 및 프로그램 가능소자의 일단에 접속된 트랜지스터로 이루어져 있다. 프로그램 가능소자의 타단은 비트선중의 하나에 접속되며 트랜지스터는 그베이스가 워어드선중의 하나에 접속된다. 각 메모리셀은 제 1도전형을 갖는 반도체기판, 반도체 기판위에 갖추어지며 제 1도전형과 반대의 제 2도전형을 갖는 제 1반도체층, 제1반도체층내에 형성되며 제1도전형을 갖는 제 2반도체층, 제 2반도체층내에 형성되며 제 2도전형을 갖는 제 3반도체층, 및 반도체기판과 제 1반도체층 사이에 형성되는 고농도 매입층으로 이루어진다. 각 메모리셀내의 트랜지스터는 반도체기판, 제 1반도체층, 및 제 2반도체층으로 구성된다. 각 메모리셀내의 프로그램가능소자는 제2반도체층과 제 3반도체층으로 구성된다.
각 메모리셀은 더우기 제 1반도체층내에 형성되는 고농도 영역을 포함한다. 고농동영역은 제 2반도체층을 향하여 반도체기판으로부터 돌출되어서 트랜지스터의 베이스폭을 좁게한다.
고농도 영역은 교대로 반도체기판을 향하여 제 2반도체 영역으로부터 돌출될 수도 있다.
본 발명의 상기한 목적 및 특징은 첨부된 도면을 참고로 한 바람직한 실시예의 다음설명으로 좀더 명확하게 될 것이다.
제 1도는 본 발명에 관련된 PROM의 일반적인 구성을 보여준다. 제 1도에서 PROM은 메모리셀 어레이(MCA)(1), 디코우터/드라이버(DEC/DRIV)(2), 워어드 어드레스 버퍼회로(WAB)(3), 멀티플렉터(MPX)(4), 비트 어드레스버회로(BAB)(5), 출력버퍼회로(OB)(6), 및 기입회로(WC)(7)로 이루어져 있다. 메모리셀어레이(MCA)(1)는 복수의 워어드선(WL)과 복수의 비트선(BL)사이의 각 교차점에 배치된 메모리셀(MC)로 이루어져 있다.
디코우터/드라이버(DEC/DRIV)(2)는 복수의 데이타로 구성되는 워어드 어드레스신호(A0,A1...,An)에 따라서 한번에 하나의 워어드선(WL)을 선택적으로 구동한다. 멀티플렉서(MPX)(4) 및 기입회로(WC)(7)는 복수의 데이타로 이루어지는 비트 어드레스신호(B0,B1...Bn)에 따라서 한번에 하나의 비트선(BL)을 선택적으로 구동한다. 따라서 기입 및 판독이 선택된 워어드선과 선택된 비트선 사이의 교점에 배치된 메모리셀(MC)로 또는 그로부터 수행된다. 기록데이타는 입력/출력단자(I/O) 및 기입버퍼회로(7)를 통하여 선택된 메모리셀에 가해진다.
판독데이타는 멀티플렉서(MPX)(4), 및 출력버퍼회로(OB)(6)를 통하여 입력/출력 단자(I/O)에 출력된다. 제2도는 제1도에 표시된 PROM내에 포함된 메모리셀(MC)의 예를 보여주는 회로도이다.
제 2도에서 4메모리셀(MC0내지 MC3)이 표시되어 있다. 메모리셀(MC0)은 워어드선(WL0)과 비트선(BL0)사이의 교차점에 배치되어 있다. 메모리셀(MC1)은 워어드선(WL1)과 비트선(BL1)사이의 교차점에 배치되어 있다.
메모리셀(MC2및 MC3)은 워어드선(WL0)과 비트선(BL1)사이의 교차점 및 워어드선(WL1)과 비트선(BL0)사이의 교차점 사이에 각각 배치된다. 이 메모리셀(MC0내지 MC3)은 예로서 접합단락형 셀로 표시되어 있다. 즉, 예를들면 메모리셀(MC0)은 역전류를 방지하기 위한 PNP 트랜지스터(T0) 및 이 실시예에서는 다이오드로 이루어진 프로그램 가능소자 (PE0)로 이루어져 있다.
트랜지스터(T0)는 콜렉터가 접지에 접속되어 있으며 베이스는 워어드선(WL0)에 접속되어 있고 에미터는 프로그램 가능소자(PE0)인 다이오드의 애노우드에 접속되어 있다. 프로그램 가능소자(PE0)의 캐소우드는 비트선(BL0)에 접속되어 있다. 다른 메모리셀(MC1내지 MC3)은 메모리셀(MC)과 동일한 구성을 가지고 있다. 즉, MC1은 트랜지스터(T1)와 프로그램 가능소자(PE1)로 구성되어 있으며, MC2는 트랜지스터(T2) 및 프로그램가능소자(PE2)로 구성되어 있으며, MC3는 트랜지스터(T3)및 프로그램 가능소자(PE3)로 구성되어 있다.
데이타를 메모리셀(MC0)내로 기록할 경우 워어드선(WL0)이 저전위레벨(L레벨)로 되도록 선택되며 기입펄스가 비트선(BL0)에 가해지며 이에 의해 프로그램 가능소자(PE0)가 단락되거나 단락되지 않거나 한다. 만약 프로그램 가능소자가 단락되는 경우, 예를들어 "1" 데이타가 그후 메모리셀(MC0)내로 기록된다. 만약 프로그램 가능소자가 단략되지 않는 경우 데이타 "0"가 메모리셀(MC0)내로 기록된다.
메모리셀(MC0)로부터 데이타 "1" 또는 "0"를 판독할 경우 워어드선(WL0)은 L레벨이 되도록 선택되며 비트선(BL0)은 고전위레벨(H레벨)이 되도록 선택된다. 그후 만약 선택된 프로그램가능소자(PE0)를 통하여 전류가 흐를 경우 판독데이타는 "1"이 되며 선택된 프로그램가능소자(PE0)를 통하여 전류가 흐르지 않을 경우 판독 데이타는 "0"이 된다.
상기한 메모리셀(MC0)에 대한 것과 동일한 동작이 데이타의 기록 또는 판독시에 다른 메모리셀에 대해서 수행된다. 선택되지 않은 워어드선은 H레벨이다. 그러므로 선택되지 않은 워어드에 접속된 PNP트랜지스터는 OFF상태에 있게된다. 따라서 역전류가 선택되지 않은 워어드선으로부터 비트선으로 흐르는 것이 방지된다.
제 3도는 제 1도에 표시된 메모리셀(MC)의 다른예를 보여준다. 제 3도에서 퓨우즈용단형 메모리셀(MC4)이 표시되어 잇으며 제2도에 표시된 다이오드대신에 퓨우즈로 실현된 프로그램 가능소자(PE4)와 PNP트랜지스터(T4)로 이루어진다. 메모리셀(MC4)로 기입하는 것은 퓨우즈인 프로그램 가능소자(PE4)를 용단 또는 용단시키지 않음에 의해 수행된다. 판독 또는 기입을 하기 위한 워어드선(WL2) 및 비트선(BL2)의 선택적인 구동은 제 2도에 표시된 메모리셀에 대해서와 동일한 방법으로 수행된다.
제 4도는 본 발명에 따른 제 2도에 표시된 접합단략형 메모리셀을 포함하는 PROM 일부의 설계구조를 보여주는 평면도이다. 제5a도는 제 4도에서 선 V-V를 따라 취한 단면도이다.
제 6도는 제 4도에서 선 VI-VI를 따라 취한 단면도이다. 제 7도는 본 발명의 실시예에 따른 PROM의 사시도이다. 본 발명의 실시예에 따른 PROM의 전체 건축구조가 제4a도, 제5a도, 제6및 제7도에서 메모리셀 어레이(MCA)(1)(제 1도 참조)의 일부 및 주변회로, 예를들어 디코우더/드라이버(DEC/DRIV)(2), 멀티플렉터(MPX)(4)및 기입회로(WC)(7)의 일부가 표시되어 있다. 메모리셀(MC0내지 MC4)은 산화물 및 다결정실리콘 영역 분리(IOP) 및 얕은 V홈(SVG)영역에 의해 서로 전기적으로 분리된다. 트랜지스터(Tr) 및 쇼트키이 배리어 다이오드(SBD) 또한 IOP 및 SVG에 의해 전기적으로 분리된다.
각 메모리셀(MC)은 P형 반도체기판(10)(P), P형반도체층(10)(P)위에 성장에 의해 형성된 N형 에피택셜층(12)(N), N형 에피택셜층(12)(N)의 표면에 고농도를 가진 불순물의 확산에 의해 형성된 고농도 P+형 확산영역(14)(P
Figure kpo00009
), P
Figure kpo00010
형 확산층(14)(P
Figure kpo00011
)의 표면에 고농도를 가진 불순물의 확산에 의해 형성된 고농도 N
Figure kpo00012
형 확산영역(16)(N
Figure kpo00013
), 및 N형 에피택셜층(12)(N)과 P형 반도체기판(10)(P)사이에 형성된 고농도 N
Figure kpo00014
형 매입층(18)(N
Figure kpo00015
)으로 구성된다.
각 메모리셀(MC)내의 N
Figure kpo00016
형 확산영역(16)(N
Figure kpo00017
)은 프로그램가능소자, 즉 다이오드의 캐소드 영역이 된다. 예를들면 제4도, 제5a도에서 메모리셀(MC1및 MC2)내의 확산영역(16)(N
Figure kpo00018
)은 제2도에 표시된 프로그램가능소자(PE1및 PE2)로서 다이오드의 캐소우드영역이 되며 비트선(BL1)에 접속된다.
각 메모리셀(MC)내의 P
Figure kpo00019
형 확산영역(14)(P
Figure kpo00020
)은 역전류방지 PNP트랜지스터의 베이스영역이 된다. 각 메모리셀내의 N형 에피택셜층(12)(N)은 제6도에 표시된 바와같이 N+형 매입층(18)(N
Figure kpo00021
)을 통하여 대응하는 워어드선, 예를들어 WL0에 접속된다.
따라서 역전류방지 PNP 트랜지스터(T0,T1,T2및 T3)는 수직형 PNP 트랜지스터로서 형성된다.
N+형 매입층(18)(N
Figure kpo00022
)은 워어드선(WL0또는 WL1)의저항을 감소시키는 역활을 한다.
본 발명의 실시에에 따르면 제5a도에 표시된 바와같이 각 메모리셀(MC)내에 2개의 고농도 P+형 매입층(20)(P
Figure kpo00023
) 및 (22)(P
Figure kpo00024
)이 더 갖추어져 있다.
P
Figure kpo00025
형 매입층(20)(P+) 및 (22)(P
Figure kpo00026
)은 P형 반도체 기판(10)(P)으로부터 N+형 매입층(18)(N+)과는 다른 지역내에 P
Figure kpo00027
형 확산영역(14)(P
Figure kpo00028
)을 향하여 돌출하도록 형성된다. 이 돌출부는 N형 에피택셜층(12)(N)의 성장동안 또는 P
Figure kpo00029
형 확산영역(14)(P
Figure kpo00030
) 및 N
Figure kpo00031
형 확산영역(16)(N+)을 형성하는데 사용된 확산과정 동안의 확산에 의해 형성된다.
결과적으로 P
Figure kpo00032
형 매입층(20)(P
Figure kpo00033
) 또는 (22)(P
Figure kpo00034
)의 상부면과 P
Figure kpo00035
형 확산영역(14)(P
Figure kpo00036
)의 하부면 사이의 거리(W2)는 P형 반도체기판(10)(P)과 P
Figure kpo00037
형 확산영역(14)(P
Figure kpo00038
)의 하부면 사이의 거리(W1)보다 더 작다. 거리(W2)는 역전류방지 PNP 트랜지스터의 베이스폭이 된다. 그러므로 제5a도에 표시된 실시예에 따르면 PNP 트랜지스터의 베이스폭(W2)은 종래의 베이스폭(W1)과 비교하여 짧아졌다.
주지된 바와같이 바이포울러 트랜지스터의 전류증폭률은 베이스폭이 감소됨에 따라 증가된다. 결과적으로 PMP 트랜지스터의 전류증폭률은 종래의 트랜지스터와 비교할때 증가된다.
제5b도는 제5a도에 표시된 장치와 비교하기 위한 종래의 PROM의 단면도이다. 제5b도로부터 명백한 바와같이 종래의 PROM에는 어떤 P
Figure kpo00039
형 매입층이 없기 때문에 베이스폭은 베이스폭(W2)보다 더큰 W1이다.
5a도에 대해 다시 언급하면 Tr은 기입회로(WC)(7)와 같은 주변회로를 구성하는 NPN 트랜지스터를 나타낸다. 트랜지스터(Tr)에서 N
Figure kpo00040
형 확산영역(16)(N
Figure kpo00041
)은 에미터영역이고, P
Figure kpo00042
형 확산영역(14)(P
Figure kpo00043
)은 베이스영역이며, N형 에피택셜층(12)(N)은 콜렉터영역이다. N
Figure kpo00044
매입층(18)(N
Figure kpo00045
)은 콜렉터접촉 영역으로서 사용된다.
제5a도 및 제5b도에서 각 메모리셀내의 P
Figure kpo00046
형 확산영역(14)(P+)은 기입회로(WC)(7)와 같은 주변회로내의 트랜지스터(Tr)의 P
Figure kpo00047
형 확산영역(14(P
Figure kpo00048
)a)보다 더 깊도록 형성된다는 것에 주의하여야 한다. 이 구성에 의해 각 메모리셀내의 역전류방지 PNP트랜지스터의 베이스폭은 가능한한 작게 이루어지며 그결과 그의 전류증폭률은 더욱더 증가된다. 그러나 P+형 확산영역(14)(P
Figure kpo00049
)의 깊이는 제한된다. 즉 공핍층이 도면에 점선으로 표시된 바와같이 P형 확산영역(14)(P
Figure kpo00050
)과 N형 에피택셜층(12)(N)사이에 동작중에 형성되므로 공핍층은 P형 반도체기판(10)(P)의 표면으로부터 P
Figure kpo00051
형 확산영역(14)(P
Figure kpo00052
)을 향하여 돌출되어 있는 N+형 매입층(18)(N
Figure kpo00053
)과 접촉하게되며 만약 P
Figure kpo00054
형 확산층(14)(P
Figure kpo00055
)이 너무 깊게 될 경우 펀치 스루우 항복전압이 더낮아지는 결과가 발생한다.
제5a도에 표시된 실시예에서 P
Figure kpo00056
형 매입영역(20)(P+)과 (22)(P
Figure kpo00057
)의 준비로 인하여 PNP트랜지스터의 베이스폭은 종래장치의 폭보다 더 실제로 작아질 수 있으나 그럼에도 불구하고 아직 P
Figure kpo00058
형 확산영역(14)(P
Figure kpo00059
)의 깊이의 범위내에 존재한다.
제4도, 제5a도, 제5b도 및 제6도에 표시된 얕은 V형 홈(SVG)은 주변 메모리셀 사이에 형성된 기생 PNPN 트랜지스터로 인한 기입오동작을 방지하기 위하여 갖추어진다.
제4a도, 제5a도, 제6도 및 제7도에 표시된 구조에 의해 각 메모리셀내의 역전류방지 PNP 트랜지스터의 전류증폭률은 종래 장치와 비교하여 크게 증가되었으며 디코우더/드라이버의 전력소비는 크게 감소된다. 이것은 제 2도를 참조로 하여 다시 설명한다.
제 2도는 본질적으로 종래의 장치 및 본 발명의 실시예에 따른 장치와 동일하다. 그러므로 다음에서 종래 장치 및 본 발명의 장치에 대해 모두 동일한 참조기호를 부여한다.
우선 종래의 동작을 설명한다. 예를들면 기입동작이 종래의 메모리셀(MC0)에 실행될때 예를들어 125mA의 전류가 프로그램 가능소자(PE0)를 단락시키기 위하여 비트선(BL0)으로부터 프로그램 가능소자(PE0)를 통하여 종래 트랜지스터(T0)에 에미터에 가해진다. 프로그램 가능소자(PE0)가 단락될때 종래 디코우더/드라이버(DEC/DRIV)(2)내에 종래의 디코우더/드라이버회로(D0)는 종래 트랜지스터(T0)은 작은 전류증폭률로 인하여 트랜지스터의 베이스로부터 예를들어 95mA와 큰전류를 받아들여야 한다.
반면에 판독동작에 있어서 종래 트랜지스터(T0)의 에미터전류는 예를들어 0.5mA로 작아질 수있다. 그러므로 종래 트랜지스터의 베이스전류는 0.5X (95/125) mA로 또한 작다.
기입동작시의 베이스전류는 매우 크기때문에 종래 디코우더/드라이버회로(D0)는 많은 구동전력을 소비하는 것이 요구되었으며 이는 기입동작시의 전류흡수능력에 따른다.
반대로 제4도, 제5a도, 제6도 및 제7도에 표시된 실시예에 따르면 트랜지스터(T0)의 전류증폭률은 크게 증가되므로 트랜지스터(T0)의 에미터에 공급된 거의 모든 전류는 콜렉터로 흘려질 수 있다. 그러므로 디코우더/드라이버회로(D0)에 의해 흡수된 베이스전류는 매우 작게 될 수 있다. 예를들면 125mA의 동일한 기입전류가 트랜지스터(T0)의 에미터에 공급될때 베이스전류는 약 6mA로 작게되며 이것은 종래의 95mA의 베이스전류와 비교할때 매우 작게된다.
제 8도는 본 발명의 다른 실시예에 따른 PROM 일부를 보여주는 단면도이다. 제 8도에서 거의 모든 부분들이 제5a도의 것과 동일하다. 제 8도와 제5a도의 차이는 단지 제 8도에는 제 5도에 갖추어져 있는 P-형 매입영역(20)(P
Figure kpo00060
) 또는 (22)(P
Figure kpo00061
)이 없으며 그대신에 변형된 P
Figure kpo00062
형 확산영역(14(P
Figure kpo00063
)b)이 각 메모리셀내에 형성되어 있다. 변형된 P
Figure kpo00064
형 확산영역(14(P
Figure kpo00065
)b)은 P
Figure kpo00066
형 반도체기판을 향하여 돌출하는 돌출부를 가지고 있다. 각 돌출부는 N
Figure kpo00067
형 매입층(18)(N
Figure kpo00068
)이 존재하지 않는 지역에 갖추어져 있다. 변형된 P
Figure kpo00069
형 확산영역(14(P
Figure kpo00070
)b)의 각 돌출부의 하부면과 P형 반도체기판의 상부면 사이의 거리(W2)는 역전류방지 PNP 트랜지스터의 베이스폭을 결정한다. 또한 제8도에서의 거리(W2)는 제5b도에 표시된 종래의 베이스폭(W1)과 비교할때 짧아졌다.
상기한 실시예에서 PROM은 접합단락형 메모리셀을 포함한다. 그러나 본 발명은 접합 단락형 메모리셀에 제한되는 것은 아니며 퓨우즈 용단형 메모리셀을 포함하는 PROM에 적용될 수도 있다.
제5a도에서 2개의 P+형 매입영역(20)(P
Figure kpo00071
) 및 (22)(P
Figure kpo00072
)이 각 메모리셀내에 갖추어져 있다. 그러나 본발명에 따르면 P
Figure kpo00073
형 매입영역의 수는 2이외의 수일 수도 있다.
또한 제8도에서 각 메모리셀내의 P+형 확산영역(14)(P+)b)의 돌출부의 수는 2이외일 수도 있다. 더우기 제5a도내의 P+형 매입영역(20)(P+) 및 (22)(P+)은 각 메모리셀에 대해 갖추어질 수 있으며 워어드선을 다라 배치된 메모리셀에 대해 공통으로 갖추어질 수도 있다.
더우기 IOP 및 SVG가 절연 및 분리영역으로 사용되었으나 본 발명은 이런형태의 영역에 제한되는 것은 아니며 본 발명의 범위내에서 어떠한 형태의 분리영역이 사용될 수도 있다.
상기한 설명으로부터 본 발명에 따르면 트랜지스터의 베이스폭을 작게함으로써 그것의 전류증폭률이 증가되는 것은 명백하다. PROM내의 디코우더/드라이버가 트랜지스터를 구동할때 증가된 전류증폭률로 인하여 구동전력 소비가 더 낮아진다. 결과적으로 PROM의 수용밀도가 증가 및 전력소비의 저감이 이루어질 수 있다.

Claims (20)

  1. 제 1 도전형을 갖는 반도체기판(10P) ; 상기 기판위에 형성되며 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 1 반도체영역(12N) ; 상기 제 1 반도체 영역내에 형성되며 상기 제 1 도전형을 갖는 제 2 반도체영역(14P+) ; 상기 제 2 반도체 영역밑의 상기 반도체기판과 상기 제1반도체영역사이에 형성되며 상기 제1반도체영역내의 불순물 농도보다 더높은 불순물농도를 갖는 상기 제 2 도전형의 고농도 매입영역(18N
    Figure kpo00074
    ) ; 및 상기 고농도 매입영역과 다른 상기 제1반도체영역내에 형성되며, 상기 제1도전형을 가지며, 상기 반도체기판(10P)으로부터 상기 제 2 반도체영역(14P
    Figure kpo00075
    )을 향하여 돌출되어 있는 제 3 반도체영역(20(P
    Figure kpo00076
    ),22(P
    Figure kpo00077
    ))으로 이루어지는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 반도체기판(10P), 상기 제 1 반도체영역(12N) 및 상기 제 2 반도체영역(14P
    Figure kpo00078
    )은 트랜지스터의 콜렉터영역, 베이스영역, 및 에미터영역을 구성하는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제 3 반도체영역의 상부면과 상기 제 2 반도체영역의 하부면 사이의 거리는 상기 트랜지스터의 베이스폭을 결정하는 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서, 상기 트랜지스터는 PNP 트랜지스터인 것을 특징으로 하는 반도체장치.
  5. 제 3 항에 있어서, 상기 트랜지스터는 NPN 트랜지스터인 것을 특징으로 하는 반도체장치.
  6. 제 1 도전형을 갖는 반도체기판(10P) ; 상기 기판위에 형성되며 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제1반도체영역(12N) ; 상기 제 1 반도체영역내에 형성되며 상기 제 1 도전형을 갖는 제2반도체영역(14P
    Figure kpo00079
    ) ; 상기 제 2 반도체영역밑의 상기 도체기판과 상기 제 1 반도체영역사이에 형성되며 상기 제 1 반도체 영역내의 불순물 농도보다 더높은 불순물농도를 갖는 상기 제 2 도전형의 고농도 매입영역(18N
    Figure kpo00080
    ) ; 및 상기 고농도 매입영역과 다른 상기 제 1 반도체영역내에 형성되며 ; 상기 제 1 도전형을 가지며, 상기 제 2 반도체영역(14P
    Figure kpo00081
    )으로부터 상기 반도체기판(10P)을 향하여 돌출되어 있는 제 3 반도체영역으로 이루어지는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서, 상기 반도체기판(10P), 상기 제 1 반도체영역(12N), 및 상기 제 2 반도체영역(14P
    Figure kpo00082
    )은 트랜지스터의 콜렉터영역, 베이스영역, 및 에미터영역을 구성하는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서, 상기 반도체기판의 상부면과 상기 제 3 반도체 영역내의 상기 돌출된 부분의 하부면 사이의 거리는 상기 트랜지스터 베이스폭을 결정하는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서, 상기 트랜지스터는 PNP 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서, 상기 트랜지스터는 NPN 트랜지스터인 것을 특징으로 하는 반도체장치.
  11. 프로그램 가능 판독전용 기억장치에 있어서, 복수의 워어드선 ; 상기 워어드선과 교차하는 복수의 비트선 ; 상기 워어드선과 상기 비트선 사이의 교차부분에 배치된 메모리셀들로 이루어지며 ; 상기 메모리셀의 각각은 상기 비트선중의 하나에 그와 타단이 접속되는 프로그램 가능소자 상기 프로그램 가능소자의 일단에 접속되며 상기 워어드선중의 하나에 베이스가 접속되는 트랜지스터로 이루어지며 ; 상기 메모리셀의 각각은 제1도전형을 갖는 반도체기판(10P), 상기 반도체기판위에 갖추어져 있으며 상기 제1도전형과 반대의 제 2 도전형을 갖는 제1반도체층(12N), 상기 제 1 반도체층(12N)내에 갖추어지며 상기 제 1 도전형을 갖는 제2반도체층(14P
    Figure kpo00083
    ), 상기 제 2 반도체층(14P
    Figure kpo00084
    )내에 갖추어져 있으며 상기 제2도전형을 갖는 제3반도체층(16N
    Figure kpo00085
    ), 및 상기 반도체기판과 상기 제1반도체층 사이에 갖추어진 고농도 매입층으로 이루어지며 ; 상기 메모리셀 각각 내의 상기 트랜지스터는 상기 반도체기판(10P), 상기 제 1 반도체층(12N), 및 상기 제 2 반도체층(14P
    Figure kpo00086
    )으로 구성되며 ; 상기 메모리셀 각각내의 상기 프로그램 가능 소자는 상기 제 2 반도체층(14P
    Figure kpo00087
    ) 및 상기 제 3 반도체층(16N+)으로 구성되며 ; 상기 메모리셀의 각각은 더우기 상기 제 1 반도체층(12N)내에 갖추어지며 상기 반도체기판(10P)으로부터 상기 제 2 반도체층(14P
    Figure kpo00088
    )을 향하여 돌출된 고농도 영역(20(P
    Figure kpo00089
    ),22(P
    Figure kpo00090
    )을 더 포함하며 이에 의해 상기 트랜지스터의 베이스폭이 좁아지는 것을 특징으로 하는 프로그램가능 판독전용 기억장치.
  12. 제 11 항에 있어서, 상기 고농도 영역 돌출부의 상부면과 상기 제 2 반도체층의 하부면 사이의 거리는 상기 트랜지스터의 베이스폭을 결정하는 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  13. 제 12 항에 있어서, 상기 트랜지스터는 역전류를 방지하기 위한 PNP 트랜지스터인 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  14. 제 12 항에 있어서, 상기 트랜지스터는 NPN 트랜지스터인 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  15. 제 12 항에 있어서, 상기 프로그램 가능소자는 다이오드인 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  16. 제 12 항에 있어서, 상기 프로그램 가능 소자는 퓨우즈인 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  17. 제12항에 있어서, 더우기 상기 트랜지스터를 선택적으로 구동하기 위한 디코우더/드라이버를 더 포함하는 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  18. 프로그램 가능 판독전용 기억장치에 있어서, 복수의 워어드선 ; 상기 워어드선과 교차하는 복수의 비트선 ; 상기 워어드선과 상기 비트선 사이의 교차부분에 배치된 메모리셀들로 이루어지며 ; 상기 메모리셀의 각각은 상기 비트선중의 하나에 그의 타단이 접속되는 프로그램 가능소자 및 상기 프로그램 가능소자의 일단에 접속되며 상기 워어드선중의 하나에 베이스가 접속되는 트랜지스터로 이루어지며 ; 상기 메모리셀의 각각은 제 1 도전형을 갖는 반도체기판(10P), 상기 반도체기판위에 갖추어져 있으며 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 1 반도체층(12N), 상기 제 1 반도체층(12N)내에 갖추어지며 상기 제 1 도전형을 갖는 제 2 반도체층(14P
    Figure kpo00091
    ), 상기 제2반도체층(14P
    Figure kpo00092
    )내에 갖추어져 있으며 상기 제 2 도전형을 갖는 제 3 반도체층(16N
    Figure kpo00093
    ), 및 상기 반도체기판과 상기 제 1 반도체층 사이에 갖추어진 고농도 매입층으로 이루어지며 ; 상기 메모리셀 각각내의 상기 트랜지스터는 상기 반도체기판(10P), 상기 제 1 반도체층(12N), 및 상기 제 2 반도체층(14P
    Figure kpo00094
    )으로 구성되며 ; 상기 메모리셀 각각내의 상기 프로그램 가능소자는 상기 제 2 반도체층(14P
    Figure kpo00095
    ) 및 상기 제3반도체층(16N
    Figure kpo00096
    )으로 구성되며 ; 상기 메모리셀의 각각은 더우기 상기 제1반도체층(12N)내에 갖추어지며 상기 제2반도체층(14P
    Figure kpo00097
    )으로부터 상기 반도체기판(10P)을 향하여 돌출된 고농도 영역((14P
    Figure kpo00098
    )b)을 포함하며 이에 의해 상기 트랜지스터의 베이스폭이 좁아지는 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  19. 제18항에 있어서 상기 반도체층의 상부면과 상기 제 3 반도체영역 돌출부의 하부면 사이의 거리는 상기 트랜지스터의 베이스폭을 결정하는 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
  20. 제19항에 있어서, 상기 트랜지스터는 역전류를 방지하기 위한 PNP 트랜지스터인 것을 특징으로 하는 프로그램 가능 판독전용 기억장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142559A (ja) * 1983-12-29 1985-07-27 Fujitsu Ltd プログラマブル・リ−ド・オンリ・メモリ
JPS62210667A (ja) * 1986-03-11 1987-09-16 Fujitsu Ltd 半導体記憶装置
US5143859A (en) * 1989-01-18 1992-09-01 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a static induction type switching device
US5264381A (en) * 1989-01-18 1993-11-23 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a static induction type switching device
EP0450082B1 (en) * 1989-08-31 2004-04-28 Denso Corporation Insulated gate bipolar transistor
US7482669B2 (en) * 2003-02-18 2009-01-27 Nxp B.V. Semiconductor device and method of manufacturing such a device
WO2008105477A1 (ja) * 2007-02-27 2008-09-04 Kyocera Corporation 携帯電子機器及び磁界アンテナ回路
JP2009260160A (ja) * 2008-04-21 2009-11-05 Panasonic Corp 光半導体装置
JP2010103221A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 光半導体装置
KR102284263B1 (ko) 2019-10-29 2021-07-30 주식회사 키 파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
US11145379B2 (en) * 2019-10-29 2021-10-12 Key Foundry Co., Ltd. Electronic fuse cell array structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3450961A (en) * 1966-05-26 1969-06-17 Westinghouse Electric Corp Semiconductor devices with a region having portions of differing depth and concentration
DE2052320A1 (de) * 1969-12-04 1971-06-09 Molekularelektronik Verfahren zur Herstellung integrier ter Halbleiteranordnungen mit Bipolartran sistoren
JPS5223715B2 (ko) * 1972-03-27 1977-06-25
JPS5837699B2 (ja) * 1974-12-16 1983-08-18 三菱電機株式会社 ハンドウタイキオクソウチ
US4599635A (en) * 1975-08-28 1986-07-08 Hitachi, Ltd. Semiconductor integrated circuit device and method of producing same
US4118250A (en) * 1977-12-30 1978-10-03 International Business Machines Corporation Process for producing integrated circuit devices by ion implantation
JPS607388B2 (ja) * 1978-09-08 1985-02-23 富士通株式会社 半導体記憶装置
US4458158A (en) * 1979-03-12 1984-07-03 Sprague Electric Company IC Including small signal and power devices
JPS6011815B2 (ja) * 1979-07-09 1985-03-28 三菱電機株式会社 サイリスタ
JPS6013311B2 (ja) * 1979-10-01 1985-04-06 三菱電機株式会社 半導体制御整流装置
US4463369A (en) * 1981-06-15 1984-07-31 Rca Integrated circuit overload protection device
JPS60142559A (ja) * 1983-12-29 1985-07-27 Fujitsu Ltd プログラマブル・リ−ド・オンリ・メモリ

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Publication number Publication date
KR850005135A (ko) 1985-08-21
US4805141A (en) 1989-02-14
EP0151354A3 (en) 1987-07-29
JPS60142559A (ja) 1985-07-27
EP0151354A2 (en) 1985-08-14
US4654688A (en) 1987-03-31

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