JPS62210667A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62210667A JPS62210667A JP61053201A JP5320186A JPS62210667A JP S62210667 A JPS62210667 A JP S62210667A JP 61053201 A JP61053201 A JP 61053201A JP 5320186 A JP5320186 A JP 5320186A JP S62210667 A JPS62210667 A JP S62210667A
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- 239000012535 impurity Substances 0.000 claims abstract description 7
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接合短絡型プログラマブル素子であって、情報を書き込
むための電流をセル中央付近に誘導する構成とした半導
体記憶装置である。
むための電流をセル中央付近に誘導する構成とした半導
体記憶装置である。
本発明は半導体記憶装置、特に接合短絡型記憶装置に関
する。接合短絡型プログラマブル素子に書込みをなす場
合、現在では電流に方向性を与えセルの端で書き込む構
成となっている。
する。接合短絡型プログラマブル素子に書込みをなす場
合、現在では電流に方向性を与えセルの端で書き込む構
成となっている。
第４図ｆａｔの断面図とそれに対応する同図（ｂｌの平
面図に示される接合短絡型プログラマブル素子が知られ
ており、これらの図において、４１はｐ型半導体基板、
４２は ｎ＋型埋込層、４３はｎ型エピタキシャル層、
４４はコレクタコンタクト領域（Ｃ）、４５はｐ型のベ
ース領域ＣＢ） 、４６はｎ＋型のエミッタ領域（Ｅ）
、４７は■溝、４８は酸化膜（５ｉ０２膜）、４９は
エミッタ電極、５０はコレクタ電極、をそれぞれ示す。
面図に示される接合短絡型プログラマブル素子が知られ
ており、これらの図において、４１はｐ型半導体基板、
４２は ｎ＋型埋込層、４３はｎ型エピタキシャル層、
４４はコレクタコンタクト領域（Ｃ）、４５はｐ型のベ
ース領域ＣＢ） 、４６はｎ＋型のエミッタ領域（Ｅ）
、４７は■溝、４８は酸化膜（５ｉ０２膜）、４９は
エミッタ電極、５０はコレクタ電極、をそれぞれ示す。
書込みをなすにはエミッタ領域からベース領域に逆電流
を流してエミッタ・ベース接合を破壊し、ｐｎ接合ダイ
オードを形成することによって１つの情報を書き込む。
を流してエミッタ・ベース接合を破壊し、ｐｎ接合ダイ
オードを形成することによって１つの情報を書き込む。
すなわち、電流はコレクタに近いところを流れて書込み
がなされるものである。
がなされるものである。
上記した従来の絶縁物分離を行った場合に、セルと絶縁
物の境界は不安定な状態にある。第５図の断面図を参照
すると、■溝４７を作るときに、点線で囲み符号５０を
付した鳥のくちばしくｂｉｒｄ’５ｂｅａｋ）と呼称さ
れる酸化膜が形成される。そして、この鳥のくちばし５
０が作られる部分においては、不純物拡散の制御が困難
であることが知られている。
物の境界は不安定な状態にある。第５図の断面図を参照
すると、■溝４７を作るときに、点線で囲み符号５０を
付した鳥のくちばしくｂｉｒｄ’５ｂｅａｋ）と呼称さ
れる酸化膜が形成される。そして、この鳥のくちばし５
０が作られる部分においては、不純物拡散の制御が困難
であることが知られている。
鳥のくちばし５０について前記のような問題があるとこ
ろに加えて、セル面積の縮小化（ＩＣの高集積化）を実
現したいときに、マスクの位置ずれがある場合やベース
領域、エミッタ領域を自己整合（セルファライン）で形
成する場合（ベースセルファライン、エミッタセルファ
ライン）、セルの端すなわち絶縁）漢との境界付近で短
絡線５１で示すようにエミッタ・エビ領域間の短絡（オ
ーバープログラム）が発生し、そうなると図示のセルは
もはやダイオードでなくなり、正確な書込みが期待でき
ない問題がある。
ろに加えて、セル面積の縮小化（ＩＣの高集積化）を実
現したいときに、マスクの位置ずれがある場合やベース
領域、エミッタ領域を自己整合（セルファライン）で形
成する場合（ベースセルファライン、エミッタセルファ
ライン）、セルの端すなわち絶縁）漢との境界付近で短
絡線５１で示すようにエミッタ・エビ領域間の短絡（オ
ーバープログラム）が発生し、そうなると図示のセルは
もはやダイオードでなくなり、正確な書込みが期待でき
ない問題がある。
本発明はこのような点に鑑みて創作されたもので、接合
短絡型プログラマブル素子において、プログラムの書込
みが正確になされる構造を提供することを目的とする。
短絡型プログラマブル素子において、プログラムの書込
みが正確になされる構造を提供することを目的とする。
第１図（ａｌないしくｄｌは本発明の第１実施例の製造
工程における半導体装置要部断面図、同図（ｅ）は同装
置の平面図である。
工程における半導体装置要部断面図、同図（ｅ）は同装
置の平面図である。
第１図に示される如く、ｐ型半導体基板１１にはｎ＋型
埋込層１８とｎ型エピタキシャルＮ１２を設け、エピタ
キシャル層１２の■ａ１３によって分離された６３ ｔ
、２内にベース領域（ｐ型）１４を、このベース領域１
４内に第１のエミッタ領域１５を形成してなるセルを設
けた接合短絡型プログラマブル素子において、第１エミ
ツタ領域１５のほぼ中央部分にそれをつらぬきベース領
域１４内に達する第１エミツタ領域１５よりもより高濃
度の同一導電型すなわちｎ＋型の第２エミツタ領域１５
ａを形成することによって、プログラマブル素子の書込
み電流をセル中央付近に誘導することによって情報の書
込みが正確になされるのである。
埋込層１８とｎ型エピタキシャルＮ１２を設け、エピタ
キシャル層１２の■ａ１３によって分離された６３ ｔ
、２内にベース領域（ｐ型）１４を、このベース領域１
４内に第１のエミッタ領域１５を形成してなるセルを設
けた接合短絡型プログラマブル素子において、第１エミ
ツタ領域１５のほぼ中央部分にそれをつらぬきベース領
域１４内に達する第１エミツタ領域１５よりもより高濃
度の同一導電型すなわちｎ＋型の第２エミツタ領域１５
ａを形成することによって、プログラマブル素子の書込
み電流をセル中央付近に誘導することによって情報の書
込みが正確になされるのである。
上記した素子においては、第１エミツタ領域１５よりも
より高濃度の第２エミツタ領域１５ａが設けられている
ので、第１エミツタ領域１５がらベース領域１４に逆方
向電流を流して書込みを行う場合に、電流は最も高濃度
の第２エミ’７タ領域１５ａを通ってベース領域１４に
流れるので、従来例のエミッタ・コレクタ短絡が発生す
ることがな（なり、正確な書込みが保障されるものであ
る。
より高濃度の第２エミツタ領域１５ａが設けられている
ので、第１エミツタ領域１５がらベース領域１４に逆方
向電流を流して書込みを行う場合に、電流は最も高濃度
の第２エミ’７タ領域１５ａを通ってベース領域１４に
流れるので、従来例のエミッタ・コレクタ短絡が発生す
ることがな（なり、正確な書込みが保障されるものであ
る。
以下、本発明を第１ないし第３の実施例を示す第１図な
いし第３図を参照して説明する。
いし第３図を参照して説明する。
第１図（ｄ）を参照すると、１６は基板１１の表面に形
成された酸化膜（５ｉ０２膜）、１７はエミッタ電極を
示し、■溝内に絶縁物が埋め込まれた構成の接合短絡型
プログラマブル素子が示されているが、従来は、■溝の
形成工程において鳥のくちばしが作られてオーバープロ
グラムの問題があったものである。
成された酸化膜（５ｉ０２膜）、１７はエミッタ電極を
示し、■溝内に絶縁物が埋め込まれた構成の接合短絡型
プログラマブル素子が示されているが、従来は、■溝の
形成工程において鳥のくちばしが作られてオーバープロ
グラムの問題があったものである。
第１図に示した素子においては、ｎ＋型第１エミッタ領
域１５の不純物濃度よりもより高濃度のｎ＋型の第２エ
ミツタ領域１５ａが、第１エミツタ領域１５のほぼ中央
を上下方向につらぬき、かつ、ベース領域１４内に延び
るように形成されているので、第１エミツタ領域１５か
らベース領域１４に逆方向電流が流されると、その電流
は高濃度の第２エミツタ領域１５ａを通ってベース領域
１４に達するよう誘導され、それによって書込みがなさ
れる。なお第１図ないし第３図において、斜線の粗密は
拡散濃度に対応し、より密な部分はより高濃度の拡散領
域を示す。
域１５の不純物濃度よりもより高濃度のｎ＋型の第２エ
ミツタ領域１５ａが、第１エミツタ領域１５のほぼ中央
を上下方向につらぬき、かつ、ベース領域１４内に延び
るように形成されているので、第１エミツタ領域１５か
らベース領域１４に逆方向電流が流されると、その電流
は高濃度の第２エミツタ領域１５ａを通ってベース領域
１４に達するよう誘導され、それによって書込みがなさ
れる。なお第１図ないし第３図において、斜線の粗密は
拡散濃度に対応し、より密な部分はより高濃度の拡散領
域を示す。
かくして、第５図を参照して説明した従来の問題が解決
され、セルと絶縁物の境界付近でのオーバープログラム
が防止されるので、ベース領域、エミッタ領域はセルフ
ァラインで高集積化が達成されるよう形成可能である。
され、セルと絶縁物の境界付近でのオーバープログラム
が防止されるので、ベース領域、エミッタ領域はセルフ
ァラインで高集積化が達成されるよう形成可能である。
本発明の第２の実施例は第２図に示され、同図および次
の第３図において第１図に示した部分と同じ部分は同一
符号を付して表示する。
の第３図において第１図に示した部分と同じ部分は同一
符号を付して表示する。
第２実施例においては、第２図（ｄ）に示される如く、
第１のベース領域１４には、はぼその中央を上下方向に
貫きエピタキシャル層１２に達する第１のベース領域１
４よりもより高濃度の第２のベース領域１４ａが形成さ
れているので、この第２ベース領域１４ａが書込み電流
を誘導する構成となっている。
第１のベース領域１４には、はぼその中央を上下方向に
貫きエピタキシャル層１２に達する第１のベース領域１
４よりもより高濃度の第２のベース領域１４ａが形成さ
れているので、この第２ベース領域１４ａが書込み電流
を誘導する構成となっている。
第３図の第３実施例においては、ｐ型の第１ベース領域
１４のほぼ中央を上下方向につらぬきエピタキシャル眉
１２内に達する第１ベース領域１４の不純物濃度よりも
より高濃度のｐ＋型の第２ベース１４ａが形成されてお
り、他方、第１エミツタ領域１５には、そのほぼ中央部
分を上下につらぬき、第２ヘース領域１４ａ内に達する
第１エミツタ領域１５の不純物濃度よりもより高濃度の
ｎ１型第２エミツタ領域１５ａが形成されている。かか
るセル構造により、プログラム書込みのための電流は、
第１エミツタ領域１５から第２ベース領域１４ａに流れ
るよう誘導され、第１図の実施例の場合と同様の効果が
得られる。
１４のほぼ中央を上下方向につらぬきエピタキシャル眉
１２内に達する第１ベース領域１４の不純物濃度よりも
より高濃度のｐ＋型の第２ベース１４ａが形成されてお
り、他方、第１エミツタ領域１５には、そのほぼ中央部
分を上下につらぬき、第２ヘース領域１４ａ内に達する
第１エミツタ領域１５の不純物濃度よりもより高濃度の
ｎ１型第２エミツタ領域１５ａが形成されている。かか
るセル構造により、プログラム書込みのための電流は、
第１エミツタ領域１５から第２ベース領域１４ａに流れ
るよう誘導され、第１図の実施例の場合と同様の効果が
得られる。
次に、本発明の第１ないし第３実施例を製造する方法に
ついて説明する。
ついて説明する。
第１図（ａｌないしくｄｌは第１実施例を製造する工程
における半導体装置要部の断面図である。
における半導体装置要部の断面図である。
第１図（ａ）：
先ず、ｎ＋型埋込層１８とエピタキシャル層１２が形成
されたｐ型半導体基板１１に通常の技術で■溝１３を形
成する。この■溝１３内には絶縁物例えばポリシリコン
が埋め込まれる。
されたｐ型半導体基板１１に通常の技術で■溝１３を形
成する。この■溝１３内には絶縁物例えばポリシリコン
が埋め込まれる。
第１図（ｂ）：
次いで、■溝１３で分離された領域内にベース領域１４
を通常のベース拡散法によって形成する。
を通常のベース拡散法によって形成する。
第１図（Ｃ）：
次の工程では、通常のエミッタ拡散法によって、ベース
領域１４内に第１のエミッタ領域１５を形成する。
領域１４内に第１のエミッタ領域１５を形成する。
第１図（ｄ）：
引続き、通常のエミッタ拡散法によって、第１エミツタ
領域１５のほぼ中央に、ベース領域１４内まで延びる第
１エミツタ領域よりもより高濃度の第２エミツタ領域１
５ａを形成し、エミッタ電極１７を形成する。
領域１５のほぼ中央に、ベース領域１４内まで延びる第
１エミツタ領域よりもより高濃度の第２エミツタ領域１
５ａを形成し、エミッタ電極１７を形成する。
第１図＋ｅ）は同図（ｄｌに対応する平面図である。
本発明の第２実施例の製造方法を第１図（ａ）ないしく
ｄｌに類似の第２図（ａｌないしくｄｌを参照して説明
すると、第２図（ｂｌまでの工程は第１実施例の場合と
同様であり、次いで第２図（ｅ）に示される如くベース
拡散によって第１ベース領域１４よりもより高濃度の第
２ベース領域１４ａを、ベース領域のほぼ中心部分にエ
ピタキシャル層１２に達するよう形成し、しかる後に第
２図（ｄ）に示される如くエミッタ領域１５、エミッタ
電極１７を形成する。
ｄｌに類似の第２図（ａｌないしくｄｌを参照して説明
すると、第２図（ｂｌまでの工程は第１実施例の場合と
同様であり、次いで第２図（ｅ）に示される如くベース
拡散によって第１ベース領域１４よりもより高濃度の第
２ベース領域１４ａを、ベース領域のほぼ中心部分にエ
ピタキシャル層１２に達するよう形成し、しかる後に第
２図（ｄ）に示される如くエミッタ領域１５、エミッタ
電極１７を形成する。
第３図を参照すると、本発明の第３実施例を作るには、
第３図（ａｌないしくｄ）に示される如く、第２実施例
の場合と同様にして第１のエミッタ領域１５までを形成
する。
第３図（ａｌないしくｄ）に示される如く、第２実施例
の場合と同様にして第１のエミッタ領域１５までを形成
する。
次いで、第３図＜Ｑｌに示される如く、第１エミツタ領
域１５のほぼ中心部に、第２ベース領域１４ａにまで達
する第１エミツタ領域よりもより高濃度の第２エミンタ
領域１５ａを作り、しかる後にエミッタ電極１７を形成
する。なお、第３図（ｆ）は第３図（ｅ）に対応する平
面図である。
域１５のほぼ中心部に、第２ベース領域１４ａにまで達
する第１エミツタ領域よりもより高濃度の第２エミンタ
領域１５ａを作り、しかる後にエミッタ電極１７を形成
する。なお、第３図（ｆ）は第３図（ｅ）に対応する平
面図である。
以上性べてきたように、本発明によれば、絶縁物で分離
された接合短絡型プログラマブル素子において、プログ
ラム書込みのための電流はセル中央付近に誘導され、セ
ルと絶縁物との境界において電流が流れることが防止さ
れるので、プログラムの正確な書込みが保障され、他方
ベース領域、エミッタ領域はセルファラインで形成され
るので、半導体記憶装置の高集積化も併せて実現される
。
された接合短絡型プログラマブル素子において、プログ
ラム書込みのための電流はセル中央付近に誘導され、セ
ルと絶縁物との境界において電流が流れることが防止さ
れるので、プログラムの正確な書込みが保障され、他方
ベース領域、エミッタ領域はセルファラインで形成され
るので、半導体記憶装置の高集積化も併せて実現される
。
第１図（ａｌないしｆｄ）は本発明第１実施例の製造工
程における半導体装置要部の断面図、同図（ｅ）は同図
（ｄｌに対応する平面図、 第２図（ａｌないし＋ｄｌは本発明第２実施例の製造工
程における半導体装置要部の断面図、同図（ｅｌは同図
（ｄｌに対応する平面図、 第３図（ａｔないしくｅｌば本発明第３実施例の製造工
程における半導体装置要部の断面図、同図（ｆ）は同図
（ｅ）に対応する平面図、 第４図ｆａｔとｆｂｌは従来例の平面図と断面図、第５
図は鳥のくちばしを示す断面図である。 第１図ないし第３図において、 １１は半導体基板、 １２はエピタキシャル層、 １３は■溝、 １４は第１ヘース領域、 １４ａは第２ベース領域、 １５は第１エミツタ領域、 １５ａは第２エミツタ領域、 １６は ５ｉＯｚ膜、 １７はエミッタ電極、 １８はｎ＋型埋込層である。 ｉ−発明［賓抱剖 第１ τ シ創−慝明１．Ｉ’ｍミ先イ匂 １図 本島Ｆ＠私２突化Ａり 乙エユ、り電木陽１７ 本岑明も２突建剛 木登９Ｉｌ１８箋３笑売４シ 第３図 不も閉議３刻旭例 第３図 恍来例 應のく５言しε矛す 斬品図 第５図 第４図 手続補正書 昭和６２年５月２０日
程における半導体装置要部の断面図、同図（ｅ）は同図
（ｄｌに対応する平面図、 第２図（ａｌないし＋ｄｌは本発明第２実施例の製造工
程における半導体装置要部の断面図、同図（ｅｌは同図
（ｄｌに対応する平面図、 第３図（ａｔないしくｅｌば本発明第３実施例の製造工
程における半導体装置要部の断面図、同図（ｆ）は同図
（ｅ）に対応する平面図、 第４図ｆａｔとｆｂｌは従来例の平面図と断面図、第５
図は鳥のくちばしを示す断面図である。 第１図ないし第３図において、 １１は半導体基板、 １２はエピタキシャル層、 １３は■溝、 １４は第１ヘース領域、 １４ａは第２ベース領域、 １５は第１エミツタ領域、 １５ａは第２エミツタ領域、 １６は ５ｉＯｚ膜、 １７はエミッタ電極、 １８はｎ＋型埋込層である。 ｉ−発明［賓抱剖 第１ τ シ創−慝明１．Ｉ’ｍミ先イ匂 １図 本島Ｆ＠私２突化Ａり 乙エユ、り電木陽１７ 本岑明も２突建剛 木登９Ｉｌ１８箋３笑売４シ 第３図 不も閉議３刻旭例 第３図 恍来例 應のく５言しε矛す 斬品図 第５図 第４図 手続補正書 昭和６２年５月２０日
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１１）に形成された反対導電型
のエピタキシャル層（１２）と、 該基板（１１）と該エピタキシャル層（１２）間に部分
的に設けられた反対導電型の埋込層（１８）と、該埋込
層上の前記エピタキシャル層（１２）内に形成された一
導電型のベース領域（１４）と、該ベース領域（１４）
内に形成された反対導電型のエミッタ領域（１５）と、 前記ベース領域（１４）周縁部に形成された絶縁層とを
有し、 前記エミッタ領域（１５）の底部に部分的に前記ベース
領域（１４）中まで形成され前記エミッタ領域（１５）
よりも高不純物濃度の一導電型の第１の領域（１５ａ）
、または前記ベース領域（１４）の底部に部分的に前記
エピタキシャル層（１２）中まで形成され前記ベース領
域（１４）よりも高不純物濃度の反対導電型の第２の領
域の一方または両方とを有し、 前記第１または第２の領域に集中的に電流を流し、その
部分でＰＮ接合破壊を発生させ短絡するように構成した
ことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
| DE8787103318T DE3771258D1 (de) | 1986-03-11 | 1987-03-09 | Halbleiter-speicheranordnung unter verwendung eines programmierbaren elementes vom uebergangs-kurzschluss-typ. |
| EP87103318A EP0241699B1 (en) | 1986-03-11 | 1987-03-09 | Semiconductor memory device using junction short type programmable element |
| US07/024,220 US4835590A (en) | 1986-03-11 | 1987-03-10 | Semiconductor memory device using junction short type programmable element |
| KR8702173A KR900008668B1 (en) | 1986-03-11 | 1987-03-11 | Semiconductor memory device using uniplolar junction programmable element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210667A true JPS62210667A (ja) | 1987-09-16 |
| JPH0551184B2 JPH0551184B2 (ja) | 1993-07-30 |
Family
ID=12936258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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