JPS6376366A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPS6376366A JPS6376366A JP61221299A JP22129986A JPS6376366A JP S6376366 A JPS6376366 A JP S6376366A JP 61221299 A JP61221299 A JP 61221299A JP 22129986 A JP22129986 A JP 22129986A JP S6376366 A JPS6376366 A JP S6376366A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にプログラム可能な
読み出し専用記憶装置に関するものである。
読み出し専用記憶装置に関するものである。
し従来の技術〕
プログラム可能な破壊型読み出し専用記憶回路装置（以
下ＰＲＯＭと記す）では、情報の確実な書き込みが要求
され、情報を確実に書き込むためには、書き込みたい記
憶素子の確実な選択が必要とされる。従来この種のＰＲ
ＯＭは、単位記憶素子の形状の違いから２種類に分類さ
れる。１つはヒユーズとこれに接続された１つのＰＮ接
合を単位記憶素子とし、ヒユーズを溶断することにより
情報を書き込むヒユーズ型ＰＲＯＭである。もう一方は
、互いに逆方向に接続された２つのＰＮ接合を含む素子
を単位記憶素子として使用し、この２つのＰＮ接合のう
ち一方を破壊することにより情報を書き込む接合破壊型
ＰＲＯＭである。
下ＰＲＯＭと記す）では、情報の確実な書き込みが要求
され、情報を確実に書き込むためには、書き込みたい記
憶素子の確実な選択が必要とされる。従来この種のＰＲ
ＯＭは、単位記憶素子の形状の違いから２種類に分類さ
れる。１つはヒユーズとこれに接続された１つのＰＮ接
合を単位記憶素子とし、ヒユーズを溶断することにより
情報を書き込むヒユーズ型ＰＲＯＭである。もう一方は
、互いに逆方向に接続された２つのＰＮ接合を含む素子
を単位記憶素子として使用し、この２つのＰＮ接合のう
ち一方を破壊することにより情報を書き込む接合破壊型
ＰＲＯＭである。
接合破壊型ＰＲＯＭにおいて、選択された単位記憶素子
としてのトランジスタのエミッタ・ベース間のＰＮ接合
を破壊することによって情報を書き込む機構を第７図に
より説明する。例えば、単位記憶素子のエミッタがＮ型
、ベースがＰ型の場合を示す。書き込みたい記憶素子Ｑ
＋ｏをデジット線ＤＬｌとワード線Ｗ、とで選択する。
としてのトランジスタのエミッタ・ベース間のＰＮ接合
を破壊することによって情報を書き込む機構を第７図に
より説明する。例えば、単位記憶素子のエミッタがＮ型
、ベースがＰ型の場合を示す。書き込みたい記憶素子Ｑ
＋ｏをデジット線ＤＬｌとワード線Ｗ、とで選択する。
そしてデジット線Ｄ Ｉ、がら書き込み電流Ｉｗを流し
てワード線Ｗ、より吸収する。これにより書き込み電流
Ｉｗが電流通路Ａを通り、単位記憶素子Ｑ１ｏのエミッ
タ・ベース間のＰＮ接合は破壊されふ。その結果、単位
記憶素子ＱＩＯは書き込まれる。
てワード線Ｗ、より吸収する。これにより書き込み電流
Ｉｗが電流通路Ａを通り、単位記憶素子Ｑ１ｏのエミッ
タ・ベース間のＰＮ接合は破壊されふ。その結果、単位
記憶素子ＱＩＯは書き込まれる。
第８図（ａ）は従来の接合破壊型Ｆ ＲＯＭの記憶素子
部分の平面図、第８図（ｂ）、（ｃ）はそれぞれ第８図
＜ ａ ＞のｘ−ｘ’線断面図及びＹ−Ｙ′線断面図で
ある。ここで、デジット線はアルミニウｌＮ電極９Ｄ、
ワード線はアルミニウム電極９Ｗからなっていて直交し
ている。例えば、Ｐ型半導体（シリコン）基板１にＮ＋
型埋込層２及びＰ＋型埋込層３を選択的に形成する。次
に上述のＰ型半導体基板１上にシリコンのＮ型エピタキ
シャルＪｆｆｌ １１を成長させる。このＮ型エピタキ
シャル層ｌｌに単位記憶素子間を電気的に分離するため
、デジ・ソト間絶縁領域５、ワード間絶縁領域６を酸化
シリコン膜により形成する。このデジ７１〜間絶縁領域
５とワード間絶縁領域６とにより電気的に分離されたＮ
型エピタキシャル層４の領域内にＰ“型ベース領域７を
形成し、さらにこのＰ＋型ベース領域７内にＮ＋型エミ
・ツタ領域８を形成する。このＮ＋型エミッタ領域８は
アルミニウム電ｔｆｆｉ９Ｄにより、−列に配線されデ
ジッＩ−線含形成している。また、選択的に形成したＮ
１型埋込層２上に少なくとも１個以上のＮ＋型コレクタ
領域１０を形成し、アルミニウム電極９Ｗにより引き出
されワード線を形成している。
部分の平面図、第８図（ｂ）、（ｃ）はそれぞれ第８図
＜ ａ ＞のｘ−ｘ’線断面図及びＹ−Ｙ′線断面図で
ある。ここで、デジット線はアルミニウｌＮ電極９Ｄ、
ワード線はアルミニウム電極９Ｗからなっていて直交し
ている。例えば、Ｐ型半導体（シリコン）基板１にＮ＋
型埋込層２及びＰ＋型埋込層３を選択的に形成する。次
に上述のＰ型半導体基板１上にシリコンのＮ型エピタキ
シャルＪｆｆｌ １１を成長させる。このＮ型エピタキ
シャル層ｌｌに単位記憶素子間を電気的に分離するため
、デジ・ソト間絶縁領域５、ワード間絶縁領域６を酸化
シリコン膜により形成する。このデジ７１〜間絶縁領域
５とワード間絶縁領域６とにより電気的に分離されたＮ
型エピタキシャル層４の領域内にＰ“型ベース領域７を
形成し、さらにこのＰ＋型ベース領域７内にＮ＋型エミ
・ツタ領域８を形成する。このＮ＋型エミッタ領域８は
アルミニウム電ｔｆｆｉ９Ｄにより、−列に配線されデ
ジッＩ−線含形成している。また、選択的に形成したＮ
１型埋込層２上に少なくとも１個以上のＮ＋型コレクタ
領域１０を形成し、アルミニウム電極９Ｗにより引き出
されワード線を形成している。
上述した従来の半導体記憶装置の構造は、Ｎ＋型埋込層
とデジット間絶縁領域との間にＮ型エピタキシャル層が
存在する。このＮ型エピタキシャル層はＮ型不純！ｌ１
７Ｊ濃度が比較的低いため、電位が浮きやすくこのため
、同一ワード線内のベース領域間での寄生Ｐ Ｎ Ｐ
？−ランジスタが動作し、この寄生Ｐ Ｎ Ｐ ｌ−ラ
ンリスクと記憶素子自身のＮＰＮトランジスタとの間に
寄生サイリスタ効果（寄生ＰＮＰＮ効果）が発生し、書
き込み歩留り及び信頼性が低下するという欠点がある。
とデジット間絶縁領域との間にＮ型エピタキシャル層が
存在する。このＮ型エピタキシャル層はＮ型不純！ｌ１
７Ｊ濃度が比較的低いため、電位が浮きやすくこのため
、同一ワード線内のベース領域間での寄生Ｐ Ｎ Ｐ
？−ランジスタが動作し、この寄生Ｐ Ｎ Ｐ ｌ−ラ
ンリスクと記憶素子自身のＮＰＮトランジスタとの間に
寄生サイリスタ効果（寄生ＰＮＰＮ効果）が発生し、書
き込み歩留り及び信頼性が低下するという欠点がある。
この現象を第７図を用いて説明ずろと、書き込みたい記
憶素子Ｑ１ｏと同一デジット線り。上に書き込み済みの
記憶素子Ｑｎｏが存在すると、このベース領域および隣
りの未書き込み記憶素子Ｑｏ＋とで寄生サイリスクＱｓ
が生じて１．これが動作することにより電流通路Ａに流
れるべき書き込み電流１ｗの一部あるいは全部が寄生サ
イリスタＱｓを通り書き込み済記憶素子Ｑ ｌ＋を経て
電流通路Ｂを流れることになる。従って情報を書き込む
べき未書き込み記憶素子Ｑ＋ｏに情報が書き込まれなか
ったり、不十分な書き込みが行なわれ、書き込み歩留り
及び信頼性が低下するという問題を生ずる。
憶素子Ｑ１ｏと同一デジット線り。上に書き込み済みの
記憶素子Ｑｎｏが存在すると、このベース領域および隣
りの未書き込み記憶素子Ｑｏ＋とで寄生サイリスクＱｓ
が生じて１．これが動作することにより電流通路Ａに流
れるべき書き込み電流１ｗの一部あるいは全部が寄生サ
イリスタＱｓを通り書き込み済記憶素子Ｑ ｌ＋を経て
電流通路Ｂを流れることになる。従って情報を書き込む
べき未書き込み記憶素子Ｑ＋ｏに情報が書き込まれなか
ったり、不十分な書き込みが行なわれ、書き込み歩留り
及び信頼性が低下するという問題を生ずる。
本発明の半導体記憶装置は、一導電型半導体基板と逆導
電型の低濃度半導体層の間に選択的に帯状に設けられた
高濃度逆導電型の埋込層があり、前記高濃度逆導電型の
埋込層にそって前記低濃度半導体層表面上から形成され
た記憶素子間を分離する絶縁領域が、前記帯状の埋込層
を横切る方向に形成されるデジット間絶縁領域と、前記
帯状の埋込層間を分離するワード間絶縁領域とに分かれ
ている半導体記憶装置において、前記デジット間絶縁領
域はその底面が前記ワード間絶縁領域の底面より深い位
置にあるというものである。
電型の低濃度半導体層の間に選択的に帯状に設けられた
高濃度逆導電型の埋込層があり、前記高濃度逆導電型の
埋込層にそって前記低濃度半導体層表面上から形成され
た記憶素子間を分離する絶縁領域が、前記帯状の埋込層
を横切る方向に形成されるデジット間絶縁領域と、前記
帯状の埋込層間を分離するワード間絶縁領域とに分かれ
ている半導体記憶装置において、前記デジット間絶縁領
域はその底面が前記ワード間絶縁領域の底面より深い位
置にあるというものである。
又、本発明の半導体記憶装置の製造方法は、一導電型半
導体基板に選択的に逆導電型の埋込層を形成する工程と
、少なくとも前記逆導電型の埋込層上に低濃度逆導電型
半導体層を形成する工程と、前記低濃度逆導電型半導体
層の表面に選択的に耐酸［ヒ性膜を形成してパターニン
グする工程と、前記逆導電型の埋込層を横切る方向に帯
状に前記低濃度逆導電型半導体層を一部除去したのち前
記耐酸化性膜をマスクとして選択酸化を行いデジ・１１
〜間絶縁領域及びワード間絶縁領域を形成する工程を含
むものである。
導体基板に選択的に逆導電型の埋込層を形成する工程と
、少なくとも前記逆導電型の埋込層上に低濃度逆導電型
半導体層を形成する工程と、前記低濃度逆導電型半導体
層の表面に選択的に耐酸［ヒ性膜を形成してパターニン
グする工程と、前記逆導電型の埋込層を横切る方向に帯
状に前記低濃度逆導電型半導体層を一部除去したのち前
記耐酸化性膜をマスクとして選択酸化を行いデジ・１１
〜間絶縁領域及びワード間絶縁領域を形成する工程を含
むものである。
ｒ実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞は本発明半導体記憶装置の一実施例の主要
部を示す半導体チップの断面図、第１図（ｂ）、第１図
（ｃ）はそれぞれ第１図（ａ＞のｘ−ｘ′線断面図及び
Ｙ−Ｙ′線断面図である。
部を示す半導体チップの断面図、第１図（ｂ）、第１図
（ｃ）はそれぞれ第１図（ａ＞のｘ−ｘ′線断面図及び
Ｙ−Ｙ′線断面図である。
この実施例は、Ｐ型半導体基板１と逆導電型の低濃度半
導体層であるシリコンのＮ型エピタキシャル層４の間に
選択的に帯状に設けられた高濃度逆導電型のＮ′型埋込
層２があり、Ｎ＋＋埋込層２にそってＮ型エピタキシャ
ル層４の表面上から形成された記＋２素子間を分離する
絶縁領域が、帯状のＮ＋＋埋込層２を横切る方向に形成
されるデジット間紙縁領域５と、帯状のＮ＋型型埋込層
間合分離するワード間絶縁領域６とに分かれている半導
体記憶装置において、デジット間絶縁領域５はその底面
がワード間絶縁領域６の底面より深い位置にあるという
ものである。
導体層であるシリコンのＮ型エピタキシャル層４の間に
選択的に帯状に設けられた高濃度逆導電型のＮ′型埋込
層２があり、Ｎ＋＋埋込層２にそってＮ型エピタキシャ
ル層４の表面上から形成された記＋２素子間を分離する
絶縁領域が、帯状のＮ＋＋埋込層２を横切る方向に形成
されるデジット間紙縁領域５と、帯状のＮ＋型型埋込層
間合分離するワード間絶縁領域６とに分かれている半導
体記憶装置において、デジット間絶縁領域５はその底面
がワード間絶縁領域６の底面より深い位置にあるという
ものである。
この実施例と第８図の従来例とを比較すると、従来デジ
ッＩ−間絶縁領域５とワード間絶縁領域６とは、同一の
構造になっていたが、本実施例ではデジット間紙縁領域
とワード間絶縁領域とに段差があり、またデジット間絶
縁領域の底部がＮ＋＋埋込層に達しており、又その表面
は単位記憶素子領域の表面より一段低くなっている。
ッＩ−間絶縁領域５とワード間絶縁領域６とは、同一の
構造になっていたが、本実施例ではデジット間紙縁領域
とワード間絶縁領域とに段差があり、またデジット間絶
縁領域の底部がＮ＋＋埋込層に達しており、又その表面
は単位記憶素子領域の表面より一段低くなっている。
本発明によりデジ７１〜間絶縁領域の底部がＮ＋＋埋込
層に上背達し、Ｎ＋＋埋込層とデジット間紙縁領域との
間にＮ型エピタキシャル属が介在しない。そのため同一
ワード線内のベース領域間での寄生ＰＮＰ ｌ−ランリ
スタが動作することなく、寄生トランジスタ効果の発生
を防ぐことができる。これにより、正常な書き込みが行
なわれ書き込み歩留りが向上し、信頼性の高い半導体記
憶装置が得られる。
層に上背達し、Ｎ＋＋埋込層とデジット間紙縁領域との
間にＮ型エピタキシャル属が介在しない。そのため同一
ワード線内のベース領域間での寄生ＰＮＰ ｌ−ランリ
スタが動作することなく、寄生トランジスタ効果の発生
を防ぐことができる。これにより、正常な書き込みが行
なわれ書き込み歩留りが向上し、信頼性の高い半導体記
憶装置が得られる。
第２図（ａ）、（ｂ） 〜第６図（ａ＞、（ｂ）は本発
明半導体記憶装置の製造方法の一実施例を説明するため
工程順に配置した半導体チップの断面図であり１図（ａ
＞はワード線に沿った断面図、図（ｂ）はデジット線に
沿った断面図である。
明半導体記憶装置の製造方法の一実施例を説明するため
工程順に配置した半導体チップの断面図であり１図（ａ
＞はワード線に沿った断面図、図（ｂ）はデジット線に
沿った断面図である。
まず、第２図（ａ＞、（ｂ）に示すように、シリ゛コン
からなるＰ型半導体基板１に、Ｎ＋＋埋込層２およびＰ
＋型埋込層３を選択的に形成し、その上にシリコンから
なるＮ型エピタキシャル層４を成長させる。
からなるＰ型半導体基板１に、Ｎ＋＋埋込層２およびＰ
＋型埋込層３を選択的に形成し、その上にシリコンから
なるＮ型エピタキシャル層４を成長させる。
次に、第３図（ａ＞、（ｂ）に示すように、Ｎ型エピタ
キシャル層４の表面に薄い酸化シリコン膜１１、その上
に窒化シリコン膜１２を形成する。次に単位記憶素子を
形成する所定部分以外の窒化シリコン膜１２をホトエツ
チング技術により選択的に除去する。
キシャル層４の表面に薄い酸化シリコン膜１１、その上
に窒化シリコン膜１２を形成する。次に単位記憶素子を
形成する所定部分以外の窒化シリコン膜１２をホトエツ
チング技術により選択的に除去する。
次に、第４（ａ＞、（ｂ）に示すように、さらにホトエ
ツチング技術によりデジット間絶縁領域を形成するため
、酸化シリコン膜１１を選択的に除去しさらにＮ型エピ
タキシャル膜４を選択的に除去して所定深さの溝を形成
する。これは次工程の酸化時に酸化シリコン膜がＮ＋＋
埋込層２に達するようにするためである。
ツチング技術によりデジット間絶縁領域を形成するため
、酸化シリコン膜１１を選択的に除去しさらにＮ型エピ
タキシャル膜４を選択的に除去して所定深さの溝を形成
する。これは次工程の酸化時に酸化シリコン膜がＮ＋＋
埋込層２に達するようにするためである。
次に、第５図（ａ）、（ｂ）に示すように長時間の酸化
を行ない、デジット間紙縁領域５及びワード間絶縁領域
１０を形成する。その後、単位記憶素子形成部分の窒化
シリコン膜１２、酸１ヒシリコン膜１１を除去する。
を行ない、デジット間紙縁領域５及びワード間絶縁領域
１０を形成する。その後、単位記憶素子形成部分の窒化
シリコン膜１２、酸１ヒシリコン膜１１を除去する。
次に、第６図（ａ）、（ｂ）に示すように、萌工程によ
り形成さえしたデジット間絶縁領域５とワード間絶縁領
域１０とで電気的に分離されたＮ型エピタキシャル層４
の領域内にＰ＋型ベース領域７を形成し、さらにこのＰ
＋型ヘース領域７内にＮ＋＋エミッタ領域８を形成する
。また選択的に形成したＮ＋型埋込層２上に少なくとも
１個以上のＮ＋型コレクタ領域１０を形成する。
り形成さえしたデジット間絶縁領域５とワード間絶縁領
域１０とで電気的に分離されたＮ型エピタキシャル層４
の領域内にＰ＋型ベース領域７を形成し、さらにこのＰ
＋型ヘース領域７内にＮ＋＋エミッタ領域８を形成する
。また選択的に形成したＮ＋型埋込層２上に少なくとも
１個以上のＮ＋型コレクタ領域１０を形成する。
最後に、第１図（ａ）、（ｂ）、（ｃ）に示すように、
前工程で形成したＮ＋型エミッタ領域８上にアルミニウ
ム電極９Ｄを形成することにより一列に配線されてデジ
ット線を形成する・、また、酸化シリコンからなる眉間
絶縁膜１３を形成したのち、Ｎ＋型コレクタ領域１０上
にアルミニウム電極９Ｗを形成することにより引き出さ
れワード線を形成する。
前工程で形成したＮ＋型エミッタ領域８上にアルミニウ
ム電極９Ｄを形成することにより一列に配線されてデジ
ット線を形成する・、また、酸化シリコンからなる眉間
絶縁膜１３を形成したのち、Ｎ＋型コレクタ領域１０上
にアルミニウム電極９Ｗを形成することにより引き出さ
れワード線を形成する。
本発明半導体記憶装置の製造方法によれば、信頼性の高
い半導体記憶装置を容易に作成できることがわかる。
い半導体記憶装置を容易に作成できることがわかる。
以上説明したように本発明は、単位記憶素子を分離する
デジ７１〜間絶縁領域の底部がＮ＋型埋込層に達してい
るため、単位記憶素子間に形成される寄生ＰＮＰ１〜ラ
ン・リスタの動作を防ぐことにより寄生Ｉ・ランリスタ
効果の発生を防ぐことができ、書き込み奉留のよい信頼
性の高い記憶装置とその製造方法が得られる効果がある
。
デジ７１〜間絶縁領域の底部がＮ＋型埋込層に達してい
るため、単位記憶素子間に形成される寄生ＰＮＰ１〜ラ
ン・リスタの動作を防ぐことにより寄生Ｉ・ランリスタ
効果の発生を防ぐことができ、書き込み奉留のよい信頼
性の高い記憶装置とその製造方法が得られる効果がある
。
第１図（ａ＞は本発明半導体記憶装置の一実施例の主要
部を示す半導体チップの平面図、第１図（ｂ）及び（ｃ
）はそれぞれ第１図（ａ＞のＸ−Ｘ′線断面図及びＹ−
Ｙ′線断面図、第２図（ａ）、（ｂ）〜第６図（ａ）、
（ｂ）は本発明半導体記憶装置の製造方法の一実施例を
説明するため工程順に配置した半導体チップのワード線
に沿った断面図（図（ａ））及びデジッＩ−線に沿った
断面図（図（ｂ））、第７図は接合破壊型ＰＲＯＭの等
価回路図、第８図（ａ）は従来の半導体記憶装置の一例
の主要部を示す半導体チップの平面図、第８図（ｂ）及
び（ｃ）はそれぞれ第８図（ａ）のｘ−ｘ’線断面図及
びＹ−Ｙ ′線断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３・
・・Ｐ＋型埋込層、４・・・Ｎ型エピタキシャル層、５
・・・デジット間絶縁領域、６・・・ワード間絶縁領域
、７・Ｐ＋型ベース領域、８・・・Ｎ＋型エミッタ領域
、９Ｄ、９Ｗ・・・アルミニウム電極、１０・・・Ｎ＋
型コレクタｒｃＩ域、１１・・・酸化シリコン膜、１２
・・・窒化シリコン膜、１３・・・層間絶縁膜、Ａ、Ｂ
・・・電流通路、Ｄｏ、Ｄ、・・・デジット線、Ｉｗ・
・・電流、Ｑｏ。 〜Ｑ１１・・・ＮＰＮ）−ランリスタ、Ｑｓ・・・寄生
トランジスタ、Ｗｏ、Ｗｌ・・・ワード線。 （ａ、） どｂ）（ｙ
） （ｂ）３ノオ〜
旧０″譜几；に変１託ゝ（６Ｌ）
（ｂ）（め （ｂ） （６１） （ｂ）手続補正書く方
式）６゜ ６１．１２．１２ 昭和 年 月 日 ７゜１、事件の
表示 昭和６１年特許願第２２１２９９号２、発明の名
称 半導体記憶装置とその製造方法３、補正をする者 事件との関係 出 願 人住 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関 本 忠 弘 ４、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル 日本電気株式会社内 （連絡先 日本電気株式会社 特許部）５、補正命令の
日付 補正の対象 図面 補正の内容 第４図（ａ）、（ｂ）を別紙のとおり補正する。
部を示す半導体チップの平面図、第１図（ｂ）及び（ｃ
）はそれぞれ第１図（ａ＞のＸ−Ｘ′線断面図及びＹ−
Ｙ′線断面図、第２図（ａ）、（ｂ）〜第６図（ａ）、
（ｂ）は本発明半導体記憶装置の製造方法の一実施例を
説明するため工程順に配置した半導体チップのワード線
に沿った断面図（図（ａ））及びデジッＩ−線に沿った
断面図（図（ｂ））、第７図は接合破壊型ＰＲＯＭの等
価回路図、第８図（ａ）は従来の半導体記憶装置の一例
の主要部を示す半導体チップの平面図、第８図（ｂ）及
び（ｃ）はそれぞれ第８図（ａ）のｘ−ｘ’線断面図及
びＹ−Ｙ ′線断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３・
・・Ｐ＋型埋込層、４・・・Ｎ型エピタキシャル層、５
・・・デジット間絶縁領域、６・・・ワード間絶縁領域
、７・Ｐ＋型ベース領域、８・・・Ｎ＋型エミッタ領域
、９Ｄ、９Ｗ・・・アルミニウム電極、１０・・・Ｎ＋
型コレクタｒｃＩ域、１１・・・酸化シリコン膜、１２
・・・窒化シリコン膜、１３・・・層間絶縁膜、Ａ、Ｂ
・・・電流通路、Ｄｏ、Ｄ、・・・デジット線、Ｉｗ・
・・電流、Ｑｏ。 〜Ｑ１１・・・ＮＰＮ）−ランリスタ、Ｑｓ・・・寄生
トランジスタ、Ｗｏ、Ｗｌ・・・ワード線。 （ａ、） どｂ）（ｙ
） （ｂ）３ノオ〜
旧０″譜几；に変１託ゝ（６Ｌ）
（ｂ）（め （ｂ） （６１） （ｂ）手続補正書く方
式）６゜ ６１．１２．１２ 昭和 年 月 日 ７゜１、事件の
表示 昭和６１年特許願第２２１２９９号２、発明の名
称 半導体記憶装置とその製造方法３、補正をする者 事件との関係 出 願 人住 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関 本 忠 弘 ４、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル 日本電気株式会社内 （連絡先 日本電気株式会社 特許部）５、補正命令の
日付 補正の対象 図面 補正の内容 第４図（ａ）、（ｂ）を別紙のとおり補正する。
Claims (2)
- （１）一導電型半導体基板と逆導電型の低濃度半導体層
の間に選択的に帯状に設けられた高濃度逆導電型の埋込
層があり、前記高濃度逆導電型の埋込層にそって前記低
濃度半導体層表面上から形成された記憶素子間を分離す
る絶縁領域が、前記帯状の埋込層を横切る方向に形成さ
れるデジット間絶縁領域と、前記帯状の埋込層間を分離
するワード間絶縁領域とに分かれている半導体記憶装置
において、前記デジット間絶縁領域はその底面が前記ワ
ード間絶縁領域の底面より深い位置にあることを特徴と
する半導体記憶装置。 - （２）一導電型半導体基板に選択的に逆導電型の埋込層
を形成する工程と、少なくとも前記逆導電型の埋込層上
に低濃度逆導電型半導体層を形成する工程と、前記低濃
度逆導電型半導体層の表面に選択的に耐酸化性膜を形成
してパターニングする工程と、前記逆導電型の埋込層を
横切る方向に帯状に前記低濃度逆導電型半導体層を一部
除去したのち前記耐酸化性膜をマスクとして選択酸化を
行いデジット間絶縁領域及びワード間絶縁領域を形成す
る工程を含むことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221299A JPS6376366A (ja) | 1986-09-18 | 1986-09-18 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221299A JPS6376366A (ja) | 1986-09-18 | 1986-09-18 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376366A true JPS6376366A (ja) | 1988-04-06 |
Family
ID=16764612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221299A Pending JPS6376366A (ja) | 1986-09-18 | 1986-09-18 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376366A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139442A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体装置の製造法 |
| JPS6151938A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 半導体メモリ− |
| JPS61125073A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-09-18 JP JP61221299A patent/JPS6376366A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139442A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体装置の製造法 |
| JPS6151938A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 半導体メモリ− |
| JPS61125073A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体集積回路装置 |
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