JPS61125073A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61125073A JPS61125073A JP59246607A JP24660784A JPS61125073A JP S61125073 A JPS61125073 A JP S61125073A JP 59246607 A JP59246607 A JP 59246607A JP 24660784 A JP24660784 A JP 24660784A JP S61125073 A JPS61125073 A JP S61125073A
- Authority
- JP
- Japan
- Prior art keywords
- type
- epitaxial silicon
- layer
- silicon layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路装置に関し、特にプログラム可
能な読み出し専用記憶回路装置１ｉｉ１ｃ関するもので
ある。
能な読み出し専用記憶回路装置１ｉｉ１ｃ関するもので
ある。
従来、プログラム可能な破壊型読み出し専用記憶回路装
置（Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ以下Ｐ Ｅｌ、ＯＭと記す）では情報の確実
な書き込みが要求されている。この情報全確実に書き込
むためには、書き込みたい肥憶累子の確実な選択が必要
とされる。
置（Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ以下Ｐ Ｅｌ、ＯＭと記す）では情報の確実
な書き込みが要求されている。この情報全確実に書き込
むためには、書き込みたい肥憶累子の確実な選択が必要
とされる。
従来、この種のＰＲＯＭＶＣｈ、単位記憶素子の形状の
違いから、２種類に分類される。１つはヒユーズとこれ
に接続された１つのＰＮ接合を単位記憶素子としヒユー
ズ′ｊｋ溶断することにより情報を書き込むヒユーズ型
Ｐ几ＯＭである。もう−万は、互いに逆方向に接続され
た２つのＰＮＮ接合金粉累子金単位記憶素子として使用
し、この２つのＰＮ接合のうち一方を破壊することによ
り情報を書き込む接合破壊型ＦＲＯＭである。
違いから、２種類に分類される。１つはヒユーズとこれ
に接続された１つのＰＮ接合を単位記憶素子としヒユー
ズ′ｊｋ溶断することにより情報を書き込むヒユーズ型
Ｐ几ＯＭである。もう−万は、互いに逆方向に接続され
た２つのＰＮＮ接合金粉累子金単位記憶素子として使用
し、この２つのＰＮ接合のうち一方を破壊することによ
り情報を書き込む接合破壊型ＦＲＯＭである。
纂３図は、従来の接合破壊型ＦＲＯＭの単位記憶素子の
断面図である。例えば、Ｐ型半導体基板ｌｌ上に、Ｎ＋
型埋込層１３及びＰ＋型埋込層１４及び１４’を選択的
に形成する。次に上記Ｐ型半導体基板１１上にＮ型エピ
タキシャルシリコ７層１５ｔ−形成する。このＮ型エピ
タキシャルシリコ７層１５に、シリコン酸化膜１６を選
択的に形成し単位記憶素子間を電気的に分離する。次に
Ｐ＋型埋込層１４′上に１３上のシリコン酸化膜１６で
電気的に分離されたＮ型エピタキシャルシリコ７層１５
の領域内に、Ｐ＋型ベース領域１８に形成し、さらにこ
のＰ生型ベース領域１８内ｉＣＮ”型エミッタ領域１９
ｔ−形成する。
断面図である。例えば、Ｐ型半導体基板ｌｌ上に、Ｎ＋
型埋込層１３及びＰ＋型埋込層１４及び１４’を選択的
に形成する。次に上記Ｐ型半導体基板１１上にＮ型エピ
タキシャルシリコ７層１５ｔ−形成する。このＮ型エピ
タキシャルシリコ７層１５に、シリコン酸化膜１６を選
択的に形成し単位記憶素子間を電気的に分離する。次に
Ｐ＋型埋込層１４′上に１３上のシリコン酸化膜１６で
電気的に分離されたＮ型エピタキシャルシリコ７層１５
の領域内に、Ｐ＋型ベース領域１８に形成し、さらにこ
のＰ生型ベース領域１８内ｉＣＮ”型エミッタ領域１９
ｔ−形成する。
上記のｇ３図に示した単位記憶素子４−ｊ、Ｎ＋型エミ
ッタ領域１９がアルミニウム電極により、−列に配線さ
れており、デジｙト＃Ｊｋ形成している。
ッタ領域１９がアルミニウム電極により、−列に配線さ
れており、デジｙト＃Ｊｋ形成している。
また、このデジット線に直交するように、へ十型埋込層
１３を一列に接続して、ワード線全形成している。この
種の記憶回路装置では、情報の書き込みは、デジット線
とワード線によりある特定の単位記憶素子を選択する。
１３を一列に接続して、ワード線全形成している。この
種の記憶回路装置では、情報の書き込みは、デジット線
とワード線によりある特定の単位記憶素子を選択する。
この選択された単位記憶素子へデジット線からワード線
へと書き込み電流Ｉｗを流す。選択された単位記憶素子
へ書き込み電流ＩＷが流れると、エミッタ・ベース間の
ＰＮ接合が破壊され、この単位記憶素子に情報が書き込
まれる。
へと書き込み電流Ｉｗを流す。選択された単位記憶素子
へ書き込み電流ＩＷが流れると、エミッタ・ベース間の
ＰＮ接合が破壊され、この単位記憶素子に情報が書き込
まれる。
Ｉ！１図は記憶素子の等何回路間である。Ｗｌ、 Ｗ。
はワード線％Ｄはデジット線、Ｑｉは情報の書き込み済
の単位記憶素子＊ Ｑｘ ｕ情報の未書き込みの単位記
憶素子である。こＣで、未書き込み単位記憶素子Ｑ２に
情報ｔ−書き込むものとする。通常、書き込み電ｉＩｗ
が単位記憶素子Ｑ２ を通って電流通路Ａｆｉｒ：流れ
ると、未書き込み単位記憶素子Ｑ２のエミッタを破壊し
て、情報が書き込まれる。
の単位記憶素子＊ Ｑｘ ｕ情報の未書き込みの単位記
憶素子である。こＣで、未書き込み単位記憶素子Ｑ２に
情報ｔ−書き込むものとする。通常、書き込み電ｉＩｗ
が単位記憶素子Ｑ２ を通って電流通路Ａｆｉｒ：流れ
ると、未書き込み単位記憶素子Ｑ２のエミッタを破壊し
て、情報が書き込まれる。
上述した従来のＦＲＯＭでは、第１図において。
この未書き込み単位記憶素子（ｈの隣りのワード線Ｗ１
に書き込み済単位記憶素子（ｈが存在すると、書き込
み電流Ｉｗの一部あるいは全部が電流通路Ｂｔｌ−流れ
、省き込みたい情報を朱書き込み単位記憶素子Ｑ２ に
書き込めなかったり、不十分な書き込みが生じる。これ
は記憶素子間に、２つの寄生トランジスタ効果が起るた
めである。書き込み済単位記憶素子Ｑｌ とＰ型半導
体基板とで寄生ｐｚＰ）’ランシスタ効果Ｑ３が発生す
る。また、書き込み済単位記憶累子Ｑ１のＮ 型埋込層
がエミッタとなりＰ型半導体基板がベースとなり未書き
込み単位記憶素子Ｑ２のＮ＋型埋込層がコレクタとなる
寄生ｐｚｐ トランジスター効果Ｑ４ も発生する。
に書き込み済単位記憶素子（ｈが存在すると、書き込
み電流Ｉｗの一部あるいは全部が電流通路Ｂｔｌ−流れ
、省き込みたい情報を朱書き込み単位記憶素子Ｑ２ に
書き込めなかったり、不十分な書き込みが生じる。これ
は記憶素子間に、２つの寄生トランジスタ効果が起るた
めである。書き込み済単位記憶素子Ｑｌ とＰ型半導
体基板とで寄生ｐｚＰ）’ランシスタ効果Ｑ３が発生す
る。また、書き込み済単位記憶累子Ｑ１のＮ 型埋込層
がエミッタとなりＰ型半導体基板がベースとなり未書き
込み単位記憶素子Ｑ２のＮ＋型埋込層がコレクタとなる
寄生ｐｚｐ トランジスター効果Ｑ４ も発生する。
この２つの寄生トランジスター間に寄生サイリスク効果
が発生する。つまり、点Ｋから最低電位領域までの半導
体基板の抑抗分Ｒが高いため、寄生トランジスタＱ３が
動作して、半導本基板へキャリアが注入蓄積され、点に
＆Ｃおける半導体基板電位が浮き上る。これにより寄生
ｎｐｎ ）ランシスターＱ＋が動作し、電流通路Ａに流
れるべき書き込み電流Ｉｗの一部あるいは全部が、電流
通路Ｂを流れることになる。従って、清報全書き込むべ
き未書き込み単位記憶素子Ｑｚに、情報が書き込まれな
かったり、あるいは書き込み不足による不良が発生した
りすることとなる。これらｆｌ、ＦＲＯＭの賽き込み歩
留り及び信頼性の低下の原因となる。
が発生する。つまり、点Ｋから最低電位領域までの半導
体基板の抑抗分Ｒが高いため、寄生トランジスタＱ３が
動作して、半導本基板へキャリアが注入蓄積され、点に
＆Ｃおける半導体基板電位が浮き上る。これにより寄生
ｎｐｎ ）ランシスターＱ＋が動作し、電流通路Ａに流
れるべき書き込み電流Ｉｗの一部あるいは全部が、電流
通路Ｂを流れることになる。従って、清報全書き込むべ
き未書き込み単位記憶素子Ｑｚに、情報が書き込まれな
かったり、あるいは書き込み不足による不良が発生した
りすることとなる。これらｆｌ、ＦＲＯＭの賽き込み歩
留り及び信頼性の低下の原因となる。
上記の寄生サイリスタ効果を防止するためには、半導体
基板の比抵抗を下げて、点Ｋから最低電位領域までの半
導体基板の抵抗Ｒを小さくする。これによって、寄生ｐ
ｎｐ）ランシスターＱａから半導体基板へ注入されるキ
ャリアは、半導体基板の抵抗Ｒｔｌ−通って最低電位に
吸収される。そのため、点Ｋにおける電位は浮き上がら
ず、寄生ｎｐｎトランジスターＱ４は動作しない。
基板の比抵抗を下げて、点Ｋから最低電位領域までの半
導体基板の抵抗Ｒを小さくする。これによって、寄生ｐ
ｎｐ）ランシスターＱａから半導体基板へ注入されるキ
ャリアは、半導体基板の抵抗Ｒｔｌ−通って最低電位に
吸収される。そのため、点Ｋにおける電位は浮き上がら
ず、寄生ｎｐｎトランジスターＱ４は動作しない。
従って、第８、図に示すＰ型半導体基板１１ｔｌ−不純
物＃度の高いＰ 型半導体基板に変えることで、寄生サ
イリスタ効果は防ぐことができ、情報が書き込めないと
か書き込み不足などの不良に改善できる。
物＃度の高いＰ 型半導体基板に変えることで、寄生サ
イリスタ効果は防ぐことができ、情報が書き込めないと
か書き込み不足などの不良に改善できる。
しかし、不純物濃度の高いＰ 型半導体基板にＮ＋型埋
込ｒｆ１１ｆｔ形成した場合 ｐ＋型半導体基板とＮ＋
型埋込層との間の接合容量が増大する。この容量の増大
は、アクセスタイムの低下という問題金招くという問題
点があった。
込ｒｆ１１ｆｔ形成した場合 ｐ＋型半導体基板とＮ＋
型埋込層との間の接合容量が増大する。この容量の増大
は、アクセスタイムの低下という問題金招くという問題
点があった。
本発明の簡単な講造で記憶素子間に働ぐ寄生サイリスタ
効果上押えるＯとにより、情報を確実に書き込むことが
可能となる半導体集積回路装置を提供するＯとを目的と
する。
効果上押えるＯとにより、情報を確実に書き込むことが
可能となる半導体集積回路装置を提供するＯとを目的と
する。
〔問題点を解決するための手段ｊ
本発明の半導体集積回路装置に、一導電型の半導体基板
と、該半導体基板上に形成色九た同一導電型のエピタキ
シャルシリコン層と、該同一導電型のエピタキシャルシ
リコン層上に選択的に形成シれた同一４累型の埋込層並
びに逆導電型の埋込層と、前記埋込層を有するエピタキ
シャルシリコン層上に形成色れた逆導電型のエピタキシ
ャルシリコン層とを有し、前記一導電型の半導体基板は
Ｐ型不純物全仔し、＃Ｐ型不純物の濃度は１０１６１０
１６（以上であり、また前記一導電型の半導体基板上の
同一導電型エピタキシャルシリコン層の不純物濃度はｌ
Ｑ １５［ｏｎ−” ３以下であるＣと全特徴として
構成される。
と、該半導体基板上に形成色九た同一導電型のエピタキ
シャルシリコン層と、該同一導電型のエピタキシャルシ
リコン層上に選択的に形成シれた同一４累型の埋込層並
びに逆導電型の埋込層と、前記埋込層を有するエピタキ
シャルシリコン層上に形成色れた逆導電型のエピタキシ
ャルシリコン層とを有し、前記一導電型の半導体基板は
Ｐ型不純物全仔し、＃Ｐ型不純物の濃度は１０１６１０
１６（以上であり、また前記一導電型の半導体基板上の
同一導電型エピタキシャルシリコン層の不純物濃度はｌ
Ｑ １５［ｏｎ−” ３以下であるＣと全特徴として
構成される。
次に、本発明の実施例について、図面全参照して説明す
る。第１図は、本発明の一実施例であるＦＲＯＭの単位
記憶素子の断面図である。
る。第１図は、本発明の一実施例であるＦＲＯＭの単位
記憶素子の断面図である。
例えば、Ｐ 型半導体基板３１上に、Ｐ型エピタキシャ
ルシリコン層３２を成長させる。次にこのＰ型エピタキ
シャルシリコン層３２上にＮ十型埋込層３３とＰ 型埋
込層３４及び３４′を選択的に形成する。次に上記Ｐ型
エピタキシャルシリコン層３２上にＮ型エピタキシャル
シリコ７層３５を成長させる。このＮ型エピタキシャル
シリコン／ｉ３５１Ｃシリコン酸化膜３６を選択的に形
成し、Ｎ１４エピタキシヤルシリコン層３５間ｔ”ｔｆ
ｉ的［分離する。次にＰ 型埋込層３４′上にＰ 型最
低電位領域３７を形成する。次にＮ＋型埋込層３３上の
シリコン酸化膜３６で電気的に分離されたＮ型エピタキ
シャルシリコ７層３５の領域内にＰ＋型ペース領域３８
を形成しさらに、このＰ 型ヘース領域内にＮ＋型エミ
ッタ領域３９を形成する。
ルシリコン層３２を成長させる。次にこのＰ型エピタキ
シャルシリコン層３２上にＮ十型埋込層３３とＰ 型埋
込層３４及び３４′を選択的に形成する。次に上記Ｐ型
エピタキシャルシリコン層３２上にＮ型エピタキシャル
シリコ７層３５を成長させる。このＮ型エピタキシャル
シリコン／ｉ３５１Ｃシリコン酸化膜３６を選択的に形
成し、Ｎ１４エピタキシヤルシリコン層３５間ｔ”ｔｆ
ｉ的［分離する。次にＰ 型埋込層３４′上にＰ 型最
低電位領域３７を形成する。次にＮ＋型埋込層３３上の
シリコン酸化膜３６で電気的に分離されたＮ型エピタキ
シャルシリコ７層３５の領域内にＰ＋型ペース領域３８
を形成しさらに、このＰ 型ヘース領域内にＮ＋型エミ
ッタ領域３９を形成する。
本実施例と第２図で示した従来例とを比較すると、従来
Ｐ型半導体基板１１上にＮ生型埋込層１３全有していた
が、本実施例では不純物濃度の高い戸型半導体基板３１
上に不純物濃度の低いＰ型エピタキシャルシリコン層３
２を有し、このＰ型エピタキシャルシリコン層３２上に
、Ｎ＋型埋込層３３を有している。
Ｐ型半導体基板１１上にＮ生型埋込層１３全有していた
が、本実施例では不純物濃度の高い戸型半導体基板３１
上に不純物濃度の低いＰ型エピタキシャルシリコン層３
２を有し、このＰ型エピタキシャルシリコン層３２上に
、Ｎ＋型埋込層３３を有している。
本実施例では、寄生ｐｎｐ トランジスターＱａが動作
してキャリアの注入が生じる点Ｋから、最低電位領域３
９までの部分に比抵抗の低いＰ 型半導体基板３１を有
しているため、点Ｋから最低電位領域３９までの抵抗Ｒ
１は小さな値を示す。従って寄生ｐｎｐｈランシスター
Ｑ３から点にへ注入されるキャリアは最低電位領域３７
へ吸収さｎｌ、点Ｋにおける電位は浮き上がらず、寄生
ｐｎｐトランジスタＱ４ ’ｔ’！動作しない。故に寄
生サイリスタ効果が発生せず、未書き込み単位記憶素子
の隣りのワード線に書き込み済単位記憶素子が存在して
も、正常な情報の書き込みが行なわれ、情報が書き込ま
れなかったり、あるいは書き込み不足による不良が発生
しない。
してキャリアの注入が生じる点Ｋから、最低電位領域３
９までの部分に比抵抗の低いＰ 型半導体基板３１を有
しているため、点Ｋから最低電位領域３９までの抵抗Ｒ
１は小さな値を示す。従って寄生ｐｎｐｈランシスター
Ｑ３から点にへ注入されるキャリアは最低電位領域３７
へ吸収さｎｌ、点Ｋにおける電位は浮き上がらず、寄生
ｐｎｐトランジスタＱ４ ’ｔ’！動作しない。故に寄
生サイリスタ効果が発生せず、未書き込み単位記憶素子
の隣りのワード線に書き込み済単位記憶素子が存在して
も、正常な情報の書き込みが行なわれ、情報が書き込ま
れなかったり、あるいは書き込み不足による不良が発生
しない。
また、不純物濃度の高いＰ 型半導体基板全使用した場
合に比べても、Ｎ 型埋込層との間の容量は小さくなる
。例えば不純物濃度Ｉ Ｑ ” ＬｃＩ＃−” ）のＰ
＋型半導体基板にＮ＋型埋込層を形成する場合、その容
量は、３０（ｐＦＩまた、１０ ”（５−”］のＰ型エ
ピタキシャルシリコン層にＮ＋型埋込層を形成すると、
容量ｔ’！ｌｏ［ｐＦＩとなる。この容量の差は、アク
セスタイムに影響を及ぼし、前者の３５（ｎｓ ｅｃ
）に対し、後者ａ２５［ｎ８ｅｃ）と１０（ｎ８ｅｃ）
の違いを生じる。
合に比べても、Ｎ 型埋込層との間の容量は小さくなる
。例えば不純物濃度Ｉ Ｑ ” ＬｃＩ＃−” ）のＰ
＋型半導体基板にＮ＋型埋込層を形成する場合、その容
量は、３０（ｐＦＩまた、１０ ”（５−”］のＰ型エ
ピタキシャルシリコン層にＮ＋型埋込層を形成すると、
容量ｔ’！ｌｏ［ｐＦＩとなる。この容量の差は、アク
セスタイムに影響を及ぼし、前者の３５（ｎｓ ｅｃ
）に対し、後者ａ２５［ｎ８ｅｃ）と１０（ｎ８ｅｃ）
の違いを生じる。
以上説明したとおり、本発明によれば、記憶素子間に働
らいていた寄生サイリスタ効果を防げ、しかも容量増大
によるアクセスタイムの増加も発生しないため、書き込
み歩留りの良い、信頼性の高い、高速の半導体集積回路
装置が得られる。
らいていた寄生サイリスタ効果を防げ、しかも容量増大
によるアクセスタイムの増加も発生しないため、書き込
み歩留りの良い、信頼性の高い、高速の半導体集積回路
装置が得られる。
第１図は本発明の一実施例の断面図、第２図に従来の接
合破壊型ＦＲＯＭの記憶素子の等両回路間、第３図に従
来の接合破壊型ＰＲ，ＯＭの記憶素子の断面図である。 １１・・・・・・Ｐ型半導体基板、１３．３３・・・・
・・Ｎ＋型埋込層、１４．１４’、３４．３４’・・・
・・・Ｐ＋型埋込Ｌ １５，３５・・・・・・Ｎ型エ
ピタキシャルシリコン層、１６．３６・・・・・・シリ
コン酸化［，１７゜３７・・・・・・Ｐ＋型最低電位領
域、１８．３８・・・・・・Ｐ＋型ベース領域、１９．
３９・・・・・・Ｎ＋型エミッタ領域、１９．３９・・
・・・・Ｎ＋型エミッタ領域、３１・・ＩＰ＋型半導体
基板、３２・・・・・・Ｐ型エピタキシャルシリコン層
、Ｗｌ、Ｗｌ・・・・・・ワード線、Ｄ・・・・・・デ
ジット線％ Ｑｔ ・・・・・・書き込み済単位記憶素
子％ Ｑｚ・・・・・・未書き込み単位記憶素子、Ｑ３
・・・・・・寄生ｒ’ｒトランジスタ、Ｑ４ ・・・
・・・寄生＜ｒ ｘ トランジスタ、Ｉｗ・・・・・・
書き込み電流、Ａ・・・・・・通常の電流通路、Ｂ・・
・・・・寄生サイリスタ効果発生時の電流通路、Ｋ・・
・・・・Ｎ 型埋込層とＰ型半導体基板（又は、Ｐ型エ
ピタキシャルシリコン層）との接合の近傍部、Ｒ・・・
・・・点Ｋから最低電位領域までの半導体基板の抵抗分
。 ・、−；−１ 代理人 弁理士 内 原 旨 ′・′）Ｖ−１コ 茅２１２Ｔ
合破壊型ＦＲＯＭの記憶素子の等両回路間、第３図に従
来の接合破壊型ＰＲ，ＯＭの記憶素子の断面図である。 １１・・・・・・Ｐ型半導体基板、１３．３３・・・・
・・Ｎ＋型埋込層、１４．１４’、３４．３４’・・・
・・・Ｐ＋型埋込Ｌ １５，３５・・・・・・Ｎ型エ
ピタキシャルシリコン層、１６．３６・・・・・・シリ
コン酸化［，１７゜３７・・・・・・Ｐ＋型最低電位領
域、１８．３８・・・・・・Ｐ＋型ベース領域、１９．
３９・・・・・・Ｎ＋型エミッタ領域、１９．３９・・
・・・・Ｎ＋型エミッタ領域、３１・・ＩＰ＋型半導体
基板、３２・・・・・・Ｐ型エピタキシャルシリコン層
、Ｗｌ、Ｗｌ・・・・・・ワード線、Ｄ・・・・・・デ
ジット線％ Ｑｔ ・・・・・・書き込み済単位記憶素
子％ Ｑｚ・・・・・・未書き込み単位記憶素子、Ｑ３
・・・・・・寄生ｒ’ｒトランジスタ、Ｑ４ ・・・
・・・寄生＜ｒ ｘ トランジスタ、Ｉｗ・・・・・・
書き込み電流、Ａ・・・・・・通常の電流通路、Ｂ・・
・・・・寄生サイリスタ効果発生時の電流通路、Ｋ・・
・・・・Ｎ 型埋込層とＰ型半導体基板（又は、Ｐ型エ
ピタキシャルシリコン層）との接合の近傍部、Ｒ・・・
・・・点Ｋから最低電位領域までの半導体基板の抵抗分
。 ・、−；−１ 代理人 弁理士 内 原 旨 ′・′）Ｖ−１コ 茅２１２Ｔ
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板と、該半導体基板上に形成され
た同一導電型のエピタキシャルシリコン層と、該同一導
電型のエピタキシャルシリコン層上に選択的に形成色れ
た同一導電型の埋込層並びに逆導電型の埋込層と、前記
埋込層を有するエピタキシャルシリコン層上に形成され
た逆導電型のエピタキシャルシリコン層とを有し、前記
一導電型の半導体基板はＰ型不純物を有し、該Ｐ型不純
物の濃度は１０＾１＾６〔ｃｍ＾−＾３〕以上であり、
また前記一導電型の半導体基板上の同一導電型エピタキ
シャルシリコン層の不純物濃度は１０＾１＾５〔ｃｍ＾
−＾３〕以下であることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246607A JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246607A JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125073A true JPS61125073A (ja) | 1986-06-12 |
| JPH0644608B2 JPH0644608B2 (ja) | 1994-06-08 |
Family
ID=17150922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246607A Expired - Lifetime JPH0644608B2 (ja) | 1984-11-21 | 1984-11-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644608B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362373A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体記憶回路装置 |
| JPS6376366A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体記憶装置とその製造方法 |
| JPS63116457A (ja) * | 1986-11-04 | 1988-05-20 | Nec Corp | 半導体記憶装置 |
| JPS63127569A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53111285A (en) * | 1977-03-08 | 1978-09-28 | Nippon Telegr & Teleph Corp <Ntt> | Low crosstalk monolithic pnpn switch matrix by pn junction isolation method |
-
1984
- 1984-11-21 JP JP59246607A patent/JPH0644608B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53111285A (en) * | 1977-03-08 | 1978-09-28 | Nippon Telegr & Teleph Corp <Ntt> | Low crosstalk monolithic pnpn switch matrix by pn junction isolation method |
Cited By (4)
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| JPS6362373A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体記憶回路装置 |
| JPS6376366A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体記憶装置とその製造方法 |
| JPS63116457A (ja) * | 1986-11-04 | 1988-05-20 | Nec Corp | 半導体記憶装置 |
| JPS63127569A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644608B2 (ja) | 1994-06-08 |
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