JPS6362373A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPS6362373A JPS6362373A JP61208169A JP20816986A JPS6362373A JP S6362373 A JPS6362373 A JP S6362373A JP 61208169 A JP61208169 A JP 61208169A JP 20816986 A JP20816986 A JP 20816986A JP S6362373 A JPS6362373 A JP S6362373A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路装置に関し、特にプログラム可
能な読出し専用記憶回路を備えた半導体記憶回路装置に
関する。
能な読出し専用記憶回路を備えた半導体記憶回路装置に
関する。
従来、プログラム可能な読出し専用記憶回路（Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｒｒｒｏ
ｒｙ 、以下ＰＲＯＭと称す）を備えた半導体記憶回路
装置においては、読出し専用として使用されるため単位
記憶素子に対する情報の確実な書込みが要求される。情
報を確実に書込むためには、書込みたい単位記憶素子の
確実な選択が必要とされる。従来、このＰＲＯＭはその
単位記憶素子の形状の違いから二種類に分類される。第
１はヒユーズおよびこれに接続された一つのＰＮ接合素
子で単位記憶素子を楕成し、ヒユーズの溶断により前記
ＰＮ接合素子に情報を書込むヒユーズ溶断型ＰＲＯＭで
ある。第２は逆方向に接続された二つのＰＮ接合素子で
単位記憶素子を構成し、この二つのＰＮ接合のうち一方
を破壊することにより情報を書込む接合破壊型ＦＲＯＭ
である。以下、ここでは後者の例について説明する。
ｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｒｒｒｏ
ｒｙ 、以下ＰＲＯＭと称す）を備えた半導体記憶回路
装置においては、読出し専用として使用されるため単位
記憶素子に対する情報の確実な書込みが要求される。情
報を確実に書込むためには、書込みたい単位記憶素子の
確実な選択が必要とされる。従来、このＰＲＯＭはその
単位記憶素子の形状の違いから二種類に分類される。第
１はヒユーズおよびこれに接続された一つのＰＮ接合素
子で単位記憶素子を楕成し、ヒユーズの溶断により前記
ＰＮ接合素子に情報を書込むヒユーズ溶断型ＰＲＯＭで
ある。第２は逆方向に接続された二つのＰＮ接合素子で
単位記憶素子を構成し、この二つのＰＮ接合のうち一方
を破壊することにより情報を書込む接合破壊型ＦＲＯＭ
である。以下、ここでは後者の例について説明する。
第２図は従来の接合破壊型ＰＲＯＭを構成する単位記憶
素子の一例の断面図である。
素子の一例の断面図である。
例えば、Ｐ型半導体基板１１上にＮ＋型埋込層１２を形
成し、次にこのＮ＋埋込層１２を分離するためのＰ＋型
分離層１３を選択的に形成する。
成し、次にこのＮ＋埋込層１２を分離するためのＰ＋型
分離層１３を選択的に形成する。
次に、Ｐ型半導体基板１１および埋込層１２上に埋込層
１２よりキャリア濃度が薄く且つシリコンをエピタキシ
ャル成長させたＮ型半導体層１４を形成する０次に、こ
のＮ型半導体層１４にシリコン酸化膜１５をＬＯＣＯＳ
法により選択的に形成し、このシリコン酸化膜１５とＰ
＋型分離層１３とにより単位記憶素子間を電気的に分離
する０次に、このシリコン酸化膜１５で電気的に分離さ
れたＮ型半導体層１４の領域内にＰ＋型ベース領域１６
を形成する０次に、このＰ＋型ベース領域１６内にＮ＋
型エミッタ領域１８を形成する。このＮ＋型エミッタ領
域１８はアルミニウムなどの金属電極２０により一列に
配線され、デジット線を形成する。また、このデジット
線に直交するように、Ｎ１型埋込層１２を一列に接続し
てワード線を形成する。
１２よりキャリア濃度が薄く且つシリコンをエピタキシ
ャル成長させたＮ型半導体層１４を形成する０次に、こ
のＮ型半導体層１４にシリコン酸化膜１５をＬＯＣＯＳ
法により選択的に形成し、このシリコン酸化膜１５とＰ
＋型分離層１３とにより単位記憶素子間を電気的に分離
する０次に、このシリコン酸化膜１５で電気的に分離さ
れたＮ型半導体層１４の領域内にＰ＋型ベース領域１６
を形成する０次に、このＰ＋型ベース領域１６内にＮ＋
型エミッタ領域１８を形成する。このＮ＋型エミッタ領
域１８はアルミニウムなどの金属電極２０により一列に
配線され、デジット線を形成する。また、このデジット
線に直交するように、Ｎ１型埋込層１２を一列に接続し
てワード線を形成する。
かかる構造の単位記憶素子からなるＰＲＯＭに情報の書
込みを行う場合は、選択された単位記憶素子のエミッタ
・ベース間のＰＮ接合を破壊することによって行われる
。このＰＮ接合破壊の手順および単位記憶素子間に発生
する寄生サイリスタ効果（寄生ＰＮＰＮ効果）について
第３図を参照して説明する。
込みを行う場合は、選択された単位記憶素子のエミッタ
・ベース間のＰＮ接合を破壊することによって行われる
。このＰＮ接合破壊の手順および単位記憶素子間に発生
する寄生サイリスタ効果（寄生ＰＮＰＮ効果）について
第３図を参照して説明する。
第３図は従来のＰＲＯＭの一例の等価回路図である。
書込みたい単位記憶素子、例えばＱＩＯをデジット線Ｄ
ｏとワード線Ｗ、とで選択し、デジット線り、から書込
み電流■、を流しワード線Ｗｌより吸収させる。この書
込み電流Ｉｗが電流通路Ａの如く流れることにより単位
記憶素子Ｑｒｏのエミッタ・ベース間のＰＮ接合を破壊
する。このＰＮ接合の破壊により単位記憶素子Ｑｌｏは
書込まれたことになる。
ｏとワード線Ｗ、とで選択し、デジット線り、から書込
み電流■、を流しワード線Ｗｌより吸収させる。この書
込み電流Ｉｗが電流通路Ａの如く流れることにより単位
記憶素子Ｑｒｏのエミッタ・ベース間のＰＮ接合を破壊
する。このＰＮ接合の破壊により単位記憶素子Ｑｌｏは
書込まれたことになる。
しかしながら、従来の単位記憶素子の構造によると、単
位記憶素子間で寄生サイリスタ効果が発生する。
位記憶素子間で寄生サイリスタ効果が発生する。
すなわち、書込みたい単位記憶素子Ｑｌｏと同一デジッ
ト線り。上に書込み済の単位記憶素子Ｑ。０が存在する
と、この単位記憶素子Ｑｏｏのベース領域と隣りにある
未書込みの単位記憶素子Ｑｏ１のベース領域間に寄生サ
イリスタＱｓが生じる。しかしながら、この単位記憶素
子Ｑｏｏの電流増幅率が高いと、この寄生サイリスタＱ
ｓの影響を受けて、電流通路Ａの如くに流れるべき書込
み電流Ｉｗの一部あるいは全部が寄生サイリスタＱｓ。
ト線り。上に書込み済の単位記憶素子Ｑ。０が存在する
と、この単位記憶素子Ｑｏｏのベース領域と隣りにある
未書込みの単位記憶素子Ｑｏ１のベース領域間に寄生サ
イリスタＱｓが生じる。しかしながら、この単位記憶素
子Ｑｏｏの電流増幅率が高いと、この寄生サイリスタＱ
ｓの影響を受けて、電流通路Ａの如くに流れるべき書込
み電流Ｉｗの一部あるいは全部が寄生サイリスタＱｓ。
未書込みの単位記憶素子Ｑ Ｏｌ 、デジット線ＤＩｒ
および書込み済み記憶素子Ｑ １１．ワード線Ｗ１を経
て電流通路Ｂの如く流れることになる。
および書込み済み記憶素子Ｑ １１．ワード線Ｗ１を経
て電流通路Ｂの如く流れることになる。
上述した従来の記憶素子の構造は、第２図に示すとおり
、Ｐ＋型ベース領域１６の内側にＮ＋型エミッタ領域１
８を形成しなければならない、従って、単位記憶素子当
りの占有面積がＮ”型エミッタ領域１８に制限されて、
単位記憶素子の高集積度化が困難になる欠点がある。
、Ｐ＋型ベース領域１６の内側にＮ＋型エミッタ領域１
８を形成しなければならない、従って、単位記憶素子当
りの占有面積がＮ”型エミッタ領域１８に制限されて、
単位記憶素子の高集積度化が困難になる欠点がある。
また、従来の単位記憶素子においては、Ｐ”型ベース領
域１６の幅が比較的狭く、電流増幅率（ｈｐｇ）が大き
くなりやすいため、情報を書込むべき未書込み単位記憶
素子（例えばＱｌｏ＞に情報が書込まれなかったり、不
十分な書込みが行われるという欠点がある。
域１６の幅が比較的狭く、電流増幅率（ｈｐｇ）が大き
くなりやすいため、情報を書込むべき未書込み単位記憶
素子（例えばＱｌｏ＞に情報が書込まれなかったり、不
十分な書込みが行われるという欠点がある。
更に、単位記憶素子に情報を書込むときに、上述の通り
単位記憶素子のベース領域幅が狭いため、エミッタ・ベ
ース接合を破壊する際にベース・コレクタ接合をも破壊
してしまう場合があり、書込み歩留りの低下を招くとい
う欠点もある。
単位記憶素子のベース領域幅が狭いため、エミッタ・ベ
ース接合を破壊する際にベース・コレクタ接合をも破壊
してしまう場合があり、書込み歩留りの低下を招くとい
う欠点もある。
本発明の目的は、上述のとおり単位記憶素子の高集積化
を実現し、単位記憶素子への書込み不良を解決するとと
もに、書込み歩留りを向上させる半導体記憶回路装置を
提供することにある。
を実現し、単位記憶素子への書込み不良を解決するとと
もに、書込み歩留りを向上させる半導体記憶回路装置を
提供することにある。
本発明の半導体記憶回路装置は、一導電型の半導体基板
に複数個の単位記憶素子を配置して読出し専用記憶回路
に用いた半導体記憶回路装置において、前記各単位記憶
素子が、前記半導体基板に選択的に設けられた逆導電型
の埋込層と、該埋込層を分離するように前記半導体基板
に選択的に設けられた一導電型の分離層と、前記埋込層
上に形成した逆導電型の半導体層と、該半導体層表面か
ら前記分離層に達するように前記分離層上に形成したシ
リコン酸化膜と、前記半導体層の上に設けた一導電型の
ベース領域と、該ベース領域上に被着した導電体層と、
該導電体層全面を覆うように被着した高抵抗多結晶シリ
コン層と、この高抵抗多結晶シリコン層に接続した金属
電極とを含んで構成される。
に複数個の単位記憶素子を配置して読出し専用記憶回路
に用いた半導体記憶回路装置において、前記各単位記憶
素子が、前記半導体基板に選択的に設けられた逆導電型
の埋込層と、該埋込層を分離するように前記半導体基板
に選択的に設けられた一導電型の分離層と、前記埋込層
上に形成した逆導電型の半導体層と、該半導体層表面か
ら前記分離層に達するように前記分離層上に形成したシ
リコン酸化膜と、前記半導体層の上に設けた一導電型の
ベース領域と、該ベース領域上に被着した導電体層と、
該導電体層全面を覆うように被着した高抵抗多結晶シリ
コン層と、この高抵抗多結晶シリコン層に接続した金属
電極とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのＰＲＯＭを
構成する単位記憶素子の断面図である。
構成する単位記憶素子の断面図である。
本発明の実施例においては、Ｐ型半導体基板１上にＮ＋
型埋込層２、Ｐ＋型分離層３、Ｎ型半導体層４、シリコ
ン酸化膜５、Ｐ＋型ベース領域６を形成する製造工程は
従来と同様である。
型埋込層２、Ｐ＋型分離層３、Ｎ型半導体層４、シリコ
ン酸化膜５、Ｐ＋型ベース領域６を形成する製造工程は
従来と同様である。
本発明の実施例においては、Ｐ＋型ベース領域６を形成
した後、Ｐ＋型ベース領域６の表面にシリコン酸化膜７
を形成し、しかる後そのシリコン酸化膜７を選択的にエ
ツチングして開孔部を形成する。次に、この開孔部を覆
うようにチタン、チタン−タングステン合金等の金属を
形成し導電体層８を形成する０次に、この導電体層８の
全面およびシリコン酸化膜７を覆うようにシリコンを気
相成長させて高抵抗多結晶シリコン層９を形成する。こ
の高抵抗多結晶シリコン層９の上に配線用の金属電極１
０を形成する。しがる後、この高抵抗多結晶シリコン層
９を通電させることによりＰ＋型ベース領域６とＮ型半
導体層４とのＰＮ接合を破壊し情報の書込みを行う。
した後、Ｐ＋型ベース領域６の表面にシリコン酸化膜７
を形成し、しかる後そのシリコン酸化膜７を選択的にエ
ツチングして開孔部を形成する。次に、この開孔部を覆
うようにチタン、チタン−タングステン合金等の金属を
形成し導電体層８を形成する０次に、この導電体層８の
全面およびシリコン酸化膜７を覆うようにシリコンを気
相成長させて高抵抗多結晶シリコン層９を形成する。こ
の高抵抗多結晶シリコン層９の上に配線用の金属電極１
０を形成する。しがる後、この高抵抗多結晶シリコン層
９を通電させることによりＰ＋型ベース領域６とＮ型半
導体層４とのＰＮ接合を破壊し情報の書込みを行う。
次に、本発明の実施例と従来のＰＲＯＭとの相異につい
て比較説明する。
て比較説明する。
従来はＰ＋型ベース領域１６の内側にＮ＋型エミッタ領
域１８を形成しているので、接合型トランジスタのベー
スが開放構造となっているのに対し、本発明の実施例で
はＰ＋型ベース領域６上に導電体層８を形成し、その上
に高抵抗多結晶シリコン層９を成長させる構造となって
いる。
域１８を形成しているので、接合型トランジスタのベー
スが開放構造となっているのに対し、本発明の実施例で
はＰ＋型ベース領域６上に導電体層８を形成し、その上
に高抵抗多結晶シリコン層９を成長させる構造となって
いる。
すなわち、本発明の実施例ではＰ＋型ベース領域６内に
Ｎ＋型エミッタ領域を必要としないため、Ｐ＋型ベース
領域６の幅を挟くすることができる。そのため単位記憶
素子当りの占有面積を従来に比べ大幅に小さくすること
ができ、単位記憶素子の高密度化が図られると同時に単
位記憶素子部の接合容量が大幅に減少する。
Ｎ＋型エミッタ領域を必要としないため、Ｐ＋型ベース
領域６の幅を挟くすることができる。そのため単位記憶
素子当りの占有面積を従来に比べ大幅に小さくすること
ができ、単位記憶素子の高密度化が図られると同時に単
位記憶素子部の接合容量が大幅に減少する。
また、本発明の実施例においては単位記憶素子が接合ト
ランジスタの構造とはならず、一つのＰＮ接合を有する
だけの構造となるため、従来の単位記憶素子ベース領域
間に発生したような寄生サイリスタが発生せず、従って
寄生サイリスク効果が発生しない。これにより信頼性の
高い単位記憶素子が得られ、ＰＲＯＭに正常な書込みが
行われる。
ランジスタの構造とはならず、一つのＰＮ接合を有する
だけの構造となるため、従来の単位記憶素子ベース領域
間に発生したような寄生サイリスタが発生せず、従って
寄生サイリスク効果が発生しない。これにより信頼性の
高い単位記憶素子が得られ、ＰＲＯＭに正常な書込みが
行われる。
更に、単位記憶素子への情報の書込みは、金属電極１０
から書込み電流を流し、この金属電極１０と高抵抗多結
晶・シリコン層９との反応により形成されるスパイクに
よって情報の書込みがなされる。しかしながら、このス
パイクは高抵抗多結晶シリコン層９の下に形成された導
電体層８によってＰ＋型ベース領域６に侵入するのを防
げられる。従って、ベース・コレクタ接合の破壊も防ぐ
ことができ、書込み歩留りのよい半導体記憶回路装置が
得られる。。なお、この導電体層８は前記スパイクに対
して障壁性の高いもの、例えばタングステン、チタン−
タングステン合金、窒化チタン、クロム、モリブデン等
の高融点材料で実現される。
から書込み電流を流し、この金属電極１０と高抵抗多結
晶・シリコン層９との反応により形成されるスパイクに
よって情報の書込みがなされる。しかしながら、このス
パイクは高抵抗多結晶シリコン層９の下に形成された導
電体層８によってＰ＋型ベース領域６に侵入するのを防
げられる。従って、ベース・コレクタ接合の破壊も防ぐ
ことができ、書込み歩留りのよい半導体記憶回路装置が
得られる。。なお、この導電体層８は前記スパイクに対
して障壁性の高いもの、例えばタングステン、チタン−
タングステン合金、窒化チタン、クロム、モリブデン等
の高融点材料で実現される。
なお、本発明の一実施例においては基体となる半導体基
板をＰ型半導体基板を用いて説明したが、Ｎ型半導体基
板を用いても同様に実現することができる。その際には
、Ｎ＋埋込層がＰ＋埋込層に、またＰ＋分離層がＮ＋分
離層に変る他、Ｐ型がＮ型に、Ｎ型がＰ型に変るにすぎ
ない。すなわち、一導電型の半導体素子と逆導電型の半
導体素子の関係にあり、どちらを採用しても同等に本発
明を実現することができる。
板をＰ型半導体基板を用いて説明したが、Ｎ型半導体基
板を用いても同様に実現することができる。その際には
、Ｎ＋埋込層がＰ＋埋込層に、またＰ＋分離層がＮ＋分
離層に変る他、Ｐ型がＮ型に、Ｎ型がＰ型に変るにすぎ
ない。すなわち、一導電型の半導体素子と逆導電型の半
導体素子の関係にあり、どちらを採用しても同等に本発
明を実現することができる。
以上説明したように、本発明は導電体層および高抵抗多
結晶シリコン層を用いることにより、単位記憶素子のベ
ース領域の占有面積を低減して単位記憶素子の高密度化
をはかり、単位記憶素子部の接合容量を大幅に低減した
こと、単位記憶素子間に発生する寄生サイリスタ効果を
発生させないようにしたため書込み不良がないこと、お
よび情報の書込み時にベース・コレクタ接合の破壊ある
いは劣化を防止したため歩留りのよい単位記憶素子を得
られること等を実現した半導体記憶回路装置を得られる
効果がある。
結晶シリコン層を用いることにより、単位記憶素子のベ
ース領域の占有面積を低減して単位記憶素子の高密度化
をはかり、単位記憶素子部の接合容量を大幅に低減した
こと、単位記憶素子間に発生する寄生サイリスタ効果を
発生させないようにしたため書込み不良がないこと、お
よび情報の書込み時にベース・コレクタ接合の破壊ある
いは劣化を防止したため歩留りのよい単位記憶素子を得
られること等を実現した半導体記憶回路装置を得られる
効果がある。
第１図は本発明の一実施例を説明するためのＰＲＯＭの
単位記憶素子の断面図、第２図は従来の接合破壊型ＦＲ
ＯＭの単位記憶素子の一例の断面図、第３図は第２図に
示した単位記憶素子からなるＰＲＯＭの一例の等価回路
図である。 １ ・・・一導電型半導体基板、２ ・・・逆導電型の
埋込層、３ ・・・一導電型の分離層、４ ・・・逆導
電型半導体層、 ５ ・・・シリコン酸化膜、６ ・・
・一導電型ベース領域、７ ・・・シリコン酸化膜、８
・・・ 導電体層、９ ・・・高抵抗多結晶シリコン
層、１０ ・・・金属電極。 第 １ 図 茅 ２ 回 ＄３図
単位記憶素子の断面図、第２図は従来の接合破壊型ＦＲ
ＯＭの単位記憶素子の一例の断面図、第３図は第２図に
示した単位記憶素子からなるＰＲＯＭの一例の等価回路
図である。 １ ・・・一導電型半導体基板、２ ・・・逆導電型の
埋込層、３ ・・・一導電型の分離層、４ ・・・逆導
電型半導体層、 ５ ・・・シリコン酸化膜、６ ・・
・一導電型ベース領域、７ ・・・シリコン酸化膜、８
・・・ 導電体層、９ ・・・高抵抗多結晶シリコン
層、１０ ・・・金属電極。 第 １ 図 茅 ２ 回 ＄３図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板に複数個の単位記憶素子を配
置して読出し専用記憶回路に用いた半導体記憶回路装置
において、前記各単位記憶素子が、前記半導体基板に選
択的に設けられた逆導電型の埋込層と、該埋込層を分離
するように前記半導体基板に選択的に設けられた一導電
型の分離層と、前記埋込層上に形成した逆導電型の半導
体層と、該半導体層表面から前記分離層に達するように
前記分離層上に形成したシリコン酸化膜と、前記半導体
層の上に設けた一導電型のベース領域と、該ベース領域
上に被着した導電体層と、該導電体層全面を覆うように
被着した高抵抗多結晶シリコン層と、この高抵抗多結晶
シリコン層に接続した金属電極とを含んで構成されるこ
とを特徴とする半導体記憶回路装置。 ２、導電体層がタングステン、チタン−タングステン合
金、窒化チタン、クロム、あるいはモリブデンから選ば
れた材料で作られている特許請求の範囲第１項記載の半
導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208169A JPS6362373A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208169A JPS6362373A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362373A true JPS6362373A (ja) | 1988-03-18 |
Family
ID=16551800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208169A Pending JPS6362373A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362373A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720463A (en) * | 1980-07-14 | 1982-02-02 | Toshiba Corp | Semiconductor memory device |
| JPS61125073A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-09-03 JP JP61208169A patent/JPS6362373A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720463A (en) * | 1980-07-14 | 1982-02-02 | Toshiba Corp | Semiconductor memory device |
| JPS61125073A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体集積回路装置 |
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