JPS5829630B2 - プログラマブル半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、支持部材を具え、半導体回路素子と、第１ラ
インに属すると共に前記半導体回路素子に導電接続出来
る電気的導体とを有しているプログラマブル半導体装置
に関する。

さらに本発明は斯様な半導体装置の製造方法に５関する
。

上述した斯種プログラマフル半導体装置は、例えば、プ
ログラマブル読取専用メモ！Ｊ（ＰＲＯＭ）の一部分を
形成し得るものである。

プログラマブル読取専用メモリの他に、例えば、実際の
回路の論０理機能はプログラミング・ステップによって
後で定められるような、タイプＰＬＡ （プログラマ
ブルロジック・アレイ）の論理回路に対してもこのプロ
グラマブル半導体装置を使用してもよい。

斯種プログラマブル半導体装置は米国特許第３７８１９
７７号明細書に記載されており、これに示されている装
置では、絶縁材料から成る薄い層が電気導体と半導体回
路素子（ダイオード）との間に設けられている。

この導体とダイオードとの間の接続は、導体とダイオー
ドのある区域との間に電位差を与え導体の材料が絶縁材
料中へ侵入するようにさせて、行なっている。

この侵入効果をもたらすためにはやや高い電圧が必要で
ある。

絶縁材料の薄層の厚みを低減させると必要な電圧も低く
なるが、このため他方においては絶縁材料中に欠陥が生
ずるため導体とダイオードとの間に初めから不所望な接
続が形成される惧れがある。

本発明の目的は、特に、導体と半導体回路素子との間の
プログラマブル接続を従来とは全く異なる方法で得るよ
うになしたプログラマブル半導体装置を提供することに
ある。

本発明の他の目的はピット密度を出来るだけ高くしかつ
読取速度を出来るだけ速くなしたプログラマブル読取専
用メモリを提供することにある。

本発明は、斯様な接続を導体と回路素子との間の静電的
な力によって有効的に生じさせることが出来及び、特に
本発明によるプログラマブル半導体装置をプログラマブ
ル読取専用メモリに使用する場合には、斯るメモリの書
込時間（プログラミング・タイム）を著しく短縮出来、
回路素子の寸法を、例えば選択ラインの一部分を形成す
るような導体の寸法とは関係なく、選択可能であるとい
う事実に基づいて成されたものである。

加えて、本発明はプログラマブル接続に好適な箇所を選
択することによって高ビット密度と、斯る装置をプログ
ラムされていない状態では不活性化（ｐａｓｓｉｖａｔ
ｉｎｇ ）する可能性とを達成できるという事実に基づ
いてなされたものである。

従って、本発明によれば、プログラマブル半導体装置の
第１実施例では、導電性材料のス） ＩＪツブを具え、
該ストリップの少くとも一端を前記第１ラインに属する
前記導体に導電接続させてあり、さらに前記ストリップ
を少なくともその一部分の長さにわたって、ガス又は真
空によって、前記半導体回路素子又はこの半導体回路素
子に導電接続された接触層から分離させてあり、さらに
前記ストリップの一部分は前記半導体回路素子又は前記
接触層の上側で前記導体から分離されて延在すると共に
前記導体との分離は、前記ストリップと前記半導体回路
素子又は前記接触層との間の静電的な力によって該スト
リップと該半導体回路素子又は該接触層との間に接続が
形成出来るようになされた中間のスペースによって、行
なわれるようになしであることを特徴とする。

さらに、本発明の第２実施例では、導電性材料のストリ
ップを具え、該ストリップを前記半導体回路素子に導電
接続させてあり、さらに前記ストリップの一部分は前記
第１ラインに属する前記導体の下側で前記支持部材、前
記半導体回路素子又は該半導体回路素子と導電接続され
た接触層から分離されて延在しており、前記ストリップ
の一部分の前記導体からの分離は、前記ストリップと前
記導体との間の静電的な力によってこれら間に接続が形
成出来るようになされた前記ストリップと前記導体との
間の中間のスペース中のガス又は真空によって行なうよ
うになしであることを特徴とする。

本発明による第１の利点は、導体と半導体回路素子との
間の接続を非常に信頼性の高い方法で実現出来ることで
ある。

その上、例えばプログラマブル読取専用メモリのワード
選択ラインの一部分を形成出来るような第１ラインに属
している導体の場合には、断面積の十分大きい導体を使
用して可能な限り短かい読取及び書込時間を得ると同時
に電気的導体の材料のストリップの場合には、必らずし
も高電圧を必要とすることなく静電気的な力によるプロ
グラミングが行なわれ得るという利点がある。

ン 半導体本体上に存る導電性表面とその上側を延在
している導体との間の電気的接続を静電的な力で形成す
ることについては既に米国特許第３５３９７０５号明細
書中で提案されている。

加えて、半導体回路素子（例えばダイオード）ｉ を大
部分ストリップの下側に設けることが出来るので、高ビ
ット密度を有するプログラマブル読取専用メモリを得る
ことが出来る。

本発明のプログラマブル半導体装置の好適実施例にち・
いては、前記ストリップは中空のスペース９ 中にあり
、該スペースの壁を、前記導体から外れて存在する半導
体回路素子又は支持部材の一部分上にわたって設けられ
た保護材料によって、少なくとも部分的に形成させるこ
とが出来る。

このように構成すれば、実際のプログラミングが行なわ
れる前に保護材料（不活性化層）を設けることができる
ので、半導体装置をプログラムされていない状態で実装
して引き渡すことが出来る。

導電性材料のストリップは、例えば、ニッケル、コバル
ト又は白金の一種を含み、その厚みは好寸しくは最大０
．５μｍである。

この場合、プログラミングの際に装置を損傷せずに実際
に使用出来るような電圧によって所要の静電気的な力を
発生させることが出来る。

同じ理由により、半導体回路素子と、個別的に延在して
いるス） ＩＪツブ部分との間のスペースは好筐しくは
最大でも０．５μｍとする。

プログラマブル半導体メモリに使用するための本発明に
よるプログラマブル半導体装置の好適実施例によれば、
前記第１ラインは第１ライン群の一部分を形成しており
、該第１ライン群は該第１ライン群と交差している第２
ライン群トクロスバー・システムを形成しており、さら
に前記半導体回路素子は前記クロスバ−・システムの交
差部の地域に存在しかつ前記第２ライン群のあるライン
に接続されるようになしてもよい。

さらに、本発明によれば、前記支持部材は前記半導体回
路素子が設けられている半導体本体を具えることが出来
る。

斯様に構成すれば、半導体本体中に例えば選択用のデコ
ーダ及び出力増幅器のような別の回路素子を備え得る。

その上、斯様な装置にも・いては、第２ライン群の全部
芽たは一部分を半導体本体中に埋込区域として構成し得
る。

斯様な埋込区域を好１しくは、所定の距離をもって、半
導体本体の表面に存る導電性材料のストリップと接続さ
せる３このようになすことにより、プログラミングの期
間に、同一の半導体、回路素子に対し数個の電流通路が
存在し、加えて一層低い電圧が十分であるような一層低
い抵抗を有するようになすことが出来る利点がある。

これと同時に、読取期間に、第２ライン群中の前述した
低オーミツクの並列接続の存在により、応答時間が著し
く短縮する。

この実施例では、例えば、ダイオード又はトランジスタ
によって形成し得る半導体回路素子は好１し←は埋込区
域の上側の低ドープト半導体区域の下側に整流接合（シ
ョットキ接合）を有するダイオードとこの低ドープト半
導体区域に接触した電極とを具える。

その結果、斯る装置で製造されたメモリの読出速度は速
い。

本発明によるプログラマブル半導体装置ノ製造に当り、
電極を備えるか又は接触層に導電接続されている少なく
とも半導体回路素子を表面に有している支持部材から出
発し、この組立体に第１補助層を被覆し、前記接触層又
は電極の上側に少なくとも部分的に存在するように前記
第１補助層上に導電材料のストＩＪツブを設け、この組
立体を第２補助層で被覆し及びこれら第１及び第２補助
層を経て前記ストリップの一端と少なくとも部分的に＝
致する孔を形成し、少なくとも該孔中に導体パターンを
設は及び、該導体パターンをマスクドして使用して２つ
の前記補助層を選択して除去し、この場合、前記第１補
助層の材料を、前記支持部材、電極又は接触層及び前記
ストリップ、導体パターン及び少なくとも前記第１補助
層によって覆われている限り前記半導体回路素子の材料
に関して、選択的にエツチング出来るようになしており
及び前記第２補助層の材料を前記ストリップ及び導体ト
ラックに関して選択的にエツチング出来るようになして
おり、この処理の期間中前記導体パターンの支持素子は
前記孔中に残存し、これら孔間にプログラマブル半導体
装置の第１ラインに属する電気的導体が延在し及びこれ
ら孔中に前記導体と導電接続された導電性ストリップが
残存し該ストリップの少なくとも一部分が前記支持部材
、前記半導体パターン及び前記半導体回路素子又は該半
導体回路素子の上側の接触層から分離して延在している
ことを特徴とする。

さらに、ストリップがプログラムされていない状態では
半導体回路素子に導電接続されている第２実施例による
プログラマブル半導体装置の製造に当っては、電極を備
えるか又は接触層に導電接続されている少なくとも半導
体回路素子を有している支持部材から出発し、この組立
体に前記電極又は前記接触層の少なくとも一部分を露出
させるように窓が設けられている第１補助層で被覆し、
該第１補助層上及び少なくとも前記窓中に導電性材料の
スｌ−ＩＪツブを設け、この組立体に第２補助層を被覆
し及び前記第１及び第２補助層を経て孔を形成し、少な
くとも前記ストリップの一端の地域及び前記孔中に導体
パターンを設は及び、該導体ハターンをマスクとして使
用して、２つの前記補助層を選択して除去し、この場合
前記第１補助層の材料を、前記支持部材、電極又は前記
接触層、前記ス） ＩＪツブ、前記導体パターン及び少
なくとも前記第１補助層によって覆われている限り前記
半導体回路素子の材料に関して、選択的にエツチング出
来るようになしてあり及び前記第２補助層 Ｚの材料を
前記ストリップ及び前記導体パターンの材料に関して選
択的にエツチング出来るようになしてあり、この処理の
期間中前記導体パターンの支持素子は前記孔中に残存し
、これら孔間にプログラマブル半導体装置の第１ライン
に属する導体が延在し及びこれら孔中に前記半導体回路
素子と導電接続された導電性ストリップが残在し該スト
リップの少なくとも一部分は前記支持部材、前記導体パ
ターン及び前記半導体回路素子又は前記導体の下側の接
触層と分離して延在していることを特徴とする。

斯る方法では、第１及び第２補助層として同一材料を使
用するのが好筺しい。

このようにすると、製法が簡単となり従って安価ともな
る。

この場合、好適な材料は例えばアルミニウムである。

導体ハターンの材料を好ましくは電着によって設ける。

ｌ、孔すなわちいわゆるピンホールがアルミニウムの堆
積層に存在し得ることが判っていた。

電着の場合には、成長はて方の方向にのみ行なわれるの
でこのようなピンホールは導体パターンの材料で埋めら
れ従って短絡を生ずるのを防ぐことが出来る。

以下、図面により本発明の実施例につき説明する。

同、図は図式的に描いたものであって、比率通りには示
しておらず、断面図を明確に示すために特に厚み方向の
寸法を強調して示しである。

さらに、同一導電型の半導体区域には同一方向に斜線を
付して示し、各実施例に勅いて対応する部分には同一参
照番号を付して示す。

第１図は本発明によるプログラマブル半導体装置を示す
図式的平面図、第２及び３図は第１図の■−■線及び■
−■線に沿って取って示した図式的断面図である。

この実施例では、半導体本体１は支持部材の一部分を形
成している。

この半導体本体１は第１導電型例えばＰ型の半導体基板
２を具え、この基板の厚みは約５００μｍであって抵抗
率は」Ω・ｃｍ（これは約３・１０１５原子／ｃｒ／ｌ
のアクセプタ・ドーピングに対応する）である。

この半導体基板２上にはｎ型エピタキシャル層３を厚み
を約５μｍかつ抵抗率を約１Ω・ｃｍ（これは約１・１
０１５原子／ｃｒＡのドナードーピングに対応する）と
して成長させる。

この実施例では、プログラマフル半導体装置は、交差ラ
イン群のクロスバ−・システムを有しているプログラマ
ブル読取専用メモリの一部分を形成する。

さらにこの実施例では、この様なライン群の１つのライ
ンを低オーミツクの埋込区域４によって形成し、この区
域のシート抵抗を約２０Ω／口とする。

さらにこのラインは、例えば、プログラマブル読取専用
メモリのビット・ラインを形成する。

； この実施例では、例えばダイオード又はトランジ
スタとし得る半導体回路素子を埋込区域４の上側に設け
られた整流接合（ショットキ・ダイオード）によって形
成する。

この目的のため、半導体本体１の表面５上に設けられた
厚みが約０．５μｍの絶縁層６例えば酸化珪素に窓７を
設け、この窓内に高オーミツクのｎ型エピタキシャル珪
素と整流接合（ショットキ接合）を形成する材料の電極
８を設ける。

この実施例では電極は白金−ニッケル合金を含有し、他
の好適材料として例えばクロッ ム又はチタンがアル。

半導体回路素子及び埋込区域４を半導体本体１内の別の
素子、例えば、埋込区域４と平行に延在している、関連
する半導体回路素子を有する同様な区域から電気的に絶
縁するために、半導体本体）１ばＰ型の分離区域９を具
え、この分離区域を、例えば、ｎ型エピタキシャル層３
を通る深い拡散によって設けている。

半導体回路素子は埋込区域４と、との埋込区域４と交差
する電気的導体１０との交差地域に在り、５ 例えばプ
ログラマブル読取専用メモリのワード・ラインを形成す
る。

本発明によるプログラマブル半導体装置は導電性ストリ
ップ１１をを具え、その一端は導体１０に導電接続して
おり、またこのストリップは導体の一部分の長さにわた
り支持部フ材本例では半導体本体１の上に設けられた層
６と、この層６中の窓７に設けられた電極８とを含む半
導体本体１から分離して延在すると共に、交差している
導体１０の一部分を形成している２つの支持部分１３間
に在る導体１０の橋絡部分１２からも分離されている。

このス） ＩＪツブ１１の一部分は半導体回路素子、特
に電極８の上側を延在し、約０．３μｍの中間スペース
によって電極と分離されている。

この実施例では、ストリップ１１はニッケルとし、その
厚みを約０．１５μｍとする。

その他の好適材料としてコバルト又は白金がある。

埋込区域４ち−よび導体１０に、例えばプログラマフル
読取専用メモリの場合にはアドレッシング回路及び所要
に応じて増幅回路を用いて、好適電圧を印加すると、こ
れら電圧はエピタキシャル層３を経て電極８へ与えられ
ると共に導体１０を経てプログラマブル接続素子である
ス） ＩＪツブ１１にも供給される。

静電的な力によって、このプログラマブル接続素子１１
は電極８と接触する程度に寸で曲がることが出来る。

十分に高い電圧に維持すると、導体１０、ス） ＩＪツ
ブ１１及び電極８を通り、さらにエピタキシャル層３を
経て埋込区域４へと電流が流れ、寸たその逆の方向に電
流が流れ始める。

この電流を十分太きくし局部的に熱放出を行なって溶着
部を形成してプログラマブル接続素子１１すなわちスト
リップが電極８に永久的に接続されるようになし得るよ
うにできる。

この方法は著しく簡単で信頼性も高い。

第１図に示すような半導体装置を用いて製造されたプロ
グラマフル読取専用メモリは読出速度が早いという利点
がある。

これ・は、この実施例ではワード・ラインを形成する導
体１０の寸法が、ストリップ１１の寸法と関係がなく、
特に導体１０の厚み及び幅を相当大きく選んでその抵抗
を小さく従ってこの装置によって製造されるメモリの書
込及び読取時間を著しく短かくし得るという事実に起因
する。

導電性材料例えばアルミニウムから成るストリップ１Ｔ
を絶縁層６上に設け、これを例えば窒化珪素の層１８に
よって交差導体１０に対し電気的に絶縁する。

これらストリップ１７を所定の規則的な距離間隔で接触
ホール１９を介して埋込区域４と接触させるので、本例
ではビット・ライン中に小さな直列抵抗を得るようにな
す。

この装置は導体１０及び支持部材（窒化物の層１８を含
む半導体本体１１）の並置部分の上に設けられた保護材
料層２０を具えている。

このように、ストリップ１１は、第３図に示すように少
なくとも壁の一部分２２がこの保護材料層によって形成
されているスペース２１中に存在スる。

ストリップ１１は中空のスペース２１内に存在するので
、装置が完全に不活性化されかつ好適なパッケージ処理
された後に、プログラミングを行なうことができる。

その結果、設けられるべきパターンを知る１では不活性
化されていない、プログラムされていない装置をストア
に保持する必要はない。

このため、装置が（湿気、温度、その他等の）不所望な
環境にさらされることはないという信頼性及び在庫調整
の両者の点に関して利点を有する。

加えて、所要に応じプログラマブル読取専用メモリ毎に
及び買手自身によって個別的にプログラミングを行なう
ことができる。

本実施例では、回路素子例えばショットキ・ダイオード
が導体１０の下側に存在するので、高ビット密度を遠戚
することができる。

また、図に示すように装置中にショットキ・ダイオード
を使用することにより、斯様な装置が使用されるプログ
ラマブル読取専用メモリの読出速度を著しく高めること
が出来る。

次に、第４図ないし第７図を用いて第１図ないし第３図
に示すプログラマブル半導体装置の製法の−ｆＩＩにつ
き説明する。

同、第４図は多数の製造工程で使用されるマスクの開口
部を図式的に示し、第５図〜第７図は第２図に示す装置
の各製造段階を図式的に示す。

出発材料を抵抗率が１Ω・ｃｍであって厚みが約５００
μｍのＰ型基板２とする。

この基板に通常の方法でｎ型Ｏ埋込区域４（そのシート
抵抗を例えば２０Ω／口とする）を設ける。

次いで、厚みが約５μｍで抵抗率が約１Ω・ｃｍのエピ
タキシャル層３を成長させる。

続いて既知の一般的方法で、分離区域９を拡散を用いて
形成する。

斯して得られた装置の表面５を清浄した後［（特に前の
段階で成長じた酸化物層を除去した後）例えば酸化珪素
のような絶縁材料の層６を表面５の全体にわたり設け、
次いでこの層中に接触用窓７をエツチングして形成する
。

これら窓に白金−ニッケルの薄い層８（例えば約０，１
μｍの厚みとする）を設け、下側の高オーミツク珪素と
ショットキ接合を形成する。

この層８は窓７の端縁を越えて僅かに突出してもよく、
これがため層８の形成は厳密ではない。

所要に応じ、この層８の上側に薄いチタン−タングステ
ン層を設けてもよい。

既知のように、例えばアルミニウムのような導電性トラ
ック１７すなわちストリップを絶縁層６上に設ける。

数個の半導体素子から成るより大型の構成の場合には、
これらトラック１７が半導体素子と規則的にある距離を
以って接触出来るようにするため、層６には窓７の形成
と同時に第１図に示すような接触用窓すなわちホール１
９を形成し、この窓１９を電極８の製造期間中は所要に
応じて被覆するようになす。

このようにして第５図に示すような形態を得る。

斯して得られた装置に、例えばプラズマ堆積法を用いて
、窒化珪素の層１８を約０．７μｍの厚さで被覆する。

この層１８をフォトリゾグラフ的に窓２３を設け、その
結果電極８及び絶縁層６の一部分を露出させる。

次いで、装置全体を約０．３μｍの厚さのアルミニウム
の層２４で被覆する。

次の段階で、約０．１５μｍの厚さのニッケル層を堆積
させ、約４０℃の、１：１０の割合で希釈化された硝酸
溶液を用いてエツチングしてフォトリゾグラフ的にパタ
ーンを形成してストリップ１１を設はル。

この実施例では、残存しているニッケルを第４図に示す
ように完全に窓２３内に位置させる。

しかし、後者の点は厳密性を必要とせず、ストリップ１
１の形状も種々選択することができる。

次イテ、約０．７μｍの厚みのアルミニウムの層２５を
設ける。

次いで、この組立体にフォトレジスト層２６を設け、こ
の層中の、支持部分が形成されるべき地域にフォトリゾ
グラフ的に窓２７を規定する。

これによって、第６図に示すような形態を得る。

このフォトレジスト層２６をマスクとして使用し、窓２
７の地域における層２４．２５のアルミニウムを約４０
℃の温度における１％の水酸化ナトリウムの溶液中でエ
ツチングして除去する。

その後、装置全体にニッケル層を約１μｍの厚みで設け
るが、これを短絡を防ぐため電着法を用いて行なうのが
好適である。

実際には、中間の層２４２５のアルミニウムには一般に
はいわゆるピンホールと称する穴が形成され、この穴は
スパッタリングによるニッケルの堆積中にニッケルで満
たされ、これは次のエツチング工程においても腐食され
ず従って短絡を形成することが判っている。

電着を使用することにより、特願昭５４−１４６６３７
号にも開示されているように、一方の方向にのみ成長が
起り、短絡を回避出来る。

この場合、例えば５ｎｍ程度の著しく薄いニッケルの層
を前以って堆積させて酸化珪素６及び窒化珪素の層１８
上に電着を特に良好になすことが出来る。

しかしながら、この層がち１り薄すぎると、前述の短絡
が生じてし１う。

次いで、このように設けたニッケルの層から、約４０℃
における１０係の硝酸水溶液を使用して、フォトリゾグ
ラフ的エツチング法によって電気導体１０をエツチング
して得る。

このようにして得られた形態を第７図に示す。

この場合、アルミニウム２４．２５は支持部分１３間に
存在する導体１０の橋絡部分１２の下側はもとより、図
の面を越えて窒化珪素の層１８上にも依然として残って
いる。

従って、この場合には約４０℃における１係の水酸化ナ
トリウム水溶液のエツチング浴中で、とのアルミニウム
を除去する。

このアルミニウムを支持部材から完全に除去した後に、
ガラス或いは酸化珪素の不活性化層を、例えば蒸着寸た
は他の好適な堆積法によって組立体上に設ける。

導体１０はマスクとして作用するので、装置の最終的形
態では、ストリップ１１はスペース２１ 内に：カプセ
ル化され、そのカプセルの壁の一部分２２は不活性化層
２０によって形成されている。

斯して第１図〉第３図に示す装置を得る。

第８図は第２図に示す装置の変形例を示す断面図であり
、プログラムされていない状態ではストリップ１１は電
極８ＶＣ導電接続されている。

狭いスペース１６が導体１０とストリップ１１との間に
設けられている。

さらに第２図の符号と同一符号は同一の意味を有してい
る。

導体１０とス） ＩＪツブ１１との間に十分高い電位差
を加えると、静電気力によりこれらが接触して溶着する
ことが出来る。

第８図に示す装置の製法は第２図に示す装置の製法と類
似しており、この場合には第１補助層２４の電極８の地
域にストリップ１１を設ける前に電極の少なくとも一部
分を露出させる窓を設け、この窓を介してストリップ１
１を電極８と接触させるようになす。

本発明は上述した実施例にのみ限定されるものではなく
、本発明の範囲を逸脱することなく多くの変形をなし得
ること勿論である。

例えば、第９図は第２図に示す装置の変更実施例を示し
、この場合にはスｌ−’）ツブ１１の両端を導体１０に
接続させている。

従って、このストリップ１１の剛直性はさらに高１す、
この形態は第２図に示す形態に比べて整列が簡単となり
従って再現性高く製造出来る。

その上、埋込区域４の絶縁を深いＰ型区域９を使用する
代わりに局部酸化法によっても行なうことが出来、回路
素子に対してはショットキ・ダイオードを用いる代わり
にｐ−ｎダイオード捷たはトランジスタ（バイポーラ・
トランジスタ並びに電界効果トランジスタ）を選定して
も良い。

図示の実施例においては、所要に応じて平行な導体１７
を省略してもよい。

その場合、絶縁層１８も必要ではなく、支持部分１３を
絶縁層６上に直接設ける。

図示の実施例では、半導体回路素子が形成される半導体
本体によって支持部材を形成する。

ｆｆ１Ｊ７）実施例では、例えばＳ ＯＳ （Ｓ １ｌ
ｉｃｏｎ ｏｎ −８ａ−ｐｐｈｉｒｅ）技術を用い
が、絶縁支持部材上に半導体回路素子を設げることが出
来る。

例えば第１０図は本発明による斯様なプログラマブル半
導体装置の一例を示す図式的平面図で、第１１図は第１
０図のＸＩ−ＸＩ線に沿って取って示した断面図である
。

この例では、半導体装置３１は絶縁材料例えばサファイ
ヤの支持部材３２を具え、その上にクロスバ−・システ
ムが設けられている。

このクロスバ−・システムは支持部材３２上に設けられ
た導体トラック３３とこのトラック３３と交差する導体
１０とから成る。

このクロスバ−・システムの交差部分の地域において、
支持部材３２上に半導体回路素子、この実施例ではＰ型
区域３４とｎ型区域３５とによるダイオードを設ける。

導体１０ばこれらダイオードを橋絡しかつ支持部分１３
の地域で支持されている。

導体トラック３３はこの場合にも例えばプログラマブル
読取専用メモリのビット・ラインとし得、これらトラッ
クをダイオードの表首５において、このダイオードを保
護する絶縁層６中に設けた窓３７及び接点３８を介して
、Ｐ型区域３４と接触させる。

電極８は接触用窓７を介してＰ型区域３５と接触してい
る。

導体１０の下側に、本実施例では一端をこの導体１０に
接続されている導電性ストリップ１１が存在して耘り、
このストリップは支持部材３２及び半導体回路素子から
分離されて延在すると共に導体１０からも分離されて電
極８の上側にも延在している。

この実施例では、静電的な力によってプログラミングが
行なわれる。

導体１０の２つの支持部分１３間の橋絡部分１２の下側
に半導体回路素子（ダイオード）が存在するが、数個の
ダイオードを１つの橋絡部分１２の下側に存在するよう
になしてもよいこと勿論である。

この組立体を不活性化層２０で被覆するので、中空のス
ペース２１にプログラマブル接続素子すなわちストリッ
プ１１が存在する。

上述の特願昭５４−１４６６３７号と記載されている方
法によルクロスバー・システムの製造に際し、導体１０
の支持を、この導体１０に導電接続されたアルミニウム
の支持部分によって行なう。

斯様な装置の場合には、プログラマブル接続素子１１を
支持部分３６を介して導体１０に対して導電的に接続さ
せることも出来る。

第１２図は斯様は装置の断面を示す図式的な図であり、
第１１図の符号と同一符号は同一の意味を有している。

【図面の簡単な説明】

第１図は本発明によるプログラマブル半導体装置の第１
実施例を示す図式的平面図、第２図は第１図の■−■線
に沿って取って示したプログラマフル半導体装置を示す
図式的断面図、第３図は第１図の■−■線に沿って取っ
て示したプログラマブル半導体装置を示す図式的断面図
、第４図は第１図〜第３図に示すプログラマブル半導体
装置の多数の製造工程段階で使用される数個のマスク・
パターンを示す図式的平面図、第５図〜第７図はその製
造工程の種々の段階における第２図のプログラマブル半
導体装置を示す図式的断面図、第８図は本発明によるプ
ログラマブル半導体装置ノ第２実施例を示す図式的断面
図、第９図は本発明による他のプログラマブル半導体装
置を示す図式的断面図、第１０図は本発明によるプログ
ラマブル半導体装置のさらに他の実施例を示す平面図、
第１１図は第１０図のＸＩ−ＸＩ線に沿って取って示し
た断面図、第１２図は第１１図に示すプログラマブル半
導体装置の他の実施例を示す図式的断面図である。 １・・・半導体本体、２・・基板、３・・・エピタキシ
ャル層、４・・・埋込区域、５・・・表面、６・・・絶
縁層、７゜２３．２７．３７・・・窓、８・−・電極（
又は薄い層）、９・・・分離区域、１０・・・導体、１
１・・・導電性ストリップ、１２・・・橋絡部分、１３
・・・支持部分、１６゜２１・・・スペース、１７・・
・ストリップ（又はトラック）、１８・・・窒化珪素の
層（又は絶縁層）、１９・・・接触用窓、２０・・保護
材料層、２２・・・部分、２４．２５・・・層、２６・
・・フォトレジスト層、３１・・・半導体装置、３２・
・・支持部材、３３・・・導体トラック、３４・・・Ｐ
型置域、３５・・・ｎ型区域、３６・・−支持部分、３
８・・・接点。

Claims (1)

1. 【特許請求の範囲】 １ 支持部材を具え、半導体回路素子と、第１ラインに
   属すると共に前記半導体回路素子に導電接続出来る電気
   的導体とを有しているプログラマブル半導体装置におい
   て、導電性材料のストリップを具え、該ストリップの少
   なくとも一端を前記第１ラインに属する前記導体に導電
   接続させてあり、さらに前記ストリップを少なくともそ
   の一部分の長さにわたって、ガス又は真空によって、前
   記半導体回路素子又はこの半導体回路素子に導電接続さ
   れた接触層から分離させてあり、さらに前記ストリップ
   の一部分は前記半導体回路素子又は前記接触層の上側で
   前記導体から分離されて延在すると共に前記導体との分
   離ハ、前記ス） ＩＪツブと前記半導体回路素子又は前
   記接触層との間の静電的な力によって該ストリップと該
   半導体回路素子又は該接触層との間に接続が形成出来る
   ようになされた中間のスペースによって行なわれるよう
   になしであることを特徴とするプログラマブル半導体装
   置。 ２ 前記ス） ＩＪツブは中空のスペース中にあり、該
   スペース１を、前記導体から外れて存在する半導体回路
   素子又は支持部材の一部分上にわたって設けられた保護
   材料によって、少なくとも部分的に形成させていること
   を特徴とする特許請求の範囲１記載のプログラマブル半
   導体装置。 ３ 前記導電性材料のストリップはニッケル、コバルト
   及び白金の群から選ばれた１種以上の材料を含んでいる
   ことを特徴とする特許請求の範囲１又は２記載のプログ
   ラマブル半導体装置。 ４ 前記導電性材料のストリップの厚みは最大でも０．
   ５μｍであることを特徴とする特許請求の範囲１〜３の
   いずれか一つに記載のプログラマブル半導体装置。 ５ 前記半導体回路素子又は前記接触層と、これらと分
   離されて延在している導電性のストリップの部分との間
   の中間のスペースは最大でも０．５μｍであることを特
   徴とする特許請求の範囲１〜４記載のプログラマブル半
   導体装置。 ６ 前記第１ラインは第１ライン群の一部分を形成して
   おり、該第１ライン群は該第１ライン群と交差している
   第２ライン群とクロスバ−・システムを形成しており、
   さらに前記半導体回路素子は前記クロスバ−・システム
   の交差部の地域に存在しかつ前記第２ライン群のあるラ
   インに接続されていることを特徴とする特許請求の範囲
   １〜５のいずれか一つに記載のプログラマブル半導体装
   置。 ７ 前記支持部材は前記半導体回路素子が設けられてい
   る半導体本体を具えていることを特徴とする特許請求の
   範囲１〜６のいずれか一つに記載のフログラマプル半導
   体装置。 ８ 前記第２ライン群のラインは前記半導体本体中に埋
   込１れた少なくとも一つの埋込区域を具えていることを
   特徴とする特許請求の範囲７記載のプログラマブル半導
   体装置。 ９ 前記埋込区域は前記半導体本体の表面に存在する導
   電性のストリップに対し規則正しい距離間隔で接続され
   ていることを特徴とする特許請求の範囲８記載のプログ
   ラマブル半導体装置。 １０ 前記導電性材料のストリップは前記埋込区域とほ
   ぼ平行に延在していることを特徴とする特許請求の範囲
   ９記載のプログラマブル半導体装置。 １１ 前記半導体回路素子は前記埋込区域の上側の低ド
   ープト半導体区域と該低ドープト半導体区域と接触して
   いる電極との間の整流接合を有するダイオードを具える
   ことを特徴とする特許請求の範囲７〜１０記載のプログ
   ラマブル半導体装置。 １２支持部材を具え、半導体回路素子と、第１ラインに
   属すると共に前記半導体回路素子に導電接続出来る電気
   的導体とを有しているプログラマブル半導体装置に釦い
   て、導電性材料のストリップを具え、該ス） ＩＪツブ
   を前記半導体回路素子に導電接続させており、さらに前
   記ス） ＩＪツブの一部分は前記第１ラインに属する前
   記導体の下側で前記支持部材、前記半導体回路素子又は
   該半導体回路素子と導電接続された接触層から分離され
   て延在しており、前記ストリップの一部分の前記導体か
   らの分離は、前記ストリップと前記導体との間の静電的
   な力によってこれら間に接続が形成出来るようになされ
   た前記ストリップと前記導体との間の中間のスペース中
   のガス又は真空によって行なうようになしであることを
   特徴とするプログラマフル半導体装置。 １３前記ストリツプは中空のスペース中にあり、該スペ
   ースの壁を、前記導体から外れて存在する半導体回路素
   子又は支持部材の一部分上にわたって設けられた保護材
   料によって、少なくとも部分的に形成させていることを
   特徴とする特許請求の範囲１２記載のプログラマブル半
   導体装置。 １４前記導電性材料のストリップはニッケル、コバルト
   及び白金の群から選ばれた１種以上の材料を含んでいる
   ことを特徴とする特許請求の範囲１２又は１３記載のプ
   ログラマブル半導体装置。 １５前記導電性材料のストリップの厚みは最大でも０，
   ５μｍであることを特徴とする特許請求の範囲１２〜１
   ４のいずれか一つに記載のプログラマブル半導体装置。 １６ 前記第１ラインに属する導体と個別的に延在して
   いる導電性材料のストリップの一部分との間の中間のス
   ペースは最大でも０１５μｍであることを特徴とする特
   許請求の範囲１２〜１５記載のプログラマブル半導体装
   置。 １７前記第１ラインは第１ライン群の一部分を形成して
   ち一す、該第１ライン群は該第１ライン群と交差してい
   る第２ライン群とクロスバ−・システムを形成しており
   、さらに前記半導体回路素子は前記クロスバ−・システ
   ムの交差部の地域に存在しかつ前記第２ライン群のある
   ラインに接続烙れていることを特徴とする特許請求の範
   囲１２−１６のいずれか一つに記載のプログラマブル半
   導体装置。 １８前記支持部材は前記半導体回路素子が設けられてい
   る半導体本体を具えていることを特徴とする特許請求の
   範囲１２〜１７のいずれか一つに記載のプログラマブル
   半導体装置。 １９前記第２ライン群のラインは前記半導体本体中に埋
   込１れた少なくとも一つの埋込区域を具えていることを
   特徴とする特許請求の範囲１８記載のプログラマブル半
   導体装置。 ２０前記埋込区域は前記半導体本体の表面に存在する導
   電性のストリップに対し規則正しい距離間隔で接続され
   ていることを特徴とする特許請求の範囲１９記載のプロ
   グラマブル半導体装置。 ２１ 前記導電性材料のス） ＩＪツブは前記埋込区域
   とほぼ平行に延在していることを特徴とする特許請求の
   範囲２０記載のプログラマブル半導体装置。 ２２前記半導体回路素子は前記埋込区域の上側の低ドー
   プト半導体区域と該低ドープト半導体区域と接触してい
   る電極との間の整流接合を有するダイオードを具えるこ
   とを特徴とする特許請求の範囲１８〜２１記載のプログ
   ラマブル半導体装置。 ２３電極を備えるか又は接触層に導電接続されている少
   なくとも半導体回路素子を表面に有している支持部材か
   ら出発し、この組立体に第１補助層を被覆し、前記接触
   層又は電極の上側に少なくとも部分的に存在するように
   前記第１補助層上に導電材料のストリ゛ツブを設け、こ
   の組立体を第２補助層で被覆し及びこれら第１及び第２
   補助層を経て前記ストリップの一端と少なくとも部分的
   に一致する孔を形成し、少なくとも該孔中に導体パター
   ンを設け、及び該導体パターンをマスクとじて使用して
   ２つの前記補助層を選択して除去し、この場合、前記第
   １補助層の材料を前記支持部材、電極又は接触層及び前
   記ス） ＩＪツブ、導体パターン及び少なくとも前記第
   １補助層によって覆われている限り前記半導体回路素子
   の材料に関して、選択的にエツチング出来るようになし
   てあり及び前記第２補助層の材料を前記ストリップ及び
   導体トラックに関して選択的にエツチング出来るように
   なしてあり、この処理の期間中前記導体パターンの支持
   素子は前記孔中に残存し、これら孔間にプログラマブル
   半導体装置の第１ラインに属する電気的導体が延在し及
   びこれら孔中に前記導体と導電接続された導電性ス）
   ＩＪツブが残存し該ストリップの少なくとも一部分が前
   記支持部材、前記導体パターン及び前記半導体回路素子
   又は該半導体回路素子の上側の接触層又は接触層から分
   離して延在していることを特徴とするプログラマブル半
   導体装置の製造方法。 ２４ 前記第１補助層及び第２補助層に対して同一材料
   を使用することを特徴とする特許請求の範囲２３記載の
   製造方法。 ２５前記導体パターンの材料を電着によって設けること
   を特徴とする特許請求の範囲２３又は２４記載の製造方
   法。 ２６電着により前記導体パターンの材料を設ける前に成
   長されるべき材料の薄い層を堆積させることを特徴とす
   る特許請求の範囲２５記載の製造方法。 ２７補助層の除去後に、プログラマブル半導体装置に保
   護材料の層を設けることを特徴とする特許請求の範囲２
   ３〜２６記載の製造方法。 ２８電極を備えるか又は接触層に導電接続されている少
   なくとも半導体回路素子を有している支持部材から出発
   し、この組立体に前記電極又は前記接触層の少なくとも
   一部分を露出させるように窓が設けられている第１補助
   層で被覆し、該第１補助層上及び少なくとも前記窓中に
   導電性材料のストリップを設け、この組立体に第２補助
   層を被覆し及び前記第１及び第２補助層を経て孔を形成
   し、少なくとも前記ス） ＩＪツブの一端の地域及び前
   記孔中に導体パターンを設は及び、該導体パターンをマ
   スクとして使用して、２つの前記補助層を選択して除去
   し、この場合前記第１補助層の材料を。 前記支持材料、電極又は前記接触層、前記ストリップ、
   前記導体パターン及び少なくとも前記第１補助層によっ
   て覆われている限り前記半導体回路素子の材料に関して
   、選択的にエツチング出来るようになしてあり及び前記
   第２補助層の材料を前記ストリップ及び前記導体パター
   ンの材料に関して選択的にエツチング出来るようになし
   てあり、この処理の期間中前記導体パターンの支持素子
   は前記孔中に残存し、これら孔間にプログラマブル半導
   体装置の第１ラインに属する導体が延在し及びこれら孔
   中に前記半導体回路素子と導電接続された導電性ストリ
   ップが残存し該ストリップの少なくとも一部分は前記支
   持部材、前記導体パターン及び前記半導体回路素子又は
   前記導体の下側の接触層と分離して延在していることを
   特徴とするう プログラマブル半導体装置の製造方法。 ２９前記第１補助層及び第２補助層に対して同一材料を
   使用することを特徴とする特許請求の範囲２８記載の製
   造方法。 ３０前記導体パターンの材料を電着によって設はノ る
   ことを特徴とする特許請求の範囲２８又は２９記載の製
   造方法。 ３１ 電着により前記導体パターンの材料を設ける前に
   成長されるべき材料の薄い層を堆積させることを特徴と
   する特許請求の範囲３０記載の製造方５法。 ３２補助層の除去後に、プログラマブル半導体装置に保
   護材料の層を設けることを特徴とする特許請求の範囲２
   ８〜３１記載の製造方法。