JPH0494164A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、静電気破
壊防止回路（静電気保護回路）を備えた半導体集積回路
装置に適用して有効な技術に関するものである。

〔従来の技術〕

本発明者は、４［Ｍｂｉｔ］の大容量を有するＤＲＡＭ
（Ｄｙｎａｍｉｃ　Ｒａｒｉｄｏｍ　ＡｃｅｅｓｓＭｅ
ｍｏｒｙ）システムを半導体ペレットに搭載した半導体
記憶装置の開発を行っている。この半導体記憶装置はＤ
ＩＰ構造、ＳＯＪ構造等の樹脂封止型パッケージで気密
封止される。

この種の樹脂封止型パッケージは相互に対向する２辺に
沿って外部ピン（アウターリード）が配列される。４　
［Ｍｂｉｔ］の大容量を有するＤＲＡＭの場合、樹脂封
止型パッケージには一方の列に１０本、他方の列に１０
本、合計２０本の外部ピンが配列される。通常、樟準規
格に基づき、外部ピンには番号が付され、一方の列の一
端側から他端側に向って第１ピン、第２ピン、・・、第
１０ピンと呼ばれる。また、他方の列の他端側から一端
側に向って第１１ピン、第１２ピン、・・・第２０ピン
と呼ばれる。外部ピンの配列のうち、点対称な位置に電
源用外部ピンが配列される。つまり、第１０ピンが電源
電圧用外部ピンとして配列され、第２０ピンが基準電圧
用外部ピンとして配列される。

電源電圧用外部ピンに印加される電源電圧Ｖｃｃは例え
ば回路の動作電圧５　［Ｖ］である。基準電圧用外部ピ
ンに印加される基準電圧Ｖｓｓは例えば回路の接地電位
０　［Ｖ］である。電源用外部ピン以外の複数の外部ピ
ンは制御系信号用外部ピン、アドレス信号用外部ピン、
情報信号用外部ピン等の夫々として配列される。

前記樹脂封止型パッケージの電源用外部ピンは、インナ
ーリードを介して半導体記憶装置の電源用外部端子（ポ
ンディングパッド）に接続され、ＤＲＡＭの回路動作で
使用される電源を供給する。この半導体記憶装置の内部
には電源電圧ＶＣＣ１基準電圧ＶＳＳの夫々の間に静電
気破壊防止回路（静電気保護回路）が挿入さ九る。静電
気破壊防止回路については、例えばアイイーイーイー　
トランザクションズオンエレクトロンデバイシズブイオ
ーエル３５．エヌオー１２（１９８８年）、第２１３３
頁乃至第２１３９頁（ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯ
ＮＳ　０ＮＥＬＥＣＴＲＯＮ　ＤＥＶＥＣＥＳ、ＶＯＬ
、３５．ＮＯ，１２，ＤＥＣＪ１９８８）、ｐｐ。

２１３３〜２１３９．　）において記載されている。こ
の文献に記載される静電気破壊防止回路は、電源用外部
端子の近傍である電源用外部端子と入出力バッファ回路
との間において、ｐｎ接合ダイオード素子を主体に構成
される。ｐｎ接合ダイオード素子は、カンード領域側を
高い電源である電源電圧Ｖｃｃに接続し、アノ−１−領
域側を低い電源である基準電圧Ｖｓｓに接続する。この
静電気破壊防止回路は基本的にＤＲＡＭの通常のオペレ
ーション電圧での動作時には動作しない。つまり、静電
気破壊防止回路は、ＰＣＢ基板への実装時等、人為的な
取扱いで発生するパルス性の過大な静電気が電源用外部
端子に印加された際に、前記ｐｎ接合ダイオード素子が
動作し、瞬時に電源電圧Ｖｃｃが印加される電源配線と
基準電圧Ｖｓｓが印加される電源配線との間を短絡し、
前記静電気を電源配線で吸収し、入出力バッファ回路で
の静電気破壊を防止できる。

ｐｎ接合ダイオード素子は順方向電流又は逆方向降伏電
流で電源配線間に過大な静電気を流す。

〔発明が解決しようとする課駆〕

本発明者は、前述の半導体記憶装置の開発中に下記の問
題点を見出した。

前述の半導体記憶装置を気密封止する樹脂封止型パッケ
ージは、インデックスマークが付加されてはいるものの
１人為的に行う取扱いのため、外部ピンの配列方向が反
転した状態でＰＣＢ基板へ実装される場合が生じる。ま
た、半導体記憶装置の特性評価試験を行う際にも同様に
実装される場合が生じる。この誤った実装状態において
、半導体記憶装置に電源を供給すると、電源電圧Ｖｃｃ
が印加されるはずの電源配線に基準電圧ＶｓＳが印加さ
れ、基準電圧Ｖｓｓが印加されるはずの電源配線に電源
電圧Ｖｃｃが印加される。このため、静電気破壊防止回
路のｐｎ接合ダイオード素子は、極性が反転したことに
より大電流が継袂して流れ、ｐｎ接合ダイオード素子が
回復性困菫な熱破壊を生じる。このｐｎ接合ダイオード
素子の熱破壊によって、電源電圧Ｖｃｃが印加される電
源配線、基準電圧Ｖｓｓが印加される電源配線の夫々が
短絡され。

半導体記憶装置は使用不可能となる。

本発明の目的は、電源間に挿入された静電気破壊防止回
路を備えた半導体集積回路装置において、前記電源間の
極性が反転する等の異常電圧の発生による静電気破壊防
止回路の破壊を防止することが可能な技術を提供するこ
とにある。

本発明の他の目的は、前記目的を達成し、半導体集積回
路装置の信頼性を向上することが可能な技術を提供する
ことにある。

本発明の他の目的は、電源と信号との間、或は信号間に
おいても前記目的を達成することが可能な技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

夫々異なる電源が印加される第１電源配線及び第２電源
配線が延在する半導体集積回路装置において、前記第１
電源配線、第２電源配線の夫々の間に、夫々に印加され
る電源電圧差であるオペレーション電圧の範囲で極性が
相互に反転しても動作せず、前記オペレーション電圧の
範囲よりも大きく、しかも内部素子の静電気破壊耐圧よ
りも小さい範囲の電圧で動作する静電気破壊防止回路を
構成する。この静電気破壊防止回路はダイオード素子、
バイポーラトランジスタ又はＭＩＳＦＥＴで構成される
。また、前記静電気破壊防止回路は、電源用外部端子の
近傍或は内部回路の領域において第１電源配線、第２電
源配線の夫々の間に、第１電源配線或は第２電源配線と
信号配線との間に、又は信号配線間に構成される。また
、この静電気破壊防止回路は半導体集積回路装置の入出
力バッファ回路の領域或は内部回路の領域において構成
される。

〔作　　用〕

上述した手段によれば、ＰＣＢ基板に実装する際の電源
ピンの差し間違い、特性評価の際の電源ピンの差し間違
い等で、パッケージに封止された半導体集積回路装置の
電源間に逆方向に電流が流れることを防止し、静電気破
壊防止回路の熱破壊を防止できるので、半導体集積回路
装置の信頼性を向上できる。

以下、本発明の構成について、Ｄ　ＲＡ　Ｍを搭載した
半導体記憶装置に本発明を適用した一実施例とともに説
明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕 （実施例Ｉ） 本発明の実施例Ｉである半導体記憶装置に搭載された静
電気破壊防止回路を第１図（要部平面図）及び第２図（
要部断面図）で示す。

第１図に示すように、半導体記憶装置に搭載されたＤＲ
ＡＭの電源は外部端子（ポンディングパッド）６を介し
て外部から供給される。ＤＲＡＭは例えば２層配線構造
（ゲート材は除く）で構成され、前記外部端子６は２層
配線構造の最上層の配線層例えばアルミニウム合金膜で
構成される。

第１図中、上側の外部端子６は、ＤＲＡＭで使用される
２種類の電源のうち、高い方の電源電圧Ｖｃｃが印加さ
れる。電源電圧Ｖｃｃは、ＤＲＡＭの回路の動作電圧と
して使用され、例えば５　［Ｖ］を使用する。下側の外
部端子６は低い基準電圧Ｖｓｓが印加される。基準電圧
Ｖｓｓは、ＤＲＡＭの回路の基１！！電圧又は接地電圧
として使用され、例えば０　［Ｖ］を使用する。Ｄ　Ｒ
Ａ　Ｍは、この２種類の電源電圧Ｖｃｃ、基＄電圧Ｖｓ
ｓの電源電圧差つまりオペレーション電圧の範囲内にお
いて各回路が動作する。また、Ｄ　ＲＡ　Ｍは、通常、
基板バイアス発生回路＜ＶＢＢジェネレータ回路）が搭
載され、この基板バイアス発生回路は前述の２種類の電
源電圧Ｖｃｃ及び基準電圧Ｖｓｓで動作し基板電位を発
生する。

前記電源電圧Ｖｃｃが印加される外部端子６、基準電圧
Ｖｓｓが印加される外部端子６の夫々は夫々電源配線４
を介して内部回路に接続される。内部回路は例えば人出
カバソファ回路、クロック発生回路、デコーダ回路等、
ＤＲＡＭを構成する実質的にすべての回路である。電源
配線４は２層配線構造の下層の配線層（又はそのまま最
上層の配線層で内部回路に接続してもよい）例えばアル
ミニウム合金膜で形成される。外部端子６、電源配線４
の夫々は両者間の図示しない層間絶縁膜に形成された接
続孔７を通して電気的に接続される。

前記電源電圧ｖｃｃが印加される電源配線４、基準電圧
Ｖｓｓが印加される電源配線４の夫々の間には静電気破
壊防止回路が挿入される。この静電気破壊防止回路は、
電源が印加される外部端子６の近傍つまりこの外部端子
６と初段の内部＠路との間が最つども効果的であるが、
基本的には内部回路が配置された領域でも効果的である
。

前記静電気破壊防止回路は、電源電圧Ｖｃｃが印加され
る電源配線４に接続されたダイオード素子Ｄ１、基準電
圧Ｖｓｓが印加される電源配線４に接続されたダイオ−
ド素子Ｄ２の夫々を直列に接続し構成される。ダイオー
ド素子Ｄ１は、第２図に示すように、アノード領域側を
ｐ型半導体基板１で構成し、カソード領域側をｐ型半導
体基板１の主面部に形成したゴ型半導体領域２で構成す
る。

このカソード領域となるｎ゛型半導体領域２は、電源電
圧Ｖｃｃが印加される電源配′！ａ４に両者間の層間絶
縁膜に形成された接続孔５を介して電気的に接続される
。つまり、ダイオード素子Ｄ１は電源電圧Ｖｃｃが印加
される電源配線４に逆方向バイアスで接続される。ダイ
オード素子Ｄ２は、アノード領域側をＰ型半導体基板１
で構成し、カソード領域側をｎ°型半導体領域３で構成
する。このカソード領域となるｎ゛型半導体領域３は、
前記ｎ°型坐導体領域２と同様に基準電圧Ｖｓｓが印加
される電源配線４に接続孔５を介して電気的に接続され
る。

つまり、ダイオード素子Ｄ２は基準電圧Ｖｓｓが印加さ
れる電源配線４に逆方向バイアスで接続される。ダイオ
ード素子Ｄ１、Ｄ２の夫々のアノード領域はｐ型半導体
基板１を共用する。

電源電圧Ｖｃｃが印加される電源配線４に正規の電源電
圧Ｖｃｃが印加される場合、ダイオード素子Ｄ１は逆方
向バイアスとなるので、静電気破壊防止回路は動作しな
い（電源配線４間に電流が流れない）。同様に、基準電
圧Ｖｓｓが印加される電源配線４に正規の基準電圧Ｖｓ
ｓが印加される場合。

ダイオード素子Ｄ２は逆方向バイアスとなるので、静電
気破壊防止回路は動作しない。つまり、静電気破壊防止
回路は、ＤＲＡＭの通常のオペレーション電圧の範囲で
は動作しない。

また、電源電圧Ｖｃｃが印加される電源配、ＩＸ４に基
＄電圧Ｖｓｓが印加され、基ｐ！雷電圧ｓｓが印加され
る電源配線４に電源電圧■ｃｃが印加され、相互に極性
が反転した場合でも、常時、ダイオード素子Ｄ１、Ｄ２
の夫々は逆方向バイアスとなるので、静電気破壊防止回
路は動作しない。

一方、電源電圧Ｖｃｃが印加される外部端子６及び電源
配線４に過大な静電気が印加された場合には、電源電圧
Ｖｃｃが印加される電源配線４．基準電圧Ｖｓｓが印加
される電源配線４の夫々が瞬時に短絡し、前記静電気を
吸収できるので、静電気破壊防止回路で内部回路の静電
気破壊を防止できる。

前記電源配線４間の短絡はダイオード素子Ｄ１の逆方向
降伏電流又は順方向電流、ダイオード素子Ｄ２の順方向
電流又は逆方向降伏電流により行われる。ダイオード素
子Ｄ１、Ｄ２の夫々の逆方向降伏電圧は、基本的には前
記オペレーション電圧の範囲より大きく、内部回路の素
子例えばＭＩＳＦＥＴのゲート絶縁耐圧又はｐ’　ｎ接
合耐圧よ・りも低い範囲に設定される。基準電圧Ｖｓｓ
が印加される外部端子６及び電源配線４に過大な静電気
が印加された場合も前述と同様である。

また、前記静電気破壊防止回路は、ダイオード素子Ｄ１
、Ｄ２の夫々に変えて、横型構造のｎｐｎ型バイポーラ
トランジスタＴｒとして見ることもできる。この場合、
バイポーラトランジスタＴｒは、ｎ型コレクタ領域をｎ
゛型゛半導体領域２で構成し、ｐ型ベース領域をｐ型半
導体基板１で構成し、ｎ型エミッタ領域をゴ型半導体領
域３で構成する。

このように、夫々異なる電源電圧Ｖ’ｃｃ、基準電圧Ｖ
ｓｓの夫々が印加される第１電源配線４及び第２電源配
線４が延在する半導体記憶装置において、前記第１電源
配線４、第２電源配線４の夫々の間に、夫々に印加され
る電源電圧差であるオペレーション電圧の範囲で極性が
相互に反転しても動作せず、前記オペレーション電圧の
範囲よりも大きく、しかも内部素子の一静電気破壊耐圧
よりも小さい範囲の電圧で動作する静電気破壊防止回路
を構成する。この静電気破壊防止回路はダイオード素子
Ｄ１及びＤ２．又はバイポーラトランジスタＴｒで構成
される。この構成により、ＰＣＢ基板に実装する際の電
源ピンの差し間違い、特性評価の際の電源ピンの差し間
違い等で、パッケージに封止された半導体記憶装置の電
源間に逆方向に電流が流れることを防止し、静電気破壊
防止回路の熱破壊を防止できるので、半導体記憶装置の
信頼性を向上できる。

（実施例■） 本実施例■は、前述の静電気破壊防止回路が動作した際
に、その近傍の内部回路の電位変動を極力抑えた、本発
明の第２実施例である。

本発明の実施例■である半導体記憶装置に搭載された静
電気破壊防止回路を第３図（要部断面図）で示す。

本実施例Ｈの静電気破壊防止回路は、前記実施例■と同
様に、ダイオード素子Ｄ１及びＤ２で構成される。ダイ
オード素子Ｄ１、Ｄ２の夫々のカソード領域はｎ型ウェ
ル領域１０で構成される。ダイオード素子Ｄ１のアノー
ド領域は０型ウエル領域１０の主面部に設けられたｐ゛
型半導体領戦２で構成される。同様に、ダイオード素子
Ｄ２のアノード領域はｐ゛型半導体領域３で構成される
。つまり、静電気破壊防止回路のダイオード素子Ｄｉ、
Ｄ２の夫々はｎ型ウェル領域１０に構成される。

また、静電気破壊防止回路は、横型構造のｐｎｐ型バイ
ポーラトランジスタＴｒで構成される。

このように、前記静電気破壊防止回路をｎ型ウェル領域
１０に構成する。この構成により、電源電圧Ｖｃｃに印
加される電源配線４、基準電圧Ｖｓｓに印加される電源
配線４の夫々の間に加わった過大な静電気を緩和する際
に生じる電位変動をｎ型ウェル領域１０内に留め、ｐ型
半導体基板１の電位変動を低減できる。この結果、ＤＲ
ＡＭで使用される多系統の電源の１系統に加わった過大
電圧が或はＤＲＡＭの一部の領域に加わった過大電圧が
ＤＲＡＭの全体に伝搬されることを低減できる。

（実施例■） 本実施例■は、前述の静電気破壊防止回路をサイリスタ
で構成した、本発明の第３実施例である。

本発明の実施例■である半導体記憶装置に搭載された静
電気破壊防止回路を第４図（要部断面図）、第５図（要
部断面図）の夫々で示す。

本実施例■の静電気破壊防止回路は、第４図に示すよう
に、電源電圧Ｖｃｃが印加される電源配線４、基準電圧
Ｖｓｓが印加される電源配線４の夫々の間に挿入された
サイリスタで構成される。このサイリスタは縦型構造の
ｐｎｐ型バイポーラトランジスタＴｒｉ及び横型構造の
ｎｐｎ型バイポーラトランジスタＴｒ２で構成される。

縦型構造のｐｎｐ型バイポーラトランジスタＴｒｉはｐ
゛型半導体領域２、ｎ型ウェル領域１０及びＰ型半導体
基板工で構成される。横型構造のｎｐｎ型バイポーラト
ランジスタＴｒ２はｎ型ウェル領域１０、ｐ型半導体基
板１及びｎ゛型半導体領域３で構成される。

この静電気破壊防止回路は、電源電圧Ｖｃｃが印加され
る電源配線４に正の過大電圧が印加された場合、縦型構
造のｐｎｐ型バイポーラトランジスタＴｒｉの微小な動
作電流がサイリスタのトリガとなり、サイリスタは過大
電流がその動作保持電圧以下の電圧になるまで過大電流
を流し続ける。

また、静電気破壊防止回路は、電ｔＡ＠圧Ｖｃｃが印加
される電源配線４に負の過大電圧が印加された場合、ｐ
°型半導体領域２及びｎ型ウェル領域１ｏ、ｎ°型半導
体領域３及びｐ型半導体基板１の夫々のｐｎ接合での逆
方向降伏電圧により過大電流を緩和する。

また、静電気破壊防止回路は、第５図に示すように、前
述の第４図に示す電源電圧Ｖｃｃ、基準電圧Ｖｓｓの夫
々を入れ変えてもよい。この場合、静電気破壊防止回路
は、電源電圧ｖｃｃが印加される電源配線４に負の過大
電圧が印加された場合、サイリスタの動作により、正の
過大電圧が印加された場合、逆方向降伏電圧により、過
大電圧を緩和する。

また、前記静電気破壊防止回路は、前記第４図、第５図
の夫々に示すサイリスタを組合せ、より静電気破壊の防
止に効果的なものとしてもよい。

このように、静電気破壊防止回路をサイリスタで構成す
る。この構成により、前記実施例■と実質的に同様の効
果を奏することができる。

（実施例■） 本実施例■は、前述の静電気破壊防止回路をクランプ用
ＭＩＳＦＥＴで構成した１本発明の第４実施例である。

本発明の実施例■である半導体記憶装置に搭載された静
電気破壊防止回路を第６図（要部断面図）、第７図（要
部断面図）の夫々で示す。

本実施例■の静電気破壊防止回路は、第６図に示すよう
に、電源電圧Ｖｃｃが印加される電源配線４、基準電圧
Ｖｓｓが印加される電源配線４の夫々の間に挿入された
クランプ用ＭＩＳＦＥＴＱＩ及びＱ２で構成される。ク
ランプ用ＭＩＳＦＥＴＱ１は電源電圧Ｖｃｃが印加され
る電源配線４に接続されたｎ°型半導体領域２．ｎ″型
半導体領域８、ゲート絶縁膜１１及びゲート電極１２で
構成される。クランプ用ＭＩＳＦＥＴＱ２は基準電圧Ｖ
ｓｓが印加さ九る電源配、１４に接続されたｎ°型半導
体領域３、ｎ°型半導体領域８、ゲート絶縁膜１１及び
ゲート電極１２で構成される。

この静電気破壊防止回路は、通常のオペレーンヨン動作
ではクランプ用ＭＩＳＦＥＴＱ２が動作しないので、動
作しない。また、静電気破壊防止回路は、電源電圧ｖｃ
ｃが印加される電源配線４、基準電圧Ｖｓｓが印加され
る電源配線４の夫々の極性が反転した場合でも、クラン
プ用ＭＩＳＦＥＴＱ１が動作しないので、動作しない。

また、静電気破壊防止回路は、電源電圧Ｖｃｃが印加さ
れる電源配線４に正或は負の過大な静電気が印加された
場合、逆方向降伏電圧又は順方向電圧により、過大な静
電気を緩和する。

また、静電気破壊防止回路は、第７図に示すように、ク
ランプ用ＭＩＳＦＥＴＱＩ、Ｑ２の夫々の結線状態を変
えてもよい。

このように５静電気破壊防止回路をクランプ用ＭＩＳＦ
ＥＴＱＩ及びＱ２で構成する。この構成により、前記実
施例Ｉと実質的に同一の効果を奏することができる。

また、前記静電気破壊防止回路のクランプ用Ｍ工５ＦＥ
ＴＱ１及びＱ２は、前記実施例■と同様に、ウェル領域
内に構成し、過大な静電気の緩和の際に他の領域におい
てｐ型半導体基板１の電位変動を低減してもよい。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前述の半導体記憶装置に搭載された
ＤＲＡＭにおいて、内部回路の領域に前述の静電気破壊
防止回路特に電源間の、極性が変化した場合に作用する
保護回路を挿入してもよい。

具体的には、第８図（回路図）に示すように、インタフ
ェース回路を５［ｖ］電源で動作し、内部回路を降圧回
路により　３〜３　、３　［Ｖ］降圧電源で動作させる
ＤＲＡＭにおいて、電源電圧Ｖｃｃが印加される外部端
子６を接地し、基準電圧Ｖｓｓが印加される外部端子６
に過大な静電気が印加された瞬間、降圧電源１６はフロ
ーティング（Ｏ［Ｖ］）となるので。

３　、３　［Ｖ］系内部回路１４には、降圧電源１６と
基慴電圧ｖＳＳに生じた電位差を緩和するために、前記
降圧電源と接地電源（例えばＯ［Ｖ］）との闇に前記保
護回路１３を挿入する。また、電源電圧Ｖｃｃが印加さ
れる外部端子６に過大な静電気が印加される場合を考慮
して、外部電源と前記降圧電源１６との間に前記保護回
路１３を挿入する。これらの保護回路１３は上記２個所
に挿入するのが好ましいが、いずれか一方でもよい。

また、電源ではないが、一般の内部回路、例えばワード
ブースト回路のワード信号発生回路部や、ワード信号発
生回路１７とワード線１８との接続部に同様の理由で前
記保護回路を挿入する。また、前記保護回路は、ＤＲＡ
Ｍの入カバソファ回路、出力バッファ回路、それらより
も内部の内部回路の夫々の電源間や信号間に挿入しても
よい。

また、複数の電源系をもつ半導体集積回路装置について
は、第９図（回路図）に示すように、各電源間に保護回
路１３を挿入する。例えば電源電圧■ｃａｌ、Ｖｃｃ２
の夫々の間に加わる過大な静電気を緩和するためには電
源電圧Ｖｃｃｌ、Ｖｃｃ２の夫々の間に上記保護回路１
３を挿入すればよい。また、他の電源端子の組合せに静
電気が印加される場合を考慮して、すべての電源端子間
に保護回路を挿入することが好ましい。

また、本発明は、ＤＲＡＭを搭載した半導体記憶装置に
限定されず、ＳＲＡＭを搭載した半導体記憶装置等、半
導体記憶装置全般、論理回路を搭載した半導体集積回路
装置、ＤＲＡＭ等の記憶回路及び論理回路を搭載した半
導体集積回路装置等に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

電源間に挿入された静電気破壊防止回路を備えた半導体
集積回路装置において、前記電源間の極性が反転する等
の異常電圧の発生による静電気破壊防止回路の破壊を防
止することができる。

また、前記半導体集積回路装置の信頼性を向上すること
ができる。

【図面の簡単な説明】

第１図は、本発明の実施例ｒである半導体記憶装置に搭
載された静電気破壊防止回路の要部平面図。 第２図は、前記静電気破壊防止回路の要部断面図、 第３図は、本発明の実施例■である半導体記憶装置に搭
載された静電気破壊防止回路の要部断面図、 第４図及び第５図は、本発明の実施例■である半導体記
憶装置に搭載された静電気破壊防止回路の要部断面図５ 第６図及び第７図は、本発明の実施例■である半導体記
憶装置に搭載された静電気破壊防止回路の要部断面図、 第８図及び第９図は、本発明の他の実施例である半導体
記憶装置に搭載された保護回路の回路図である。 図中、１・・半導体基板、２，３．８・・半導体領域、
４・・・電源配線、１０・・・ウェル領域、１１・・ゲ
ートＭ縁膜、１２・・・ゲート電極、Ｄ・・ダイオード
素子、Ｔｒ・・・バイポーラトランジスタ、Ｑ・・・Ｍ
ＩＳＦＥＴ、Ｖｃｃ・・・電源電圧、Ｖｓｓ・・・基準
電圧、１３・・静電気破壊防止回路、１４・・・内部回
路、１５・・電源降圧回路、１６・・・降圧電源、１７
・・・ワード信号発生回路、１８・・・ワード信号であ
る。 第１図

Claims (1)

1. 【特許請求の範囲】 １、夫々異なる電源が印加される第１電源配線及び第２
   電源配線が延在する半導体集積回路装置において、前記
   第１電源配線、第２電源配線の夫々の間に、夫々に印加
   される電源電圧差であるオペレーション電圧の範囲で極
   性が相互に反転しても動作せず、前記オペレーション電
   圧の範囲よりも大きく、しかも内部素子の静電気破壊耐
   圧よりも小さい範囲の電圧で動作する静電気破壊防止回
   路を構成したことを特徴とする半導体集積回路装置。 ２、前記静電気破壊防止回路は、ダイオード素子、バイ
   ポーラトランジスタ又はＭＩＳＦＥＴで構成されること
   を特徴とする請求項１に記載の半導体集積回路装置。 ３、前記静電気破壊防止回路は、電源用外部端子の近傍
   或は内部回路の領域において第１電源配線、第２電源配
   線の夫々の間に、第１電源配線或は第２電源配線と信号
   配線との間に、又は信号配線間に構成されることを特徴
   とする請求項１又は請求項２に記載の半導体集積回路装
   置。 ４、前記静電気破壊防止回路は半導体集積回路装置の入
   出力バッファ回路の領域又は内部回路の領域において構
   成されることを特徴とする請求項３に記載の半導体集積
   回路装置。