JPH0644607B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0644607B2 JPH0644607B2 JP59171073A JP17107384A JPH0644607B2 JP H0644607 B2 JPH0644607 B2 JP H0644607B2 JP 59171073 A JP59171073 A JP 59171073A JP 17107384 A JP17107384 A JP 17107384A JP H0644607 B2 JPH0644607 B2 JP H0644607B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- conductivity type
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は、半導体装置にかかり、特に、プログラム可能
な読み出し専用の半導体記憶装置に関する。
な読み出し専用の半導体記憶装置に関する。
ロ．従来の技術 プログラム可能な読み出し専用記憶装置（以下ＰＲＯ
Ｍ；Programable Read Only、Memoryと記す）は、その用
途からみて、特に確実なプログラム（書き込み）がなさ
れることが第１要件である。このＰＲＯＭの確実なプロ
グラムは、記憶するべき記憶素子を確実に選択すること
にある。従来のＰＲＯＭは、バイポーラ素子によって構
成する場合は、単位記憶素子として、一般的には、互い
に逆方向に接続された２つのＰＮ接合を含む素子を使用
し、この２つのＰＮ接合のうちの一方を破壊して、情報
の書込みがなされる接合破壊型ＰＲＯＭと、単位記憶素
子として、ヒューズとこれに接続された一つのＰＮ接合
を含む素子を使用し、このヒューズを溶断して、情報の
書込みがなされるヒューズ型ＰＲＯＭが実用化されてい
る。
Ｍ；Programable Read Only、Memoryと記す）は、その用
途からみて、特に確実なプログラム（書き込み）がなさ
れることが第１要件である。このＰＲＯＭの確実なプロ
グラムは、記憶するべき記憶素子を確実に選択すること
にある。従来のＰＲＯＭは、バイポーラ素子によって構
成する場合は、単位記憶素子として、一般的には、互い
に逆方向に接続された２つのＰＮ接合を含む素子を使用
し、この２つのＰＮ接合のうちの一方を破壊して、情報
の書込みがなされる接合破壊型ＰＲＯＭと、単位記憶素
子として、ヒューズとこれに接続された一つのＰＮ接合
を含む素子を使用し、このヒューズを溶断して、情報の
書込みがなされるヒューズ型ＰＲＯＭが実用化されてい
る。
この２種ＰＲＯＭのうち、接合破壊型ＰＲＯＭの単位記
憶素子は、第４図の断面図に示すように、Ｐ型半導体基
板１に設けられたＮ＋型埋込層２上のＮ−型エピタキシ
ャル層３に、絶縁領域６を隔ててＰ＋型ベース領域４ａ
および４ｂを形成し、且つ、このベース領域４ａおよび
４ｂ内にＮ＋＋型のエミッタ領域５ａおよび５ｂを形成
して、バイポーラ型記憶素子を構成したものである。な
お図で、７はアルミニウム電極である。このような、単
位記憶素子Ｑ１及びＱ２は、図で示すように、Ｎ＋型埋
込層２及びＮ−型エピタキシャル層３で共通に接続され
てワード線を形成し、さらに、この互いに絶縁されたワ
ード線と直交して、アルミニウム配線により、前記Ｎ
＋＋型エミッタ領域５と電極７とを接続した、デジット
線を形成している。
憶素子は、第４図の断面図に示すように、Ｐ型半導体基
板１に設けられたＮ＋型埋込層２上のＮ−型エピタキシ
ャル層３に、絶縁領域６を隔ててＰ＋型ベース領域４ａ
および４ｂを形成し、且つ、このベース領域４ａおよび
４ｂ内にＮ＋＋型のエミッタ領域５ａおよび５ｂを形成
して、バイポーラ型記憶素子を構成したものである。な
お図で、７はアルミニウム電極である。このような、単
位記憶素子Ｑ１及びＱ２は、図で示すように、Ｎ＋型埋
込層２及びＮ−型エピタキシャル層３で共通に接続され
てワード線を形成し、さらに、この互いに絶縁されたワ
ード線と直交して、アルミニウム配線により、前記Ｎ
＋＋型エミッタ領域５と電極７とを接続した、デジット
線を形成している。
このようにして接合破壊型ＰＲＯＭが構成されているた
め、同一ワード線内のベース領域４ａと４ｂ間に寄生pn
pトランジスタが生じ、そのため記憶素子自身のnpnトラ
ンジスタとの間に、寄生サイリスタ効果（寄生ＰＮＰＮ
効果）が起こり、書き込み歩留り及び信頼性が低下する
という問題が生じる。すなわち、この種の記憶素子への
情報の書き込みは、ベースオープンの状態で、エミッタ
・ベース間のＰＮ接合に逆方向電流を流して、この接合
を破壊することにより行なうが、第５図の回路図に示す
ように、単位記憶素子Ｑ１０に、実線で示す電流通路５
２で電流を流して情報を書き込もうとするとき、寄生サ
イリスタ５０の効果が起こると、点線で示す電流通路５
１、即ち単位記憶素子Ｑ００、寄生サイスタ５０、単位
記憶素子Ｑ１１，Ｑ１１を介在した通路で、すべて、ま
たは、一部の書き込み電流が流れ、本来、情報が書き込
まれるべき単位記憶素子Ｑ１０に、情報が書き込まれな
かったり、書き込み不足による不良が発生したりし、書
き込み歩留り、および信頼性を低下せしめることにな
る。尚、第５図において、縦線は、デジット線Ｙ０，Ｙ
１、横線はワード線Ｘ０，Ｘ１、さらに、Ｑ０１，Ｑ
１０は、未書き込み単位記憶素子、Ｑ００，Ｑ１１は、
書き込み済み単位記憶素子となっている。
め、同一ワード線内のベース領域４ａと４ｂ間に寄生pn
pトランジスタが生じ、そのため記憶素子自身のnpnトラ
ンジスタとの間に、寄生サイリスタ効果（寄生ＰＮＰＮ
効果）が起こり、書き込み歩留り及び信頼性が低下する
という問題が生じる。すなわち、この種の記憶素子への
情報の書き込みは、ベースオープンの状態で、エミッタ
・ベース間のＰＮ接合に逆方向電流を流して、この接合
を破壊することにより行なうが、第５図の回路図に示す
ように、単位記憶素子Ｑ１０に、実線で示す電流通路５
２で電流を流して情報を書き込もうとするとき、寄生サ
イリスタ５０の効果が起こると、点線で示す電流通路５
１、即ち単位記憶素子Ｑ００、寄生サイスタ５０、単位
記憶素子Ｑ１１，Ｑ１１を介在した通路で、すべて、ま
たは、一部の書き込み電流が流れ、本来、情報が書き込
まれるべき単位記憶素子Ｑ１０に、情報が書き込まれな
かったり、書き込み不足による不良が発生したりし、書
き込み歩留り、および信頼性を低下せしめることにな
る。尚、第５図において、縦線は、デジット線Ｙ０，Ｙ
１、横線はワード線Ｘ０，Ｘ１、さらに、Ｑ０１，Ｑ
１０は、未書き込み単位記憶素子、Ｑ００，Ｑ１１は、
書き込み済み単位記憶素子となっている。
ハ．発明が解決しようとする問題点 このように、従来の記憶装置では、隣接する単位記憶素
子間の寄生サイリスタ効果により書込が不安定になる。
このことが解決を要する問題点として挙げられる。
子間の寄生サイリスタ効果により書込が不安定になる。
このことが解決を要する問題点として挙げられる。
ニ．問題点を解決するための技術手段 上記問題点に対し、本発明は、一導電型の半導体基板上
に、逆導電型の埋込層と該逆導電型の埋込層に逆導電型
の半導体層と、該逆導電型の半導体層表面側に選択的に
設けられた単位素子領域分離用の絶縁体層とを有し、さ
らに、前記逆導電型の埋込層と前記絶縁体層の底面との
間に挾まれるように、前記逆導電型の半導体層より、不
純物濃度の高い寄生サイリスタ効果防止用の逆導電型領
域を備えしめている。
に、逆導電型の埋込層と該逆導電型の埋込層に逆導電型
の半導体層と、該逆導電型の半導体層表面側に選択的に
設けられた単位素子領域分離用の絶縁体層とを有し、さ
らに、前記逆導電型の埋込層と前記絶縁体層の底面との
間に挾まれるように、前記逆導電型の半導体層より、不
純物濃度の高い寄生サイリスタ効果防止用の逆導電型領
域を備えしめている。
ホ．実施例 以下、本発明の実施例について図面を参照して説明す
る。第１図は、本発明の半導体記憶装置の一実施例の主
要部を示す断面図である。第１図において、単位記憶素
子を分離する絶縁領域６と、Ｎ＋型埋込型２との間に挾
まれるように、Ｎ−型エピタキシャル層３より不純物濃
度の高いＮ＋型半導体領域８ａと８ｂがある。なお、第
１図で、１はシリコンからなるＰ型半導体基板、２はＮ
＋型埋込層、３はＮ−型のエピタキシャル層、４ａ及び
４ｂはベース領域、５ａ及び５ｂはエミッタ領域、６は
絶縁領域、７はアルミニウム電極である。
る。第１図は、本発明の半導体記憶装置の一実施例の主
要部を示す断面図である。第１図において、単位記憶素
子を分離する絶縁領域６と、Ｎ＋型埋込型２との間に挾
まれるように、Ｎ−型エピタキシャル層３より不純物濃
度の高いＮ＋型半導体領域８ａと８ｂがある。なお、第
１図で、１はシリコンからなるＰ型半導体基板、２はＮ
＋型埋込層、３はＮ−型のエピタキシャル層、４ａ及び
４ｂはベース領域、５ａ及び５ｂはエミッタ領域、６は
絶縁領域、７はアルミニウム電極である。
本実施例を第４図に示した従来例と比べて見ると本実施
例では、単位記憶素子を分離する絶縁領域６の下に、Ｎ
＋型埋込層２に接して、Ｎ−型エピタキシャル層３より
も不純物濃度の高いＮ＋型半導体領域８ａ，８ｂを有し
ているため、単位記憶素子を分離する絶縁領域６を隔て
て単位記憶素子のベース領域４ａ及び４ｂに形成される
寄生pnpトランジスタの電流利得を小さくすることがで
きる。すなわち、寄生pnpトランジスタのベース領域に
あたるＮ＋型半導体領域８ａが、Ｎ−型エピタキシャル
層３内に記憶素子を分離する絶縁領域６と、Ｎ＋型埋込
層２との間に挾まれるように存在するため、実質的に、
寄生pnpトランジスタのベース濃度が高くなったことに
なり、電流利得を十分低下せしめるということになり、
従来接合破壊型ＰＲＯＭの単位記憶素子間に働いていた
干渉、すなわち、寄生サイリスタ効果が起こらず、書き
込み歩留りの良い信頼性の高い半導体記憶装置が得られ
る。
例では、単位記憶素子を分離する絶縁領域６の下に、Ｎ
＋型埋込層２に接して、Ｎ−型エピタキシャル層３より
も不純物濃度の高いＮ＋型半導体領域８ａ，８ｂを有し
ているため、単位記憶素子を分離する絶縁領域６を隔て
て単位記憶素子のベース領域４ａ及び４ｂに形成される
寄生pnpトランジスタの電流利得を小さくすることがで
きる。すなわち、寄生pnpトランジスタのベース領域に
あたるＮ＋型半導体領域８ａが、Ｎ−型エピタキシャル
層３内に記憶素子を分離する絶縁領域６と、Ｎ＋型埋込
層２との間に挾まれるように存在するため、実質的に、
寄生pnpトランジスタのベース濃度が高くなったことに
なり、電流利得を十分低下せしめるということになり、
従来接合破壊型ＰＲＯＭの単位記憶素子間に働いていた
干渉、すなわち、寄生サイリスタ効果が起こらず、書き
込み歩留りの良い信頼性の高い半導体記憶装置が得られ
る。
第２図(a)〜(d)は、本発明の半導体記憶装置の製造方法
について説明するための製造工程順の断面図である。ま
ず、第２図(a)に示すように、例えば、シリコンからな
るＰ型半導体基板１に選択的にＮ＋型埋込層２を形成
し、次いで、半導体基板１の表面にＮ−エピタキシャル
層３を形成し、その表面に、耐酸化性被膜９を形成す
る。次に、第２図(b)に示すように、耐酸化性被膜９を
選択的に除去した後、Ｎ−型エピタキシャル層３の選択
酸化を行ない、その後のエッチングにより溝１０を形成
するか、Ｎ−型エピタキシャル層３のドライエッチング
又はウェットエッチングにより、直接、溝１０を形成す
る。次に第２図(c)に示すように、溝１０の底面に、イ
オン注入法、又は、拡散法により、Ｎ＋型半導体領域８
を形成する。このＮ＋型半導体領域８の不純物は、例え
ば、リンを用いる。次に第２図(d)に示すように、溝１
０の選択酸化を行ない、絶縁物６を形成するか、溝１０
の表面を酸化した後、例えば、ポリシリコン等の物質で
溝１０を充填し、絶縁領域６を形成する。次に、Ｐ＋型
ベース領域４、Ｎ＋＋型エミッタ領域５、及びアルミニ
ウム電極７を形成することにより、第１図に示した本発
明の半導体記憶装置が得られる。
について説明するための製造工程順の断面図である。ま
ず、第２図(a)に示すように、例えば、シリコンからな
るＰ型半導体基板１に選択的にＮ＋型埋込層２を形成
し、次いで、半導体基板１の表面にＮ−エピタキシャル
層３を形成し、その表面に、耐酸化性被膜９を形成す
る。次に、第２図(b)に示すように、耐酸化性被膜９を
選択的に除去した後、Ｎ−型エピタキシャル層３の選択
酸化を行ない、その後のエッチングにより溝１０を形成
するか、Ｎ−型エピタキシャル層３のドライエッチング
又はウェットエッチングにより、直接、溝１０を形成す
る。次に第２図(c)に示すように、溝１０の底面に、イ
オン注入法、又は、拡散法により、Ｎ＋型半導体領域８
を形成する。このＮ＋型半導体領域８の不純物は、例え
ば、リンを用いる。次に第２図(d)に示すように、溝１
０の選択酸化を行ない、絶縁物６を形成するか、溝１０
の表面を酸化した後、例えば、ポリシリコン等の物質で
溝１０を充填し、絶縁領域６を形成する。次に、Ｐ＋型
ベース領域４、Ｎ＋＋型エミッタ領域５、及びアルミニ
ウム電極７を形成することにより、第１図に示した本発
明の半導体記憶装置が得られる。
また、第３図(a)〜(e)は、本発明の半導体記憶装置の他
の製造方法の一実施例を説明するための製造工程順の断
面図である。まず、第３図(a)に示すように、Ｐ型半導
体基板１１の表面に選択的に、Ｎ型不純物を含んだシリ
カフィルム２１を塗布した後、熱処理を行なって拡散
し、Ｎ＋型不純物層１２を形成する。このとき、Ｎ型不
純物は、例えば、ひ素又はアンチモンを用い、接合の深
さは−0.8μ程度に抑える。次に第３図(b)に示すよう
に、シリカフィルム２１を選択的にエッチングし、一部
分に、シリカフィルム２１ａを残す。こののち、再び、
熱処理を行なうと、シリカフィルムの残してある部分２
１ａは、より多くのＮ型不純物が拡散するため、表面不
純物濃度の高いＮ＋型不純物領域１２ａを形成する。ま
た、シリカフィルムの除去された部分は、Ｎ型不純物が
拡散されると同時に基板１１の外に出て行くため、前記
シリカフィルムを残してある部分と比較して、表面不純
物濃度の低いＮ＋型不純物領域１２ｂを形成する。この
ときの表面不純物濃度は、例えば、前者が〜１０２１ケ
／cm-3になるのに対し、後者は〜１０２０ケ／cm-3にな
る。次に、第３図(c)に示すように、シリカフィルムを
全面除去した後、エピタキシャル気相成長１３を行なう
と、表面不純物濃度の高い領域は、エピタキシャル領域
への拡散が大きく１２ａのような、Ｎ＋型埋込層を形成
し、表面不純物濃度の低い領域は、エピタキシャル領域
への拡散も小さく、１２ｂのようなＮ＋型埋込層を形成
する。このとき、基板表面からエピタキシャル領域内へ
の拡散の大きさは、前者が0.8μｍになるのに対して、
後者は0.5μｍ程度である。次に第３図(d)に示すよう
に、選択的にエピタキシャル層表面から、Ｎ＋型埋込層
１２ａに接するように、第２図(a),(b),(d)で説明した
方法で、絶縁領域６を形成し、その後、Ｐ＋型ベース領
域４、Ｎ＋＋型エミッタ領域５及びアルミニウム電極７
を形成する。このようにして、第３図(e)に示した本発
明の半導体記憶装置が得られる。
の製造方法の一実施例を説明するための製造工程順の断
面図である。まず、第３図(a)に示すように、Ｐ型半導
体基板１１の表面に選択的に、Ｎ型不純物を含んだシリ
カフィルム２１を塗布した後、熱処理を行なって拡散
し、Ｎ＋型不純物層１２を形成する。このとき、Ｎ型不
純物は、例えば、ひ素又はアンチモンを用い、接合の深
さは−0.8μ程度に抑える。次に第３図(b)に示すよう
に、シリカフィルム２１を選択的にエッチングし、一部
分に、シリカフィルム２１ａを残す。こののち、再び、
熱処理を行なうと、シリカフィルムの残してある部分２
１ａは、より多くのＮ型不純物が拡散するため、表面不
純物濃度の高いＮ＋型不純物領域１２ａを形成する。ま
た、シリカフィルムの除去された部分は、Ｎ型不純物が
拡散されると同時に基板１１の外に出て行くため、前記
シリカフィルムを残してある部分と比較して、表面不純
物濃度の低いＮ＋型不純物領域１２ｂを形成する。この
ときの表面不純物濃度は、例えば、前者が〜１０２１ケ
／cm-3になるのに対し、後者は〜１０２０ケ／cm-3にな
る。次に、第３図(c)に示すように、シリカフィルムを
全面除去した後、エピタキシャル気相成長１３を行なう
と、表面不純物濃度の高い領域は、エピタキシャル領域
への拡散が大きく１２ａのような、Ｎ＋型埋込層を形成
し、表面不純物濃度の低い領域は、エピタキシャル領域
への拡散も小さく、１２ｂのようなＮ＋型埋込層を形成
する。このとき、基板表面からエピタキシャル領域内へ
の拡散の大きさは、前者が0.8μｍになるのに対して、
後者は0.5μｍ程度である。次に第３図(d)に示すよう
に、選択的にエピタキシャル層表面から、Ｎ＋型埋込層
１２ａに接するように、第２図(a),(b),(d)で説明した
方法で、絶縁領域６を形成し、その後、Ｐ＋型ベース領
域４、Ｎ＋＋型エミッタ領域５及びアルミニウム電極７
を形成する。このようにして、第３図(e)に示した本発
明の半導体記憶装置が得られる。
ヘ．発明の効果 このように、本発明は、単位記憶素子間に形成される寄
生pnpトランジスタのベース領域にあたるＮ−型エピタ
キシャル層よりも、不純物濃度の高いＮ＋型半導体領域
が前記Ｎ−型エピタキシャル層内に、記憶素子を分離す
る絶縁領域とＮ＋型埋込層との間に挾まれて存在するた
め、実質的に、寄生pnpトランジスタのベース濃度が高
くなったことになり、寄生pnpトランジスタの電流利得
を十分に低下せしめることになる。従って、本発明によ
れば、従来の接合破壊型ＰＲＯＭの単位記憶素子間に働
いていた干渉、すなわち、寄生サイリスタ効果が起こら
ないため、書き込み歩留りの良い、信頼性の高い記憶装
置が得られる。
生pnpトランジスタのベース領域にあたるＮ−型エピタ
キシャル層よりも、不純物濃度の高いＮ＋型半導体領域
が前記Ｎ−型エピタキシャル層内に、記憶素子を分離す
る絶縁領域とＮ＋型埋込層との間に挾まれて存在するた
め、実質的に、寄生pnpトランジスタのベース濃度が高
くなったことになり、寄生pnpトランジスタの電流利得
を十分に低下せしめることになる。従って、本発明によ
れば、従来の接合破壊型ＰＲＯＭの単位記憶素子間に働
いていた干渉、すなわち、寄生サイリスタ効果が起こら
ないため、書き込み歩留りの良い、信頼性の高い記憶装
置が得られる。
第１図本発明の一は実施例の要部断面図、第２図(a)〜
(d)は第１図の記憶装置を製造する方法を説明するため
の工程順の基板断面図、第３図(a)〜(e)は本発明の半導
体装置を製造する他の方法を説明するための工程順の断
面図、第４図は従来の半導体記憶装置の断面図、第５図
は第４図の記憶装置の書込み動作を説明するための回路
図である。 １，１１……Ｐ型シリコン基板、２，１２，１２ｂ……
Ｎ＋埋込層、３，１３……Ｎ型エピタキシャル層、４，
４ａ，４ｂ，……Ｐ＋ベース領域、５，５ａ，５ｂ……
Ｎ＋＋エミッタ領域、６……絶縁領域、７……アルミ電
極、８，８ａ，８ｂ，１２ａ……寄生サイリスタ効果防
止用Ｎ＋領域、９……耐酸化被膜、１０……溝。
(d)は第１図の記憶装置を製造する方法を説明するため
の工程順の基板断面図、第３図(a)〜(e)は本発明の半導
体装置を製造する他の方法を説明するための工程順の断
面図、第４図は従来の半導体記憶装置の断面図、第５図
は第４図の記憶装置の書込み動作を説明するための回路
図である。 １，１１……Ｐ型シリコン基板、２，１２，１２ｂ……
Ｎ＋埋込層、３，１３……Ｎ型エピタキシャル層、４，
４ａ，４ｂ，……Ｐ＋ベース領域、５，５ａ，５ｂ……
Ｎ＋＋エミッタ領域、６……絶縁領域、７……アルミ電
極、８，８ａ，８ｂ，１２ａ……寄生サイリスタ効果防
止用Ｎ＋領域、９……耐酸化被膜、１０……溝。
Claims (1)
- 【請求項１】一導電型の半導体基板と、前記半導体基板
の上に形成されそれぞれ一方向に延在する複数の高濃度
逆導電型の埋込層と、それぞれの前記埋込層上に形成さ
れた低濃度逆導電型の半導体層と、前記半導体層をそれ
ぞれの前記埋込層上において複数の素子領域に分離する
絶縁体層と、前記複数の素子領域の各々の表面に形成さ
れた一導電型のベース領域であって前記素子領域との接
合が前記絶縁体層の側面で終端するベース領域と、前記
ベース領域の表面に形成された逆導電型のエミッタ領域
と、一の前記埋込層上において隣接する前記素子領域間
を分離する前記絶縁体層の下部の前記低濃度逆導電型の
半導体層中に設けられた前記低濃度逆導電型の半導体層
より高濃度の逆導電型半導体領域とを有することを特徴
とする接合破壊型ＰＲＯＭ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171073A JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171073A JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149461A JPS6149461A (ja) | 1986-03-11 |
| JPH0644607B2 true JPH0644607B2 (ja) | 1994-06-08 |
Family
ID=15916519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171073A Expired - Lifetime JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644607B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575256A (en) * | 1978-12-01 | 1980-06-06 | Nec Corp | Semiconductor device |
| JPS5989433A (ja) * | 1982-11-15 | 1984-05-23 | Sanyo Electric Co Ltd | バイポ−ラ型集積回路 |
-
1984
- 1984-08-17 JP JP59171073A patent/JPH0644607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149461A (ja) | 1986-03-11 |
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