JP2652951B2 - バイポーラ記憶装置 - Google Patents
バイポーラ記憶装置Info
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- JP2652951B2 JP2652951B2 JP63041171A JP4117188A JP2652951B2 JP 2652951 B2 JP2652951 B2 JP 2652951B2 JP 63041171 A JP63041171 A JP 63041171A JP 4117188 A JP4117188 A JP 4117188A JP 2652951 B2 JP2652951 B2 JP 2652951B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
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- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ記憶装置に関し、特にダイオー
ドカップル型メモリを有するバイポーラ記憶装置に関す
る。
ドカップル型メモリを有するバイポーラ記憶装置に関す
る。
従来、ワード線とディジット線の交差部にメモリセル
を有し、前記ディジット線とメモリセルを構成する縦型
トランジスタのコレクタの間にダイオードを有するバイ
ポーラ記憶装置において、前記ダイオードは、半導体基
板内に形成されたPN接合により形成してきたが、より高
速のメモリの実現を可能にする為に、前記ダイオードに
寄生容量の少ないポリシリコンダイオードを使用する様
になってきている。
を有し、前記ディジット線とメモリセルを構成する縦型
トランジスタのコレクタの間にダイオードを有するバイ
ポーラ記憶装置において、前記ダイオードは、半導体基
板内に形成されたPN接合により形成してきたが、より高
速のメモリの実現を可能にする為に、前記ダイオードに
寄生容量の少ないポリシリコンダイオードを使用する様
になってきている。
第３図（ａ），（ｂ）は、従来例をその製造工程に沿っ
て説明するための工程順に配置した半導体チップの断面
図である。
て説明するための工程順に配置した半導体チップの断面
図である。
まず、第３図（ａ）に示すように、Ｐ型シリコン下地
基板１上に、N+型埋込みコレクタ領域２と、P+型分離領
域３及びコレクタ領域を形成するＮ型エピタキシャル成
長層４を設けてなる半導体基板を形成し、絶縁分離領域
５により各素子領域を分離し、Ｐ型ベース領域6,N+型コ
レクタコンタクト領域７を形成し、全体に絶縁膜８を形
成する。
基板１上に、N+型埋込みコレクタ領域２と、P+型分離領
域３及びコレクタ領域を形成するＮ型エピタキシャル成
長層４を設けてなる半導体基板を形成し、絶縁分離領域
５により各素子領域を分離し、Ｐ型ベース領域6,N+型コ
レクタコンタクト領域７を形成し、全体に絶縁膜８を形
成する。
次に、第３図（ｂ）に示すように、従来エミッタ領域
が形成される部分の上、及びコレクタコンタクト領域７
の上の絶縁膜８に開口部を設け、引き出し電極としての
多結晶シリコン層を形成し、マスクをかけ、Ｎ型不純物
をイオン注入してＮ型多結晶シリコン層10,11からなる
エミッタ引出し電極，コレクタ引出電極を設け熱処理し
て拡散し、Ｎ型エミッタ領域９を形成すると同時にN+コ
レクタコンタクト領域７とコレクタ引出し電極をオーム
接触させる。その後、Ｎ型多結晶シリコン層11からなる
コレクタ引き出し電極の一部に、Ｐ型不純物をイオン注
入し、Ｐ型多結晶シリコン層13を形成し、PN接合を形成
する。その後、CVD法により厚さ約200nmの酸化シリコン
からなる絶縁膜14を全面に形成し、ベース領域，エミッ
タ領域,P型多結晶シリコン層13上の絶縁膜に開口部を設
け、アルミニウム電極12a,12b,12cを形成する。
が形成される部分の上、及びコレクタコンタクト領域７
の上の絶縁膜８に開口部を設け、引き出し電極としての
多結晶シリコン層を形成し、マスクをかけ、Ｎ型不純物
をイオン注入してＮ型多結晶シリコン層10,11からなる
エミッタ引出し電極，コレクタ引出電極を設け熱処理し
て拡散し、Ｎ型エミッタ領域９を形成すると同時にN+コ
レクタコンタクト領域７とコレクタ引出し電極をオーム
接触させる。その後、Ｎ型多結晶シリコン層11からなる
コレクタ引き出し電極の一部に、Ｐ型不純物をイオン注
入し、Ｐ型多結晶シリコン層13を形成し、PN接合を形成
する。その後、CVD法により厚さ約200nmの酸化シリコン
からなる絶縁膜14を全面に形成し、ベース領域，エミッ
タ領域,P型多結晶シリコン層13上の絶縁膜に開口部を設
け、アルミニウム電極12a,12b,12cを形成する。
尚、従来例のメモリセルの回路図を、第４図に示す。
第３図（ｂ）は第４図中の破線で囲んだ部分に相当する
断面図である。
第３図（ｂ）は第４図中の破線で囲んだ部分に相当する
断面図である。
上述した従来のバイポーラ記憶装置は、読出／書込用
の回路として設けられたダイオードが多結晶シリコンの
PN接合を利用しているので、書込み時に大電流を流すと
PN接合が破壊されてしまうという欠点があった。本発明
の目的は、高速動作可能で大電流で書込み可能なバイポ
ーラ記憶装置を提供することにある。
の回路として設けられたダイオードが多結晶シリコンの
PN接合を利用しているので、書込み時に大電流を流すと
PN接合が破壊されてしまうという欠点があった。本発明
の目的は、高速動作可能で大電流で書込み可能なバイポ
ーラ記憶装置を提供することにある。
本発明のバイポーラ記憶装置は、第１導電型半導体下
地基板と第２導電型エピタキシャル層とが選択的に形成
された高濃度第２導電型埋込領域を間に挟んで接合して
なる半導体基板に、前記第２導電型エピタキシャル層の
表面部に形成された第１導電型ベース領域、前記第１導
電型ベース領域の表面部に形成された第２導電型エミッ
タ領域及び前記第２導電型エピタキシャル層の表面から
前記高濃度第２導電型埋込領域に達して設けられた高濃
度第２導電型コレクタコンタクト領域とを有する縦型バ
イポーラトランジスタを２個交差接続したフリップフロ
ップ並びにディジット線対の各々と前記フリップフロッ
プの間にそれぞれ挿入されたダイオードを含むダイオー
ドカップル型メモリセルを形成してなるバイポーラ記憶
装置において、前記ダイオードは前記高濃度第２導電型
コレクタコンタクト領域と前記半導体基板表面に設けら
れた絶縁膜の開口部で接触している半導体層の単結晶領
域に形成されたPN接合を有しているというものである。
地基板と第２導電型エピタキシャル層とが選択的に形成
された高濃度第２導電型埋込領域を間に挟んで接合して
なる半導体基板に、前記第２導電型エピタキシャル層の
表面部に形成された第１導電型ベース領域、前記第１導
電型ベース領域の表面部に形成された第２導電型エミッ
タ領域及び前記第２導電型エピタキシャル層の表面から
前記高濃度第２導電型埋込領域に達して設けられた高濃
度第２導電型コレクタコンタクト領域とを有する縦型バ
イポーラトランジスタを２個交差接続したフリップフロ
ップ並びにディジット線対の各々と前記フリップフロッ
プの間にそれぞれ挿入されたダイオードを含むダイオー
ドカップル型メモリセルを形成してなるバイポーラ記憶
装置において、前記ダイオードは前記高濃度第２導電型
コレクタコンタクト領域と前記半導体基板表面に設けら
れた絶縁膜の開口部で接触している半導体層の単結晶領
域に形成されたPN接合を有しているというものである。
この場合、半導体層が高濃度第２導電型コレクタコン
タクト領域に接触する多結晶領域とこれに連結する単結
晶領域とを有しているようにすることができる。
タクト領域に接触する多結晶領域とこれに連結する単結
晶領域とを有しているようにすることができる。
あるいは、単結晶領域が高濃度第２導電型コレクタコ
ンタクト領域に接触しているエピタキシャル層とするこ
とができる。
ンタクト領域に接触しているエピタキシャル層とするこ
とができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の主要部を示す半導体
チップの断面図である。
チップの断面図である。
この実施例は、Ｐ型シリコン下地基板１に形成された
NPN縦型バイポーラトランジスタを２個交差接続したフ
リップフロップ及びディジット線対の各々と前述のフリ
ップフロップの間にそれぞれ挿入されたダイオードを含
むダイオードカップル型メモリセルを有するバイポーラ
記憶装置において、前述のダイオードは前述のNPN縦型
バイポーラトランジスタのコレクタ領域（N+型コレクタ
コンタクト領域７）とＰ型シリコン下地基板１（最上層
にＮ型エピタキシャル層４を有している）表面に設けら
れた絶縁膜８の開口部で接触している多結晶シリコン層
（11,13）を単結晶化したＮ型単結晶シリコン層15NとＰ
型単結晶シリコン層15Pとで形成されたPN接合を有して
いるというものである。
NPN縦型バイポーラトランジスタを２個交差接続したフ
リップフロップ及びディジット線対の各々と前述のフリ
ップフロップの間にそれぞれ挿入されたダイオードを含
むダイオードカップル型メモリセルを有するバイポーラ
記憶装置において、前述のダイオードは前述のNPN縦型
バイポーラトランジスタのコレクタ領域（N+型コレクタ
コンタクト領域７）とＰ型シリコン下地基板１（最上層
にＮ型エピタキシャル層４を有している）表面に設けら
れた絶縁膜８の開口部で接触している多結晶シリコン層
（11,13）を単結晶化したＮ型単結晶シリコン層15NとＰ
型単結晶シリコン層15Pとで形成されたPN接合を有して
いるというものである。
次に、この実施例の製造法について説明する。
第３図（ａ）で示したところまでは従来と同様であ
る。
る。
次に、第１図に示すように、Ｐ型ベース領域の上及び
N+型コレクタコンタクト領域７の上の絶縁膜８に開口を
設け、多結晶シリコン層を形成し、マスクをかけ、Ｎ型
不純物をイオン注入してＮ型多結晶シリコン層10,11と
し、熱処理して拡散し、Ｎ型エミッタ領域９及びＮ型コ
レクタ引き出し電極を形成する。その後、コレクタ引き
出しで電極であるＮ型多結晶シリコン層11の一部に、例
えばレーザービーム照射により約１μm2の単結晶シリコ
ン領域を形成し、更に選択的にＰ型不純物をイオン注入
することによりＮ型単結晶シリコン層15NとＰ型多結晶
シリコン層15PからなるPN接合ダイオードを形成する。
その後、CVD法により、厚さ約200nmの酸化シリコンから
なる絶縁膜14を全面に形成し、ベース領域，エミッタ領
域,P型多結晶シリコン層15P上で絶縁膜14に開口を設
け、アルミニウム電極12a,12b,12cを形成する。
N+型コレクタコンタクト領域７の上の絶縁膜８に開口を
設け、多結晶シリコン層を形成し、マスクをかけ、Ｎ型
不純物をイオン注入してＮ型多結晶シリコン層10,11と
し、熱処理して拡散し、Ｎ型エミッタ領域９及びＮ型コ
レクタ引き出し電極を形成する。その後、コレクタ引き
出しで電極であるＮ型多結晶シリコン層11の一部に、例
えばレーザービーム照射により約１μm2の単結晶シリコ
ン領域を形成し、更に選択的にＰ型不純物をイオン注入
することによりＮ型単結晶シリコン層15NとＰ型多結晶
シリコン層15PからなるPN接合ダイオードを形成する。
その後、CVD法により、厚さ約200nmの酸化シリコンから
なる絶縁膜14を全面に形成し、ベース領域，エミッタ領
域,P型多結晶シリコン層15P上で絶縁膜14に開口を設
け、アルミニウム電極12a,12b,12cを形成する。
PN接合ダイオードが単結晶シリコンで形成されている
ので多結晶シリコンによるものに比較して大電流を流し
てもPN接合は破壊されない。コンタクト部を除き、シリ
コン膜が絶縁膜上に設けられているので寄生容量が小さ
く高速動作可能である。
ので多結晶シリコンによるものに比較して大電流を流し
てもPN接合は破壊されない。コンタクト部を除き、シリ
コン膜が絶縁膜上に設けられているので寄生容量が小さ
く高速動作可能である。
第２図は本発明の第２の実施例の主要部を示す半導体
チップの断面図である。
チップの断面図である。
この実施例は、N+型コレクタコンタクト領域７と接触
してＮ型単結晶シリコン層15Nが設けられている点で第
１の実施例と相違している。従ってディジット線とコレ
クタ間の抵抗が若干低くなる利点がある。
してＮ型単結晶シリコン層15Nが設けられている点で第
１の実施例と相違している。従ってディジット線とコレ
クタ間の抵抗が若干低くなる利点がある。
次に、この実施例の製造方法について説明する。
従来例及び第１の実施例の製造方法と同様にして、Ｎ
型多結晶シリコン層10,N型エミッタ領域９を形成したの
ち、N+型コレクタコンタクト領域７上の絶縁膜８に開口
を設け、N+型コレクタコンタクト領域７より単結晶シリ
コン層をエピタキシャル成長させ、絶縁膜８上に１μｍ
程度かかるようにし、その後、例えば600℃,12時間の熱
処理を施す。その後、絶縁膜上の前述のエピタキシャル
層に、イオン注入を行なってＰ型単結晶シリコン層15P
にし、PN接合を形成する。さらに、Ｐ型単結晶シリコン
層15Pに接するＰ型多結晶シリコン層13を形成し、全面
に絶縁膜14を形成し、ベース部エミッタ部及びＰ型単結
晶シリコン層15P部の絶縁膜を開口し、アルミニウム電
極12a,12b,12cを形成する。
型多結晶シリコン層10,N型エミッタ領域９を形成したの
ち、N+型コレクタコンタクト領域７上の絶縁膜８に開口
を設け、N+型コレクタコンタクト領域７より単結晶シリ
コン層をエピタキシャル成長させ、絶縁膜８上に１μｍ
程度かかるようにし、その後、例えば600℃,12時間の熱
処理を施す。その後、絶縁膜上の前述のエピタキシャル
層に、イオン注入を行なってＰ型単結晶シリコン層15P
にし、PN接合を形成する。さらに、Ｐ型単結晶シリコン
層15Pに接するＰ型多結晶シリコン層13を形成し、全面
に絶縁膜14を形成し、ベース部エミッタ部及びＰ型単結
晶シリコン層15P部の絶縁膜を開口し、アルミニウム電
極12a,12b,12cを形成する。
以上説明したように本発明は、従来のダイオードカッ
プル型メモリセルのディジット線とトランジスタのコレ
クタ領域の間にダイオードを有するバイポーラ型記憶装
置で使用される多結晶シリコン・ダイオードの欠点を除
去する為に、トランジスタのコレクタの引き出し電極の
半導体層に単結晶領域を形成し、その中にPN接合を形成
し、ダイオードとすることにより、半導体基板内にダイ
オードを形成する場合よりも寄生容量の少ない、また、
多結晶半導体層内にPN接合を形成する場合よりも耐電流
性のよいダイオードを有しているので、高速動作が可能
なバイポーラ型半導体記憶装置が実現できる。
プル型メモリセルのディジット線とトランジスタのコレ
クタ領域の間にダイオードを有するバイポーラ型記憶装
置で使用される多結晶シリコン・ダイオードの欠点を除
去する為に、トランジスタのコレクタの引き出し電極の
半導体層に単結晶領域を形成し、その中にPN接合を形成
し、ダイオードとすることにより、半導体基板内にダイ
オードを形成する場合よりも寄生容量の少ない、また、
多結晶半導体層内にPN接合を形成する場合よりも耐電流
性のよいダイオードを有しているので、高速動作が可能
なバイポーラ型半導体記憶装置が実現できる。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
第２の実施例を主要部を示す半導体チップの断面図、第
３図（ａ），（ｂ）は従来例をその製造方法に沿って説
明するための工程順に配置した半導体チップの断面図、
第４図はダイオードカップル型メモリセルの回路図であ
る。 １……Ｐ型シリコン下地基板１、２……N+型埋込みコレ
クタ領域、３……P+型分離領域、４……Ｎ型エピタキシ
ャル層、５……絶縁分離領域、６……Ｐ型ベース領域、
７……N+型コレクタコンタクト領域、８……絶縁膜、９
……Ｎ型エミッタ領域、10、11……Ｎ型多結晶シリコン
層、12a〜12c……アルミニウム電極、13……Ｐ型多結晶
シリコン層、14……絶縁膜、15N……Ｎ型単結晶シリコ
ン層、15P……Ｐ型単結晶シリコン層。
第２の実施例を主要部を示す半導体チップの断面図、第
３図（ａ），（ｂ）は従来例をその製造方法に沿って説
明するための工程順に配置した半導体チップの断面図、
第４図はダイオードカップル型メモリセルの回路図であ
る。 １……Ｐ型シリコン下地基板１、２……N+型埋込みコレ
クタ領域、３……P+型分離領域、４……Ｎ型エピタキシ
ャル層、５……絶縁分離領域、６……Ｐ型ベース領域、
７……N+型コレクタコンタクト領域、８……絶縁膜、９
……Ｎ型エミッタ領域、10、11……Ｎ型多結晶シリコン
層、12a〜12c……アルミニウム電極、13……Ｐ型多結晶
シリコン層、14……絶縁膜、15N……Ｎ型単結晶シリコ
ン層、15P……Ｐ型単結晶シリコン層。
Claims (3)
- 【請求項１】第１導電型半導体下地基板と第２導電型エ
ピタキシャル層とが選択的に形成された高濃度第２導電
型埋込領域を間に挟んで接合してなる半導体基板に，前
記第２導電型エピタキシャル層の表面部に形成された第
１導電型ベース領域，前記第１導電型ベース領域の表面
部に形成された第２導電型エミッタ領域及び前記第２導
電型エピタキシャル層の表面から前記高濃度第２導電型
埋込領域に達して設けられた高濃度第２導電型コレクタ
コンタクト領域とを有する縦型バイポーラトランジスタ
を２個交差接続したフリップフロップ並びにディジット
線対の各々と前記フリップフロップの間にそれぞれ挿入
されたダイオードを含むダイオードカップル型メモリセ
ルを形成してなるバイポーラ記憶装置において、前記ダ
イオードは前記高濃度第２導電型コレクタコンタクト領
域と前記半導体基板表面に設けられた絶縁膜の開口部で
接触している半導体層の単結晶領域に形成されたPN接合
を有していることを特徴とするバイポーラ記憶装置。 - 【請求項２】半導体層が高濃度第２導電型コレクタコン
タクト領域に接触する多結晶領域とこれに連結する単結
晶領域とを有している請求項１記載のバイポーラ記憶装
置。 - 【請求項３】単結晶領域が高濃度第２導電型コレクタコ
ンタクト領域に接触しているエピタキシャル層でなる請
求項１記載のバイポーラ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041171A JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041171A JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214156A JPH01214156A (ja) | 1989-08-28 |
| JP2652951B2 true JP2652951B2 (ja) | 1997-09-10 |
Family
ID=12600980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041171A Expired - Fee Related JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652951B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192069A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Insulated gate field effect semiconductor device |
| US4669180A (en) * | 1984-12-18 | 1987-06-02 | Advanced Micro Devices, Inc. | Method of forming emitter coupled logic bipolar memory cell using polysilicon Schottky diodes for coupling |
-
1988
- 1988-02-23 JP JP63041171A patent/JP2652951B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214156A (ja) | 1989-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |