JPH01120056A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01120056A JPH01120056A JP62278910A JP27891087A JPH01120056A JP H01120056 A JPH01120056 A JP H01120056A JP 62278910 A JP62278910 A JP 62278910A JP 27891087 A JP27891087 A JP 27891087A JP H01120056 A JPH01120056 A JP H01120056A
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Landscapes
- Semiconductor Memories (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、バイポーラＰ
ＮＰ負荷型メモリセルと有する半導（水記憶装置に関す
るものである。
ＮＰ負荷型メモリセルと有する半導（水記憶装置に関す
るものである。
最近、ＥＣＬ ＲＡＭの高速化及び大容量化が一段と
進められている。特に、４にビット以上のＥＣＬ Ｒ
ＡＭでは、そういった要求に対応するために、横型ＰＮ
Ｐ負荷型メモリセルが多く使用されている。
進められている。特に、４にビット以上のＥＣＬ Ｒ
ＡＭでは、そういった要求に対応するために、横型ＰＮ
Ｐ負荷型メモリセルが多く使用されている。
このＰＮＰ負荷型メモリセルの回路を第４図に、その中
のトランジスタ（以下Ｔｒと記す）ＱｌとＱ３の平面図
を、第５図（ａ）に、断面図を第５図（ｂ）に示す。対
になった横型ＰＮＰＴｒＱ１．Ｑ２をフリップフロップ
回路の負荷とし、対になった ＮＰＮ ＴｒＱ３．Ｑ
４は、それぞれ、ベースとコレクタを交差接続しである
。
のトランジスタ（以下Ｔｒと記す）ＱｌとＱ３の平面図
を、第５図（ａ）に、断面図を第５図（ｂ）に示す。対
になった横型ＰＮＰＴｒＱ１．Ｑ２をフリップフロップ
回路の負荷とし、対になった ＮＰＮ ＴｒＱ３．Ｑ
４は、それぞれ、ベースとコレクタを交差接続しである
。
又、横型ＰＮＰ ＴｒＱｌ、Ｑ２のベース領域は、そ
れぞれＴｒＱ３．Ｑ４のコレクタ領域と共用している。
れぞれＴｒＱ３．Ｑ４のコレクタ領域と共用している。
上述した従来の横型ＰＮＰ負荷型メモリセルを用いたバ
イポーラＥＣＬ ＲＡＭはショットキ障壁ダイオード
（以下ＳＢＤと記す）を用いたものに比べ、県債度及び
消費電力の点では、優れているものの、高速性能の点、
特にメモリセルの書込性能で劣っていた。
イポーラＥＣＬ ＲＡＭはショットキ障壁ダイオード
（以下ＳＢＤと記す）を用いたものに比べ、県債度及び
消費電力の点では、優れているものの、高速性能の点、
特にメモリセルの書込性能で劣っていた。
というのは、書き込みにて、ＰＮＰＴｒＱｌをオン（動
作状態）からオフ（遮断状態）にする場合、それのベー
ス領域（３）に、ホールが蓄積しているために、オフに
なるのが遅くなり、高速性能を得られない。
作状態）からオフ（遮断状態）にする場合、それのベー
ス領域（３）に、ホールが蓄積しているために、オフに
なるのが遅くなり、高速性能を得られない。
又、上述の蓄積ホールを少しでも少なくするための、Ｐ
ＮＰ ＴｒＱｌのエミッタ領域９をＮ＋型埋込層２に
達する深さまで設けたものがあるが、蓄積ホールは減少
するもののβ（エミッタ接地電流増幅率）が大きくなり
基板へのもれ電流が大きくなりその分消費電力が大きく
なるという欠点があった。又、ＰＮＰ Ｔｒのベース
幅は、ＰＮＰＴｒのエミッタを深く拡散して設けなけれ
ばならないので、小さくするにも限度があり、高いｆＴ
（トランジション周波数）が得られず、書き込みや読
み出しの高速性能が得られないという欠点もあった。
ＮＰ ＴｒＱｌのエミッタ領域９をＮ＋型埋込層２に
達する深さまで設けたものがあるが、蓄積ホールは減少
するもののβ（エミッタ接地電流増幅率）が大きくなり
基板へのもれ電流が大きくなりその分消費電力が大きく
なるという欠点があった。又、ＰＮＰ Ｔｒのベース
幅は、ＰＮＰＴｒのエミッタを深く拡散して設けなけれ
ばならないので、小さくするにも限度があり、高いｆＴ
（トランジション周波数）が得られず、書き込みや読
み出しの高速性能が得られないという欠点もあった。
本発明の半導体記憶装置は、第１導電型半導体基板上に
設けられ、絶縁分離領域で区画された第２導電型の半導
体層からなる素子形成領域内に設けられた縦型Ｉ・ラン
ジスタ及び前記縦型トランジスタのコレクタ領域である
前記半導体層内にｊ刹択的に設けられた第１導電型エミ
ッタ領域を有する横型トランジスタからなる複合型トラ
ンジスタを一対有し、前記一対の複合型トランジスタの
一方の縦型トラジスタのベースとコレクタを他方の縦型
トランジスタのコレクタとベースにそれぞれ交差接続し
てなるメモリセルを備えた半導体記憶装置において、前
記第１導電型エミッタ領域は、前記第２導電型の半導体
層内に選択的に設けられた埋込絶縁物層上に設けられて
いるというものである。
設けられ、絶縁分離領域で区画された第２導電型の半導
体層からなる素子形成領域内に設けられた縦型Ｉ・ラン
ジスタ及び前記縦型トランジスタのコレクタ領域である
前記半導体層内にｊ刹択的に設けられた第１導電型エミ
ッタ領域を有する横型トランジスタからなる複合型トラ
ンジスタを一対有し、前記一対の複合型トランジスタの
一方の縦型トラジスタのベースとコレクタを他方の縦型
トランジスタのコレクタとベースにそれぞれ交差接続し
てなるメモリセルを備えた半導体記憶装置において、前
記第１導電型エミッタ領域は、前記第２導電型の半導体
層内に選択的に設けられた埋込絶縁物層上に設けられて
いるというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（＋））は第１図（ａ）の
Ａ−Ａ’線断面図である。
導体チップの平面図、第１図（＋））は第１図（ａ）の
Ａ−Ａ’線断面図である。
この実施例はＰ−型半導体基板１上に設けられ、絶縁分
離領域で区画されたＮ型の半導体層（２，３）からなる
素子形成領域内に設けられた縦型トランジスタ及び前述
の縦型トランジスタのコレクタ領域であるＮ−型半導体
層内３に選択的に設けられたＰ＋型エミッタ領域９を有
する横型トランジスタからなる複合型トランジスタを一
対有し、前述の一対の複合型トランジスタの一方の縦型
トランジスタのベースとコレクタを他方の縦型１〜ラン
ジスタのコレクタとベースにそれぞれ交差接続してなる
メモリセルを備えた半導体記憶装置において、Ｐ＋型エ
ミッタ領域９は、Ｎ−型半導体層内３に選択的に設けら
れた埋込酸化シリコン層５上にこれと接して設けられて
いるというものである。
離領域で区画されたＮ型の半導体層（２，３）からなる
素子形成領域内に設けられた縦型トランジスタ及び前述
の縦型トランジスタのコレクタ領域であるＮ−型半導体
層内３に選択的に設けられたＰ＋型エミッタ領域９を有
する横型トランジスタからなる複合型トランジスタを一
対有し、前述の一対の複合型トランジスタの一方の縦型
トランジスタのベースとコレクタを他方の縦型１〜ラン
ジスタのコレクタとベースにそれぞれ交差接続してなる
メモリセルを備えた半導体記憶装置において、Ｐ＋型エ
ミッタ領域９は、Ｎ−型半導体層内３に選択的に設けら
れた埋込酸化シリコン層５上にこれと接して設けられて
いるというものである。
次に、この実施例の製造方法について説明する。
第２図（ａ＞、（ｂ）は第１の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。
するための工程順に配置した半導体チップの断面図であ
る。
まず、第２図（ａ）に示す様に、結晶軸＜１１１〉、比
抵抗１０ΩｃｍのＰ−型半導体基板１上にＮ＋型埋込層
２を形成し、その上に比抵抗５ΩｃｍのＮ−型半導体層
３を厚さ１μｍエピタキシャル成長させた半導体基板を
形成する。次に、表面に、厚さ０．５μｍの窒化シリコ
ン膜１２を成長させ、レジスト膜１３を塗布し、露光現
像する。
抵抗１０ΩｃｍのＰ−型半導体基板１上にＮ＋型埋込層
２を形成し、その上に比抵抗５ΩｃｍのＮ−型半導体層
３を厚さ１μｍエピタキシャル成長させた半導体基板を
形成する。次に、表面に、厚さ０．５μｍの窒化シリコ
ン膜１２を成長させ、レジスト膜１３を塗布し、露光現
像する。
次に、第２図（ｂ）に示す様に、レジスト膜１３をマス
クにしてＰ−型半導体基板１に達するまで選択的にエツ
チングして幅１μｍの溝１５を形成し、ＰＮＰ Ｔｒ
Ｑｌ、Ｑ２とＮＰＮＴ’ｒＱ３．Ｑ４を形成する領域（
素子形成領域）を区画する。
クにしてＰ−型半導体基板１に達するまで選択的にエツ
チングして幅１μｍの溝１５を形成し、ＰＮＰ Ｔｒ
Ｑｌ、Ｑ２とＮＰＮＴ’ｒＱ３．Ｑ４を形成する領域（
素子形成領域）を区画する。
窒化シリコン膜１２を除去して１０００℃、１０分の熱
酸化を行ない、厚さ４００ｎｍの酸化シリコンｌＢ１１
１ｌを形成する。このようにして絶縁分離領域を形成す
るのである。
酸化を行ない、厚さ４００ｎｍの酸化シリコンｌＢ１１
１ｌを形成する。このようにして絶縁分離領域を形成す
るのである。
次にＰ−型のポリシリコンで上述の満１５を全て埋設し
、それの高さが半導体表面とほぼ同一になる様にする。
、それの高さが半導体表面とほぼ同一になる様にする。
表面をほぼ平坦にした後、レジスト１６を塗布して、そ
れをマスクにして、酸素原子をイオン注入する。この時
、イオン注入のエネルギーは２００ｋｅＶで、Ｎ＋埋込
層２と後述するＰＮＰＴｒのエミッタ領域９の間のＮ−
エピタキシャル層（３）に酸素原子が入いる様にする。
れをマスクにして、酸素原子をイオン注入する。この時
、イオン注入のエネルギーは２００ｋｅＶで、Ｎ＋埋込
層２と後述するＰＮＰＴｒのエミッタ領域９の間のＮ−
エピタキシャル層（３）に酸素原子が入いる様にする。
その後、アニールして、欠陥をなくし、この領域を酸化
シリコン（５）に変換する。
シリコン（５）に変換する。
そして、酸化シリコン膜１１を開孔し、そこから高濃度
のＮ“不純物を熱拡散し、Ｎ＋型埋込層に達す、るＮ＋
型のコレクタ引出領域１４を形成する。更に、レジスト
膜をマスクとしてボロンを還択的にイオン注入して、Ｐ
−型不純物層４及びＰ＋型エミッタ領域９を形成する。
のＮ“不純物を熱拡散し、Ｎ＋型埋込層に達す、るＮ＋
型のコレクタ引出領域１４を形成する。更に、レジスト
膜をマスクとしてボロンを還択的にイオン注入して、Ｐ
−型不純物層４及びＰ＋型エミッタ領域９を形成する。
これらの層抵抗は、約１５００Ω／口に設定する。尚、
ＰＮＰＴｒのＰ＋型エミッタ領域９は、前述の埋込酸化
シリコン層５に接触することが望ましい。
ＰＮＰＴｒのＰ＋型エミッタ領域９は、前述の埋込酸化
シリコン層５に接触することが望ましい。
この構造の場合、ＰＮＰ Ｔｒのエミッタ領域９の下
は、埋込酸化シリコン層５があるため、蓄績電荷の量を
大幅に減らすことができる。同時に、エミッタ部の接合
容量を小さくできる。これによって、メモリ・セルのよ
り一層の高速動作が可能となる。又、従来の様に、Ｎ＋
型埋込層２にＰＮＰＴｒのＰ＋型エミッタ領域９を接近
させた場合、基板へのもれ電流が存在するが、本発明の
場合それは、極めて小さくなり、消費電力を小さくする
ことができる９更にＰ゛型エミッタ領域９及びＰ−型不
純物層４で決定されるＰＮＰＴｒのベース幅Ｗ１は、Ｐ
＋型エミッタ領域９の押し込みが従来の半分で済むこと
より、精度がその分向上できる。これは、各セル間のバ
ラツキを小さくでき、特性の安定に役立つ。
は、埋込酸化シリコン層５があるため、蓄績電荷の量を
大幅に減らすことができる。同時に、エミッタ部の接合
容量を小さくできる。これによって、メモリ・セルのよ
り一層の高速動作が可能となる。又、従来の様に、Ｎ＋
型埋込層２にＰＮＰＴｒのＰ＋型エミッタ領域９を接近
させた場合、基板へのもれ電流が存在するが、本発明の
場合それは、極めて小さくなり、消費電力を小さくする
ことができる９更にＰ゛型エミッタ領域９及びＰ−型不
純物層４で決定されるＰＮＰＴｒのベース幅Ｗ１は、Ｐ
＋型エミッタ領域９の押し込みが従来の半分で済むこと
より、精度がその分向上できる。これは、各セル間のバ
ラツキを小さくでき、特性の安定に役立つ。
第３図（ａ）は、本発明の第２の実施例の主要部を示す
半導体チップの平面図、第３図（ｂ）は、第３図（ａ＞
のＡ−Ａ’線断面図である。
半導体チップの平面図、第３図（ｂ）は、第３図（ａ＞
のＡ−Ａ’線断面図である。
この実施例では、埋込酸化シリコン層５がＰ〜形半導体
基板１に達する深さにまで形成しである。
基板１に達する深さにまで形成しである。
これは、第１の実施例におけるよりも酸素原子を大きな
エネルギーでイオン注入すれば実現できる。
エネルギーでイオン注入すれば実現できる。
本実施例のものは、第１の実施例に較べＮＰＮＩ・ラン
ジスタのコレクター基板間の容量を低減できる構造とな
っている。
ジスタのコレクター基板間の容量を低減できる構造とな
っている。
従って、ＮＰＮトランジスタのコレクター基板間の容量
低減分だけ、第１の実施例より高速性能化が可能となる
利点がある。
低減分だけ、第１の実施例より高速性能化が可能となる
利点がある。
なお、埋込絶縁物層としては窒化シリコンや酸窒化シリ
コンを用いることもできる。これらは窒素イオンや酸化
イオンの打込と熱処理により形成できる。
コンを用いることもできる。これらは窒素イオンや酸化
イオンの打込と熱処理により形成できる。
以上、説明した様に、本発明は、横型バイポーラ負荷ト
ランジスタのエミッタ領域直下のベース頭載の一部に埋
込絶縁物層を設けることで、ＰＮＰ ）−ランジスタの
周波数特性が向上でき、又、寄生容量も小さくでき、半
導体記憶装置の高速化が図れるという効果がある。
ランジスタのエミッタ領域直下のベース頭載の一部に埋
込絶縁物層を設けることで、ＰＮＰ ）−ランジスタの
周波数特性が向上でき、又、寄生容量も小さくでき、半
導体記憶装置の高速化が図れるという効果がある。
更に、横型バイポーラＰＮＰＴｒのエミ・ンクと基板は
絶縁物でさえ切られるため、エミ・ンタから基板へのも
れ電流は殆んどなくなるため、消費電力をより小さくで
きるという効果もある。
絶縁物でさえ切られるため、エミ・ンタから基板へのも
れ電流は殆んどなくなるため、消費電力をより小さくで
きるという効果もある。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ＞のＡ
−Ａ’線断面図、第２図（ａ）。 （ｂ）はそれぞれ本発明の第１の実施例の製造方法を説
明するための工程順に配列した半導体チップの断面図、
第３図（ａ＞は本発明の第２の実施例の主要部を示す半
導体チップの平面図、第３図（ｂ）は第３図（ａ）のＡ
−Ａ’線断面図、第４図はＰＮＰ負荷型メモリセルの回
路図、第５図（ａ）は、従来例の主要部を示す半導体チ
ップの°平面図、第５図（ｂ）は第５図（ａ）のＡ−Ａ
’線断面図である。 １・・・Ｐ−型半導体基板、２・・・Ｎ＋型埋込層、３
・・・Ｎ−型半導体層、４・・・Ｐ−型不純物層、５・
・・埋込酸化シリコン層、６．７・・・Ｎ＋型エミッタ
領域、８・・・Ｐ＋型ベース領域、９・・・Ｐ＋型エミ
ッタ領域、１０・・・埋設用のポリシリコン、１１・・
・酸化シリコン膜、１２・・・窒化シリコン膜、１３・
・・レジスト膜、１４・・・コレクタ引出領域、１５・
・・溝、１６＝−レジスト膜、Ｂｌ、Ｂ２−ＰＮＰ
Ｔｒのベース電極、Ｂ３・・・ＮＰＮ Ｔｒのベース
電極、Ｃ１，Ｃ２＝−ＰＮＰ Ｔｒのコレクタ電極、
Ｃ３・・・ＮＰＮＴｒのコレクタ電極、Ｄ、Ｄ・・・デ
イジット線、Ｅｌ、Ｂ２・・・ＰＮＰ Ｔｒのエミッ
タ電極、Ｅ３〜Ｅ６・・・ＮＰＮ Ｔｒのエミッタ。 電極、Ｑｌ、Ｑ２−−−ＰＮＰ Ｔｒ、Ｑ３．Ｑ４＝
−ＮＰＮＴｒ、Ｗ７・・・ワード線（トップ）、ＷＢ・
・・ワード線（ボトム）、Ｗｌ・・・ＰＮＰＴｒのベー
ス幅。
導体チップの平面図、第１図（ｂ）は第１図（ａ＞のＡ
−Ａ’線断面図、第２図（ａ）。 （ｂ）はそれぞれ本発明の第１の実施例の製造方法を説
明するための工程順に配列した半導体チップの断面図、
第３図（ａ＞は本発明の第２の実施例の主要部を示す半
導体チップの平面図、第３図（ｂ）は第３図（ａ）のＡ
−Ａ’線断面図、第４図はＰＮＰ負荷型メモリセルの回
路図、第５図（ａ）は、従来例の主要部を示す半導体チ
ップの°平面図、第５図（ｂ）は第５図（ａ）のＡ−Ａ
’線断面図である。 １・・・Ｐ−型半導体基板、２・・・Ｎ＋型埋込層、３
・・・Ｎ−型半導体層、４・・・Ｐ−型不純物層、５・
・・埋込酸化シリコン層、６．７・・・Ｎ＋型エミッタ
領域、８・・・Ｐ＋型ベース領域、９・・・Ｐ＋型エミ
ッタ領域、１０・・・埋設用のポリシリコン、１１・・
・酸化シリコン膜、１２・・・窒化シリコン膜、１３・
・・レジスト膜、１４・・・コレクタ引出領域、１５・
・・溝、１６＝−レジスト膜、Ｂｌ、Ｂ２−ＰＮＰ
Ｔｒのベース電極、Ｂ３・・・ＮＰＮ Ｔｒのベース
電極、Ｃ１，Ｃ２＝−ＰＮＰ Ｔｒのコレクタ電極、
Ｃ３・・・ＮＰＮＴｒのコレクタ電極、Ｄ、Ｄ・・・デ
イジット線、Ｅｌ、Ｂ２・・・ＰＮＰ Ｔｒのエミッ
タ電極、Ｅ３〜Ｅ６・・・ＮＰＮ Ｔｒのエミッタ。 電極、Ｑｌ、Ｑ２−−−ＰＮＰ Ｔｒ、Ｑ３．Ｑ４＝
−ＮＰＮＴｒ、Ｗ７・・・ワード線（トップ）、ＷＢ・
・・ワード線（ボトム）、Ｗｌ・・・ＰＮＰＴｒのベー
ス幅。
Claims (1)
- 第１導電型半導体基板上に設けられ、絶縁分離領域で
区画された第２導電型の半導体層からなる素子形成領域
内に設けられた縦型トランジスタ及び前記縦型トランジ
スタのコレクタ領域である前記半導体層内に選択的に設
けられた第１導電型エミッタ領域を有する横型トランジ
スタからなる複合型トランジスタを一対有し、前記一対
の複合型トランジスタの一方の縦型トラジスタのベース
とコレクタを他方の縦型トランジスタのコレクタとベー
スにそれぞれ交差接続してなるメモリセルを備えた半導
体記憶装置において、前記第１導電型エミッタ領域は、
前記第２導電型の半導体層内に選択的に設けられた埋込
絶縁物層上に設けられていることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278910A JPH01120056A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278910A JPH01120056A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120056A true JPH01120056A (ja) | 1989-05-12 |
Family
ID=17603797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278910A Pending JPH01120056A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120056A (ja) |
-
1987
- 1987-11-02 JP JP62278910A patent/JPH01120056A/ja active Pending
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